KR20040057961A - 반도체기억장치 - Google Patents
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Abstract
Description
Claims (17)
- 구동MOSFET, 전송MOSFET 및 부하소자에 의해 구성된 스태틱형 메모리셀이 복수배열된 메모리셀 어레이에 있어서,상기 구동MOSFET의 소스전극에 접속되는 소스선과 접지전위선을 상기 메모리셀의 동작시에는 접속하고, 상기 메모리셀의 스탠바이시에는 비접속이 되도록 제어하는 스위치와,상기 소스선과 상기 접지전위간에 접속된 소스전위 제어회로를 갖고,상기 메모리셀이 스탠바이시에 상기 소스전위 제어회로에 의해 소스전위를 접지전위와 전원전위와의 중간전위에 설정하는 것을 특징으로 하는 반도체기억장치.
- 청구항 1에 있어서,상기 소스전위 제어회로는 드레인전극 및 게이트전극이 상기 소스선에 접속되고, 드레인전극이 상기 접지전위선에 접속되고 있는 n채널형MOSFET로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 1에 있어서,상기 소스전위 제어회로는 드레인전극 및 게이트전극이 상기 소스선에 접속되고, 드레인전극이 상기 접지전위선에 접속되어 있는 n채널형MOSFET와, 상기 소스선과 상기 접지전위선을 접속하는 저항소자로부터 구성되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 3에 있어서,상기 저항소자는 드레인전극이 상기 소스선에 접속되고, 소스전극이 상기 접지전위선에 접속되고, 게이트전극이 상기 전원전위선에 접속된 n채널형MOSFET로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 1에 있어서,상기 스위치는 드레인전극, 소스전극 및 게이트전극이 각각 상기 소스선, 상기 접지전위선 및 상기 스위치를 제어하는 제어신호선에 접속된 n채널형MOSFET로 구성된 스위치MOS인 것을 특징으로 하는 반도체기억장치.
- 청구항 5에 있어서,상기 스위치MOS는 상기 메모리셀 어레이와 데이터를 독출할 때에 동작하는 센스앰프와의 사이, 또는 상기 메모리셀 어레이와 워드선을 구동하는 워드드라이버와의 사이에 배치되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 1에 있어서,상기 메모리셀 어레이와, 상기 메모리셀에 억세스를 행하는 억세스회로와,상기 억세스회로의 동작전위점과 전원전위선과의 사이에 접속된 스위치로부터 이루어지는 것을 특징으로 하는 반도체기억장치.
- 청구항 7에 있어서,상기 억세스회로는 워드선을 구동하는 워드드라이버와,상기 워드드라이버의 하이의 동작전위점과 전원전위선과의 사이에 배치된 제 1의 스위치와,상기 메모리셀에 억세스하는 회로 가운데 워드드라이버를 제외하는 회로의 로우의 동작전위점과 접지전위선과의 사이에 배치된 제 2의 스위치로부터 이루어지는 것을 특징으로 하는 반도체기억장치.
- 워드선과 비트선과의 교점에 설치된 스태틱형 메모리셀이 어레이 모양으로 배치된 메모리회로에 있어서,상기 메모리셀은 구동MOSFET, 전송MOSFET 및 부하MOSFET에 의해 구성되고,상기 구동MOSFET의 소스전극에 접속된 소스선의 전위를 제어하는 소스전위 제어회로를 갖고,상기 메모리회로의 동작시에는 비선택의 메모리셀에 접속된 워드선에 부전압을 인가하고, 상기 메모리회로의 스탠바이시에는 워드선을 접지전위로 하는 것을 특징으로 하는 반도체기억장치.
- 청구항 9에 있어서,상기 메모리회로의 읽어 들일 때에는 상기 소스전위는 접지전위에 설정되고, 상기 메모리회로의 기입시 또는 스탠바이시에는 상기 소스전위 제어회로에 의해 상기 소스선전위를 접지전위와 전원전위와의 중간전위에 설정하는 것을 특징으로 하는 반도체기억장치.
- 청구항 9에 있어서,상기 전송MOSFET의 드레인전극은 비트선에 접속되고, 상기 소스선이 접지전위와 전원전위와의 중간전위가 될 때에, 상기 비트선의 전위가 전원전위가 되는 것을 특징으로 하는 반도체기억장치.
- 청구항 9에 있어서,상기 구동MOSFET의 임계치전압이 상기 전송MOSFET의 임계치전압보다 높은 것을 특징으로 하는 반도체기억장치.
- 청구항 9에 있어서,상기 전송MOSFET 및 상기 구동MOSFET의 임계치전압의 절대치가 상기 부하MOSFET의 임계치전압의 절대치보다 낮은 것을 특징으로 하는 반도체기억장치.
- 청구항 9에 있어서,상기 메모리회로가 설치된 기판상에 제 1의 임계치전압을 갖는 제 1의 MOSFET 및 상기 제 1의 임계치전압보다 높은 제 2의 임계치전압을 갖는 제 2의 MOSFET를 포함하는 논리회로가 혼재되고,상기 전송MOSFET는 상기 제 1의 MOSFET를 이용하고, 상기 구동MOSFET는 상기 제 2의 MOSFET를 이용하는 것을 특징으로 하는 반도체기억장치.
- 한쌍의 구동MOSFET, 한쌍의 전송MOSFET 및 한쌍의 부하소자에 의해 구성된 스태틱형 메모리셀이 어레이 모양에 배치된 메모리 어레이에 있어서,상기 메모리 어레이의 하나의 단부에서 비트선과 수직한 방향으로 상기 메모리셀이 배치된 제 1 영역을 설치하고,상기 제 1 영역에 배치된 MOSFET의 게이트층의 일부는 접지전위에 접속되고, 상기 게이트층의 다른 부분은 메모리셀의 동작전위를 제어하는 신호선에 접속되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 15에 있어서,상기 메모리셀의 래이아웃 패턴에 있어서,상기 한쌍의 구동MOSFET, 상기 한쌍의 전송MOSFET 및 상기 한쌍의 부하소자의 패턴이 각각 상기 메모리셀의 패턴내의 소정 점을 중심점으로 하여 점대칭으로 배치되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 15에 있어서,상기 제 1 영역에 형성된 MOSFET의 일부는 청구항 1에 기재된 스위치에 이용되는 것을 특징으로 하는 반도체기억장치.
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