KR20040047712A - 반도체기억장치 및 반도체집적회로 - Google Patents

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channel mos
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야스히코 타카하시
타카유키 타나카
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체기억장치 및 반도체집적회로에 관한 것으로, 셀의 면적의 축소화와, 논리치 "0"의 기입의 적정화를 도모하는 기술을 제공한다.
제 3, 제 4 트랜지스터(301, 302)를 세로형 구조로 하고, 상기 제 3 트랜지스터를 상기 제 1 트랜지스터(305)에 적층하고, 상기 제 4 트랜지스터를 상기 제 2 트랜지스터(306)에 적층함으로써, 셀면적의 축소화를 달성한다. 그리고, 상기 제 1, 제 2 트랜지스터의 소스전위와 상기 워드선의 선택레벨의 전위와의 차이가, 상기 제 3, 제 4 트랜지스터의 임계치 이상이 되는 조건으로 설정된 전압을 상기 제 1, 제 2 트랜지스터의 소스전극에 공급함으로써, "0" 기입보상을 행한다.

Description

반도체기억장치 및 반도체집적회로{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체기억장치, 또한 스태틱형 메모리셀을 배열하여 이루어지는 반도체메모리에 적용해서 유효한 기술에 관한 것이다.
반도체집적회로의 일례가 되는 반도체기억장치에 있어서는 데이터를 기억, 보지하는 래치회로부분을 n채널형MOS트랜지스터와 그 부하소자로 구성하고, 억세스 트랜지스터를 통해 상기 래치회로의 신호입출력단자와 비트선을 결합하고 있다. 통상, 상기 억세스 트랜지스터는 n채널형MOS트랜지스터가 된다. 그러나, 상기 억세스 트랜지스터에 n채널형MOS트랜지스터를 이용하면, 이 n채널형MOS트랜지스터의 임계치전압에 의해 독출 동작시의 셀전류가 작아지고, 동작속도가 늦어지거나, 하이레벨측 데이터의 기입속도가 늦어진다. 그래서, 억세스 트랜지스터를 p채널형MOS트랜지스터로 한 반도체기억장치가 제안되어 있다(예를 들면, 일본국 특개평 9-231765호 공보, 미국대응특허 5,771,190호 공보(이상, 특허문헌 1이라고 한다), 일본국 특개평 4-168694호 공보(이상, 특허문헌 2라고 한다)).
또, 억세스 트랜지스터로서 p채널형MOS트랜지스터를 구비한 회로에 있어서는 억세스 트랜지스터에 의해 내리게 되는 기억노드의 전위는 이 억세스 트랜지스터의 임계치분만큼 그랜드전위(저전위측 전원(VSS))보다 높은 전위까지이고,이 전위가 래치회로의 반전임계치전압보다도 높은 경우에는 데이터의 기입(또는 개서(改書))이 할 수 없다. 그래서, 통상의 저전위측 전원전위(GND)공급용의 단자라는 것은 다른 단자를 설치하고, 이 단자에 워드선의 선택레벨보다 소정레벨만큼 높은 전위를 공급함으로써, 기입동작시에 있어서 억세스 트랜지스터의 임계치전압으로 기억노드의 전위가 저하하지 않아도 래치회로에 의해 비트선의 저레벨데이터의 검지를 가능하게 하는 것으로 데이터의 기입 및 개서를 확실하게 할 수 있도록 한 기술이 알려져 있다.
메모리셀에 있어서의 억세스 트랜지스터에 p채널형MOS트랜지스터를 이용하면, 논리치 "0"의 기입시에 노드전위가 남아, 기입동작이 불안정하게 된다. 이것은 특허문헌 1에 기재된 기술과 같이 통상의 저전위측 전원전위보다도 소정 레벨만큼 높은 전압을 공급하는 것이 유효하다. 그렇지만, 특허문헌 1에 의하면, 억세스 트랜지스터가 벌크(bulk)층에 형성됨으로, 셀면적이 비교적 커진다.
또, 예를 들면, 특허문헌 1의 도 1에 도시되는 메모리셀(1)과 같이 4개의 트랜지스터(Q11 ~ Q14)와, 2개의 부하저항(R11, R12)으로 형성되는 메모리셀에 있어서, 부하저항(R11, R12)을 생략할 수 있지만, 그러한 회로구성에 있어서는 메모리셀의 면적이 작아지지만, 셀독출전류와 리크전류가 비례하고, 메모리의 고속동작과 낮은 리크가 양립하지 않게 된다. 즉, 고속동작을 위해, 임계치를 낮게 하고, 충분한 게이트ㆍ소스간 전압(Vgs)을 확보하면, 큰 스탠바이 전류가 흐른다. 반대로, 임계치를 높게 하여, 드레인ㆍ소스간 전압(Vds)을 낮게 하면, 작은 독출 전류가 되고, 저속동작이 된다.
본 발명의 목적은 셀면적의 축소화와, 논리치 "0"의 기입의 적정화를 도모하기 위한 기술을 제공하는 데에 있다. 본 발명의 다른 목적은 스탠바이 전류의 저감과, 동작속도의 향상을 도모하기 위한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규의 특징은 본 명세서의 서술 및 첨부도면으로부터 밝혀질 것이다.
본 발명에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다.
즉, 데이터를 전달하기 위한 제 1 비트선과, 상기 제 1 비트선과 상보레벨의 관계에 있는 제 2 비트선과, 제 1 트랜지스터의 드레인전극과, 제 2 트랜지스터의 게이트전극이 결합되어 제 1 노드가 형성되고, 상기 제 2 트랜지스터의 드레인전극과, 상기 제 1 트랜지스터의 게이트전극이 결합되어 제 2 노드가 형성된 기억부와, 워드선의 전압레벨에 따라 상기 제 1 노드를 제 1 비트선에 결합가능한 p채널형의 제 3 트랜지스터와, 워드선의 전압레벨에 따라 상기 제 2 노드를 상기 제 2 비트선에 결합가능한 p채널형의 제 4 트랜지스터와, 상기 제 1, 제 2 트랜지스터의 소스전위와 상기 워드선의 선택레벨의 전위와의 차이가, 상기 제 3, 제 4 트랜지스터의 임계치 이상이 되는 조건으로 설정된 전압을 상기 제 1, 제 2 트랜지스터의 소스전극에 공급가능한 전원회로를 포함하여, 제 3, 제 4 트랜지스터는 세로형구조가 되고, 상기 제 3 트랜지스터는 상기 제 1 트랜지스터에 적층되고, 상기 제 4 트랜지스터는 상기 제 2 트랜지스터에 적층된다.
상기의 수단에 의하면, 상기 제 3, 제 4 트랜지스터를 세로형구조로 하여, 상기 제 3 트랜지스터를 상기 제 1 트랜지스터에 적층하고, 상기 제 4 트랜지스터를 상기 제 2 트랜지스터에 적층한다. 이것이 셀면적의 축소화를 달성한다. 또, 상기 전원회로는 상기 제 1, 제 2 트랜지스터의 소스전위와 상기 워드선의 선택레벨의 전위와의 차이가, 상기 제 3, 제 4 트랜지스터의 임계치 이상이 되는 조건으로 설정된 전압을 상기 제 1, 제 2 트랜지스터의 소스전극에 공급한다. 이것에 의해, "0"기입보상이 이루어지고, 이것이 논리치 "0"의 기입의 적정화를 달성한다.
이 때, 상기 워드선의 선택레벨의 전위는 그랜드 레벨로 할 수가 있다. 또, 상기 전원회로는 상기 제 1, 제 2 트랜지스터의 소스전극과 그랜드에 접속된 제 5 트랜지스터와, 주어진 기준전압과 상기 제 1, 제 2 트랜지스터의 소스전위와의 차이분을 구하고, 그것에 기초하여 상기 제 5 트랜지스터의 온저항을 제어하기 위한 오차증폭기를 포함하여 구성할 수가 있다.
제 1 메모셀이 어레이 모양으로 배치되어 이루어지는 제 1 메모리셀영역과, 상기 제 1 메모리셀과는 구조가 다른 제 2 메모리셀이 어레이 모양으로 배치되어 이루어지는 제 2 메모리셀영역과, 상기 제 1 메모리셀영역과 상기 제 2 메모리셀영역에서 공유되는 주변회로를 포함하여 반도체기억장치가 구성될 때, 상기 제 1 메모리셀은 n채널형의 제 1 MOS트랜지스터와 n채널형의 제 2 MOS트랜지스터가 결합되어 이루어지는 기억부와, 상기 제 1 MOS트랜지스터의 드레인전극과, 상기 제 2 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형 제 3 MOS트랜지스터와, 상기 제 2 MOS트랜지스터의 드레인전극과, 상기 제 1 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 4 MOS트랜지스터를 포함하여 구성하고, 상기 제 3, 제 4 MOS트랜지스터를 세로형구조로 하고, 상기 제 3 MOS트랜지스터를 상기 제 1 MOS트랜지스터에 적층하고, 상기 제 4 MOS트랜지스터를 상기 제 2 MOS트랜지스터에 적층할 수가 있다.
그리고 이 때, 상기 제 2 메모리셀은 p채널형의 제 5 MOS트랜지스터와, n채널형의 제 6 MOS트랜지스터가 직렬접속되어 이루어지는 제 1 인버터와, p채널형의 제 7 MOS트랜지스터와 n채널형의 제 8 MOS트랜지스터가 직렬접속되어 이루어지는 제 2 인버터가 루프모양으로 결합하여 이루어지는 기억부를 포함하여, 상기 제 5, 제 7 MOS트랜지스터를 세로형구조로 하여, 상기 제 5 MOS트랜지스터를 상기 제 6 MOS트랜지스터에 적층하고, 상기 제 7 MOS트랜지스터는 상기 제 8 MOS트랜지스터에 적층함으로써 셀면적의 축소화를 달성한다.
이 때, 상기 제 1 메모리셀 어레이에 있어서의 비트선의 배열피치와, 상기 제 2 메모리셀 어레이에 있어서의 비트선의 배열피치를 동등하게 하는 것으로, 상기 제 1 메모리셀 어레이와 제 2 메모리셀 어레이와의 사이에서 비트선을 공통화 할 수가 있다.
상기 제 1 메모리셀 어레이와 상기 제 2 메모리셀 어레이와의 사이에서 비트선 배열피치가 다를 때는 상기 제 1 메모리셀 어레이의 비트선과, 상기 제 2 메모리셀 어레이의 비트선과의 사이에, 그들을 선택적으로 결합하기 위한 셀렉터를 개재시키면 좋다.
워드선과 비트선과의 교차하는 개소에 설치된 메모리셀과, 상기 비트선을 선택적으로 데이터선에 결합하기 위한 컬럼선택스위치와, 상기 비트선을 소정 레벨에 프리차지하기 위한 비트선 프리차지회로와, 상기 컬럼선택스위치에 의해 선택된 비트선에 대하여, 상기 비트선 프리차지회로에 의한 프리차지전압보다도 높은 레벨의 전압으로 프리차지 가능한 고전압 프리차지수단을 설치한다.
상기 수단에 의하면, 고전압 프리차지수단은 상기 비트선 프리차지회로에 의한 프리차지전압보다도 높은 레벨의 전압으로 프리차지를 행한다. 이것이 스탠바이전류의 저감화와, 독출 및 기입의 고속화를 달성한다.
이 때, 상기 컬럼선택스위치를 통해 상기 비트선에 결합되어, 상기 컬럼선택스위치에 의해 선택된 비트선을 통해 상기 메모리셀에의 데이터기입을 가능하게 하는 라이트앰프를 포함하고, 그리고 이 라이트앰프에 상기 고전압 프리차지수단을 포함할 수가 있다.
상기 메모리셀은 n채널형의 제 1 MOS트랜지스터와 n채널형의 제 2 MOS트랜지스터가 결합되어 이루어지는 기억부와, 상기 제 1 MOS트랜지스터의 드레인전극과, 상기 제 2 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 3 MOS트랜지스터와, 상기 제 2 MOS트랜지스터의 드레인전극과, 상기 제 1 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 4 MOS트랜지스터를 포함하여 구성할 수가 있다. 상기 제 3, 제 4 MOS트랜지스터는 세로형구조가 되고, 상기 제 3 MOS트랜지스터는 상기 제 1 MOS트랜지스터에 적층되어, 상기 제 4 MOS트랜지스터는 상기 제 2 MOS트랜지스터에 적층됨으로써, 셀면적의 축소화가 달성된다.
또, 상기 제 1, 제 2 MOS트랜지스터의 소스전위와 상기 워드선의 선택레벨의 전위와의 차이가, 상기 제 3, 제 4 MOS트랜지스터의 임계치 이상이 되는 조건으로 설정된 전압을 상기 제 1, 제 2 MOS트랜지스터의 소스전극에 공급가능한 전원회로를 포함할 수가 있다.
또한, 상기 제 3, 제 4 MOS트랜지스터는 채널을 온 시키는 전위와 역극성의 전위가 게이트ㆍ소스간에 인가된 상태로, 상기 기억부에 있어서의 하이레벨측의 데이터를 보지하도록 설정할 수가 있다. 비트선을 승압한 경우에 상대적으로 워드선의 전위가 떨어지는 것이 되어, 동일 비트선상의 비선택 메모리셀의 모두가 조금만 선택된 상태가 되어, 큰 전류를 소비해버리지만, 상기와 같이 채널을 온 시키는 전위와 역극성의 전위가 게이트ㆍ소스간에 인가된 상태로 데이터를 보지하도록 하면, 비트선의 전위가 올라가도 리크전류가 증가하지 않아도 된다.
일반적으로 반도체집적회로에 있어서의 MOS트랜지스터 막두께는 2종류까지에 제한될 것이 많아, 그 범위내에서, 상기 내부회로의 고내압용의 MOS트랜지스터를 형성하기에는 상기 프리차지회로에 의한 프리차지전압보다도 높은 레벨의 전압을 사용하는 개소에는 입출력회로에서 사용되는 고내압MOS트랜지스터와 동일한 종류의MOS트랜지스터를 사용하는 것이 좋다.
도 1은 본 발명에 관한 반도체기억장치의 일례가 되는 혼재형 반도체기억장치에 있어서의 주요부의 구성예 블록도이다.
도 2는 상기 혼재형 반도체기억장치에 포함되는 6T셀의 구성예 회로도이다.
도 3은 상기 혼재형 반도체기억장치에 포함되는 4T셀의 구성예 회로도이다.
도 4는 상기 4T셀에 있어서의 주요부의 절단단면도이다.
도 5는 상기 4T셀의 비교대상이 되는 벌크구성셀이 레이아웃 평면도이다.
도 6은 상기 4T셀의 보지상태와, 그 때의 주요 노드전압과의 관계설명도이다.
도 7은 상기 4T셀의 기입상태와, 그 때의 주요노드전압과의 관계설명도이다.
도 8은 상기 4T셀의 있어서의 독출시와 기입시와의 주요동작 파형도이다.
도 9는 메모리셀 어레이부에서 사용되는 각종 내부전압의 관계설명도이다.
도 10은 본 발명에 관한 반도체기억장치를 포함하는 반도체집적회로의 구성예 블록도이다.
도 11은 도 10에 도시되는 반도체집적회로에 포함되는 SRAM마크로의 상세한 구성예 회로도이다.
도 12는 상기 SRAM마크로에 포함되는 메인앰프와 그것에 포함되는 트랜지스터의 절단단면과의 관계설명도이다.
도 13은 SRAM마크로에 포함되는 트랜스퍼MOS와, 드라이브MOS의 리크전류 특성도이다.
도 14는 상기 SRAM마크로에 포함되는 n채널형MOS트랜지스터의 온 전류 특성도이다.
도 15는 상기 SRAM마크로에 있어서의 주요부의 동작파형도이다.
도 1에는 본 발명에 관한 반도체기억장치의 일례가 되는 혼재형 반도체기억장치가 도시된다. 도 1에 도시되는 혼재형 반도체기억장치(10)는 특별히 제한되지 않지만, 공지의 반도체집적회로 제조기술에 의해 단결정실리콘기판 등 하나의 반도체기판에 형성된다.
이 혼재형 반도체기억장치(10)는 특별히 제한되지 않지만, 메모리셀 어레이부(25), 워드 드라이버(20, 21), Y(컬럼)셀렉터(24), 메인앰프(11), 및 라이트앰프(12)를 포함하여 이루어진다.
상기 메모리셀 어레이부(25)는 복수의 워드선과, 그것에 교차하는 것과 같이 배치된 복수의 비트선과, 상기 워드선과 상기 비트선과의 교차하는 개소에 배치된 복수의 메모리셀을 포함하여 구성된다. 메모리셀 어레이부(25)는 4T셀영역(13), 4T셀영역(14), 4T셀영역(15), 6T셀영역(16), 6T셀영역(17), 6T셀영역(18), 및 DRAM셀영역(19)이 형성된다. 4T셀영역(13, 14, 15)에는 각각 4개의 트랜지스터의 조합에 따라 형성되는 복수의 메모리셀이 어레이모양으로 설치되고, 6T셀영역(16, 17, 18)에는 각각 6개의 트랜지스터의 조합에 따라 형성되는 복수의 메모리셀이 어레이모양으로 설치되며, DRAM셀영역(19)에는 복수의 다이내믹형 메모리셀이 어레이모양으로 설치된다.
4T셀영역(13, 14)과, 6T셀영역(17, 18)과의 사이에는 전원배선(26)이 설치되고, 4T셀영역(15)과, 6T셀영역(16)과의 사이에는 전원배선(27)이 설치된다. 6개의트랜지스터의 조합에 의해 형성되는 메모리셀("6T셀"이라고 한다)은 4개의 트랜지스터의 조합에 의해 형성되는 메모리셀("4T셀"이라고 한다)과는 다르고, 고전위측 전원(VDD)의 공급이 필요하게 된다. 6T셀에 있어서의 고전위측 전원(VDD)의 공급은 상기 전원배선(26, 27)을 통해 행해진다.
4T메모리셀은 6T메모리셀보다도 칩점유면적을 작게 할 수 있으므로, 그에 따라 비트선의 배열피치도 좁게 할 수 있다. 4T셀영역(14)에 있어서의 비트선 배열피치는 6T셀영역(18)에 있어서의 비트선 배열피치의 1/2가 된다. 이 때문에, 4T셀영역(14)과 6T셀영역(18)과의 사이에는 센스앰프 및 1/2셀렉터(22)가 배치되고, 4T셀영역(14)에 있어서의 비트선과, 6T셀영역(18)에 있어서의 비트선이, 2대1 접속된다. 즉, 4T셀영역(14)에 있어서의 비트선 2개에 대하여, 6T셀영역(18)에 있어서의 비트선 1개가 1/2셀렉터를 통해 결합된다. 이 1/2셀렉터의 동작은 컬럼어드레스신호에 기초하여 제어할 수가 있다. 상기 센스앰프 및 1/2셀렉터(22)에 있어서의 센스앰프는 4T셀영역(14)으로부터 독출된 신호를 6T셀영역(18)에 기입가능한 레벨까지 증폭하거나, 6T셀영역(18)로부터 독출된 신호를 4T셀영역(14)에 다시 기입 가능한 레벨까지 증폭한다. 4T셀영역(14)측의 비트선Y셀렉터(24)에 접속되어, 거기서 컬럼어드레스에 따른 비트선 선택이 행해진다. 또한, 4T셀영역(14)에서의 디스터브대책을 위해, 상기 센스앰프에서의 센스완료후는 4T셀영역(14)측의 비트선을 센스앰프로부터 분리하거나, 4T셀영역(14)측에의 기입을 펄스구동으로 행하는 등의 궁리가 이루어진다.
또, 4T셀영역(13)에 있어서의 비트선의 배열피치를 6T셀영역(17)에 있어서의 비트선의 배열피치에 동등하게 함으로써, 4T셀영역(13)에 있어서의 비트선과 6T셀영역(17)에 있어서의 비트선은 공통화되어, 그들은 컬럼어드레스에 따라 Y셀렉터(15)에 의해 선택가능하게 된다.
4T셀영역(15)과, 6T셀영역(16)과의 관계는 상기 4T셀영역(13)과, 6T셀영역(17)과의 관계가 동등하다. 즉, 4T셀영역(15)에 있어서의 비트선의 배열피치를 6T셀영역(16)에 있어서의 비트선의 배열피치에 동등하게 함으로써, 4T셀영역(15)에 있어서의 비트선과, 6T셀영역(16)에 있어서의 비트선과는 공통화되고, 그들은 컬럼 어드레스에 따라 Y셀렉터(15)에 의해 선택가능하게 된다.
상기 워드 드라이버(21)는 4T셀영역(13, 14, 15), 및 6T셀영역(16, 17, 18)에 있어서 공유된다.
DRAM셀영역(19)에 있어서의 워드선은 전용의 워드선 드라이버(20)에 의해 선택레벨에 구동된다. 워드선과 비트선과의 교차개소에 결합된 다이내믹형 메모리셀은 1개의 트랜지스터와 전하축적용량에 의해 형성되고, 그 칩점유면적은 4T셀영역(15)이나 6T셀영역(16)에서의 메모리셀의 칩점유면적보다도 작다. 그리고 그것에 따라 DRAM셀영역(19)에서의 비트선의 배열피치도, 4T셀영역(15)이나 6T셀영역(16)에서의 비트선 배열피치보다도 작다.
이 때문에, DRAM셀영역(19)과 6T셀영역(16)과의 사이에는 상기 4T셀영역(14)과 상기 6T셀영역(18)과의 사이에 동일하게, 센스앰프 및 1/2셀렉터(23)가 배치됨으로써, 2대1 접속된다. 상기 센스앰프 및 1/2셀렉터(23)에 있어서의 1/2셀렉터는 이 동작은 컬럼어드레스신호에 기초하여 제어할 수가 있다.
도 2에는 상기 6T셀영역(16, 17, 18)에 적용되는 6T셀(200)의 구성예가 도시된다.
p채널형MOS트랜지스터(201)와 n채널형MOS트랜지스터(205)가 직렬접속되어 이루어지는 제 1 인버터(INV1)와, p채널형MOS트랜지스터(202)와 n채널형MOS트랜지스터(206)가 직렬접속되어 이루어지는 제 2 인버터(INV2)가 루프모양으로 결합되는 것으로 기억부가 형성된다. 상기 p채널형MOS트랜지스터(201, 202)의 소스전극은 고전위측 전원(VDD)에 결합되고, 상기 n채널형MOS트랜지스터(205, 206)의 소스전극은 저전위측 전원(VSS)에 결합된다. 특별히 제한되지 않지만, 저전위측 전원(VSS)은 본 반도체기억장치에 있어서의 그랜드(GND)라인에 같이하고, 그 전위는 0볼트가 된다.
상기 p채널형MOS트랜지스터(201)와 n채널형MOS트랜지스터(205)와의 직렬접속개소는 상기 기억부의 제 1 노드(N1)가 되고, 이 제 1 노드(N1)는 n채널형MOS트랜지스터(203)를 통해 비트선(BLT)에 결합된다. 또, p채널형MOS트랜지스터(202)와 n채널형MOS트랜지스터(206)와의 직렬접속개소는 상기 기억부의 노드(N2)가 되고, 이 노드(N2)는 n채널형MOS트랜지스터(204)를 통해 비트선(BLT)에 결합된다. 상기 비트선(BLT, BLB)과는 상보레벨의 신호를 전달하기 위한 상보비트선쌍이 된다.
상기 n채널형MOS트랜지스터(203, 204)는 워드선(WL)의 전위에 의해 동작제어된다. 이 예에서는 워드선(WL)이 하이레벨로 구동되었을 경우에 n채널형MOS트랜지스터(203, 204)가 도통됨에 따라, 상기 기억부에 있어서의 제 1 노드(N1) 및 제 2 노드(N2)가 각각 비트선(BLT 및 BLB)에 결합됨으로써, 상부 기억부에의 데이터기입이나, 상기 기억부로부터의 데이터독출이 가능하게 된다.
또, 상기 p채널형MOS트랜지스터(201, 202)는 세로형 구조가 되고, 뒤에 서술하는 것과 같이, p채널형MOS트랜지스터(201)는 n채널형MOS트랜지스터(205)에 적층되고, p채널형MOS트랜지스터(202)는 n채널형MOS트랜지스터(206)에 적층됨에 따라, 메모리셀면적의 저감이 도모되어 있다.
도 2에 도시되는 6T셀(200)은 완전한 스태틱동작으로 고속으로 동작하고, 스탠바이시의 소비전류가 적다 등의 장점이 있는 반면, 구성소자수가 많고, 노드간의 접속수도 많으므로, 1셀당의 사이즈가 비교적 커진다.
도 3에는 상기 4T셀영역(13, 14, 15)에 적용되는 4T셀(300)의 구성예가 도시된다.
n채널형MOS트랜지스터(305, 306)는 드라이브MOS라고도 호칭되어, 그들이 결합되어 기억부가 구성된다. n채널형MOS트랜지스터(305, 306)에 소스전극은 저전위측 전원(VSS)에 결합된다. n채널형MOS트랜지스터(305)의 드레인전극과 n채널형MOS트랜지스터(306)의 게이트전극과의 결합개소가 이 기억부의 제 1 노드(N3)가 되고, 이 제 1 노드(N1)는 p채널형MOS트랜지스터(301)를 통해 비트선(BLT)에 결합된다. 또, n채널형MOS트랜지스터(306)의 드레인전극과 n채널형MOS트랜지스터(305)의 게이트전극과의 결합개소가 이 기억부의 제 2 노드(N4)이 되고, 이 제 2 노드(N2)는 p채널형MOS트랜지스터(302)를 통해 비트선(BLB)으로 결합된다.
상기 p채널형MOS트랜지스터(301, 302)는 트랜스퍼MOS라고도 호칭되어, 워드선(WL)의 전위에 의해 동작제어 된다. 이 예에서는 워드선(WL)이 로우레벨에 구동된 경우에 p채널형MOS트랜지스터(301, 302)가 도통됨으로써, 상기 기억부에 있어서의 제 1 노드(N3) 및 제 2 노드(N4)가 각각 비트선(BLT 및 BLB)에 결합됨에 따라, 상기 기억부에의 데이터기입이나, 상기 기억부로부터의 데이터독출이 가능하게 된다.
또, 상기 p채널형MOS트랜지스터(301, 302)는 세로형 구조가 되고, 뒤에 서술하는 것과 같이, p채널형MOS트랜지스터(301)가 n채널형MOS트랜지스터(305)에 적층되고, p채널형MOS트랜지스터(302)가 n채널형MOS트랜지스터(306)에 적층됨에 따라, 메모리셀 면적의 저감이 도모되어 있다.
도 3에 도시되는 4T셀(300)은 p채널형MOS트랜지스터(301, 302)의 리크에 의한 하이레벨을 보지한다. 도2에 되시되는 구성에 비하여 구성소자수가 적고, 노드수도 적으므로, 1셀당의 사이즈가 비교적 작은 반면, 스탠바이 전류와 동작속도가 트레이드 오프의 관계에 있고, 예를 들면 스탠바이 전류의 저감을 도모하면, 그 만큼, 동작속도가 저하 해버린다.
도 5에는 상기 4T셀(300)의 비교대상이 되는 용적4T셀의 레이아웃 평면이 도시된다. 용적4T셀은 4개의 트랜지스터가 용적으로 구성됨으로, 밑바탕에 MOS트랜지스터 4개분의 스페이스가 필요하게 된다. 또, p채널MOS트랜지스터와, n채널형MOS트랜지스터가 존재함으로, 웰 분리가 필요하게 된다. 또, p채널영역과 n채널영역과의 사이의 배선을 위해 모두가 상층을 경유해야 하고, 그 때에 확산층과 배선층을 결합하기 위한 컨택트홀(LCONT, LCONT2)이 필요하게 된다.
도 4에는 도 3에 도시되는 4T셀(300)의 주요부의 단면이 도시된다. 또한, 도3 및 도 4에 있어서, ①, ②, ③으로 도시되는 개소는 주요 트랜지스터의 전극의 대응이 명확화를 위해 설치되고 있다.
세로형 구조의 p채널형MOS트랜지스터(301, 302)는 n채널형MOS트랜지스터(305, 306)에 쌓아올리는 형태로 형성됨으로, 밑바탕은 MOS트랜지스터 2개분의 스페이스가 있으면 충분하다. 또, p채널형MOS트랜지스터(301, 302)는 SOI이므로, 웰 분리는 불필요 하다. 또, 세로형 구조이므로, 그 자체가 컨택트를 겸용하는 것으로, 용적구성의 경우에 불가결이였던 컨택트홀이 불필요하게 된다.
4T셀(300)에서는 트랜스퍼(301, 302)에 p채널형MOS트랜지스터가 사용되어 있기 때문에, 데이터 기입시에 셀내부의 하이레벨은 비트선의 전위까지 상승된다. 그러나, 로우레벨은 VSS-Vth까지 밖에 기입할 수 없다. 여기서, Vth는 트랜스퍼(301, 302)의 임계치가 된다. 그래서, 이하와 같이 "0" 기입보상이 행해진다.
도 6에는 4T셀(300)의 보지상태와, 그 때의 주요 노드전압과의 관계가 도시된다.
하이레벨(논리치 "1")이 된 노드(N3 또는 N4)에 있어서의 n채널형MOS트랜지스터의 오프시의 리크에 의한 전압강하는 p채널형MOS트랜지스터(301 또는 302)에서의 리크에 의해 보상 된다. 그 때문에, p채널형MOS트랜지스터(301 또는 302)는 매우 얕은 온 상태(Vgs=)로 제어되어 있다. 이것에 의해, 로우레벨(논리치 "0")이 된 노드(N3 또는 N4)에도 상기와 동일한 전류가 유입되지만, 그것은 그 때 온 상태가 되어 있는 n채널형MOS트랜지스터(305 또는 306)를 통해 저전위측 전원(VSS)측으로 흐른다. 이 전류를 이용해서, 보지시의 노드(Vssm)전위(+β)가 생성되어, 그것이 "0"기입보상전위가 된다.
도 7에는 4T셀(300)의 기입상태와, 그 때의 주요 노드전압과의 관계가 도시된다.
기입의 경우, 워드선(WL)은 로우레벨(=VSS)이 되고, p채널형MOS트랜지스터(301, 302)는 도통된다. 비트선(BLT)이 하이레벨(=VDD)이므로, 고전위측 전원(VDD)의 레벨을 기준으로 한 소스접지에서 동작된다. 다만, n채널형MOS트랜지스터(305)와의 비율이기 때문에, 그대로라면 노드(N3)는 1/3정도까지 밖에 상승하지 않는다. 노드(N4)측의 전위가 떨어지는 것에 따라, n채널형MOS트랜지스터(305)의 구동력이 약해지므로, 서서히 상승하여, 최후에는 고전위측 전원VDD레벨이 된다. 반대로 노드(N4)측은 당초 고전위측 전원VDD레벨이 되어 있으므로, 소스접지이고, 게다가 부하MOS트랜지스터가 없기 때문에 급속히 강하되지만 노드(N4)가 서서히 Vssm의 레벨에 가까워짐에 따라, 게이트ㆍ소스간 전압(Vgs)이 저하되어, 소스ㆍ포로와(source-follower)동작이 된다. 최종적으로는 Vgs=Vssm-Vss가 된다. 여기서, Vgs가 p채널형MOS트랜지스터(301, 302)의 임계치 이상이 되도록, Vssm의 레벨을 결정한다. 그것에 의해, "0"기입보상이 행해진다. 또한, 경우에 따라, 약간의 전압이 노드에 남아도, p채널형MOS트랜지스터(301 또는 302)의 리크에 의해, 언젠가는 Vssm레벨이 된다.
도 8에는 4T셀(300)에 있어서의 독출시와 기입시와의 주요동작파형이 도시된다.
선택셀에 있어서는 워드선(WL)이 로우레벨로 구동된다. 독출기간에 있어서,워드선(WL)이 저전위측 전원VSS레벨까지 저하 됨에 따라, 노드(N3, N4)의 신호가 비트선(BLT/BLB)에 독출된다. 기입기간에 있어서는 워드선(WL)이 저전위측 전원VSS레벨까지 저하됨으로써, 노드(N3, N4)에 기입데이터가 전달된다. 이 때, 비트선의 로우레벨은 워드선(WL)의 선택레벨(저전위측 전원VSS레벨)보다도, 트랜스퍼MOS의 임계치 만큼 높아짐에 따라, "0"기입보상이 행해진다.
도 9에는 메모리셀 어레이부(25)에서 사용되는 각종 내부전압이 도시된다.
비트선의 하이레벨은 1.7V가 되고, 비트선의 로우레벨은 0V(=VSS)가 된다. 워드선의 하이레벨(비선택레벨)은 1.2V가 되고, 워드선의 로우레벨(선택레벨)은 0V(=VSS)가 된다. 또, 4T셀(300)의 Vssm레벨(셀VSS)은 "0"기입보상을 고려하여 0.3V가 된다. 이것은 Vgs=Vssm-Vss에 있어서, Vgs가 p채널형MOS트랜지스터(301, 302)의 임계치 이상이 되도록 결정된 것이다. 그러한 각종전압은 외부로부터 주어진 전압을 다음과 같이 강압하는 것으로 얻어진다.
즉, 외부로부터 공급된 전원전압 1.5V(VDD)를 강압회로(91)에서 강압함으로써, 주변회로에 공급되는 내부 1.2V 전압이 생성된다.
또, 외부로부터 공급된 전원전압 1.5V(VDD)를 강압회로(92)에서 강압함에 따라 워드선(WL)의 하이레벨인 1.2V가 생성된다. 이 1.2V는 보지특성을 안정화시키기 위해, 트리밍 및 온도보상이 이루어지고 있다. 비선택 워드선에 있어서의 기생용량(C1)에 의해 안정화 된다. 그리고, 셀 VDD = 0.3V는 정전압회로(93)나, 메모리셀 어레이에 있어서의 기생용량(C2)에 의해 안정화 된다. 상기 정전압회로(93)는 4T셀(300)에 있어서의 n채널형MOS트랜지스터(305, 306)의 소스전극과, 저전위측전원(VSS)으로 결합되고, 셀전류에 대한 가변 임피던스수단이 된다.
특별히 제한되지 않지만, 상기 정전압회로(93)는 4T셀(300)에 있어서의 n채널형MOS트랜지스터(305, 306)의 소스전극과, 저전위측 전원(VSS)에 결합된 n채널형MOS트랜지스터(933)와, 외부로부터 공급된 전원전압 1.5V(VDD)에 기초하여 기준전압(Vref)을 생성하기 위한 기준전압 발생회로(931)와, 이 기준전압 발생회로(931)에 의해 발생된 기준전압(Vref)과 셀(VSS)과의 차이분을 구하고, 그 차이분에 기초하여 n채널형MOS트랜지스터(933)의 온 저항을 제어하기 위한 오차증폭기(932)를 포함하여 이루어진다. 상기 기준전압 발생회로(931)는 트리밍 및 온도보정에 의해 기준전압(Vref)의 안정화가 도모되어 있다. 즉, 밴드 갭 리파렌스 등의 안정한 기준전압원과 테스트시에 트리밍 가능한 퓨즈회로 및 유사 트리밍회로를 구비한다. 상기 트리밍기능에 의해, p채널형MOS트랜지스터의 로트간의 흩어짐을 보정함으로써 제품비율의 향상을 도모할 수가 있다. 또, 유사 트리밍기능에 의해 퓨즈를 끝지 않고 테스트명령으로 전압레벨을 변경함으로써, 기입의 마진테스트의 용이화를 도모하도록 하고 있다.
상기의 예에 따르면, 이하의 작용효과를 얻을 수가 있다.
(1) 일반적으로 메모리셀의 밀도는 DRAM셀영역, 4T셀영역, 6T셀영역의 순서로 저하한다. 또, 랜덤 억세스속도는 6T셀영역, 4T셀영역, DRAM셀영역의 순서로 저하한다. 따라서, 데이터량이 많고, 억세스속도가 그다지 중요시 되지 않는 데이터는 DRAM영역(19)에 격납하고, 사용빈도가 높고, 고속억세스가 필요하게 되는 데이터는 6T셀영역(16, 17, 18)이나, 4T셀영역(13, 14, 15)에 격납하는 것이 좋다. 그와 같이, 억세스속도나 사용빈도 등의 요구에 따라, 셀영역을 구분하여 사용하는 것에 따라 최대의 퍼포먼스가 얻어진다. 다른 셀영역간에서 비트선이 도통되는 것으로부터, 이 비트선을 통해, 격납데이터의 복사를 고속으로 행할 수가 있다. 예를 들면, 6T셀영역(16, 17, 18)에 격납되어 있는 데이터를 4T셀영역(13, 14, 15)에 전송할 경우, 도통되어 있는 비트선을 이용함으로써 고속데이터 전송이 가능하게 된다.
(2) 셀 VDD = 0.3V가 형성되어 "0"기입보상이 행해지므로, 로우레벨의 기입에 있어서, VSS-Vth의 제한을 넘은 기입이 가능하게 된다. 또, 상기 셀 VDD = 0.3V는 정전압회로(93)나, 메모리셀 어레이에 있어서의 기생용량(C2)에 의해 안정화 된다. 상기 정전압회로(93)는 4T셀(300)에 있어서의 n채널형MOS트랜지스터(305, 306)의 소스전극과, 저전위측 전원(VSS)에 결합되고, 셀전류에 대한 가변 임피던스 수단이 되고, 상기 정전압회로(93)는 4T셀(300)에 있어서의 n채널형MOS트랜지스터(305, 306)의 소스전극과, 저전위측 전원(VSS)에 결합된 n채널형MOS트랜지스터(933)와, 외부로부터 공급된 전원전압 1.5V(VDD)에 기초하여 기준전압(Vref)을 생성하기 위한 기준전압 발생회로(931)와, 이 기준전압 발생회로(931)에 의해 발생된 기준전압(Vref)과 셀(VSS)과의 차이분을 구하고, 그 차이분에 기초하여 n채널형MOS트랜지스터(933)의 온 저항을 제어하기 위한 오차증폭기(932)를 포함하여 구성함으로써, 셀VDD = 0.3V의 안정화가 도모된다.
(3) 트랜스퍼MOS에 세로형구조의 p채널형MOS트랜지스터(301, 302)가 적용되어 있고, 세로구조의 p채널형MOS트랜지스터(301, 302)는 n채널형MOS트랜지스터(305, 306)에 쌓아올이는 형태로 형성되기 때문에, 밑바탕은 MOS트랜지스터 2개분의 스페이스가 있으면 충분하다. 또, p채널형MOS트랜지스터(301, 302)는 SOI이기 때문에, 웰 분리는 불필요하게 된다. 또, 세로형 구조이므로, 그 자체가 컨택트를 겸용하는 것으로부터, 용적구성의 경우에 불가결이였던 컨택트홀이 불필요하게 된다. 이것으로부터, 메모리셀의 축소를 도모할 수가 있다.
도 10에는 본 발명에 관한 반도체기억장치를 포함하는 반도체집적회로의 구성예가 도시된다.
도 10에 도시되는 반도체집적회로(100)는 특별히 제한되지 않지만, 입력회로(101), 레벨시프터(102), 내부논리(103), 레벨시프터(104), 출력회로(105), 강압전원회로(106), 및 SRAM마크로(107)를 포함하여, 공지의 반도체집적회로 제조기술에 의해, 단결정실리콘기판 등의 하나의 반도체기판으로 형성된다. 입력회로(101)는 입력단자를 통해 입력된 신호를 받아들이는 기능을 갖는다. 레벨시프터(102)는 상기 입력회로(101)를 통해 입력된 고전위측 전원VDD계(고압)의 신호를 Vperi계(저압)에 시프트하는 기능을 갖는다. 내부논리(103)는 Vperi계이고, 입력신호에 대해 소정의 논리연산처리를 실시하는 중앙처리장치나 그 주변회로를 포함한다. 이 내부논리(103)에서의 논리연산을 할 때에, 상기 SRAM마크로(107)가 억세스 되고, 그 기억정보가 필요에 따라 사용된다. 레벨시프터(104)는 상기 내부논리(103)의 출력신호(Vperi계)를 고전위측 전원VDD계에 시프트하는 기능을 갖는다. 출력회로(105)는 상기 레벨시프터(104)의 출력신호를 출력단자로부터 출력하는 기능을 갖는다.
강압회로(106)는 주어진 고전위측 전원(VDD)을 강압하는 것으로, VDD레벨보다도 낮은 전압(Vperi)을 생성한다. 생성된 전압(Vperi)을 레벨시프터(102), 내부논리회로(103), 레벨시프터(104), 및 SRAM마크로(107)에 공급된다.
상기 SRAM마크로(107)는 특별히 제한되지 않지만, Y(컬럼)디코더(108), 메인앰프 및 라이트앰프(109), 컬럼선택회로(110), SRAM매트(111), VSSM생성회로(112), VWL생성회로(113), 및 워드선 드라이버(114)를 포함한다.
도 11에는 상기 SRAM마크로(107)에 있어서의 주요부의 구성예가 도시된다.
SRAM매트(111)는 복수의 워드선과, 그것에 교차하도록 설치된 복수의 비트선과, 상기 워드선과 비트선의 교차하는 개소에 설치된 복수의 4T셀을 포함한다. 상기 4T셀은 기본적으로는 도 3에 도시되는 것과 동일구성인 것이 적용된다. 즉, n채널형MOS트랜지스터(305, 306)가 결합되어 기억부가 구성된다. n채널형MOS트랜지스터(305, 306)의 소스전극은 저전위측 전원(Vssm)에 결합된다. n채널형MOS트랜지스터(305)의 드레인전극과 n채널형MOS트랜지스터(306)의 게이트전극과의 결합개소가 이 기억부의 제 1 노드(N3)가 되고, 이 제 1 노드(N1)는 p채널형MOS트랜지스터(301)를 통해 비트선(BLT)에 결합된다. 또, n채널형MOS트랜지스터(306)의 드레인전극과 n채널형MOS트랜지스터(305)의 게이트전극과의 결합개소가 이 기억부의 제 2 노드(N4)가 되고, 이 제 2 노드(N2)는 p채널형MOS트랜지스터(302)를 통해 비트선(BLB)에 결합된다.
상기 p채널형MOS트랜지스터(301, 302)는 워드선(WL)의 전위에 의해 동작제어된다. 이 예에서는 워드선(WL)이 로우레벨에 구동된 경우에는 p채널형MOS트랜지스터(301, 302)가 도통되므로써, 상기 기억부에 있어서의 제 1 노드(N3) 및 제 2 노드(N4)가 각각 비트선(BLT 및 BLB)에 결합됨으로써, 상기 기억부에의 데이터 기입이나, 상기 기억부로부터의 데이터 독출이 가능하게 된다.
또, 상기 p채널형MOS트랜지스터(301, 302)는 도 4에 도시되는 것과 같은 세로형 구조가 되고, p채널형MOS트랜지스터(301)가 n채널형MOS트랜지스터(305)에 적층되어, p채널형MOS트랜지스터(302)가 n채널형MOS트랜지스터(306)에 적층되는 것에 의해, 메모리셀 면적의 저감이 도모되어 있다.
상기 VSSM생성회로(112)는 예를 들면, 도 9에 있어서의 정전압회로(93)와 동일하게 구성되어 "0" 기입보상을 행한다.
상기 복수의 워드선(WL)은 워드선 드라이버(WLD)(120)에 의해 선택적으로 구동된다. 이 워드선 드라이버(120)는 입력된 X(로우)어드레스신호를 디코드 하고, 이 디코드 결과에 기초하여, 상기 복수의 워드선(WL)중에서 상기 X어드레스에 대응하는 1개를 선택레벨에 구동한다. 본례에 있어서는 4T셀(300)에 있어서의 트랜스퍼로서, p채널형MOS트랜지스터(301, 302)가 적용되어 있기 때문에, 워드선(WL)의 선택레벨은 로우레벨이 되고, 그것은 저전위측 전원VSS레벨이 동등하다.
VWL생성회로(121)는 p채널형MOS트랜지스터와 n채널형MOS트랜지스터와의 리크전류의 비율에 기초하여 워드선의 구동전위레벨을 제어한다.
상보비트선(BLT, BLB)은 컬럼선택회로(110)를 통해 선택적으로 메인앰프 및 라이트앰프(109)에 결합된다. 메인앰프 및 라이트앰프(109)는 상기 컬럼선택회로(110)를 통해 전달된 신호를 증폭하기 위한 메인앰프(MA)와, 상기 컬럼선택회로(110)를 통해 기입데이터를 비트선(BLT, BLB)에 공급하기 위한 라이트앰프(WA)를 포함한다.
상기 컬럼선택회로(110)는 다음과 같이 구성된다.
p채널형MOS트랜지스터(135)와 n채널형MOS트랜지스터(136)가 병렬접속되는 것으로 컬럼스위치가 형성되고, 이 컬럼스위치를 통해 비트선(BLT)이 상기 메인앰프(MA) 및 라이트앰프(WA)에 결합된다. 또, p채널형MOS트랜지스터(137)와 n채널형MOS트랜지스터(138)가 병렬접속되는 것으로 컬럼스위치가 형성되고, 이 컬럼스위치를 통해 비트선(BLB)이 상기 메인앰프(MA) 및 라이트앰프(WA)에 결합된다. 또한, 비트선(BLT, BLB)을 소정의 전압레벨에 프리차지하기 위한 프리차지회로가 설치된다. 이 프리차지회로는 비트선(BLT)에 결합된 p채널형MOS트랜지스터(132)와, 비트선(BLB)에 결합된 p채널형MOS트랜지스터(133)가 직렬접속되어 이루어진다. 상기 p채널형MOS트랜지스터(132, 133)의 직렬접속노드에는 소정레벨의 프리차지전압(VbHold)이 공급된다. 상기 p채널형MOS트랜지스터(132, 133)의 게이트전극에는 컬럼선택신호(Ys)가 전달되고, 이 컬럼선택신호(Ys)가 로우레벨에 아서트되었을 때, 상기 p채널형MOS트랜지스터(132, 133)가 도통되어, 비트선(BLT, BLB)이 프리차지전압(VbHold)에 의해 프리차지 된다. 또, 상기 비트선(BLT, BLB)을 단락하도록 이퀄라이즈용의 p채널형MOS트랜지스터(131)가 설치되고, 상기 컬럼선택신호(Ys)가 로우레벨에 아서트 되어, 비트선(BLT, BLB)에 프리차지전압(VbHold)이 공급될 때에 상기 이퀄라이즈용의 p채널형MOS트랜지스터(131)가 도통되어 비트선(BLT, BLB)의 프리차지 레젤이 서로 동등하게된다.
메인앰프(MA)는 p채널형MOS트랜지스터(139, 140)와, n채널형MOS트랜지스터(141, 142, 143, 144, 145)가 결합되어 이루어진다. MOS트랜지스터(139, 141, 143)의 직렬접속회로와, MOS트랜지스터(140, 142, 144)의 직렬접속회로가 루프모양에 결합되는 것으로 래치회로가 형성된다. 상기 p채널형MOS트랜지스터(139, 140)의 소스전극에는 전압(Vperi)이 공급된다. n채널형MOS트랜지스터(143, 144)의 소스전극은 n채널형MOS트랜지스터(145)를 통해 저전위측 전원(VSS)에 결합된다. 상기 n채널형MOS트랜지스터(145)의 게이트전극에는 메인앰프 이네이블신호(MAE)가 전달된다. 이 메인앰프 이네이블신호(MAE)가 하이레벨에 아서트 되어, n채널형MOS트랜지스터(145)가 도통되는 것으로, 메인앰프(MA)는 동작가능한 상태가 된다.
라이트앰프(WA)는 p채널형MOS트랜지스터(146, 148, 150) 및 n채널형MOS트랜지스터(147, 149)가 결합되어 이루어진다. p채널형MOS트랜지스터(146)와, n채널형MOS트랜지스터(147)가 직렬접속되어, 그 직렬접속개소는 노드(IT)가 되고, 컬럼선택회로(110)에 있어서의 MOS트랜지스터(135, 136)를 통해 비트선(BLT)에 결합된다. 또, p채널형MOS트랜지스터(148)와 n채널형MOS트랜지스터(149)가 직렬접속되어, 그 직렬접속개소는 노드(IB)가 되고, 컬럼선택회로(110)에 있어서의 MOS트랜지스터(137, 138)를 통해 비트선(BLB)에 결합된다.
p채널형MOS트랜지스터(146)의 게이트전극에는 노드(IT)의 승압제어신호(ITUB)가 공급되고, 이 승압제어신호(ITUB)가 로우레벨에 아서트 됨으로써, p채널형MOS트랜지스터(146)가 도통되어 고전위측 전원(VDD)에 의한 고전압이노드(IT)에 공급된다. 또, p채널형MOS트랜지스터(148)의 게이트전극에는 노드(IB)의 승압제어신호(IBUB)가 공급되어, 이 승압제어신호(IBUB)가 로우레벨에 아서트됨으로써, p채널형MOS트랜지스터(148)가 도통되어 고전위측 전원(VDD)에 의한 고전압이 노드(IB)에 공급된다.
n채널형MOS트랜지스터(147, 149)의 소스전극은 저전위측 전원(VSS)에 결합된다. n채널형MOS트랜지스터(147, 149)의 게이트전극에는 기입데이터(ITD, IBD)가 공급된다. 이 기입데이터(ITD, IBD)에 따라 n채널형MOS트랜지스터(147, 149)의 동작이 제어됨으로써, 데이터의 기입이 가능하게 된다.
또한, 노드(IT, IB)를 단락하도록 p채널형MOS트랜지스터(150)가 설치되고, 이 p채널형MOS트랜지스터(150)의 게이트전극에 전달된 이퀄라이즈 제어신호(IEQB)에 따라, 노드(IT, IB)가 이퀄라이즈 된다.
여기서, 상기 4T셀(300)에 있어서는 셀독출 전류와 리크전류가 비례한다. 이것은 고속동작과 저리크가 양립하지 않는 것을 의미한다. 즉, 고속동작을 위해, 임계치를 낮게 하고, 충분한 게이트ㆍ소스간 전압(Vgs)을 확보하면, 큰 스탠바이 전류가 흐른다. 반대로, 임계치를 높게 하고, 드레인ㆍ소스간 전압(Vds)을 낮게 하면, 작은 독출전류가 되며, 저속동작이 된다.
스탠바이 모드시에 셀(VSS)을 올려 리크전류의 저감을 도모하는 것이 행해지지만, 모드설정이 필요하고, 또 빈번한 스탠바이는 할 수 없다.
그래서, 도 10에 도시되는 SRAM마크로(107)에서는 주요부에 임계치가 높은 MOS트랜지스터(후(厚)막소자)를 사용하고, 독출 이외의 기간에 Vbl를 내려 저리크상태로 해놓고, 독출시에 컬럼선택계(Ys)에서 선택된 비트선을 승압함에 따라, 소비전류의 저감과 데이터의 고속독출을 가능하게 하고 있다.
즉, 4T셀(300)을 구성하는 모든 MOS트랜지스터, 컬럼선택회로(110)를 구성하는 모든 MOS트랜지스터, 라이트앰프(WA)를 구성하는 모든 MOS트랜지스터, 및 메인앰프(MA)에 있어서의 MOS트랜지스터(141, 142)에는 후막소자(고내압MOS트랜지스터)가 적용됨으로써, 그들 임계치가 높게 설정되고, 더하여, 비트선 프리차지전압(VblHold)이 낮게 설정된다.
도 12에는 상기 메인앰프(MA)에 있어서의 주요부의 단면구조가 대표적으로 도시된다.
메인앰프(MA)는 VDD계가 Vperi계로 변환되는 부분이 되고, n채널형MOS트랜지스터(141, 142)만이 후막소자가 되고, 그 외의 MOS트랜지스터는 박막소자가 된다. 후막소자는 게이트의 산화막 두께는 다른 MOS트랜지스터, 예를 들면 박막의 MOS트랜지스터(143)의 게이트산화막보다도 두껍게 된다.
그와 같이, 후막소자를 사용함으로써, 스탠바이전류의 저감을 도모할 수가 있다. 그러나, 그대로라면, 4T셀(300)으로부터의 데이터 독출에 있어서는 작은 독출전류 밖에 얻을 수 없으므로, 데이터 독출에 기간이 걸린다. 그래서 본례에서는 독출시에 있어서, 컬럼선택신호(Ys)에 따라 선택된 비트선(BLT, BLB)에 대해, 노드(IT, IB)를 통해 고전압(고전위측 전원(VDD))을 공급함으로써 비트선의 프리차지 레벨을 상승시켜, 그것에 의해, 4T셀(300)으로부터의 고속독출을 가능하게 하고 있다. 또, 4T셀(300)에의 데이터 기입을 할 때도, 동일하게 비트선(BLT, BLB)에 대해, 노드(IT, IB)를 통해 고전압(고전위측 전원(VDD))을 공급함으로써 비트선의 프리차지 레벨을 상승시켜, 기입의 고속화를 도모하고 있다.
본례에 있어서는 상기와 같이, 노드(IT, IB)를 통해 고전압(고전위측 전원(VDD))을 공급함으로써 비트선의 프리차지 레벨을 상승시켜, 그것에 의해, 4T셀(300)으로부터의 고속 독출을 가능하게 하고 있지만, 이와 같이 프리차지전압보다도 높은 전압이 공급되는 개소에는 고내압MOS트랜지스터가 사용된다. 예를 들면, 도 11에 도시되는 구성예에서는 4T셀(300)을 구성하는 모든 MOS트랜지스터, 컬럼선택회로(110)를 구성하는 모든 MOS트랜지스터, 라이트앰프(WA)를 구성하는 모든 MOS트랜지스터, 및 메인앰프(MA)에 있어서의 MOS트랜지스터(141, 142)는 고내압MOS트랜지스터가 된다. 이 때, 상기 내부회로에 있어서 사용되는 고내압MOS트랜지스터에는 도 10에 있어서의 입력회로(101)나 출력회로(105)에 사용되는 고내압MOS트랜지스터와 동일한 종류의 것을 사용하도록 한다. 일반적으로 반도체집적회로에 있어서 MOS트랜지스터 막두께는 2종류까지로 제한되는 것이 많고, 그 범위내에서 상기 내부회로의 고내압MOS트랜지스터를 형성할 수 있기 때문이다.
도 13에는 트랜스퍼MOS(p채널형MOS트랜지스터(301, 302))와, 드라이브MOS(n채널형MOS트랜지스터(305, 306))의 리크전류 특성이 도시된다. 가로축은 MOS트랜지스터의 게이트ㆍ소스간 전압, 세로축은 MOS트랜지스터의 드레인ㆍ소스전류이다. 실선으로 도시되는 특성곡선은 비트선의 전위 BL=1.5V의 경우이고, 파선으로 도시되는 특성곡선은 비트선의 전위 BL=2.0V의 경우이다. 또, 도 14에는 온 전류특성이 도시된다.
채널을 온 시키면 전위와 역극성의 전위가 게이트ㆍ소스간에 인가되는 것으로 리크전류가 증가한다. 이것은 GIDL(Gate Induced Drain Leakage)특성으로서 알려져 있다. 본례에서는 이 GIDL특성을 이용하여 데이터를 보지한다. 또한, MOS트랜지스터의 GIDL특성에 대해서는 예를 들면, "Ja-Hao Chen, Shyh-Chyi Wong, and Yeong-Her Wang "An Analytic Three-Terminal Band-to-Band Tunneling Model on GLDL in MOSFET" IEEE TRANSACTIONS ON ELECTRON, VOL. 48, 7, JULY 2001"에 있어서 서술되어 있다.
도 13에 있어서, 독출시에는 비트선 BL=2.0V이므로 트랜스퍼MOS의 게이트ㆍ소스간 전압(Vgs)은 -0.1V가 된다. 따라서, 트랜스퍼MOS는 GIDL특성에 의해 매우 약하게 온 되어 있고, 통상보다도 약간 리크전류가 증가한다. 이 모드를 사용함으로써, 비선택셀의 복구를 고속화 할 수가 있다.
데이터보지는 p채널형MOS트랜지스터의 GIDL영역에서 행한다. 즉, 채널을 온 시키는 전위와 역극성의 전위가 게이트ㆍ소스간에 인가된 상태로, 상기 기억부에 있어서의 하이레벨측의 데이터를 보지하도록 설정되어 있다. 이와 같이 하는 것은 이하의 이유에 의한다.
즉, 비트선을 승압한 경우에 상대적으로 워드선의 전위가 내린 것이 되어, 동일 비트선상에 비선택 메모리셀의 모두가 조금만 선택된 상태가 되고, 큰 전류를 소비해버리지만, 데이터의 하이레벨을 p채널형MOS트랜지스터의 GIDL영역을 사용해서 보지하도록 하면, 비트선의 전위가 올라도 리크전류가 증가하지 않아도 되기 때문이다.
그래서 본례에서는 아이들(idle)시에는 워드선(WL)은 비트선의 전위(BL) +0.4V(1.5V+0.4V=1.9V)에서, 게이트소스간 전압(Vgs)은 0.4V의 역바이어스가 되어 있고, GIDL영역을 사용함으로 하이레벨을 보지한다. 드라이브MOS(n채널형MOS트랜지스터(305, 306))의 오프리크전류는 BL=1.5V라면 10-13[A]에서 독출전압의 BL=2.0V의 5 ×10-12에 비하여 1/50이다.
스탠바이전류는 드라이브MOS의 리크전류의 50 ~ 100배가 됨으로, BL=1.5V로 하는 것으로, 10-13×100 = 10-11와, BL=2.0V시의 2 ×10-12×100 = 2 ×10-10의 1/20으로 할 수가 있다. 독출시에는 BL=1.5V시의 1.1mA에 대하여, BL=2.0V로 하는 것으로, 4.0mA가 되고, 3.6배의 증가(고속화)가 가능하게 된다.
도 15에는 도 11이 도시되는 SRAM마크로(107)에 있어서의 주요부의 동작파형이 도시된다. 이 예에서는 홀드기간, 독출기간, 및 기입기간이 도시된다.
홀드기간에는 낮은 비트선 프리차지전압(VblHold)에 의해 비트선의 프리차지가 행해짐에 따라 셀리크전류가 저감화 된다.
리드기간에 있어서는 메인앰프(MA)나 리이트앰프(WA)에는 고전위측 전원(VDD)이 인가된다. 이 때문에, 컬럼선택회로(110)에 의해 선택된 비트선(BLT, BLB)의 전위가 상승되어, 그에 따라 메모리셀의 구동력이 증가한다. 독출 종료후에는 비트선(BLT, BLB)이 고전위레벨이 되어 복구가 실시된다.
독출기간 직후의 홀드기간에 있어서는 비트선(BLT, BLB)이 비선택상태가 되면, BLT, BLB는 서서히 원래의 VblHold의 전압레벨로 복귀된다.
다음으로, 기입기간에 있어서는 상기 리드기간과 동일하게, 메인앰프(MA)나 라이트앰프(WA)에는 고전위측 전원(VDD)이 인가된다. 이 때문에, 컬럼선택회로(110)에 의해 선택된 비트선(BLT, BLB)의 전위가 상승되어, 그에 따라 메모리셀의 구동력이 증가한다. 독출 종료후에는 비트선(BLT, BLB)이 고전위에 동등하게 되어 복구가 실시된다.
상기한 예에 따르면, 이하의 작용효과를 얻을 수 있다.
즉, 4T셀(300)을 구성하는 모든 MOS트랜지스터, 컬럼선택회로(110)를 구성하는 모든 MOS트랜지스터, 라이트앰프(WA)를 구성하는 모든 MOS트랜지스터, 및 메인앰프(MA)에 있어서의 MOS트랜지스터(141, 142)에는 후막소자가 적용됨으로써, 그들의 임계치가 높게 설정되고, 더하여, 비트선 프리차지전압(VblHold)이 낮게 설정됨으로써, 스탠바이전류의 저감을 도모할 수가 있다. 그리고, 독출시에 있어서, 컬럼선택신호(Ys)에 따라 선택된 비트선(BLT, BLB)에 대하여, 노드(IT, IB)를 통해 고전압(고전위측 전원(VDD))을 공급함으로써 비트선의 프리차지레벨을 상승시켜, 그것에 의해, 4T셀(300)로부터의 고속독출을 가능하게 한다.
또, 4T셀(300)에의 데이터 기입일 할 때에도, 동일하게 비트선(BLT, BLB)에 대하여, 노드(IT, IB)를 통해 고전압(고전위측 전원(VDD))을 공급함으로써 비트선의 프리차지레벨을 상승시켜서, 기입의 고속화를 도모한다.
이상, 발명자에 의해 이루어진 발명을 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 각가지 변경이 가능하다는 것은 말할 것도 없다.
예를 들면, 도 1에 있어서의 DRAM셀영역(19)에 대신하여 FRAM(Ferroelectric RAM)영역을 설치하고, 이 FRAM영역에 강유전체막을 데이터 보지용의 커패시터에 이용한 불휘발성 메모리셀을 어레이모양으로 배치하도록 해도 좋다.
도 1에 도시되는 혼재형 반도체기억장치에 있어서, 도 11에 도시되는 메인앰프(MA), 라이트앰프(WA), 컬럼선택회로(110) 등을 적용할 수가 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 SRAM마크로를 포함하는 반도체집적회로에 적용한 경우에 대해 설명했지만, 본 발명은 그것에 한정되는 것이 아니라, 각종 반도체집적회로에 넓게 적용 할 수가 있다.
본 발명은 적어도 비트선을 포함하는 것을 조건으로 적용할 수가 있다.
본 발명에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
즉, 제 1, 제 2, 제 3, 제 4 트랜지스터를 포함하여 메모리셀이 구성될 때, 제 3, 제 4 트랜지스터를 세로형구조로 하여, 제 3 트랜지스터를 제 1 트랜지스터에 적층하고, 제 4 트랜지스터를 제 2 트랜지스터에 적층함으로써, 셀면적의 축소화를 도모할 수가 있다. 또, 제 1, 제 2 트랜지스터의 소스전위와 워드선의 선택레벨의 전위와의 차이가, 제 3, 제 4 트랜지스터의 임계치 이상이 되는 조건에서 설정된 전압을 제 1, 제 2 트랜지스터의 소스전극에 공급함으로써, "0" 기입보상이 이루어지고, 그것에 의해 논리치 "0"의 기입의 적정화가 달성된다. 또, 고전압 프리차지수단은 상기 비트선 프리차지회로에 의한 프리차지전압보다도 높은 레벨의 전압으로 프리차지를 행함으로써, 스탠바이전류의 저감화와, 독출 및 기입의 고속화를 도모할 수가 있다.

Claims (13)

  1. 데이터를 전달하기 위한 제 1 비트선과, 상기 제 1 비트선과 보상레벨의 관계에 있는 제 2 비트선과,
    제 1 트랜지스터의 드레인전극과, 제 2 트랜지스터의 게이트전극이 결합되어 제 1 노드가 형성되고, 상기 제 2 트랜지스터의 드레인전극과, 상기 제 1 트랜지스터의 게이트전극이 결합되어 제 2 노드가 형성된 기억부와,
    워드선의 전압레벨에 따라 상기 제 1 노드를 제 1 비트선에 결합가능한 p채널형의 제 3 트랜지스터와,
    워드선의 전압레벨에 따라 상기 제 2 노드를 상기 제 2 비트선에 결합가능한 p채널형의 제 4 트랜지스터와,
    상기 제 1, 제 2 트랜지스터의 소스전위와 상기 워드선의 선택레벨의 전위와의 차이가, 상기 제 3, 제 4 트랜지스터의 임계치 이상이 되는 조건으로 설정된 전압을 상기 제 1, 제 2 트랜지스터의 소스전극에 공급가능한 전원회로를 포함하고,
    상기 제 3, 제 4 트랜지스터는 세로형 구조가 되고, 상기 제 3 트랜지스터는 상기 제 1 트랜지스터에 적층되어, 상기 제 4 트랜지스터는 상기 제 2 트랜지스터에 적층되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    워드선의 선택레벨의 전위는 그랜드레벨이 된 것을 특징으로 하는 반도체기억장치.
  3. 청구항 2에 있어서,
    상기 전원회로는 상기 제 1, 제 2 트랜지스터의 소스전극과 그랜드에 접속된 제 5 트랜지스터와,
    주어진 기준전압과 상기 제 1, 제 2 트랜지스터의 소스전위와의 차이분을 구하고, 그것에 기초하여 상기 제 5 트랜지스터의 온 저항을 제어하기 위한 오차증폭기를 포함하여 이루어진 것을 특징으로 하는 반도체기억장치.
  4. 제 1 메모리셀이 어레이모양으로 배치되어 이루어지는 제 1 메모리셀영역과,
    상기 제 1 메모리셀과는 구조가 다른 제 2 메모리셀이 어레이모양으로 배치되어 이루어지는 제 2 메모리셀영역과,
    상기 제 1 메모리셀영역과 상기 제 2 메모리셀영역에서 공유되는 주변회로를 포함하는 반도체기억장치에 있어서,
    상기 제 1 메모리셀은,
    n채널형의 제 1 MOS트랜지스터와 n채널형의 제 2 MOS트랜지스터가 결합되어 이루어지는 기억부와,
    상기 제 1 MOS트랜지스터의 드레인전극과, 상기 제 2 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 3 MOS트랜지스터와,
    상기 제 2 MOS트랜지스터의 드레인전극과, 상기 제 1 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 4 MOS트랜지스터를 포함하고,
    상기 제 3, 제 4 MOS트랜지스터는 세로형구조가 되고, 상기 제 3 MOS트랜지스터는 상기 제 1 MOS트랜지스터에 적층되어, 상기 제 4 MOS트랜지스터는 상기 제 2 MOS트랜지스터에 적층되어 이루어지고,
    상기 제 2 메모리셀은,
    p채널형의 제 5 MOS트랜지스터와, n채널형의 제 6 MOS트랜지스터가 직렬접속되어 이루어지는 제 1 인버터와, p채널형의 제 7 MOS트랜지스터와 n채널형의 제 8 MOS트랜지스터가 직렬접속되어 이루어지는 제 2 인버터가 루프모양으로 결합되어 이루어지는 기억부를 포함하고,
    상기 제 5, 제 7 MOS트랜지스터는 세로형구조가 되고, 상기 제 5 MOS트랜지스터는 상기 제 6 MOS트랜지스터에 적층되어, 상기 제 7 MOS트랜지스터는 상기 제 8 MOS트랜지스터에 적층되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 4에 있어서,
    상기 제 1 메모리셀 어레이에 있어서의 비트선의 배열피치와, 상기 제 2 메모리셀 어레이에 있어서의 비트선의 배열피치가 동등하게 되는 것으로, 상기 제 1 메모리셀 어레이와 상기 제 2 메모리셀 어레이와의 사이에서 비트선이 공통화 되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  6. 청구항 4에 있어서,
    상기 제 1 메모리셀 어레이와 상기 제 2 메모리셀 어레이와의 사이에서 비트선 배열피치가 다를 때, 상기 제 1 메모리셀 어레이의 비트선과, 상기 제 2 메모리셀 어레이의 비트선과의 사이에서는 그들을 선택적으로 결합하기 위한 셀렉터가 개재되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  7. 청구항 1 내지 6중 어느 한 항에 있어서,
    상기 제 3, 제 4 MOS트랜지스터는 채널을 온 시키는 전위와 역극성의 전위가 게이트ㆍ소스간에 인가된 상태에서, 상기 기억부에 있어서의 하이레벨측의 데이터를 보지하도록 설정되어 이루어지는 것을 것을 특징으로 하는 반도체기억장치.
  8. 워드선과 비트선과의 교차하는 개소에 설치된 메모리셀과,
    상기 비트선을 선택적으로 데이터선에 결합하기 위한 컬럼선택스위치와,
    상기 비트선을 소정레벨에 프리차지 하기 위한 비트선 프리차지회로와,
    상기 컬럼선택스위치에 의해 선택된 비트선에 대하여, 상기 비트선 프리차지회로에 의한 프리차지전압보다도 높은 레벨의 전압으로 프리차지 가능한 고전압 프리차지수단을 포함하는 것을 특징으로 하는 반도체기억장치.
  9. 청구항 8에 있어서,
    상기 컬럼선택스위치를 통해 상기 비트선에 결합되어, 상기 컬럼선택스위치에 의해 선택된 비트선을 통해 상기 메모리셀에의 데이터 기입을 가능하게 하는 라이트앰프를 포함하고, 상기 라이트앰프는 상기 고전압 프리차지수단을 포함하는 것을 특징으로 하는 반도체기억장치.
  10. 청구항 8 또는 9에 있어서,
    상기 메모리셀은 n채널형의 제 1 MOS트랜지스터와 n채널형의 제 2 MOS트랜지스터가 결합되어 이루어지는 기억부와,
    상기 제 1 MOS트랜지스터의 드레인전극과, 상기 제 2 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 3 MOS트랜지스터와,
    상기 제 2 MOS트랜지스터의 드레인전극과, 상기 제 1 MOS트랜지스터의 게이트전극을 제 1 비트선에 결합가능한 p채널형의 제 4 MOS트랜지스터를 포함하고,
    상기 제 3, 제 4 MOS트랜지스터는 세로형구조가 되고, 상기 제 3 MOS트랜지스터는 상기 제 1 MOS트랜지스터에 적층되고, 제 4 MOS트랜지스터는 상기 제 2 MOS트랜지스터에 적층되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  11. 청구항 10에 있어서,
    상기 제 1, 제 2 MOS트랜지스터의 소스전위와 상기 워드선의 선택레벨의 전위와의 차이가, 상기 제 3, 제 4 MOS트랜지스터의 임계치 이상이 되는 조건으로 설정된 전압을 상기 제 1, 제 2 MOS트랜지스터의 소스전극에 공급가능한 전원회로를 포함하는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 11에 있어서,
    상기 제 3, 제 4 MOS트랜지스터는 채널을 온 시키는 전위와 역극성의 전위가 게이트ㆍ소스간에 인가된 상태에서, 상기 기억부에 있어서의 하이레벨측의 데이터를 보지하도록 설정되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  13. 데이터를 거두어들이기 위한 입력회로와, 상기 입력회로를 통해 거두어들인 데이터의 논리연산을 행하기 위한 내부논리와, 상기 내부논리에서의 논리연산에 있어서 참조되는 메모리를 포함하는 반도체집적회로에 있어서,
    상기 메모리는 청구항 8 내지 12중 어느 한 항에 기재된 반도체기억장치를 포함하고,
    상기 프리차지회로에 의한 프리차지전압보다도 높은 레벨의 전압을 사용하는 개소에는 상기 입력회로 또는 상기 출력회로에서 사용되는 고내압MOS트랜지스터와 같은 종류의 MOS트랜지스터가 사용되어 이루어지는 것을 특징으로 하는 반도체집적회로.
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