JPH0757476A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPH0757476A JPH0757476A JP5200847A JP20084793A JPH0757476A JP H0757476 A JPH0757476 A JP H0757476A JP 5200847 A JP5200847 A JP 5200847A JP 20084793 A JP20084793 A JP 20084793A JP H0757476 A JPH0757476 A JP H0757476A
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Abstract
(57)【要約】
【目的】 α線エラーの制御、また、低電源電圧化した
時の、特にバイポーラエミッタフォロア回路をワードド
ライバに使用した場合のセル電流の減少による動作速度
劣化、動作不良を解決し、また、ワードドライバ回路に
ＮＴＬ回路を使用した場合の消費電力を低減する。 【構成】 ラッチ回路とビット線対１、２を接続するア
クセスＴｒ．８、９としてＰチャンネルＭＯＳＴｒ．を
用いる。ビット線のプリチャージレベルを高電位側電源
電位とした時、アクセスＴｒ．８、９のゲート・ソース
間電圧は、メモリセル４のノード５の電位、ワード線１
０の高電位電圧の低下によらず、電源電圧と等しくでき
るため低電源電圧化によるセル電流の低下を防ぐ。ま
た、ワード線の選択レベルが低電位であるので、非選択
状態のＮＴＬワードドライバ回路の電流を削減できる。
また、ノード５が高電位側電源電圧に等しくなるまでカ
ットオフしないので書き込み時間が高速で、α線エラー
が防げる。
時の、特にバイポーラエミッタフォロア回路をワードド
ライバに使用した場合のセル電流の減少による動作速度
劣化、動作不良を解決し、また、ワードドライバ回路に
ＮＴＬ回路を使用した場合の消費電力を低減する。 【構成】 ラッチ回路とビット線対１、２を接続するア
クセスＴｒ．８、９としてＰチャンネルＭＯＳＴｒ．を
用いる。ビット線のプリチャージレベルを高電位側電源
電位とした時、アクセスＴｒ．８、９のゲート・ソース
間電圧は、メモリセル４のノード５の電位、ワード線１
０の高電位電圧の低下によらず、電源電圧と等しくでき
るため低電源電圧化によるセル電流の低下を防ぐ。ま
た、ワード線の選択レベルが低電位であるので、非選択
状態のＮＴＬワードドライバ回路の電流を削減できる。
また、ノード５が高電位側電源電圧に等しくなるまでカ
ットオフしないので書き込み時間が高速で、α線エラー
が防げる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路に
関し、特にメモリセルのアクセストランジスタとワード
ドライバに関する。
関し、特にメモリセルのアクセストランジスタとワード
ドライバに関する。
【０００２】
【従来の技術】従来の半導体メモリ集積回路は、直列に
接続した抵抗およびＭＯＳトランジスタからなるインバ
ーター回路２組、または、直列に接続したＰチャンネル
ＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ
からなるインバーター回路２組を相互に接続して構成す
るラッチ回路と、このラッチ回路の２つの信号端子のそ
れぞれとメモリセル情報取り出し用ビット線対との間に
接続された２個のメモリセル選択用Ｎチャンネル型ＭＯ
Ｓトランジスタからなるメモリセルと、ビット線と、メ
モリセル選択用ＭＯＳトランジスタのゲート端子を接続
するメモリセル選択アドレス信号配線を有していた。
接続した抵抗およびＭＯＳトランジスタからなるインバ
ーター回路２組、または、直列に接続したＰチャンネル
ＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ
からなるインバーター回路２組を相互に接続して構成す
るラッチ回路と、このラッチ回路の２つの信号端子のそ
れぞれとメモリセル情報取り出し用ビット線対との間に
接続された２個のメモリセル選択用Ｎチャンネル型ＭＯ
Ｓトランジスタからなるメモリセルと、ビット線と、メ
モリセル選択用ＭＯＳトランジスタのゲート端子を接続
するメモリセル選択アドレス信号配線を有していた。
【０００３】以下に図を参照しながら、メモリセルの選
択、読みだし方法について説明する。
択、読みだし方法について説明する。
【０００４】図６は従来のＳＲＡＭにおけるメモリセル
情報の読みだし動作を説明する回路図である。初期状態
におけるビット線１の電位が高電位、ビット線２の電位
が低電位であるとする。メモリセル内のノード２５が低
電位の時、このメモリセルを選択するためにＮチャンネ
ルＭＯＳトランジスタであるアクセストランジスタ２６
のゲート端子２７に接続されたワード線１０を高電位に
するとアクセストランジスタ２６が導通し、負荷ＭＯＳ
トランジスタ１２を通じて高電位側電源１３から電流が
アクセストランジスタ２６、ＮチャンネルＭＯＳトラン
ジスタであるドライブトランジスタ２８を通じて低電位
側電源１５に流れ込む。この時、負荷ＭＯＳトランジス
タ１２、及びアクセストランジスタ２６、ドライブトラ
ンジスタ２８の導通抵抗分割比により、ビット線１の電
位が下降する。また、他方のビット線２は、負荷ＭＯＳ
トランジスタ１９によって高電位側電源電位まで引き上
げられる。よって、ビット線対１、２の電位差が逆転す
る。このビット線１、２の振幅差をセンスアンプと呼ば
れる差動増幅器によって増幅し、選択したメモリルの内
部情報として周辺ロジック回路や他の半導体集積回路に
供給される。ここで、ワード線を選択駆動するワードド
ライバー回路が図３に示す様な、出力バイポーラトラン
ジスタ１６と、ＭＯＳトランジスタで構成されたいわゆ
るＢｉＮＭＯＳ回路であるとする。このようなＢｉＮＭ
ＯＳ回路のプルアップ回路はエミッタフォロア回路であ
るため、ワード線の高電位は高電位側電源線電位ＶＣＣ
から出力バイポーラトランジスタ１６の順方向ベース・
エミッタ間電圧分低い電位に等しい。また、メモリセル
の内部ノード２５の電位Ｖ１は、そのメモリセルが選択
状態にあり、しかもその内部ノード２５の電位が逆側の
内部ノード２９より低いレベルにある時、アクセストラ
ンジスタ２６の導通抵抗とドライブトランジスタ２８の
導通抵抗の抵抗分割比で決定され、低電位側電源電位よ
りも通常数１００ｍＶ高い電位にある。従って、アクセ
ストランジスタ２６のゲート・ソース間電位ＶＧＳは、 ＶＧＳ＝ＶＣＣ−ＶＦ−Ｖ１ となる。
情報の読みだし動作を説明する回路図である。初期状態
におけるビット線１の電位が高電位、ビット線２の電位
が低電位であるとする。メモリセル内のノード２５が低
電位の時、このメモリセルを選択するためにＮチャンネ
ルＭＯＳトランジスタであるアクセストランジスタ２６
のゲート端子２７に接続されたワード線１０を高電位に
するとアクセストランジスタ２６が導通し、負荷ＭＯＳ
トランジスタ１２を通じて高電位側電源１３から電流が
アクセストランジスタ２６、ＮチャンネルＭＯＳトラン
ジスタであるドライブトランジスタ２８を通じて低電位
側電源１５に流れ込む。この時、負荷ＭＯＳトランジス
タ１２、及びアクセストランジスタ２６、ドライブトラ
ンジスタ２８の導通抵抗分割比により、ビット線１の電
位が下降する。また、他方のビット線２は、負荷ＭＯＳ
トランジスタ１９によって高電位側電源電位まで引き上
げられる。よって、ビット線対１、２の電位差が逆転す
る。このビット線１、２の振幅差をセンスアンプと呼ば
れる差動増幅器によって増幅し、選択したメモリルの内
部情報として周辺ロジック回路や他の半導体集積回路に
供給される。ここで、ワード線を選択駆動するワードド
ライバー回路が図３に示す様な、出力バイポーラトラン
ジスタ１６と、ＭＯＳトランジスタで構成されたいわゆ
るＢｉＮＭＯＳ回路であるとする。このようなＢｉＮＭ
ＯＳ回路のプルアップ回路はエミッタフォロア回路であ
るため、ワード線の高電位は高電位側電源線電位ＶＣＣ
から出力バイポーラトランジスタ１６の順方向ベース・
エミッタ間電圧分低い電位に等しい。また、メモリセル
の内部ノード２５の電位Ｖ１は、そのメモリセルが選択
状態にあり、しかもその内部ノード２５の電位が逆側の
内部ノード２９より低いレベルにある時、アクセストラ
ンジスタ２６の導通抵抗とドライブトランジスタ２８の
導通抵抗の抵抗分割比で決定され、低電位側電源電位よ
りも通常数１００ｍＶ高い電位にある。従って、アクセ
ストランジスタ２６のゲート・ソース間電位ＶＧＳは、 ＶＧＳ＝ＶＣＣ−ＶＦ−Ｖ１ となる。
【０００５】次に、ワード線を選択駆動するワードドラ
イバー回路が図４に示す様な、ＮＴＬ（Ｎｏｎ Ｔｈｒ
ｅｓｈｏｌｄ Ｌｏｇｉｃ）回路であるとする。このＮ
ＴＬ回路においてもバイポーラトランジスタはエミッタ
フォロア回路として使われているため、ワード線の高電
位は高電位側電源線電位ＶＣＣから出力バイポーラトラ
ンジスタ４０の順方向ベース・エミッタ間電圧分低い電
位に等しい。よって、アクセストランジスタのゲート・
ソース間電位ＶＧＳはこの時も ＶＧＳ＝ＶＣＣ−ＶＦ−Ｖ１ となる。また、アクセストランジスタがＮチャンネル型
であるため、１本の選択状態のワード線を除いて他の非
選択状態にあるすべてのワード線電位を、ＮＴＬワード
ドライバーの入力端子１９に高電位を入力させ、バイポ
ーラトランジスタ１７をオンし、抵抗１８に電圧ドロッ
プを生じさせる事により低レベルにする。
イバー回路が図４に示す様な、ＮＴＬ（Ｎｏｎ Ｔｈｒ
ｅｓｈｏｌｄ Ｌｏｇｉｃ）回路であるとする。このＮ
ＴＬ回路においてもバイポーラトランジスタはエミッタ
フォロア回路として使われているため、ワード線の高電
位は高電位側電源線電位ＶＣＣから出力バイポーラトラ
ンジスタ４０の順方向ベース・エミッタ間電圧分低い電
位に等しい。よって、アクセストランジスタのゲート・
ソース間電位ＶＧＳはこの時も ＶＧＳ＝ＶＣＣ−ＶＦ−Ｖ１ となる。また、アクセストランジスタがＮチャンネル型
であるため、１本の選択状態のワード線を除いて他の非
選択状態にあるすべてのワード線電位を、ＮＴＬワード
ドライバーの入力端子１９に高電位を入力させ、バイポ
ーラトランジスタ１７をオンし、抵抗１８に電圧ドロッ
プを生じさせる事により低レベルにする。
【０００６】次に、メモリセルが図７の様に、抵抗３
０、ＮチャンネルＭＯＳトランジスタ３１からなるイン
バータ３２と、抵抗３３、ＮチャンネルＭＯＳトランジ
スタ３４からなるインバーター３５を相互に接続して構
成されるラッチ回路と、ＮチャンネルＭＯＳトランジス
タのアクセストランジスタ３６、３７で構成されている
場合の書き込み動作について説明する。
０、ＮチャンネルＭＯＳトランジスタ３１からなるイン
バータ３２と、抵抗３３、ＮチャンネルＭＯＳトランジ
スタ３４からなるインバーター３５を相互に接続して構
成されるラッチ回路と、ＮチャンネルＭＯＳトランジス
タのアクセストランジスタ３６、３７で構成されている
場合の書き込み動作について説明する。
【０００７】初期状態においてノード３８が高電位、ノ
ード３９が低電位であるとする。また、ワード線１０の
電位は高電位、ビット線１の電位は低電位、ビット線２
の電位は高電位にあるとする。高電位であったノード３
８は、その電荷が、アクセストランジスタ３６が導通す
る事によって強制的に低電位側電源１５に放電され、低
電位になる。同時に、低電位であったノード３９はアク
セストランジスタ３７が導通する事によって負荷ＭＯＳ
トランジスタ１９によって充電され高電位になる。しか
し、Ｎチャンネルアクセストランジスタのしきい値電圧
をＶＴＮとした時、ノード３９の電位がＶＣＣ−ＶＴＮ
に等しい電位まで充電されるとアクセストランジスタ３
７はカットオフする。よってその後、ノード３９の電位
は抵抗３３で充電される。この抵抗３３の抵抗値は、メ
モリセルの定常電流を抑えるため通常ギガオームからテ
ラオームの値であり、完全にノード３９の電位が高電位
側電源電圧に等しくなるまでの時間は極めて長い。仮に
ノード３９の浮遊容量を１０ｆＦ、抵抗３３の抵抗値を
１ＴΩとすると、ＣＲ時定数は１０ｍｓとなる。これ
は、例えば１００ＭＨＺのクロックの周期１０ｎｓの１
０００倍である。
ード３９が低電位であるとする。また、ワード線１０の
電位は高電位、ビット線１の電位は低電位、ビット線２
の電位は高電位にあるとする。高電位であったノード３
８は、その電荷が、アクセストランジスタ３６が導通す
る事によって強制的に低電位側電源１５に放電され、低
電位になる。同時に、低電位であったノード３９はアク
セストランジスタ３７が導通する事によって負荷ＭＯＳ
トランジスタ１９によって充電され高電位になる。しか
し、Ｎチャンネルアクセストランジスタのしきい値電圧
をＶＴＮとした時、ノード３９の電位がＶＣＣ−ＶＴＮ
に等しい電位まで充電されるとアクセストランジスタ３
７はカットオフする。よってその後、ノード３９の電位
は抵抗３３で充電される。この抵抗３３の抵抗値は、メ
モリセルの定常電流を抑えるため通常ギガオームからテ
ラオームの値であり、完全にノード３９の電位が高電位
側電源電圧に等しくなるまでの時間は極めて長い。仮に
ノード３９の浮遊容量を１０ｆＦ、抵抗３３の抵抗値を
１ＴΩとすると、ＣＲ時定数は１０ｍｓとなる。これ
は、例えば１００ＭＨＺのクロックの周期１０ｎｓの１
０００倍である。
【０００８】また、積層型メモリセルのアクセストラン
ジスタをＰチャンネル型ＴＦＴロードトランジスタと同
時に構成するつまり両方ともＰチャンネルトランジスタ
とする技術が、特開平２−２１６５４号公報に記載され
ている。
ジスタをＰチャンネル型ＴＦＴロードトランジスタと同
時に構成するつまり両方ともＰチャンネルトランジスタ
とする技術が、特開平２−２１６５４号公報に記載され
ている。
【０００９】
【発明が解決しようとする課題】この従来の半導体メモ
リ集積回路では、以下の様な欠点があった。
リ集積回路では、以下の様な欠点があった。
【００１０】図３で述べたようにワードドライバー回路
がＢｉＮＭＯＳ等のプルアップをエミッタフォロア回路
で行う回路構成の場合、ワード線の電位が完全に高電位
側電源電圧まで上昇しないため、Ｎチャンネルアクセス
トランジスタのゲート・ソース間に印加される電圧ＶＧ
Ｓは最大ＶＣＣ−ＶＦ−ＶＴであり、十分なセル電流が
得られず、ビット線の反転時間が劣化するという欠点が
あった。これは、低電源電圧化してＶＣＣに対するＶＦ
の割合が相対的に大きくなったときに顕著であり、最低
動作電源電圧もワード線振幅が電源電圧と等しいＣＭＯ
Ｓワードドライバ回路を使用したＳＲＡＭに比較してＶ
Ｆ分高いという欠点がある。ベース・エミッタ間順方向
電圧ＶＦは半導体材料で決まる物性値であり、シリコン
の場合通常０．８Ｖ程度である。
がＢｉＮＭＯＳ等のプルアップをエミッタフォロア回路
で行う回路構成の場合、ワード線の電位が完全に高電位
側電源電圧まで上昇しないため、Ｎチャンネルアクセス
トランジスタのゲート・ソース間に印加される電圧ＶＧ
Ｓは最大ＶＣＣ−ＶＦ−ＶＴであり、十分なセル電流が
得られず、ビット線の反転時間が劣化するという欠点が
あった。これは、低電源電圧化してＶＣＣに対するＶＦ
の割合が相対的に大きくなったときに顕著であり、最低
動作電源電圧もワード線振幅が電源電圧と等しいＣＭＯ
Ｓワードドライバ回路を使用したＳＲＡＭに比較してＶ
Ｆ分高いという欠点がある。ベース・エミッタ間順方向
電圧ＶＦは半導体材料で決まる物性値であり、シリコン
の場合通常０．８Ｖ程度である。
【００１１】また、図４で述べたようにワードドライバ
ー回路がＮＴＬ回路である場合、非選択状態のワードド
ライバ回路に電流が流れ、例えば、２8 ＝１２８ワード
のＳＲＡＭ考えた場合、１個当たりのＮＴＬ回路が低電
位を出力しているときの電流値を２ｍＡと仮定すると、
全体の電流値は２×１２７＝２５４ｍＡと大きな値にな
る。このように、ＮＴＬワードドライバー回路と従来の
メモリセルを組み合わせて使用すると消費電力が大きく
なってしまうという欠点があった。
ー回路がＮＴＬ回路である場合、非選択状態のワードド
ライバ回路に電流が流れ、例えば、２8 ＝１２８ワード
のＳＲＡＭ考えた場合、１個当たりのＮＴＬ回路が低電
位を出力しているときの電流値を２ｍＡと仮定すると、
全体の電流値は２×１２７＝２５４ｍＡと大きな値にな
る。このように、ＮＴＬワードドライバー回路と従来の
メモリセルを組み合わせて使用すると消費電力が大きく
なってしまうという欠点があった。
【００１２】さらに、図７で示したような高抵抗負荷型
メモリセルあるいはポリシリコンを使用したＰチャンネ
ルトランジスタ（ＴＦＴ）を負荷としたメモリルにおい
ては、反転データ書き込み時にメモリセル内の低電位側
ノードを完全に高電位電源電圧に上昇させる時間が大き
く、メモリセルのいわゆるスタティックノイズマージン
が小さい状態が長く続く。このような状態の時にα線が
メモリセルに入射すると、半導体基板内で分離、発生し
た電荷によって、メモリセルの情報が破壊されてしまう
等の問題がある。この傾向は電源電圧が下がり、微細化
が進む程顕著になる。この様に、従来のＮチャンネル型
アクセストランジスタを使用した高抵抗負荷型メモリセ
ルは、低電圧化、微細化したときに誤動作を起こし易い
という欠点があった。
メモリセルあるいはポリシリコンを使用したＰチャンネ
ルトランジスタ（ＴＦＴ）を負荷としたメモリルにおい
ては、反転データ書き込み時にメモリセル内の低電位側
ノードを完全に高電位電源電圧に上昇させる時間が大き
く、メモリセルのいわゆるスタティックノイズマージン
が小さい状態が長く続く。このような状態の時にα線が
メモリセルに入射すると、半導体基板内で分離、発生し
た電荷によって、メモリセルの情報が破壊されてしまう
等の問題がある。この傾向は電源電圧が下がり、微細化
が進む程顕著になる。この様に、従来のＮチャンネル型
アクセストランジスタを使用した高抵抗負荷型メモリセ
ルは、低電圧化、微細化したときに誤動作を起こし易い
という欠点があった。
【００１３】またアクセストランジスタをｐチャンネル
型にした特開平２−２１６５４号公報では、ワードドラ
イバー回路についてはなんら記載されていない。またこ
の従来例ではロードトランジスタとアクセストランジス
タを共にＴＦＴで形成するため、ロードトランジスタで
ラッチ回路の内部ノードをプルアップするスピード以上
の動作速度を実現することは不可能である。
型にした特開平２−２１６５４号公報では、ワードドラ
イバー回路についてはなんら記載されていない。またこ
の従来例ではロードトランジスタとアクセストランジス
タを共にＴＦＴで形成するため、ロードトランジスタで
ラッチ回路の内部ノードをプルアップするスピード以上
の動作速度を実現することは不可能である。
【００１４】
【課題を解決するための手段】本発明の半導体メモリ集
積回路は、ＮＭＯＳインバーター２組またはＣＭＯＳイ
ンバーター２組の出力と入力を互いに接続したラッチ回
路と、このラッチ回路の第一の信号端子とメモリセル情
報取り出し用第一のビット線との間に直列接続された第
一のメモリセル選択用Ｐチャンネル型ＭＯＳトランジス
タと、ラッチ回路の第二の信号端子とメモリセル情報取
り出し用第二のビット線との間に接続された第二の複数
のメモリセル選択用Ｐチャンネル型ＭＯＳトランジスタ
からなるメモリセルを有し、第一、第二のメモリル選択
用Ｐチャンネル型ＭＯＳトランジスタのゲート端子を共
通に接続したメモリセル選択アドレス線と、このアドレ
ス線を駆動するワードドライバー回路を備える。
積回路は、ＮＭＯＳインバーター２組またはＣＭＯＳイ
ンバーター２組の出力と入力を互いに接続したラッチ回
路と、このラッチ回路の第一の信号端子とメモリセル情
報取り出し用第一のビット線との間に直列接続された第
一のメモリセル選択用Ｐチャンネル型ＭＯＳトランジス
タと、ラッチ回路の第二の信号端子とメモリセル情報取
り出し用第二のビット線との間に接続された第二の複数
のメモリセル選択用Ｐチャンネル型ＭＯＳトランジスタ
からなるメモリセルを有し、第一、第二のメモリル選択
用Ｐチャンネル型ＭＯＳトランジスタのゲート端子を共
通に接続したメモリセル選択アドレス線と、このアドレ
ス線を駆動するワードドライバー回路を備える。
【００１５】そのワードドライバー回路は、メモリセル
のラッチ回路がＮＭＯＳインバータ２組で構成される時
は、ＣＭＯＳ、ＢｉＮＭＯＳ、ＢｉＣＭＯＳ、ＥＣＬ、
ＮＴＬ回路で構成されており、メモリセルのラッチ回路
がＣＭＯＳインバーター２組で構成されている場合に
は、ＢｉＮＭＯＳ、ＢｉＣＭＯＳ、ＥＣＬ、またはＮＴ
Ｌ回路で構成されている。
のラッチ回路がＮＭＯＳインバータ２組で構成される時
は、ＣＭＯＳ、ＢｉＮＭＯＳ、ＢｉＣＭＯＳ、ＥＣＬ、
ＮＴＬ回路で構成されており、メモリセルのラッチ回路
がＣＭＯＳインバーター２組で構成されている場合に
は、ＢｉＮＭＯＳ、ＢｉＣＭＯＳ、ＥＣＬ、またはＮＴ
Ｌ回路で構成されている。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＳＲＡＭに用いるメモリ
セル回路と、それに接続されたワード線、ビット線の構
成を示す図である。素子はすべてバルク単結晶Ｓｉ上に
形成した。
る。図１は本発明の一実施例のＳＲＡＭに用いるメモリ
セル回路と、それに接続されたワード線、ビット線の構
成を示す図である。素子はすべてバルク単結晶Ｓｉ上に
形成した。
【００１７】まず、読みだし動作について説明する。ビ
ット線１、２の電位はプリチャージ回路３によって、高
電位側電源１３の電位に予め充電してある。初期状態に
おけるビット線１の電位が相対的に高電位、ビット線２
の電位が低電位であるとする。着目するメモリセル４内
のノード５が低電位の時、このメモリセル４を選択する
ためにＰチャンネルＭＯＳトランジスタである第一のア
クセストランジスタ６のゲート端子７と、第二のアクセ
ストランジスタ８のゲート端子９に接続されたワード線
１０をワードドライバー回路１１で低電位にすると、第
一、及び第二のアクセストランジスタ６、８が導通す
る。よって、負荷ＭＯＳトランジスタ１２を通じて高電
位側電源１３から電流がメモリセル４内の第一のアクセ
ストランジスタ６、ＮチャンネルＭＯＳトランジスタで
あるドライブトランジスタ１４を通じて低電位側電源１
５に流れ込む。この電流を以後セル電流という。この時
第一、第二のＰチャンネルアクセストランジスタ６、８
のゲート・ソース間電圧ＶＧＳは、ワード線の低電位が
低電位側電源電圧と等しい時、電源電圧に等しく、内部
ノード５の電位Ｖ１に依存しない。従って、ＶＧＳはア
クセストランジスタにＮチャンネル型を用いた時に比較
してＶ１だけ大きい。電源電圧が下がり、Ｖ１がＶＣＣ
に対して顕著になると、Ｐチャンネル型ＭＯＳトランジ
スタのｇｍがＮチャンネルＭＯＳトランジスタより小さ
い事を打ち消して、ＮチャンネルＭＯＳトランジスタを
アクセストランジスタに使用したときと同等以上のセル
電流を獲得できる。また、この効果は、ワードドライバ
ー回路にＢｉＮＭＯＳ等エミッタフォロア回路を使用し
た場合に顕著であり、最低動作電源電圧もＰチャンネル
アクセストランジスタを用いた場合の方が低い。図２に
電源電圧３Ｖ以下の時のセル電流の比較を示す。図３は
前述のようにＢｉＮＭＯＳワードドライバー回路の一例
である。ＢｉＮＭＯＳ等エミッタフォロア回路を使用し
た場合には、ワード線の高電位が電源電圧まで上昇せ
ず、バイポーラトランジスタ１６のベース・エミッタ間
順方向電圧ＶＦ分低下するが、アクセストランジスタ
６、８にＰチャンネルＭＯＳトランジスタを用いた場合
にはそれとも無関係に電源電圧に等しいＶＧＳが印加さ
れるためである。
ット線１、２の電位はプリチャージ回路３によって、高
電位側電源１３の電位に予め充電してある。初期状態に
おけるビット線１の電位が相対的に高電位、ビット線２
の電位が低電位であるとする。着目するメモリセル４内
のノード５が低電位の時、このメモリセル４を選択する
ためにＰチャンネルＭＯＳトランジスタである第一のア
クセストランジスタ６のゲート端子７と、第二のアクセ
ストランジスタ８のゲート端子９に接続されたワード線
１０をワードドライバー回路１１で低電位にすると、第
一、及び第二のアクセストランジスタ６、８が導通す
る。よって、負荷ＭＯＳトランジスタ１２を通じて高電
位側電源１３から電流がメモリセル４内の第一のアクセ
ストランジスタ６、ＮチャンネルＭＯＳトランジスタで
あるドライブトランジスタ１４を通じて低電位側電源１
５に流れ込む。この電流を以後セル電流という。この時
第一、第二のＰチャンネルアクセストランジスタ６、８
のゲート・ソース間電圧ＶＧＳは、ワード線の低電位が
低電位側電源電圧と等しい時、電源電圧に等しく、内部
ノード５の電位Ｖ１に依存しない。従って、ＶＧＳはア
クセストランジスタにＮチャンネル型を用いた時に比較
してＶ１だけ大きい。電源電圧が下がり、Ｖ１がＶＣＣ
に対して顕著になると、Ｐチャンネル型ＭＯＳトランジ
スタのｇｍがＮチャンネルＭＯＳトランジスタより小さ
い事を打ち消して、ＮチャンネルＭＯＳトランジスタを
アクセストランジスタに使用したときと同等以上のセル
電流を獲得できる。また、この効果は、ワードドライバ
ー回路にＢｉＮＭＯＳ等エミッタフォロア回路を使用し
た場合に顕著であり、最低動作電源電圧もＰチャンネル
アクセストランジスタを用いた場合の方が低い。図２に
電源電圧３Ｖ以下の時のセル電流の比較を示す。図３は
前述のようにＢｉＮＭＯＳワードドライバー回路の一例
である。ＢｉＮＭＯＳ等エミッタフォロア回路を使用し
た場合には、ワード線の高電位が電源電圧まで上昇せ
ず、バイポーラトランジスタ１６のベース・エミッタ間
順方向電圧ＶＦ分低下するが、アクセストランジスタ
６、８にＰチャンネルＭＯＳトランジスタを用いた場合
にはそれとも無関係に電源電圧に等しいＶＧＳが印加さ
れるためである。
【００１８】また、ワードドライバー回路に図４のよう
なＮＴＬ回路を用いた場合には、ワード線の非選択状
態、すなわちＰチャンネルアクセストランジスタ６、８
がカットオフしている時にワード線が高電位であるの
で、ＮＴＬ回路のバイポーラトランジスタ１７はオフし
ており、電力を消費しない。２8 ＝１２８ワードのＳＲ
ＡＭ考えた場合、１個当たりの低電位出力時のＮＴＬ回
路電流値を２ｍＡと仮定すると、Ｎチャンネルトランジ
スタをアクセストランジスタに使用した従来例に比較し
て、２×（１２７−１）＝２５２ｍＡの電流が削減でき
る。
なＮＴＬ回路を用いた場合には、ワード線の非選択状
態、すなわちＰチャンネルアクセストランジスタ６、８
がカットオフしている時にワード線が高電位であるの
で、ＮＴＬ回路のバイポーラトランジスタ１７はオフし
ており、電力を消費しない。２8 ＝１２８ワードのＳＲ
ＡＭ考えた場合、１個当たりの低電位出力時のＮＴＬ回
路電流値を２ｍＡと仮定すると、Ｎチャンネルトランジ
スタをアクセストランジスタに使用した従来例に比較し
て、２×（１２７−１）＝２５２ｍＡの電流が削減でき
る。
【００１９】さて、メモリセル４が選択され、セル電流
が流れると、負荷ＭＯＳトランジスタ９、及びアクセス
トランジスタ６、ドアライブトランジスタ１４の導通抵
抗分割比により、ビット線１の電位が下降する。また、
他方のビット線２は、負荷ＭＯＳトランジスタ４０によ
って高電位側電源電位まで引き上げられる。よって、ビ
ット線対１、２の電位が逆転する。このビット線対の電
位差をセンスアンプと呼ばれる差動増幅器によって増幅
し、選択したメモリセル内部状態として周辺ロジック回
路や他の半導体集積回路に供給する。
が流れると、負荷ＭＯＳトランジスタ９、及びアクセス
トランジスタ６、ドアライブトランジスタ１４の導通抵
抗分割比により、ビット線１の電位が下降する。また、
他方のビット線２は、負荷ＭＯＳトランジスタ４０によ
って高電位側電源電位まで引き上げられる。よって、ビ
ット線対１、２の電位が逆転する。このビット線対の電
位差をセンスアンプと呼ばれる差動増幅器によって増幅
し、選択したメモリセル内部状態として周辺ロジック回
路や他の半導体集積回路に供給する。
【００２０】本発明ではＰチャンネル型アクセストラン
ジスタバルク層で実現する事により、特開平２−２１６
５４号公報に開示されているようなＰチャンネル型ＴＦ
Ｔアクセストランジスタに比較してＭＯＳトランジスタ
特性のはるかに良好なアクセストランジスタが実現でき
るため、書き込みスピードを速くでき、α線耐量が向上
できる点、また、本メモリセルをバイポーラエミッタフ
ォロア回路を備えたワードドライバー回路と組み合わせ
る事によって、低電源電圧性に優れる、高速である、低
消費電力である、等の特徴を有した半導体集積メモリを
実現している。
ジスタバルク層で実現する事により、特開平２−２１６
５４号公報に開示されているようなＰチャンネル型ＴＦ
Ｔアクセストランジスタに比較してＭＯＳトランジスタ
特性のはるかに良好なアクセストランジスタが実現でき
るため、書き込みスピードを速くでき、α線耐量が向上
できる点、また、本メモリセルをバイポーラエミッタフ
ォロア回路を備えたワードドライバー回路と組み合わせ
る事によって、低電源電圧性に優れる、高速である、低
消費電力である、等の特徴を有した半導体集積メモリを
実現している。
【００２１】次にメモリセルの書き込み動作について本
発明の第二の実施例を示す図５を使って説明する。
発明の第二の実施例を示す図５を使って説明する。
【００２２】初期状態のノード２０の電位を低電位、ノ
ード２１の電位を高電位とし、このメモリセル初期状態
と逆のデータ書き込むためにワード線１０が低電位側電
源１５と同電位、ビット線２３が高電位側電源１３と同
電位、ビット線２４が低電位側電源１５と同電位である
と仮定する。
ード２１の電位を高電位とし、このメモリセル初期状態
と逆のデータ書き込むためにワード線１０が低電位側電
源１５と同電位、ビット線２３が高電位側電源１３と同
電位、ビット線２４が低電位側電源１５と同電位である
と仮定する。
【００２３】低電位であったノード２０は、アクセスト
ランジスタ２２が導通する事によって、負荷ＭＯＳトラ
ンジスタ１２によって充電される。アクセルトランジス
タはＰチャンネル型であるので、ゲート・ソース間電圧
は図中に示すように電源電圧と等しく、内部ノード２０
の電位によらない。従って内部ノード２０はアクセスト
ランジスタ２２によって、高電位側電源電圧まですばや
く充電される。Ｐチャンネルアクセストランジスタの導
通抵抗は数１０ｋΩであるので、ノード２０を充電する
ＣＲ時定数はＮチャンネルアクセストランジスタの１０
4 〜１０5 分の一と、極めて小さい。従って、メモリセ
ルの情報がα線等によって破壊される確率を極めて小さ
くでき、メモリ半導体集積回路の信頼性を大きく向上さ
せる事ができる。メモリセル内にＰチャンネル型ＭＯＳ
トランジスタとＮチャンネル型トランジスタを混載させ
なければならないため、集積度の点で不利であるが、ト
レンチ分離技術の採用等でこの欠点はかなり解消でき
る。
ランジスタ２２が導通する事によって、負荷ＭＯＳトラ
ンジスタ１２によって充電される。アクセルトランジス
タはＰチャンネル型であるので、ゲート・ソース間電圧
は図中に示すように電源電圧と等しく、内部ノード２０
の電位によらない。従って内部ノード２０はアクセスト
ランジスタ２２によって、高電位側電源電圧まですばや
く充電される。Ｐチャンネルアクセストランジスタの導
通抵抗は数１０ｋΩであるので、ノード２０を充電する
ＣＲ時定数はＮチャンネルアクセストランジスタの１０
4 〜１０5 分の一と、極めて小さい。従って、メモリセ
ルの情報がα線等によって破壊される確率を極めて小さ
くでき、メモリ半導体集積回路の信頼性を大きく向上さ
せる事ができる。メモリセル内にＰチャンネル型ＭＯＳ
トランジスタとＮチャンネル型トランジスタを混載させ
なければならないため、集積度の点で不利であるが、ト
レンチ分離技術の採用等でこの欠点はかなり解消でき
る。
【００２４】また、高抵抗素子のかわりにＰチャンネル
ＴＦＴトランジスタを負荷素子として使用した場合で
も、ＴＦＴ素子の特性上、導通抵抗を小さくできないの
で、同様の効果が期待できる。
ＴＦＴトランジスタを負荷素子として使用した場合で
も、ＴＦＴ素子の特性上、導通抵抗を小さくできないの
で、同様の効果が期待できる。
【００２５】また、本発明ではＳＲＡＭ（タティックラ
ンダムアクセスメモリ）を例に揚げて説明したが、ＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）にも適用
できる事は明らかである。
ンダムアクセスメモリ）を例に揚げて説明したが、ＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）にも適用
できる事は明らかである。
【００２６】
【発明の効果】以上説明したように本発明では、ＭＯＳ
トランジスタおよび負荷素子を使用して構成されたラッ
チ回路と、ビット線を接続するＭＯＳトランジスタに、
Ｐチャンネル型トランジスタを使用したメモリセルを使
用する事で、ＢｉＮＭＯＳ回路等バイポーラエミッタフ
ォロア回路を含むワードデコーダ回路と組み合わせた時
には、低電圧化を可能にし、ＮＴＬワードドライバー回
路を用いた時には低消費電力化を実現できるという効果
を有する。また、高抵抗負荷型のメモリセルに適用した
場合には高信頼性を実現できるという効果を有する。
トランジスタおよび負荷素子を使用して構成されたラッ
チ回路と、ビット線を接続するＭＯＳトランジスタに、
Ｐチャンネル型トランジスタを使用したメモリセルを使
用する事で、ＢｉＮＭＯＳ回路等バイポーラエミッタフ
ォロア回路を含むワードデコーダ回路と組み合わせた時
には、低電圧化を可能にし、ＮＴＬワードドライバー回
路を用いた時には低消費電力化を実現できるという効果
を有する。また、高抵抗負荷型のメモリセルに適用した
場合には高信頼性を実現できるという効果を有する。
【図１】本発明の一実施例のメモリセル周辺回路であ
る。
る。
【図２】セル電流のアクセストランジスタ、ドライブト
ランジスタのゲートの幅に対する依存性を示す図であ
る。
ランジスタのゲートの幅に対する依存性を示す図であ
る。
【図３】ＢｉＮＭＯＳ型ワードドライバー回路である。
【図４】ＮＴＬ型ワードドライバー回路図である。
【図５】本発明の第二の実施例のメモリセル周辺回路で
ある。
ある。
【図６】従来のメモリセルの回路図である。
【図７】従来の高抵抗負荷型メモリセルの回路図であ
る。
る。
１ 第一のビット線 ２ 第二のビット線 ３ ビット線プリチャージ回路 ４ メモリセル ５ メモリセル４の内部ノード ６、８ アクセストランジスタ ７ アクセストランジスタ６のゲート端子 ９ アクセストランジスタ８のゲート端子 １０ ワード線 １１ ワードドライバー １２、４０ 負荷ＭＯＳトランジスタ １３ 高電位側電源 １４ ドライブトランジスタ １５ 低電位側電源 １６、１７ バイポーラトランジスタ １８ 抵抗 １９ 入力端子 ２０、２１ メモリセルの内部ノード ２２ アクセストランジスタ ２３、２４ ビット線 ２５、２９ メモリセルの内部ノード ２６ アクセストランジスタ ２７ アクセストランジスタ２６のゲート端子 ２８ ドライブトランジスタ ３０、３３ 抵抗 ３１、３４ ドライブトランジスタ ３２、３５ インバーター ３６、３７ アクセストランジスタ ３８、３９ メモリルの内部ノード ４０ バイポーラトランジスタ
Claims (13)
- 【請求項１】 ＭＯＳトランジスタ、および負荷素子を
使用して構成されたラッチ回路と、このラッチ回路とビ
ット線を接続するＭＯＳトランジスタに、Ｐチャンネル
型トランジスタを使用したメモリセルと、ワードドライ
バ回路の出力段にバイポーラエミッタフォロア回路を備
える事を特徴とする半導体メモリ集積回路。 - 【請求項２】 ワードドライバ回路がＮＴＬ回路、また
は、アクティブプルダウン付きＮＴＬ回路である事を特
徴とする請求項１の半導体メモリ集積回路。 - 【請求項３】 メモリセル内のラッチ回路が、ＣＭＯＳ
インバーター２個の出力と入力を互いに接続して構成す
る事を特徴とする請求項１または２の半導体メモリ集積
回路。 - 【請求項４】 メモリセル内のラッチ回路が、ＮＭＯＳ
インバーター２個の出力と入力を互いに接続して構成さ
れ、該ＮＭＯＳインバーターの負荷素子が高抵抗素子か
ＴＦＴ素子である事を特徴とする請求項１または２の半
導体メモリ集積回路。 - 【請求項５】 メモリセルの高電位側電源線の電位と同
じ電位を有する電源線に、ソース端子が接続されたＰチ
ャンネル型ＭＯＳトランジスタを導通させる事によって
ビット線のプリチャージが行われる事を特徴とする請求
項１の半導体メモリ集積回路。 - 【請求項６】 メモリセル内のラッチ回路が、ＣＭＯＳ
インバーター２個の出力と入力を互いに接続して構成す
る事を特徴とする請求項５の半導体メモリ集積回路。 - 【請求項７】 メモリセル内のラッチ回路が、ＮＭＯＳ
インバーター２個の出力と入力を互いに接続して構成さ
れており、該ラッチ回路の負荷素子が高抵抗素子かＴＦ
Ｔ素子である事を特徴とする請求項５の半導体メモリ集
積回路。 - 【請求項８】 ワードドライバ回路がＮＴＬ回路、また
は、アクティブプルダウン付きＮＴＬ回路である事を特
徴とする前記請求項５の半導体メモリ集積回路。 - 【請求項９】 メモリセル内のラッチ回路が、ＣＭＯＳ
インバーター２個の出力と入力を互いに接続して構成す
る事を特徴とする請求項８の半導体メモリ集積回路。 - 【請求項１０】 メモリセル内のラッチ回路が、ＮＭＯ
Ｓインバーター２個の出力と入力を互いに接続して構成
され、該ＮＭＯＳインバーターの負荷素子が高抵抗素子
かＴＦＴトランジスタである事を特徴とする請求項８の
半導体メモリ集積回路装置。 - 【請求項１１】 容量素子と、この容量素子とビット線
を接続するＭＯＳトランジスタに、Ｐチャンネル型トラ
ンジスタを使用したメモリセルと、ワードドライバ回路
の出力段にバイポーラエミッタフォロア回路を備える事
を特徴とする半導体メモリ集積回路。 - 【請求項１２】 ワードドライバ回路がＮＴＬ回路、ま
たは、アクティブプルダウン付きＮＴＬ回路である事を
特徴とする前記請求項１１の半導体メモリ集積回路。 - 【請求項１３】 メモリセル内のラッチ回路がＮＭＯＳ
インバーター２個の出力と入力を互いに接続して構成さ
れ、該ＮＭＯＳインバーターの負荷素子が高抵抗素子か
ＴＦＴトランジスタであるラッチ回路と、このラッチ回
路とビット線を接続するＭＯＳトランジスタに、バルク
層に形成したＰチャンネル型トランジスタを使用したメ
モリセルを備える事を特徴とする半導体メモリ集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200847A JPH0757476A (ja) | 1993-08-12 | 1993-08-12 | 半導体メモリ集積回路 |
| EP94112581A EP0638905A3 (en) | 1993-08-12 | 1994-08-11 | Integrated semiconductor memory device. |
| KR1019940019868A KR950006862A (ko) | 1993-08-12 | 1994-08-12 | 반도체 메모리 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200847A JPH0757476A (ja) | 1993-08-12 | 1993-08-12 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757476A true JPH0757476A (ja) | 1995-03-03 |
Family
ID=16431213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5200847A Pending JPH0757476A (ja) | 1993-08-12 | 1993-08-12 | 半導体メモリ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0638905A3 (ja) |
| JP (1) | JPH0757476A (ja) |
| KR (1) | KR950006862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771190A (en) * | 1996-02-23 | 1998-06-23 | Nec Corporation | Semiconductor static random access memory device having memory cells coupled to discharging line different in potential level to discharging line for write-in circuit |
| US6984859B2 (en) | 2003-05-08 | 2006-01-10 | Renesas Technology Corp. | Semiconductor memory device with static memory cells |
| US7110283B2 (en) | 2002-11-29 | 2006-09-19 | Renesas Technology Corp. | Semiconductor memory device and semiconductor integrated circuit |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186191A (ja) * | 1983-04-08 | 1984-10-22 | Seiko Epson Corp | 半導体記憶装置のセンスアンプ回路 |
| JPS61248297A (ja) * | 1985-04-26 | 1986-11-05 | Seiko Epson Corp | 半導体メモリ装置 |
| JPS63177392A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | 半導体記憶装置 |
| JPH0214491A (ja) * | 1988-06-30 | 1990-01-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH0359882A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | ライン駆動回路 |
| JPH03128525A (ja) * | 1989-09-14 | 1991-05-31 | Hitachi Ltd | 論理回路 |
| JPH03228368A (ja) * | 1990-02-02 | 1991-10-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH04281290A (ja) * | 1991-03-08 | 1992-10-06 | Hitachi Ltd | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4418402A (en) * | 1981-05-13 | 1983-11-29 | Rca Corporation | Radiation hardened accessible memory |
| US4623989A (en) * | 1983-08-31 | 1986-11-18 | Texas Instruments Incorporated | Memory with p-channel cell access transistors |
-
1993
- 1993-08-12 JP JP5200847A patent/JPH0757476A/ja active Pending
-
1994
- 1994-08-11 EP EP94112581A patent/EP0638905A3/en not_active Withdrawn
- 1994-08-12 KR KR1019940019868A patent/KR950006862A/ko not_active Application Discontinuation
Patent Citations (8)
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| JPS63177392A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | 半導体記憶装置 |
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| US5771190A (en) * | 1996-02-23 | 1998-06-23 | Nec Corporation | Semiconductor static random access memory device having memory cells coupled to discharging line different in potential level to discharging line for write-in circuit |
| US7110283B2 (en) | 2002-11-29 | 2006-09-19 | Renesas Technology Corp. | Semiconductor memory device and semiconductor integrated circuit |
| US7310279B2 (en) | 2002-11-29 | 2007-12-18 | Renesas Technology Corp. | Semiconductor memory device and semiconductor integrated circuit |
| US7460392B2 (en) | 2002-11-29 | 2008-12-02 | Renesas Technology Corporation | Semiconductor memory device and semiconductor integrated circuit |
| US6984859B2 (en) | 2003-05-08 | 2006-01-10 | Renesas Technology Corp. | Semiconductor memory device with static memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0638905A3 (en) | 1996-03-27 |
| KR950006862A (ko) | 1995-03-21 |
| EP0638905A2 (en) | 1995-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |