KR101232803B1 - 반도체기억장치 - Google Patents

Abstract

본 발명은 반도체기억장치에 관한 것으로, 저전압에서 SRAM회로를 동작시키기 위해 구성하는 트랜지스터의 임계치 전압을 내리면, 트랜지스터의 리크전류의 증가에 의해, 데이터를 기억하면서 동작하고 있지 않는 상태에서의 소비전력이 증가한다고 하는 문제가 있다.
SRAM메모리셀(MC)내의 구동MOS트랜지스터의 소스선(ssl)의 전위를 제어하는 것으로 메모리셀내의 MOS트랜지스터의 리크전류를 저감하는 기술을 제공한다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}

이 발명은 스태틱메모리(SRAM)회로가 반도체칩상에 집적된 반도체집적회로에 관한 것이다. 보다 특정적에는 이 발명은 SRAM집적회로장치의 대기시전류를 저감하는 구성, 및 SRAM집적회로장치를 저구동전압에서 동작시키는 구성에 관한 것이다.

특허문헌 1(일본 특개평 7-296587호)에서는 SRAM의 메모리셀내의 구동트랜지스터의 소스선전위를 저항을 이용해서 접지전압보다도 상승시킴으로써 대기시전류를 저감하는 회로가 개시되어 있다. 특허문헌 2(일본 특개 2000-197867호)에서는 다이오드를 이용하여 SRAM의 메모리셀내의 구동트랜지스터의 소스선전위를 저항을 이용해서 접지전위보다도 상승시킴으로써 대기시전류를 저감하는 회로가 개시되어 있다. 특허문헌 3(일본 특개평 5-120882호)에서는 SRAM회로중의 억세스 하지 않는 메모리셀의 워드선에는 접지전위보다도 낮은 전압을 인가하는 것으로 메모리셀의 전송MOS를 통해 흐르는 리크전류를 저감하는 회로가 개시되어 있다.

LSI(Large Scale Integrated circuit:대규모집적회로)의 저소비전력화 및 LSI중의 트랜지스터의 미세화에 의해, LSI의 전원전압이 저하하고 있다. 예를 들면, 0.13㎛ 프로세스에서는 전원전압 1.2V로 동작하는 LSI가 제조된다. LSI의 전원전압을 내리는 경우에는 회로성능(회로의 동작속도)을 저하시키지 않기 위해, 트랜지스터의 임계치전압(Vth)을 내려 트랜지스터의 전류를 증가시키고 있고, 예를 들면 0.13㎛ 프로세스에서는 Vth가 0.4V정도인 MOS트랜지스터가 사용된다. Vth가 낮은 트랜지스터에서는 서브슬레셜드(subthreshold)전류라고 호칭되는 트랜지스터가 오프상태의 경우에 소스ㆍ드레인간에 흐르는 전류가 커진다. 이 전류는 그 트랜지스터에서 구성된 회로가 동작하고 있지 않는 경우에도 계속 흐르고, LSI가 통전되어 있지만 동작하고 있지 않는 상태(이후 스탠바이 상태)에서의 소비되는 전류가 된다. 대이터를 기억하지 않는 로직회로에서는 스탠바이시에 전원을 차단하는 것으로 리크전류를 억제하는 것이 가능하게 되지만, 스탠바이 상태에서도 데이터를 기억해 놓을 필요가 있는 메모리회로에서는 스탠바이 상태에서도 전원을 차단할 수가 없다. 그 때문에, 회로를 구성하는 트랜지스터의 Vth가 내려가면 서브슬레셜드전류가 증가해서 스탠바이시의 소비전력이 증가해진다고 하는 문제가 있다.

종래는 백게이트 바이어스를 인가함으로써 MOS트랜지스터의 Vth를 높게 함으로써, 리크전류를 저감하는 기술이 유효하다고 되어 있었지만, 상세화 프로세스로 제조된 MOS트랜지스터에서는 백게이트 바이어스를 인가하면, 드레인-백게이트간의 전위가 높아져 정크션리크라고 호칭되는 리크전류가 증가하는 경우가 있다. 이 전류가 증가한 경우, 백게이트 바이어스에 의해 Vth를 상승시켜 서브슬레셜드리크가 감소해도 정크션리크가 증가해서 리크전류가 저감할 수 없는 경우가 있다. SRAM회로에 있어서, 메모리셀내의 구동MOS의 소스선의 전위를 접지전위보다도 상승시킴으로써, 전송MOS 및 구동MOS에 기판 바이어스효과가 더하여, 리크전류를 크게 삭감할 수 있다. 이 경우, 기판 바이어스가 인가된 상태는 되지만 드레인-백게이트간의 전위가 기판 바이어스를 걸리지 않는 상태와 변함이 없으므로 정크션리크전류가 증가하는 일은 없다.

그러나, 전위를 제어하는 회로에서 전류를 소비하는 전위를 제어하는 회로를 전류소비가 적은 회로로 한 경우에는 트랜지스터의 제조 불균형을 크게 받는 회로가 된다, 등의 이유에 의해 리크전류의 삭감효과가 낮아져 버린다고 하는 문제가 있다.

MOS트랜지스터의 제조프로세스가 미세화하면 그것과 함께 트랜지스터의 Vth불균형이 증가하는 경향이 있다. Vth불균형이 큰 SRAM회로에서는 전송MOS의 Vth가 상승하여 부하MOS의 Vth가 저하한 경우, 메모리셀에의 기입이 할 수 없다고 하는 문제도 발생한다.

본 발명은 SRAM회로의 리크전류를 저감하고, SRAM회로를 고속으로 동작시키는 것을 가능하게 하는 회로기술을 제공하는 것을 목적으로 하고 있다.

SRAM회로에 있어서, 소스선 전위를 제어하면 리크전류를 삭제하는 것이 가능하게 된다. 소스선 전위를 제어하는 회로를 소스선의 전위를 접지전위에 고정하기 위한 스위치, 전위를 결정하기 위한 다이오드접속된 MOS트랜지스터 및 상시 전류를 흘리는 저항의 3개의 소자로 구성하는 것으로, 제어회로로 전력을 소비하는 일이 없이 메모리셀내의 소스선 전위를 제어하는 것이 가능하게 된다.

또 3개의 소자를 사용하는 것으로 제조프로세스 불균형의 영향을 고려한 소스선전위 제어회로로 하는 것이 가능하게 된다.

SRAM메모리셀에 데이터를 기입하는 경우에 스탠바이시와 동일하게 소스선을 접지전위보다도 상승시킨다. 이것에 의해, 메모리셀내의 전송MOS의 Vth가 상승하여 부하MOS의 Vth가 저하하고 있는 경우라도 부하MOS의 게이트전압이 접지전위보다도 상승하고 있는 것으로 컨덕턴스가 커지고 정상적으로 기입 가능하게 된다.

본 발명에 의하면, SRAM회로의 리크전류를 저감하는 것이 가능하게 된다. 또, SRAM회로를 고속으로 동작시키는 것이 가능하게 된다.

도 1은 본 발명이 적용된 SRAM회로의 회로구성 및 전원구성의 개략도이다.
도 2는 도 1중의 메모리셀의 회로구성 및 전원구성의 개략도이다.
도 3은 도 2의 메모리셀이 스탠바이 상태에 있을 경우의 각 부분의 전위를 나타낸 도이다.
도 4는 도 1의 SRAM회로의 제어신호 및 전원선(ssl)의 전위의 관계를 나타낸 도이다.
도 5는 도 1의 SRAM회로중의 스위치회로(SW1) 및 저항소자(R1)를 MOS트랜지스터로 구성한 회로도이다.
도 6은 전원선(ssl)의 전위를 결정하는 요인에 대한 설명을 보족하는 도이다.
도 7은 전윈스위치 및 그 제어신호의 SRAM회로내에서의 레이아웃 위치를 나타낸 도이다.
도 8은 전윈스위치 및 그 제어신호의 SRAM회로내에서의 레이아웃 위치를 나타낸 도이다.
도 9는 메모리셀, 메모리어레이 끝의 더미메모리셀 및 전원스위치의 레이아웃을 나타낸 도이다.
도 10은 메모리셀내의 트랜지스터와 메모리와 혼재되는 로직회로로 이용되는 트랜지스터의 임계치전압의 관계를 나타낸 도이다.
도 11은 본 발명을 적용한 메모리셀 어레이 및 메모리셀에 억세스하기 위한 주변회로의 회로구성 및 전원구성의 개략도이다.
도 12는 워드드라이버의 회로도이다.
도 13은 도 11의 회로중의 전원 및 그 제어신호의 전위를 나타낸 도이다.
도 14는 메모리셀로부터 데이터를 독출할 때의 비트선으로부터 흐르는 전류의 개략을 나타낸 도이다.
도 15는 워드선의 전위의 변화를 나타낸 도이다.
도 16은 워드드라이버 및 메모리셀의 회로구성을 나타낸 도이다.
도 17은 워드드라이버 및 메모리셀의 웰의 구조를 나타낸 도이다.
도 18은 기입시의 메모리셀내의 각 노드의 전위를 나타낸 도이다.
도 19는 실시예 3에 있어서의 전원선(ssl)과 그 제어신호의 전위의 상태를 나타낸 도이다.
도 20은 실시예 3에 있어서의 전원선과 그 제어신호의 전위의 상태를 나타낸 도이다.
도 21은 실시예 4에 있어서의 SRAM회로의 회로구성 및 전원구성의 개략도이다.

〈실시예 1〉

도 1에 본 발명을 이용한 경우의 SRAM회로의 개략을 나타낸다. 도 1에 있어서, MC는 SRAM의 메모리셀, ssl은 메모리셀내의 구동MOS의 소스선, ss는 접지전위선, SW1은 제어신호(rel)에 의해 온ㆍ오프 되는 스위치회로, R1은 저항소자, M1은 ss1과 ss간에 다이오드접속된 MOS트랜지스터를 표시하고 있다. 도 2에 도 1중의 MC의 구성을 나타낸다. MT1 및 MT2는 전송MOS, MD1 및 MD2는 구동MOS, ML1 및 ML2가 부하MOS, wd가 워드선, blt 및 blb가 비트선, dd는 메모리셀내의 부하MOS의 소스전위선 즉 전원전위선, bp가 메모리셀내의 p형MOS의 기판단자에 접속되는 선, bn이 메모리셀내의 n형MOS의 기판단자에 접속되는 선, ssl가 메모리셀내의 구동MOS의 소스전위선을 표시하고 있다. 도 1에 있어서, SRAM회로가 동작하고 있을 때는 스위치(SW1)를 닫힘으로써 ssl의 전위가 접지전위가 되고, 일반적인 SRAM의 동작과 동일한 동작이 된다. SRAM회로가 동작하지 않고 데이터를 기억하는 상태에서는 제어신호(rel)에 의해 스위치(SW1)를 연다. 이 때, ssl의 전위는 메모리셀의 리크전류와 저항(R1)을 흐르는 전류 및 다이오드 접속된 MOS트랜지스터(M1)의 전류의 관계로부터 결정된다. 또, 스위치(SW1)를 오프상태에서도 리크전류가 있는 MOS 등으로 구성한 경우에는 상기의 3개의 소자의 전류에 더하여 스위치(SW1)의 오프전류가 관계한다. ssl의 전위를 Vssl, 전원전위를 Vdd로 하면, Vdd-Vssl이 SRAM의 메모리셀이 데이터를 보지할 수 있는 전압보다 높은 전압이라면, 리크전류를 삭감하면서 데이터 보지할 수 있다.

여기서 예로서, 리크전류가 삭감되는 효과를 전원전압(Vdd)이 1.0V의 회로로, ssl의 전위(Vssl)가 0.4V가 된 경우에 대해, 도 3의 회로를 이용해서 설명한다. 스탠바이 상태에서는 비트선을 전원전위에 하는 것에 의해 리크전류가 삭감할 수 있기 때문에, 도 3의 회로에서도 비트선 전위는 전원전위가 되고 있다. 이것은 도면중에서는 쓰여 있지 않지만, 비트선을 프리차지 하는 회로를 이용해서 용이하게 실현할 수 있다. 도 3은 도 1의 회로에 스탠바이 상태의 각 노드의 전위를 더한 것이다.

도 3중에는 6개의 MOS트랜지스터가 쓰이고 있지만, 그 중, MT2, MD1, ML2는 온 상태이기 때문에 리크전류를 고려할 필요는 없다. 전송MOS인 MT1에 관해서는 소스전위가 0.4V, 게이트전위가 0V, 드레인전위가 1.0V, 백게이트전위가 0V가 되고 있다. 이 상태에서는 소스-백게이트간에 정의 전압이 인가되어 있기 때문에 기판 바이어스효과가 걸려 서브슬레셜드 리크전류를 저감할 수 있다. 또, 이 상태에서는 게이트-소스간의 전압이 부의 값이 되기 때문에 더 서브슬레셜드 리크는 저감된다. 0.13㎛ 프로세스로 제조된 트랜지스터의 리크전류는 이 MT1의 전위 상태로 하는 것으로, 소스전위가 0V의 경우와 비교해서 10000분의 1정도로 저감하는 것이 가능하게 된다. 구동MOS인 MD2에 관해서는 소스전윅 0.4V, 게이트전위가 0.4V, 드레인전위가 1.0V, 백게이트전위가 0V가 되고 있다. 이 상태는 드레인-소스간의 전압이 0.6V로 0.4V의 기판 바이어스가 인가된 상태이다. 0.13㎛ 프로세스로 제조된 트랜지스터의 리크전류는 이 MT2의 전위 상태로 하는 것으로, 소스전위가 0V의 경우와 비교해서 100분의 1정도로 저감하는 것이 가능하게 된다. 부하MOS인 ML1에 관해서는 소스전위가 1.0V, 게이트전위 1.0V, 드레인전위가 0.4V, 백게이트전위가 1.0V가 되고 있다. 이 상태는 소스-드레인간의 전압이 0.6V로 트랜지스터가 오프 되어 있는 상태이다. 따라서, 기판 바이어스효과는 없으므로, 서브슬레셜드 리크효과는 이 ML1의 전위 상태로 하는 것으로, 소스전위가 0V의 경우와 비교해서 소스-드레인간의 전압에 비례하여 저감되며 3/5정도가 된다. 이와 같이, 소스선(ssl)의 전위를 제어하는 것으로 메모리셀내의 nMOS트랜지스터의 서브슬레셜드 리크전류를 크게 저감할 수가 있다. 여기서는 Vssl가 0.4V가 되는 경우에 대해서 설명했지만, 이 전위가 높으면 높을수록 리크전류 저감효과는 커지고, 낮으면 낮을수록 리크전류의 저감효과는 작다. 그러나, Vssl의 전위가 높으면 높을수록, SRAM의 메모리셀이 기억하고 있는 데이터는 파괴하기 쉬워지기 때문에, 리크전류의 목표치가 결정되어 있으면, 그 목표치를 만족시키는 최저의 Vssl로 하는 것이 바람직하다. 반대로 생각하면, 메모리셀이 데이터를 기억할 수 있는 최대의 Vssl가 트랜지스터의 제조프로세스로부터 결정되면, Vssl의 값을 그 이상은 할 수 없다.

도 4에 스탠바이시와 동작시의 제어신호(rel)와 Vssl의 전위의 관계를 나타낸다. 도면중에서, standby는 스탠바이시를 나타내고 있고, rel가 0V에 Vssl가 접지전위보다도 높고 전원전위보다도 낮은 전위가 되고 있다. 도 4에서는 일례로서 0.4V가 되고 있는 경우를 나타내고 있다. active는 동작시를 나타내고 있고, rel가 전원전위가 되고, Vssl가 접지전위가 되고 있다. 이것에 의해, 스탠바이시에는 Vssl가 0.4V가 되고 리크전류가 저감할 수 있고, 동작시에는 Vssl가 0V가 되어 정상으로 SRAM회로가 동작한다.

도 1에 있어서 ssl의 전위(Vssl) 최적인 값에 대해 설명한다. 통상, LSI는 트랜지스터의 특성 불균형을 고려해서 설계되고, 오로지 불균형 조건이 나쁜 경우에도 요구되는 규정을 만족하도록 설계된다. 특히, LSI의 스탠바이시의 소비전력이 되는 리크전류는 트랜지스터의 임계치 불균형의 영향을 크게 받고, 미세화된 트랜지스터의 제조프로세스에서는 동일한 회로를 동일한 제조프로세스로 제조해도, 트랜지스터의 Vth가 최대가 될 때와 최소가 될 때에서는 리크전류의 값이 1000배 정도 다르다. 따라서, 리크전류가 가장 크게 되는 조건, 즉 트랜지스터의 Vth가 가장 낮은 상태로 LSI가 제조되었을 경우에도 리크전류의 요구성능을 만족시키도록 설계한 경우에는 가장 리크전류가 적은 조건, 즉 트랜지스터의 Vth가 가장 높은 상태로 LSI가 제조되었을 경우에는 요구성능의 1000분의 1정도의 리크전류밖에 흐르지 않고 상당한 오버스펙의 LSI가 되어 버린다. 따라서, 리크전류가 가장 큰 조건인 트랜지스터의 Vth가 낮은 경우에는 Vssl의 전위를 가능한 한 높게 하고, 트랜지스터의 Vth가 높을 경우에는 Vssl의 전위를 가능한 한 낮게 하는 것이, 리크전류의 규정을 만족시키고, 또한 메모리셀이 보지하고 있는 데이터가 파괴하기 어려워지는 회로라고 말할 수 있다. 특히, SRAM의 메모리셀의 트랜지스터의 Vth가 높은 경우에는 메모리셀의 데이터가 파괴하기 쉬워지기 때문에 Vssl의 전위를 낮게 할 필요가 있다.

도 1의 회로를 LSI상에 만들 경우에는 도 5의 회로와 같이, 도 1중의 스위치를 트랜지스터(M2)로 만들고, 도 1중의 저항을 항상 온상태의 트랜지스터(M3)로 치환해서 만드는 구성이 생각된다. 도 5의 회로에서 스탠바이시에는 Vssl의 값은 메모리셀(MC)의 리크전류와 트랜지스터(M1, M2 및 M3)의 전류치로 결정된다. 여기서, 메모리셀의 전류는 리크전류이기 때문에, 임계치전압이 변동하면 크게 변동한다. 예를 들면, Vth가 100㎷ 어긋나면, 리크전류의 값은 10배이상 변화한다. 트랜지스터(M1 및 M2)에 대해서도, 트랜지스터가 오프한 상태가 되어 있고, 메모리셀의 리크전류와 같이, Vth의 변동에 대해 크게 전류가 변화한다. 이에 대해, 트랜지스터(M3)는 온상태이기 때문에, Vth가 변동한 경우에 전류의 변화가 작다. 예를 들면, Vth가 100㎷ 변동한 경우, 전류는 2할정도 변동한다. 도 5의 회로의 동작을 도 6(a) 및 도 6(b)을 이용해서 설명한다. R2, R3, R4, R5가 각각 메모리셀의 리크전류에 의한 저항성분, 트랜지스터(M2)의 리크전류에 의한 저항성분, 트랜지스터(M3)의 온전류에 의한 저항성분, 트랜지스터(M1)의 리크전류에 의한 저항성분을 나타내고 있고, 저항치의 t는 어떤 정수를 나타내고 있다. 도 5의 회로에 있어서, 트랜지스터의 Vth가 낮은 경우에는 각 저항치는 도 6(a)의 상태가 되어 있고, ssl의 전위(Vssl)는 약 0.4V가 된다. 트랜지스터의 Vth가 높아지고, 리크전류치가 도 6(a)의 상태보다도 100분의 1정도가 되어 있는 상태를 도 6(a)에 나타낸다. R2, R3, R5는 리크전류에 의한 저항성분이기 때문에 도 6(a)과 비교해서 100배정도 저항치가 크게 보이고, R4는 온전류에 의한 저항성분이기 때문에, 저항치는 거의 변화하지 않다고 생각된다. 이 경우, ssl의 전위는 약 0.07V가 된다. 즉, 리크전류가 적고 Vssl의 값을 높게 할 필요가 없는 경우에는 도 5의 회로를 이용함으로써 필요이상에 Vssl의 전위는 올라가지 않다는 것이 안다. 이와 같은 회로구성으로 하는 것으로, 리크전류를 저감할 필요가 있는 트랜지스터특성의 경우에는 Vssl를 높게 해서 리크전류를 저감하고, 리크전류가 신경이 쓰이지 않는 트랜지스터특성의 경우에는 메모리셀의 데이터가 파괴하기 어려운 Vssl의 값으로 하는 것이 가능하다.

도 5의 회로를 메모리셀이 64Kbit정도 집적된 메모리로 한 경우의 일례로서, M1, M2, M3의 MOS트랜지스터의 게이트 폭/게이트 길이는 각각 0.2㎛/10㎛, 480㎛/0.1㎛, 2.2㎛/0.1㎛로 구성할 수가 있다. 이 경우의 메모리셀을 구성하는 트랜지스터 사이즈는 구동MOS, 전송MOS, 부하MOS의 순서로 각각 0.28㎛/0.1㎛, 0.2㎛/0.1㎛, 0.18㎛/0.1㎛ 이다. 이 트랜지스터 사이즈를 봐도 알 수 있는 바와 같이, ssl와 ss를 접속하는 스위치가 가장 큰 사이즈가 되어 있고, 실제로 실리콘상에 레이아웃 하는 경우에 큰 면적을 필요로 한다. 도 7에 도 5의 회로의 레이아웃도의 일례를 나타낸다. 도 7의 회로는 일반적인 SRAM회로의 일레이고, MA가 메모리셀이 어레이 모양으로 늘어놓은 메모리어레이, WDDR가 워드드라이버 등의 워드선을 제어하기 위한 회로, AMP가 센스앰프, 라이트앰프 등의 비트선을 제어하는 회로, CONT가 SRAM회로의 동작을 제어하는 신호를 발생하기 위한 제어회로, SLSW가 ssl와 ss를 접속하는 스위치(M2)의 레이아웃, rel는 M2를 제어하기 위한 신호를 나타내고 있다. 통상, M2를 제어하는 rel는 제어신호를 발생하는 회로CONT로부터 발생된다고 생각되기 때문에, 도 7과 같이 SLSW와 CONT를 가까운 장소에 레이아웃 함으로써 동작속도가 빨라진다. 도 7에서는 MA와 AMP 사이에 SLSW를 배치했지만, 메모리의 구성에 따라서는 MA와 WDDR 사이에 배치하는 구성도 생각된다. 또 구성에 따라서는 MA와 WDDR 사이에 배치하는 구성도 생각된다. 또, 구성에 따라서는 SLSW를 2분할해서, MA와 AMP 사이, 및 MA와 WDDR 사이에 배치하는 구성도 생각된다.

도 8에 도 5의 레이아웃의 다른 일례를 나타낸다. 도 8의 회로는 일반적인 SRAM회로의 일례로, MA가 메모리셀이 어레이 모양으로 늘어놓은 메모리 어레이, WDDR가 워드드라이버 등의 워드선을 제어하기 위한 회로, AMP가 센스앰프, 라이트앰프 등의 비트선을 제어하는 회로, CONT가 SRAM회로의 동작을 제어하는 신호를 발생하기 위한 제어회로, SLSW가 ssl와 ss를 접속하는 스위치(M2)의 레이아웃, rel는 M2를 제어하기 위한 신호를 나타내고 있다. 도 8에서는 도 7과 달라 SLSW가 2개로 분할되어 메모리 어레이의 상하로 배치되어 있다. 통상 ssl에는 ssl의 배선의 기생용량이나 메모리셀의 메모리셀의 구동MOS에 붙어 있는 확산용량 등 큰 용량이 붙어 있다. 또한, ssl의 배선은 저항에도 되기 때문에 ssl를 접지전위보다도 높은 전위로부터 접지전위까지 내리는데 시간이 걸린다. 따라서, 도 7의 구성의 경우에는 메모리 어레이의 가장 위, 즉 스위치로부터 가장 먼 장소에 있는 메모리셀의 ssl가 접지전위가 되는데는 시간이 걸린다. 도 8의 구성의 경우에는 메모리 어레이의 상하로부터 ssl에 모인 전화를 방전하기 위해, 메모리 어레이내에서 ssl가 방전되는 시간에 차이가 생기기 어렵고, 메모리의 동작타이밍의 설계가 용이하게 된다. 도 8에서는 메모리 어레이(MA)의 상하에 스위치(SLSW)를 배치했지만, 구성에 따라서는 MA의 좌우에 배치하는 구성도 생각된다. 또, 스위치를 4개로 분할해서 MA의 상하좌우에 배치하는 구성도 생각된다. 또한, 스위치(SLSW)를 다수로 분할해서, 메모리 어레이내에 일정한 간격으로 매입하는 구성도 생각된다.

현재의 SRAM에서는 메모리 어레이의 끝에 더미셀로 호칭되는 셀이 배치된다. 더미셀은 통상의 메모리셀과 거의 동일한 구성이 되어 있다. 현재LSI의 제조에 이용되는 미세제조 프로세스에서는 트랜지스터의 패턴을 만들 때에 근접하는 패턴에 의해 형상이 변화한다. 더미셀을 이용하지 않을 경우에는 어레이의 끝에 있는 메모리셀의 형상과 어레이 안에 있는 메모리셀의 형상이 달라져 버리고, 메모리셀의 성능이 배치하는 장소에 따라 변화해버린다. 여기서 더미셀을 이용함으로써, 메모리 어레이의 끝에 있는 메모리셀도 또한 그 바깥의 더미셀의 영향으로 메모리 어레이 안에 있는 메모리셀과 동형상이 되고, 성능이 갖추어진다. 더미셀은 형상을 메모리셀의 형상을 갖추기 위해 사용되는 회로이기 때문에, 회로동작에는 이용되어 있지 않다. 따라서, 도 5중의 스위치(M2)를 더미셀을 이용하여 만들기 의해, 면적의 증가 없이 스위치(M2)를 회로중에 만들어 넣을 수가 있다.

도 9에 더미셀을 이용하여 도 5중의 스위치(M2)를 만든 경우의 메모리 어레이 끝의 레이아웃도를 나타낸다. 도중의 가는 사선영역이 확산층을 진한 사선의 정방형의 영역이 확산층의 콘택트를 가로방향으로 연장되는 장방형의 영역이 게이트 폴리실리콘을 나타낸다. 또, 가는 점선으로 둘러싸인 MC가 1개의 메모리셀을 나타내고, 1개의 메모리셀은 굵은 점선으로 둘러싸인 6개의 MOS트랜지스터로 구성된다. 메모리셀을 구성하는 트랜지스터 가운데 TrMOS는 전송MOS를 나타내고, 드레인이 비트선에 게이트가 워드선에 소스가 메모리셀내의 데이터를 보지하는 기억노드에 백게이트가 p웰에 각각 접속되어 있다. DrMOS는 구동MOS를 나타내고, 드레인이 메모리셀내의 데이터를 보지하는 기억노드에 게이트는 드레인이 접속하고 있지 않는 메모리셀내의 데이터를 보지하는 기억노드에 소스는 ssl에 백게이트가 p웰에 각각 접속되어 있다. LdMOS는 부하MOS를 나타내고, 드레인이 메모리셀내의 데이터를 보지하는 기억노드에 게이트는 드레인이 접속하고 있지 않는 메모리셀내의 데이터를 보지하는 기억노드에 소스가 전원(Vdd)에 백게이트가 n웰에 각각 접속되어 있다. DC는 더미셀을 나타낸다. 도중의 Vss는 접지전위가 되는 노드를 나타내고 있고, 더미셀내의 활성화 하지 않는 MOS트랜지스터의 게이트 폴리실리콘, 및 도 5중의 스위치(M2)의 ssl의 노드와 접속되어 있다. rel는 도 5중의 스위치(M2)를 제어하는 신호(rel)에 해당하는 노드를 나타낸다. 더미셀내의 구동MOS 및 전송MOS에 해당하는 MOS트랜지스터로 도 5중의 스위치(M2)가 구성되어 있고, 그 게이트전극이 rel로 되고 있다. ssl는 메모리셀 어레이내의 메모리셀의 구동MOS의 소스선이 접속되어 있는 노드이다.

도 10에 메모리셀을 구성하는 각 트랜지스터의 임계치전압을 나타낸다. 동시에 시스템LSI와 같은 로직회로와 SRAM회로를 혼재한 경우에 로직회로를 만들기 위한 트랜지스터의 임계치전압의 관계를 나타낸다. lvt/hvt의 렬이 로직호로의 Vth를 나타내고 있고, 2종류의 Vth를 사용할 수 있는 프로세스를 상정하고 있고, lvt가 낮은 Vth, hvt가 높은 Vth를 나타내고 있다. case1는 로직회로에서 이용되는 2종류의 트랜지스터 가운데 Vth가 높은 트랜지스터와 동등한 Vth의 트랜지스터를 SRAM의 메모리셀내의 모든 트랜지스터로 사용하는 조합이다. 현재 일반적으로 이용되고 있는 조합이고, 메모리셀내의 nMOS트랜지스터의 리크전류는 ssl의 전위를 제어하는 것으로 크게 삭감된다. pMOS트랜지스터의 리크전류는 ssl의 전위에 비례하여 저감된다. pMOS트랜지스터의 리크전류를 더 삭감할 필요가 없는 경우에는 이 조합이 일반적이다. pMOS트랜지스터의 리크전류를 삭감할 필요가 있을 경우에는 ssl를 제어하는 이외에 리크전류를 삭감하는 수단을 이용할 필요가 있다. case2는 case1 가운데 부하MOS에 로직으로 이용되는 2종류의 Vth 가운데 높은 Vth보다도 더 높은 Vth의 트랜지스터를 사용하는 조합이다. SRAM메모리셀내의 nMOS트랜지스터의 리크전류는 Vssl를 제어해서 저감하고, pMOS트랜지스터의 리크전류는 높은 Vth의 MOS트랜지스터를 이용하는 것으로 저감하고 있다. 이 조합에서는 리크전류는 크게 저감할 수 있지만, 부하MOS용으로 높은 Vth의 MOS가 필요하기 때문에, case1과 비교해서 제조비용은 증가한다. case3은 부하MOS에 더하여 구동MOS의 Vth도 로직회로에서 이용되는 트랜지스터의 Vth보다도 높은 Vth의 트랜지스터를 사용하는 조합이다. SRAM메모리셀내의 전송MOS의 리크전류는 Vssl를 제어해서 저감하고, 구동MOS의 리크전류는 Vssl를 제어하는 것과 동시에 Vth를 높게 함에 따라 저감하고, pMOS트랜지스터의 리크전류는 높은 Vth의 MOS트랜지스터를 이용하는 것으로 저감하고 있다. Vssl를 제어하는 방식에서는 구동MOS의 리크전류의 삭감효과는 전송MOS의 삭감효과보다도 작기 때문에, Vth를 높게 하는 것으로 보충하고 있다. 이 조합에서는 case2보다도 더 리크전류를 크게 저감할 수 있지만, 구동MOS 및 부하MOS용에 높은 Vth의 MOS가 필요하기 때문에, case2와 비교해서 제조비용은 증가한다. case4는 전송MOS에는 로직회로에서 이용되는 트랜지스터 가운데 Vth의 낮은 트랜지스터와 동등한 Vth의 트랜지스터를 이용하고, 구동MOS에는 로직회로에서 이용되는 트랜지스터 가운데 Vth가 높은 트랜지스터와 동등한 Vth의 트랜지스터를 이용하고, 부하MOS에 로직회로에서 이용되는 트랜지스터의 Vth보다도 높은 Vth의 트랜지스터를 사용하는 조합이다. 전송MOS의 구동력은 SRAM전체의 속도에 크게 영향하기 때문에, 전송MOS의 Vth는 낮으면 낮을수록 SRAM회로의 속도는 빨라진다. Vssl를 제어하면 전송MOS의 리크전류는 다른 트랜지스터와 비교해서 크게 삭감할 수 있으므로, case2와 비교해도 리크전류의 증가는 적다. 그 때문에, 속도가 빠르고, 리크전류도 적은 조합이다.

도 11에 SRAM의 주변회로를 포함한 전원관계의 개략의 일례를 나타낸다. MC는 SRAM메모리셀, MA는 메모리셀이 어레이 모양으로 늘어놓은 메모리 어레이, WDR는 워드드라이버, DEC는 디코더, WA는 프리차지회로 및 라이트앰프, YS는 컬럼디코더 및 Y스위치, SA는 센스앰프, CONT는 SRAM회로의 제어회로, blt 및 blb는 비트선, wl는 워드선, dd는 전원전위선, ss는 접지전위선, ssl는 메모리셀내의 구동MOS의 소스선, ddp는 워드드라이버의 전원전위선, ssp는 워드드라이버를 제외한 SRAM의 주변회로의 접지전위선, MS1 ~ MS6은 ssl, ddp 및 ssp의 각 전원선의 전위를 제어하는 스위치MOS트랜지스터, actm는 스위치(MS1)를 제어하는 신호, actw는 스위치(MS4)를 제어하는 신호, actp는 스위치(MS6)를 제어하는 신호를 나타내고 있다. 여기서, 도 11에 있어서, 워드드라이버(WDR), 디코더(DEC), 프리차지회로 및 라이트앰프(WA), 컬럼디코더 및 Y스위치(YS), 센스앰프(SA) 및 SRAM회로의 제어회로(CONT)를 맞추어 억세스회로라고 호칭한다. MS1, MS2 및 MS3은 각각 도 1중의 SW1, M1, R1의 역할을 다하고, 스탠바이시에 actm에 의해 MS1을 오프상태로 하는 것에 의해 ssl의 전위를 제어해서 메모리셀의 리크전류를 저감한다. MS4 및 MS5는 워드드라이버의 전원전위선(ddp)을 제어해서 스탠바이시에 워드드라이버의 리크전유를 저감한다.

도 12를 이용해서 ddp를 제어해서 워드드라이버의 리크전류를 저감하는 방법에 대해 설명한다. 도 12에 있어서 Vdd는 dd의 전위에서 전원전위, Vddp는 ddp의 전위, Vss는 ss의 전위에서 접지전위, wl는 워드선을 나타내고 있다. 스탠바이상태에서는 워드드라이버의 입력은 전원전압(Vdd)이 되고 있고, 이것에 의해 워드드라이버중의 nMOS트랜지스터가 온상태가 되고 접지전위(Vss)가 출력되어 워드선이 Vss 즉 0V가 되고 있다. 이것에 의해, 메모리셀은 억세스되지 않는 상태가 되고 있다. 이 상태에서는 워드드라이버중의 pMOS트랜지스터가 오프상태가 되어 있고, 이 트랜지스터를 흐르는 서브슬레셜드전류가 리크전류가 되기 때문에, 이 전류를 저감할 필요가 있다. 예를 들면, 전원전압이 1.0V의 경우에 Vddp를 0.5V정도로 내린 경우의 전원관계를 도 12중에 나타나 있다. 게이트전위가 1.0V, 소스전위가 0.5V, 드레인전위가 0V, 백게이트전위가 1.0V가 되고 있다. 그 때문에, pMOS트랜지스터는 소스-드레인간 전위가 0.5V가 되고, 0.5V의 기판 바이어스가 걸린 상태가 되고 또한 게이트-소스간에 0.5V가 인가된 상태가 되고 있고, 소스전위가 1.0V의 상태와 비교해서 10000분의 1정도로 크게 리크전류가 저감할 수 있다. 도 11의 회로에 있어서, MS4와 MS5의 2개의 pMOS트랜지스터를 이용하는 것으로 ddp의 전위를 스탠바이시에 0.5V정도로 할 수가 있다. MS4는 actw에 의해 스탠바이시에 오프상태가 된다. MS5는 항상 온상태의 pMOS트랜지스터에서, 스탠바이시에 ddp의 전위가 0.5V가 되는 정도의 전류를 계속 흘리고 있다. 여기서는 스탠바이상태의 ddp의 전위를 0.5V정도로 설정했다. 이것은 워드드라이버의 리크전류가 10000분의 1정도로 감소할 수 있으면 충분히 리크전류가 저감할 수 있었다고 생각되고, 그 경우에는 ddp의 전위가 높으면 높을수록 스탠바이상태에서 액티브상태로의 복귀에 시간이 걸리지 않기 때문이다. 따라서, 더 리크전류를 저감할 필요가 있을 경우에는 스위치MOS인 MS4만을 가지고 ddp의 전위를 Vss에 가까운 전위까지 내리게 하는 구성도 생각된다.

도 11에 있어서 MS6은 워드드라이버를 제외한 SRAM의 주변회로의 접지전위측의 전원선(ssp)의 전위를 제어해서, 스탠바이시에 주변회로의 리크전류를 저감하기 위한 스위치MOS이다. 스탠바이시에는 actp라는 제어신호에 의해 MS6이 오프상태가 되고 ssp의 전위가 거의 전원전위인 Vdd에 가깝게 되고, 주변회로의 리크전류를 저감한다. 워드드라이버 이외의 주변회로에서는 nMOS트랜지스터 및 pMOS트랜지스터의 리크전류를 삭감할 필요가 있기 때문에, 워드드라이버의 리크전류를 삭감한 경우와 같이 ssp의 전위를 0.5V정도로 한 것으로는 pMOS트랜지스터의 리크저감효과가 없다. 따라서, 스탠바이상태의 ssp의 전위는 Vdd에 가까운 전위까지 상승시킬 필요가 있다.

도 13에 스탠바이상태와 액티브상태의 제어신호와 각 전원선의 전위의 관계를 나타낸다. 도면중에서, standby는 스탠바이상태를 active는 동작상태를 나타내고 있다. Vssl, Vddp, Vssp는 각각 ssl, ddp, ssp의 전위를 나타내고 있다. 스탠바이상태에는 actm, actw, actp의 신호가 각각 로우, 하이, 로우가 되고 있고, 도 11중의 스위치MOS인 MS1, MS4, MS6이 오프상태가 된다. 이것에 의해, ssl, ddp, ssp의 전위가 각각 0.4V, 0.5V, 1.0V정도가 되어 각 회로의 리크전류가 저감된 상태가 된다. 회로의 동작상태에서는 actm, actw, actp의 신호가 각각 하이, 로우, 하이로 되고 있고, 도 11중의 스위치MOS인 MS1, MS4, MS6이 온상태가 된다. 이것에 의해, ssl, ddp, ssp의 전위가 각각 0V, 1.0V, 0V로 고정되어 각 회로가 동작상태가 된다.

〈실시예 2〉

SRAM회로를 저전압으로 동작시키기에는 구성하는 MOS트랜지스터의 Vth를 내릴 필요가 있다. 특히, 전송MOS의 구동력은 SRAM의 동작속도에 크게 영향이 있으므로, 전원전위가 낮으면 낮을수록 전송MOS의 Vth를 내리지 않으면 동작속도는 크게 저하한다. 예를 들면, 도 10의 case4의 Vth의 관계가 되고 있는 경우에는 전송MOS의 Vth는 그 이외의 MOS트랜지스터의 Vth보다도 낮다. 메모리셀로부터 데이터를 독출할 경우의 상태를 도 14에 나타낸다. 도 14중에서 MC1은 데이터를 독출하는 메모리셀, MC2는 억세스되어 있지 않는 메모리셀로 여기서는 MC1과는 반대의 데이터를 기억하고 있다. Ion는 억세스된 메모리셀의 전송MOS로부터 흐르는 메모리셀전류, Ioff는 억세스되어 있지 않는 메모리셀의 전송MOS를 흐르는 리크전류를 나타낸다. 데이터를 독출할 때에는 Ion에 의해 비트선(blb)의 전위가 전원전압이 내리는 것과 동시에, 반대의 비트선(blb)도 Ioff에 의해 전위가 내리고, 그 전위차가 일정이상이 되는 시점에서 센스앰프가 활성화되어 데이터가 독출된다. 여기서, Ioff가 커지면 전위차가 일정한 값이 될 때까지 걸리는 시간이 길어지고 독출시간이 늦어진다. 또 Ioff가 큰 경우에는 최악의 경우 비트선(blt)의 전위가 비트선(blb)의 전위보다도 내려가 정상적인 데이터를 독출할 수 없다. 여기서 저전위로 동작시키기 위해 전송MOS의 Vth가 내린 경우에는 도 14중의 Ioff가 커지므로, 독출시간이 길어지는 독출이 정상적으로 할 수 없다고 하는 문제가 발생한다. 따라서, 억세스되어 있지 않는 메모리셀의 워드선 전위를 접지전위보다도 낮은 전위 즉 0V 이하의 전위로 하는 것으로 전송MOS의 리크전류를 내릴 수 있다. 그러나, 이 방법에서는 차지펌프 등의 OV보다도 낮은 전압을 생성하는 전원회로가 필요하게 됨으로, 스탠바이시에는 전원회로의 소비전력을 위한 스탠바이전력이 커져버린다. 여기서, 도 1의 ssl를 제어하는 방법을 병용하고, 동작시에는 억세스되어 있지 않는 메모리셀의 워드선전위를 부의 전위로 하여, 스탠바이시에는 ssl의 전위를 상승시킨다고 하는 제어를 한다. ssl의 전위를 상승시킨 경우, 특히 전송MOS의 리크전류를 크게 저감하는 것이 가능하기 때문에, 워드선의 전위를 부로 하고 있지 않는 경우라도 Vth가 낮은 전송MOS의 리크전류를 억제할 수가 있다. 이것에 의해, 워드선의 로우의 전위가 0V이라도 리크전류가 삭감할 수 있으므로, 스탠바이시에 차지펌프 등의 부전위를 발생시키는 전원회로의 동작시키지 않는 상태로 할 수 있으므로, 소비전력이 삭감가능하게 된다. 이와 같이 전송MOS의 Vth를 내려, 동작시에는 워드선의 로우의 전위를 부의 전위로 하고, 스탠바이시에는 워드선 전위를 0V로 하여 ssl의 전위를 상승시킴으로써, 동작시의 동작속도가 빨라 스탠바이시의 소비전력이 적은 SRAM회로로 하는 것이 가능하게 된다.

도 15에 전원전압 1.0V의 SRAM의 워드선의 전위의 변화를 나타낸다. non access는 억세스되어 있지 않는 상태, access는 억세스 되고 있는 상태, standby는 스탠바이상태를 나타낸다. 메모리셀이 억세스되어 있지 않을 때는 워드선의 전위는 부의 전위가 되어 있고, 리크전류가 억제된 상태가 되고 있다. 억세스된 경우에는 워드선이 전원전압과 상기 전위까지 상승하고, 정상하게 메모리셀에 억세스 할 수 있다. 스탠바이시에는 워드선 전위를 0V로 하는 것으로, 부의 전위를 발생시키는 회로를 동작시킬 필요가 없어지기 때문에 소지전력을 저감할 수 있다.

도 16에 억세스 되어 있지 않는 메모리셀의 워드선 전위를 부로 내릴 경우의 회로구성을 나타낸다. 도 16에 있어서, WDDR는 워드드라이버, MA는 메모리셀 어레이, Vdd는 전원전위, Vssl는 메모리셀의 구동MOS의 소스선전위, Vss는 접지전위, Vssw는 부로 내린 경우의 워드선 전위를 나타낸다. 메모리셀내의 nMOS트랜지스터의 기판전위는 Vss가 되고 있고, 이것은 Vssl를 제어해서 리크전류를 저감하기 위해서는 필수가 된다. 워드드라이버내의 nMOS트랜지스터의 기판전위는 부의 전위인 Vssw가 된다. 이것은 워드드라이버내의 nMOS의 기판전위를 Vss로 한 경우, 워드드라이버내의 nMOS에 포워드바이어스가 인가된 상태가 되고, PN접합에 전류가 흘러 소비전력이 커지고, 래치업이 쉽게 일어나는 구조가 되는 등의 문제가 있기 때문이다. 따라서, 워드드라이버내의 nMOS의 기판단자인 p웰과, 메모리셀내의 nMOS의 기판단자인 p웰의 분리가 필수가 된다. 웰구조를 도 17에 나타낸다. 도 17에 있어서, WDDR는 워드드라이버가 배치되고 있는 영역, MA는 메모리셀이 배치되고 있는 영역, p-well가 p웰, n-well가 n웰을 나타내고 있다. 워드드라이버내의 p웰과 메모리셀내의 p웰이 분리되어 있는 것을 알 수 있다. 현재 시스템LSI에서 일반적으로 이용되는 3층웰이라고 하는 웰구조에서는 p웰의 분리가 용이이기 때문에, 이 웰구조는 최적인 구조이라고 말할 수 있다. 그러나, 3층웰구조가 사용할 수 없는 경우에는 p웰의 분리가 곤란하게 됨으로, 워드선을 부의 전위로 하는 방법이 아니라, 반대로 억세스 하고 있는 경우에 전원전위보다도 상승시켜 전송MOS의 구동력을 올리는 등의 방법을 취하는 필요가 있다.

〈실시예 3〉

도 18에 SRAM메모리셀에 기억하고 있는 데이터의 반전데이터를 기입할 때의 각 노드의 전위를 나타낸다. node1 및 node2는 기억보지노드이고, 괄호내는 데이터를 기입하기 전의 전위이다. 기입시에는 전송MOS트랜지스터(MT1)를 통해 기억보지노드(node1)의 전하가 방전되고, 동시에 부하MOS트랜지스터(ML1)로부터는 node1에 전하가 충전된다. 데이터의 기입은 node1의 전하가 방전되는 것에 의해 종료하기 때문에, 전송MOS의 구동력이 크고, 부하MOS의 구동력이 작은 경우에 기입동작은 고속이 된다. 여기서, Vssl의 전위를 실시예 1의 스탠바이상태와 상기 상태의 0.4V로 한 경우에는 ML1의 게이트-소스간 전압이 작게 되기 때문에, 부하MOS의 구동력이 작게 됨으로 기입동작이 고속으로 된다. 즉, 메모리 어레이의 구조를 도 1의 구조로 하고, 기입시 및 스탠바이시에 Vssl를 0.4V로 하고, 독출시에 Vssl를 0V로 하면, 고속기입이 가능한 SRAM회로가 실현할 수 있다. 여기서, 스탠바이상태가 아니지만, SRAM에 억세스 되어 있지 않는 상태에서는 Vssl의 값은 0.4V로 하면, 동작하고 있지 않는 메모리의 리크전류가 억제되기 때문에 바람직하다. 이 제어전압을 도 19에 나타낸다. 도 19에 있어서, write는 기입기간, read는 독출기간, nop는 메모리에 억세스 하고 있지 않는 기간을 나타낸다.

도 20에 도 11의 SRAM회로를 이용해서 기입시에 Vssl의 값을 상승시키는 경우의 제어신호 및 전원전위를 나타낸다. 도 20에 있어서, write는 기입기간, read는 독출기간, nop는 메모리에 억세스 하고 있지 않는 기간을 나타낸다. 도 20의 제어를 행한 경우에는 SRAM의 메모리 어레이부의 리크전류는 독출시만, 주변회로의 리크전류는 메모리셀에 억세스하고 있을 경우에만 흐른다. 따라서, SRAM메모리를 몇개의 매트로 분할하고, 매트마다 억세스제어를 행하면, 동작기간중의 SRAM메모리회로에서의 리크전류는 크게 저감하는 것이 가능하게 된다. 예를 들면, 메모리매트를 8개로 분할하고, 억세스하지 않는 매트에 대해서는 도 20중의 nop상태로 하면 SRAM회로의 동작시의 리크전류를 1/8로 저감하는 것이 가능하다.

〈실시예 4〉

도 21에 본 발명을 이용한 경우의 SRAM회로의 개략을 나타낸다. 도 21에 있어서, MC는 SRAM의 메모리셀, ssl는 메모리셀내의 구동MOS의 소스선, ss는 접지전위선, ddl는 메모리셀내의 부하MOS의 소스선, dd는 전원전위선, SW11 및 SW12는 제어신호(re2)에 의해 온ㆍ오프 되는 스위치회로, R11 및 R12는 저항소자, M11은 ssl와 ss간에 다이오드접속된 nMOS트랜지스터, M12는 ddl와 dd간에 다이오드접속된 pMOS트랜지스터, 를 나타내고 있다. 도 21중의 MC의 구성은 도 2중의 dd가 ddl와 치환된 구조인 것을 나타낸다. 도 1에 있어서, SRAM회로가 동작하고 있을 때는 스위치(SW11 및 SW12)를 닫는 것에 따라 ssl의 전위는 접지전위, ddl의 전위는 전원전위가 되고, 일반적인 SRAM의 동작과 동일한 동작이 된다. SRAM회로가 동작하지 않고, 데이터를 기억하는 상태에서는 제어신호(rell)에 의해 스위치(SW11 및 SW12)를 연다. 이 때, ssl의 전위는 메모리셀의 리크전류와 저항(R11)을 흐르는 전류 및 다이오드접속된 MOS트랜지스터(M11)의 전류의 관계로부터 결정된다. ddl의 전위는 메모리셀의 리크전류와 저항(R12)을 흐르는 전류 및 다이오드접속된 MOS트랜지스터(M12)의 전류의 관계로부터 결정된다. 또, 스위치(SW11 및 SW12)를 오프상태라도 리크전류가 있는 MOS 등으로 구성한 경우에는 상기 소자의 전류에 더하여 스위치(SW11 및 SW12)의 오프전류가 관계한다. ssl의 전위를 Vssl, ddl의 전위를 Vddl로 하면, Vddl-Vssl가 SRAM의 메모리셀이 데이터를 보지할 수 있는 전압보다도 높은 전압이라면, 리크전류를 삭감하면서 데이터를 보지할 수 있다. 이 예에서는 스탠바이상태에서는 메모리셀내의 부하MOS에 기판 바이어스효과가 인가되기 때문에, 도 1의 회로에서는 크게 리크전류를 저감할 수 없었던 부하MOS의 리크전류도 크게 저감하는 것이 가능하게 된다.

Claims (2)

1. 구동 MOS 트랜지스터, 전송 MOS 트랜지스터 및 부하 소자에 의해 구성된 스태틱형 메모리 셀이 매트릭스형상에 복수 배열된 메모리 셀 어레이,
   상기 메모리 셀 어레이의 열 마다 설치되고 열에 배열된 스태틱형 메모리 셀의 전송 MOS 트랜지스터에 접속된 비트선,
   상기 비트선에 접속되는 센스 앰프 및 라이트 앰프를 포함하고, 상기 비트선을 제어하기 위한 제어 회로,
   접지 전위선,
   상기 구동 MOS 트랜지스터의 소스 전극에 접속된 소스선, 및,
   상기 메모리 셀 어레이 및 제어 회로의 사이에 배치되고, 각각은, 상기 소스선과 상기 접지 전위선과의 사이에 접속되고, 상기 메모리 셀이 독출 및 기록이 가능한 동작시에 있거나 상기 메모리 셀이 독출 및 기록의 동작을 하지 않는 스탠바이시에 있는지를 나타내는 제어 신호에 의거하여 제어되는 복수 스위치를 구비하는 반도체 집적회로 장치.
2. 구동 MOS 트랜지스터, 전송 MOS 트랜지스터 및 부하 소자에 의해 구성된 스태틱형 메모리 셀이 매트릭스형상에 복수 배열된 메모리 셀 어레이,
   상기 메모리 셀 어레이의 열 마다 설치되고, 열에 배열된 스태틱형 메모리 셀의 전송 MOS 트랜지스터에 접속된 비트선,
   상기 비트선에 접속되는 센스 앰프 및 라이트 앰프를 포함하고, 상기 비트선을 제어하기 위한 제어 회로,
   접지 전위선,
   상기 구동 MOS 트랜지스터의 소스 전극에 접속된 소스선, 및,
   각각은, 상기 소스선과 상기 접지 전위선과의 사이에 접속되고 상기 메모리 셀이 독출 및 기록이 가능한 동작시에 있거나 상기 메모리 셀이 독출 및 기록의 동작을 하지 않는 스탠바이 상태에 있는지를 나타내는 제어 신호에 의거하여 제어되는 복수 스위치를 구비하고,
   상기 복수 스위치의 일부는 상기 메모리 셀 어레이 및 상기 제어 회로의 사이에 배치되고,
   상기 메모리 셀 어레이는 상기 복수 스위치의 상기 일부와 상기 복수 스위치의 다른 일부와의 사이에 배치되고 있는 반도체 집적회로 장치.
   

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