CN100508068C - 半导体存储器件 - Google Patents

Abstract

本发明提供一种半导体存储器件，解决为了在低电压下使SRAM电路工作，构成的晶体管的阈值电压下降时，由于晶体管的漏电流增加，存在存储数据的同时不工作的状态下的功耗增加的问题。在配置了多个由驱动MOSFET、传输OSFET和负载元件构成的静态型存储单元的存储单元阵列中，包括：进行控制的开关，在存储单元工作时，对与驱动MOSFET的源电极连接的源线和接地电位线进行连接，在存储单元的待机时，为非连接；及源电位控制电路，连接在源线与接地电位之间；在存储单元待机时，利用源电位控制电路，将源电位设定成接地电位和电源电位之间的中间电位；源电位控制电路包括漏电极和栅电极连接在源线上、源电极连接在接地电位线上的n沟道型MOSFET。

Description

半导体存储器件

技术领域

本发明涉及在半导体芯片上集成了静态存储器(SRAM)电路的半导体集成电路。更具体地讲，本发明涉及降低SRAM集成电路器件的待机电流的构成、以及使SRAM集成电路器件以低的驱动电压工作的构成。

背景技术

在专利文献1日本特开平7-296587中，公开了一种电路，通过使SRAM存储单元内的驱动晶体管的源线电位比使用电阻的接地电位更为提高，从而降低待机电流。在专利文献2日本特开2002-197867中，公开了一种电路，通过使用二极管，使SRAM的存储单元内的驱动晶体管的源线电位比使用电阻的接地电位更为提高，从而降低待机电流。在专利文献3日本特开平5-120882中，公开了一种电路，通过在SRAM电路中的不进行存取的存储单元的字线施加比接地电位更低的电位，降低经过存储单元的传输MOS而流动的泄漏电流。

通过LSI(大规模集成电路)的低功耗和LSI中的晶体管的细微化，降低LSI的电源电压。例如，采用0.13μm工艺，制造工作于1.2V电源电压的LSI。在LSI的电源电压降低的情形，为了不降低电路性能(电路的工作速度)，则降低晶体管的阈值电压(Vth)，增加晶体管的电流，例如，对于0.13μm的工艺，使用Vth约为0.4V的MOS晶体管。就Vth低的晶体管而言，所谓亚阈值电流(subthresholdcurrent)、即晶体管关断状态下源·漏间流动的电流较大。即使在其晶体管构成的电路不工作时该电流也继续流动，成为在LSI通电但不工作的状态(以下称为待机状态)消耗的电流。对于不存储数据的逻辑电路，通过在待机时切断电源，可以抑制泄漏电流，但是，对于即使在待机状态也需要预先存储数据的存储电路，即使在待机状态也不能切断电源。因此，存在以下问题，即如果降低构成电路的晶体管的Vth，则亚阈值电流增加，待机时的功耗增加。

以往，通过施加反向栅极偏置来提高MOS晶体管的Vth，采用这种方式作为降低泄漏电流的技术是有效的，但是对于采用细微化工艺制造的MOS晶体管，如果施加反向栅极偏置(back-gate bias)，则存在漏一反向栅之间的电位升高，称为结漏的漏电流增加的情形。在该电流增加的情形，存在因反向栅极偏置而使Vth上升，即使亚阈值泄漏降低，结漏也会增加，而不能降低漏电流的情形。在SRAM电路中，通过使存储单元内的驱动MOS的源线电位比接地电位更高，可以对传输MOS和驱动MOS附加衬底偏置效果，大幅度削减漏电流。此时，成为施加衬底偏置的状态，但由于未变为在漏一反向栅极之间的电位上不施加衬底偏置的状态，所以结电流不会增加。

但是，采用控制电位的电路要消耗电流，在控制电位的电路是电流消耗小的电路的情形，成为受到晶体管制造偏差大的电路，由于这些原因，所以存在漏电流的削减效果差的问题。

存在MOS晶体管的制造工艺细微化、且晶体管的Vth偏差增加的倾向。对于Vth偏差大的SRAM电路，在传输MOS的Vth上升，负载MOS的Vth降低的情形，发生存储单元不能写入的问题。

发明内容

本发明的目的在于提供一种能够降低SRAM电路的漏电流、使SRAM电路高速工作的电路技术。

本发明的半导体存储器件，其特征在于，在配置了多个由驱动MOSFET、传输MOSFET和负载元件构成的静态型存储单元的存储单元阵列中，包括：进行控制的开关，在存储单元工作时，对与驱动MOSFET的源电极连接的源线和接地电位线进行连接，在存储单元的待机时，为非连接；及源电位控制电路，连接在源线与接地电位之间；在存储单元待机时，利用源电位控制电路，将源电位设定成接地电位和电源电位之间的中间电位；源电位控制电路包括漏电极和栅电极连接在源线上、源电极连接在接地电位线上的n沟道型MOSFET。

在SRAM电路中，既可以控制源线电位，也可以削减漏电流。由用于将源线电位固定在接地电位的开关、用于决定电位的按二极管连接的MOS晶体管和常时流过电流的电阻这三个元件构成控制源线电位的电路，由此可使控制电路不消耗电功率，来控制存储单元内的源线电位。

通过使用三个元件，可以构成考虑制造工艺偏差影响的源线电位控制电路。

在SRAM存储单元中写入数据的情形，与待机时同样地使源线比接地电位更高。由此，即使在存储单元内的传输MOS的Vth上升、负载MOS的Vth降低的情形，也可以由于负载MOS的栅电压高于接地电位，而使电导变大，从而正常地写入。

附图说明

图1是本发明采用的SRAM电路的电路构成和电源构成的示意图。

图2是图1的存储单元的电路构成和电源构成的示意图。

图3是图2的存储单元处于待机状态时各部分的电位的图。

图4是图1的SRAM电路的控制信号和电源线ssl的电位的关系图。

图5是用MOS晶体管替换构成图1的SRAM电路的开关电路SW1和电阻元件R1的电路图。

图6是对决定电源线ssl的电位的因素进行补充说明的图。

图7是示出电源开关及其控制信号的SRAM电路内的布图位置的图。

图8是示出电源开关及其控制信号的SRAM电路内的布图位置的图。

图9是示出存储单元、存储阵列端的伪存储单元以及电源开关的布图(layout)的图。

图10是混合装载存储单元内的晶体管和存储器的逻辑电路所用晶体管的阈值电压的关系图。

图11是本发明采用的存储单元阵列以及用于在存储单元中进行存取的外围电路的电路构成和电源构成的示意图。

图12是字驱动器的电路图。

图13是图11中的电源及其控制信号的电位图。

图14是示出从存储单元读出数据时从位线流动的电流的示意图。

图15是示出字线电位的变化的图。

图16是字线驱动器和存储单元的电路构成图。

图17是字线驱动器和存储单元的阱构成图。

图18是写入时的存储单元内的各节点的电位图。

图19是实施例3中的电源线ssl及其控制信号的电位状态图。

图20是实施例3中的电源线及其控制信号的电位状态图。

图21是实施例4中的SRAM电路的电路构成和电源构成的示意图。

附图标记说明

MC、MC1、MC2…存储单元，ssl…存储单元内的驱动MOS的源线，Vssl…ssl的电位，ss…接地电位线，Vss…接地电位，ddl…存储单元内的负载MOS的源线，Vddl…ddl的电位，dd…电源电位线，Vddl…电源电位，bp…pMOS晶体管的衬底，bn…nMOS晶体管的衬底，wd…字线，blt，blb…位线，SW1、SW11、SW12…电源开关，re1…电源开关的控制信号，R1、R2、R3、R4、R5、R11、R12…电阻，M1、M2、M3、MS11、MS12、MD1、MD2、MT1、MT2、ML1、ML2、MS1、MS2、MS3、MS4、MS5、MS6…MOS晶体管，standby…待机状态，active…工作状态，MA…存储阵列，WDDR…包含字驱动器的字线控制电路，SLSW…开关MOS，AMP…包含读出放大器和写入放大器的列控制电路，CONT…SRAM控制电路，DC…伪单元，ddp…字驱动器电源线，ssp…除字驱动器之外的SRAM外围电路的接地电位线，WDR…字驱动器，DEC…译码器，WA…写入放大器和预充电电路，YS…列选择器和Y开关，SA…读出放大器，actm，actw，actp…电源线控制信号，non access…存储单元不进行存取的状态，access…存储单元进行存取的状态，n-well…n阱，p-well…p阱，node1，node2…存储单元内数据保持节点，write…写入状态，read…读出状态，nop…存储单元内不进行存取的状态。

具体实施方式

实施例1

图1示出了使用本发明的SRAM电路的概况。在图1中，MC是SRAM的存储单元，ssl是存储单元内的驱动MOS的源线，ss是接地电位线，SW1是根据控制信号re1导通·关断(on·off)的开关电路，R1是电阻元件，M1是在ssl与ss之间的按二极管连接的MOS晶体管。图2示出了图1中的MC构成。MT1和MT2是传输MOS，MD1和MD2是驱动MOS，ML1和ML2是负载MOS，wd是字线，blt和blb是位线，dd是存储单元内的负载MOS的源电位线即电源电位线，bp是存储单元内的p型MOS的衬底端子连接的线，bn是存储单元内的n型MOS的衬底端子连接的线，ssl是存储单元内的驱动MOS的源电位线。在图1中，SRAM电路工作时，通过开关SW1闭合使ssl的电位成为接地电位，成为与一般的SRAM工作相同的工作。对于SRAM电路不工作存储数据的状态，根据控制信号re1打开开关SW1。此时，ssl的电位决定于存储单元的漏电流和流过电阻R1的电流以及按二极管连接的MOS晶体管M1的电流的关系。而且，在由即使开关SW1断开的状态也存在漏电流的MOS等构成的情形，除了与上述三个元件的电流有关，还与开关SW1的关断电流有关。如果ssl的电位为Vssl，电源电位为Vdd，若Vdd-Vssl是比SRAM的存储单元能够保持数据的电压更高的电压，则可以一边削减漏电流一边保持数据。

这里，作为例子，针对通过电源电压Vdd为1.0V的电路，使ssl的电位Vssl成为0.4V的情形，采用图3的电路，说明削减漏电流的效果。由于通过在待机状态使位线处于电源电位，能够削减漏电流，所以即使是图3的电路，位线电位也处于电源电位。虽然图中未画出这些，但是采用对位线进行预充电的电路可以容易地实现。图3是在图1的电路施加待机状态的各节点的电位的情况。

在图3中，画出了六个MOS晶体管，但是由于其中MT2、MD1、ML2处于导通状态，所以不必考虑漏电流。关于作为传输MOS的MT1，源电位为0.4V，栅电位为0V，漏电位为1.0V，反向栅电位为0V。在此状态，由于在源-反向栅之间施加正电压，所以具有衬底偏置效果，可以降低亚阈值漏电流。而且，在此状态，由于栅-源之间的电压为负值，所以进一步降低了亚阈值泄漏。通过处于该MT1的电位状态，与源电位为0V的情形相比，采用0.13μm工艺制造的晶体管的漏电流可以降低到万分之一左右。关于作为驱动MOS的MD2，源电位为0.4V，栅电位为0.4V，漏电位为1.0V，反向栅电位为0V。这种状态是漏-源之间的电压为0.6V、施加0.4V的衬底偏置的状态。通过处于该MD2的电位状态，与源电位为0V的情形相比，采用0.13μm工艺制造的晶体管的漏电流可以降低到百分之一左右。关于作为负载MOS的ML1，源电位为1.0V，栅电位为1.0V，漏电位为0.4V，反向栅电位为1.0V。这种状态是漏-源之间的电压为0.6V、晶体管关断的状态。因此，由于没有衬底偏置效果，所以通过处于该ML1的电位状态，与源电位为0V的情形相比，亚阈值漏电流与源-漏间的电压成比例降低为3/5左右。这样，通过控制源线ssl的电位，能够大幅度地降低存储单元内的nMOS晶体管的亚阈值漏电流。这里，说明Vssl为0.4V的情形，但是该电位越高，则漏电流降低效果就越大，该电位越低，则漏电流的降低效果就越小。但是，由于Vssl的电位越高，则SRAM的存储单元存储的数据越容易被破坏，所以如果决定漏电流的目标值，则期望成为满足其目标值的最低的Vssl。反向考虑，如果存储单元能够存储数据的最大Vssl取决于晶体管的制造工艺，则Vssl的值不能在其以上。

图4示出了待机时和工作时的控制信号re1和Vssl的电位关系。图中，standby表示待机时，re1为0V，Vssl比接地电位更高，比电源电位更低。图4中示出了作为一个例子处于0.4V的情形。active表示工作时，re1成为电源电位，Vssl成为接地电位。由此，在待机时，Vssl成为0.4V，可以降低漏电流，在工作时，Vssl成为0V，SRAM电路正常地工作。

以下说明图1中的ssl的电位Vssl的最佳值。通常，设计LSI要考虑晶体管的特性偏差，按照满足偏差条件最差的情形所要求的规格来设计。特别是构成LSI的待机时的功耗的漏电流受晶体管的阈值偏差的影响较大，就细微化的晶体管制造工艺而言，即使采用同样的制造工艺来制造同样的电路，晶体管的Vth最大时和最小时，其漏电流值的差别在1000倍左右。因此，在按漏电流最大的条件、即晶体管的Vth最低的状态制造LSI时，也要按满足漏电流的要求性能来设计，在按漏电流最小的条件、即晶体管的Vth最高的状态制造LSI时，仅有要求性能的千分之一左右的漏电流流动，成为超规格的LSI。所以，在作为漏电流最大的条件的晶体管的Vth低的情形，Vssl的电位只能是高电位，在晶体管的Vth高的情形，Vssl的电位只能是低电位，这样可以说是满足漏电流的技术要求，进而存储单元保存的数据难以被破坏的电路。特别是，在SRAM的存储单元的晶体管的Vth高的情形，由于存储单元的数据易于被破坏，所以Vssl的电位必须降低。

在图1的电路用于LSI上的情况，考虑如下的构成，即如图5的电路那样，图1中的开关由晶体管M2构成，用常时导通状态的晶体管M3置换图1中的电阻。采用图5的电路，在待机时，Vssl的值取决于存储单元MC的漏电流和晶体管M1、M2以及M3的电流值。这里，由于存储单元的电流是漏电流，所以如果阈值电压变化，其就会有大的变化。例如，如果Vth偏移100mV，则漏电流值的变化在10倍以上。对于晶体管M1和M2而言，即使晶体管处于关断状态，存储单元的漏电流也是同样的，相对于Vth的变化，电流有大的变化。与此不同，由于晶体管M3处于导通状态，所以Vth变化时电流的变化小。例如，Vth变化100mV时，电流变化为20％左右。利用图6(a)和图6(b)说明图5的电路的工作。R2、R3、R4、R5分别表示存储单元的漏电流引起的电阻成分、晶体管M2的漏电流引起的电阻成分、晶体管M3的导通电流引起的电阻成分和晶体管M1的漏电流引起的电阻成分，电阻值的t表示某一常数。在图5的电路中，在晶体管的Vth低的情形，各电阻值成为图6(a)的状态，ssl的电位Vssl约为0.4V。晶体管的Vth变高时，漏电流值是图6(a)的状态的百分之一左右的状态，如图6(b)所示。由于R2、R3、R5是漏电流引起的电阻成分，所以可见电阻值比图6(a)大100倍左右，由于R4是导通电流引起的电阻成分，所以认为其电阻值基本没有变化。此时，ssl的电位约为0.07V。也就是说，在漏电流不必至少高于Vssl值的情形，通过使用图5的电路，可知Vssl的电位不必提高到上述以上。采用这种电路结构，在必须降低漏电流的晶体管特性的情形，可以提高Vssl来降低漏电流，在不在意漏电流的晶体管特性的情形，存储单元的数据难以被破坏，可以决定Vssl的值。

作为存储单元构成为64kbit集成的存储器的情形的一个例子，图5的电路可以构成为，M1、M2、M3的MOS晶体管的栅宽/栅长分别是0.2μm/10μm、480μm/0.1μm、2.2μm/0.1μm。构成此时的存储单元的晶体管尺寸，按驱动MOS、传输MOS、负载MOS的顺序，分别是0.28μm/0.1μm、0.2μm/0.1μm、0.18μm/0.1μm。从这些晶体管尺寸可知，连接ssl和ss的开关构成为最大的尺寸，实际上在硅上布图时必须构成大的面积。图7中示出了图5的电路的一种布图。图7的电路作为一般的SRAM电路的一个例子，MA是存储单元成阵列状并列的存储阵列，WDDR是字驱动器等控制字线的电路，AMP是读出放大器、写入放大器等控制位线的电路，CONT是用于发生控制SRAM电路工作的信号的电路，SLSW是连接ssl和ss的开关M2的布图，re1是控制M2的信号。通常，由于考虑控制M2的re1是由发生控制信号的电路CONT产生的，所以如图7所示，通过在靠近SLSW和CONT的位置进行布图，可以提高工作速度。图7中，在MA与AMP之间配置SLSW，但是根据存储器的构成，也可以考虑在MA与WDDR之间配置的结构。而且根据这种构成，也可以考虑将SLSW分割成两部分，配置在MA与AMP之间以及配置在MA与WDDR之间。

图8示出了图5电路的另一种布图。图8的电路作为一般的SRAM电路的一个例子，MA是存储单元成阵列状并列的存储阵列，WDDR是控制字驱动器等的字线的电路，AMP是控制读出放大器、写入放大器等的位线的电路，CONT是用于发生控制SRAM电路工作的信号的控制电路，SLSW是连接ssl和ss的开关M2的布图，re1是控制M2的信号。图8中与图7不同的将SLSW分成两部分，配置在存储阵列的上下。在通常的ssl中，存在ssl布线的寄生电容或者伴随存储单元的驱动MOS的扩散电容等大电容。而且，由于ssl的布线也构成电阻，所以ssl从比接地电位更高的电位下降到接地电位，但却需要花费时间。因此，就图7的构成情形而言，在存储器阵列的合理上，即在距开关最远的位置存在的存储单元的ssl变成接地电位需要花费时间。就图8的构成情形而言，由于在ssl积存的电荷被从存储器阵列的上下放电，所以存储器阵列内ssl放电的时间难以产生差异，存储器的工作设计变得容易。在图8中，在存储器阵列MA的上下配置开关SLSW，但是根据构成，也可以考虑在MA的左右配置的结构。而且，也可以考虑将开关分成四部分、配置在MA的上下左右的结构。并且，也可以考虑将开关SLSW分成多部分，在存储器阵列内按一定间隔埋置的结构。

就现有的SRAM而言，在存储器阵列的端部配置称为伪单元的单元。伪单元与通常的存储单元相同地构成。就现有的LSI的制造所用的细微制造工艺而言，形状根据制作晶体管的图形时接近的图形而变化。在不使用伪单元的情形，存在于阵列端部的存储单元的形状与存在于阵列中部的存储单元的形状不同，存储单元的性能随配置的位置而变化。这里，由于使用伪单元，存在于存储器阵列端部的存储单元，由于进一步受其外侧的伪单元的影响，所以与存在于存储器阵列中部的存储单元形状相同，性能一致。由于伪单元是为了使形状与存储单元的形状一致所使用的电路，所以不用于电路工作。因此，通过将图5中的开关M2用做伪单元，可以在不增加面积的条件下将M2用在电路之中。

图9示出了使用伪单元作为图5中的开关M2时的存储单元阵列端部的布图。图中的细斜线区域表示扩散层，粗斜线的正方形区域表示扩散层的接触，横向延伸的长方形区域表示栅多晶硅。而且，细虚线包围的MC表示一个存储单元，由粗虚线所围的六个MOS晶体管构成一个存储单元。构成存储单元的晶体管之中，TrMOS表示传输MOS，漏与位线连接，栅与字线连接，源与保持存储单元内的数据的存储节点连接，反向栅与p阱连接。DrMOS表示驱动MOS，漏连接于保持存储单元内的数据的存储节点，栅连接于保持不与漏连接的存储单元内的数据的存储节点，源连接于ssl，反向栅连接于p阱。LdMOS表示负载MOS，漏连接于保持存储单元内的数据的存储节点，栅连接于不与漏连接的保持存储单元内的数据的存储节点，源连接于电源Vdd，反向栅连接于n阱。DC表示伪单元。图中的Vss表示构成接地电位的节点，伪单元内的非有源MOS晶体管的栅多晶硅和图5中的开关M2的ssl的节点连接。re1表示相当于控制图5中的开关M2的信号re1的节点。图5中的开关M2由相当于伪单元内的驱动MOS和传输MOS的MOS晶体管构成，其栅电极成为re1。ssl是与存储单元阵列内的存储单元的驱动MOS的源线连接的节点。

图10示出了构成存储单元的各晶体管的阈值电压的关系。同时还示出了在混合装载系统LSI这种逻辑电路和SRAM电路时，用做逻辑电路的晶体管的阈值电压关系。lvt/hvt的列表示逻辑电路的Vth，假设使用两种Vth的工艺，表示lvt低的Vth，hvt高的Vth。case1是逻辑电路所用的两种晶体管之中Vth高的晶体管和相等Vth的晶体管组合使用于SRAM的存储单元内全部晶体管。目前一般是使用组合，通过控制ssl电位可以削减存储单元内的nMOS晶体管的漏电流。pMOS晶体管的漏电流与ssl的电位成比例地降低。在不必进一步削减pMOS晶体管的漏电流的情形，一般是这种组合。在必须削减pMOS晶体管的漏电流的情形，除了控制ssl之外，还必须采用削减漏电流的措施。case2是在casel的负载MOS中使用比逻辑电路所用的两种Vth中的高Vth更高的Vth的晶体管的组合。控制Vssl降低SRAM存储单元内的nMOS晶体管的漏电流，通过使用高Vth的MOS晶体管降低pMOS晶体管的漏电流。这种组合可以大幅度降低漏电流，但是由于负载MOS必须用高Vth的MOS，所以与case1相比制造成本增加。case3是在负载MOS中增加使用驱动MOS的Vth比逻辑电路所用晶体管的Vth更高的Vth的晶体管的组合。控制Vssl降低SRAM存储单元内的传输MOS的漏电流，通过控制Vssl同时提高Vth来降低驱动MOS的漏电流，通过使用高Vth的MOS晶体管来降低pMOS晶体管的漏电流。就控制Vssl的方式，由于驱动MOS的漏电流的削减效果比传输MOS的削减效果小，所以通过提高Vth予以补充。采用这种组合可以比case2更大幅度地降低漏电流，由于驱动MOS和负载MOS必须用高Vth的MOS，所以与case2相比制造成本增加。case4是在传输MOS中使用逻辑电路所用的晶体管中Vth低的晶体管和相等Vth的晶体管、在驱动MOS中使用逻辑电路所用的晶体管中Vth高的晶体管和相等Vth的晶体管、在负载MOS中使用比逻辑电路所用的晶体管的Vth更高的Vth的晶体管的组合。由于传输MOS的驱动力对SRAM整体的速度有大的影响，所以传输MOS的Vth越低，SRAM电路的速度就越快。如果控制Vssl，则可以比其它晶体管更大幅度地削减传输MOS的漏电流，所以即使与case2相比，漏电流的增加也较少。因此，是一种速度快、漏电流也小的组合。

图11示出了一种包含SRAM外围电路的电源关系的概括例子。MC是SRAM存储单元，MA是存储单元成阵列状并列的存储阵列，WDR是字驱动器，DEC是译码器，WA是预充电电路和写入放大器，YS是列译码器和Y开关，SA是读出放大器，CONT是用SRAM电路的控制电路，blt和blb是位线，wl是字线，dd是电源电位线，ss是接地电位线，ssl是存储单元内的驱动MOS的源线，ddp是字驱动器的电源电位线，ssp是除字驱动器之外的SRAM的外围电路的接地电位线，MS1～MS6是控制ssl、ddp和ssp各电源线的电位的开关MOS晶体管，actm是控制开关MS1的信号，actw是控制开关MS4的信号，actp是控制开关MS6的信号。这里，图11中，字驱动器WDR、译码器DEC、预充电电路和写入放大器WA、列译码器和Y开关YS、读出放大器SA和SRAM电路的控制电路CONT一起称为存取电路。MS1、MS2和MS3分别承担图1中的SW1、M1、R1的作用，待机时根据actm使MS1处于关断状态，由此控制ssl的电位，降低存储单元的漏电流。MS4和MS5控制字驱动器的电源电位线ddp，降低待机时的字驱动器的漏电流。

利用图12对控制ddp降低字驱动器的漏电流的方法予以说明。在图12中，Vdd是用dd的电位表示电源电压，Vddp表示ddp的电位，Vss是用ss的电位表示接地电位，wl表示字线。就待机状态而言，字驱动器的输入成为电源电压，由此字驱动器中的nMOS晶体管处于导通状态，接地电位Vss输出，字线成为Vss即0V。由此，存储单元处于不存取的状态。在这种状态，字驱动器中的pMOS晶体管处于关断状态，流过该晶体管的亚阈值电流成为漏电流，故必须降低这种漏电流。例如，在电源电压是1.0V的情形，Vddp降低到0.5V左右时的电源关系如图12所示。栅电位是1.0V，源电位是0.5V，漏电位是0V，反向栅电位是1.0V。因此，pMOS晶体管的源-漏间电位成为0.5V，成为施加0.5V的衬底偏置的状态，进一步成为栅-源间施加0.5V的状态，与1.0V的状态相比，源电位大万分之一左右，可以降低漏电流。在图11的电路中，通过采用MS4和MS5的两个pMOS晶体管，可以在待机时使ddp的电位处于0.5V左右。MS4根据actw在待机时处于关断状态。MS5是经常导通状态的pMOS晶体管，在待机时续流使ddp的电位成为0.5V左右的电流。这里，待机状态的ddp的电位设定为0.5V左右。这样，字驱动器的漏电流如果能够减少万分之一左右，则认为能够充分地降低漏电流，在这种情形，ddp的电位越高，从待机状态向激活状态的恢复就越不花费时间。因此，在需要进一步降低漏电流的情形，可以考虑仅采用作为开关MOS的MS4，使ddp电位下降到接近Vss的电位这样的构成。

在图11中，MS6是用于控制除字驱动器之外的SRAM的外围电路的接地电位侧的电源线ssp的电位、降低待机时外围电路的漏电流的开关MOS。在待机时，利用称为actp的控制信号，使MS6处于关断状态，ssp的电位接近基本是电源电位的Vdd，降低外围电路的漏电流。就字驱动器之外的外围电路而言，由于有必要削减nMOS晶体管和pMOS晶体管的漏电流，所以象削减字驱动器的漏电流那样，由于ssp的电位在0.5V左右，所以pMOS晶体管没有漏电流降低效果。由此，待机状态的ssp的电位有必要上升到接近Vdd的电位。

图13示出了待机状态和激活状态的控制信号和各电源线的电位的关系。图中，standby表示待机状态，active表示工作状态。Vssl、Vddp、Vssp分别表示ssl、ddp、ssp的电位。在待机状态，actm、actw、actp的信号分别是低、高、低，作为图11中的开关MOS的MS1、MS4、MS6处于关断状态。由此，ssl、ddp、ssp的电位分别是0.4V、0.5V、1.0V左右，成为各电路的漏电流降低的状态。就电路的工作状态而言，actm、actw、actp的信号分别是高、低、高，作为图11中的开关MOS的MS1、MS4、MS6处于导通状态。由此，ssl、ddp、ssp的电位分别固定在0V、1.0V、0V，成为各电路的工作状态。

实施例2

在SRAM电路工作于低电压时，有必要降低构成的MOS晶体管的Vth。特别是，由于传输MOS的驱动力对SRAM的工作速度有大的影响，所以电源电压越低，如果传输MOS的Vth不降低，则工作速度就降低越大。例如，在与图10的case4的Vth有关系的情形，传输MOS的Vth比其以外的MOS晶体管的Vth要低。从存储单元读取数据时的状态如图14所示。图14中，MC1是读取数据的存储单元，MC2是不存取的存储单元，这里存储与MC1相反的数据。Ion表示从存取的存储单元的传输MOS流动的存储单元电流，Ioff表示流过不存取的存储单元的传输MOS的漏电流。在读取数据时，根据Ion，位线blb的电位降低到电源电压，同时相反的位线blt也根据Ioff降低电位，在其电位差在一定以上的时刻，读出放大器被激活，读取数据。这里，Ioff如果较大，电位差到达一定值花费的时间就长，读取时间延迟。而且在Ioff大的情形，最差情形的位线blt的电位从位线blb的电位下降，不能读出正常的数据。这里，在为了在低电压工作，而使传输MOS的Vth下降的情形，由于图14中的Ioff变大，所以读出时间变长，发生不能正常读出的问题。因此，通过使不进行存取的存储单元的字线电位成为比接地电位低的电位，即成为0V以下的电位，可以降低传输MOS的漏电流。但是采用这种方法，由于生成比电荷泵等的0V更低的电压的电源电路是必需的，所以在待机时，由于电源电路的功耗而使待机功率变大。这里，组合使用控制图1的ssl的方法，在工作时，使不进行存取的存储单元的字线电位成为负电位，在待机时，控制ssl的电位，使其上升。在ssl的电位上升时，特别是由于可以大幅度降低传输MOS的漏电流，所以即使在字线的电位不成为负的情形，也可以抑制Vth低的传输MOS的漏电流。由此，字线的低电位即使是0V，也可以削减漏电流，所以在待机时，发生电荷泵等的负电位的电源电路可以处于不工作的状态，因此可以削减功耗。这样，通过降低传输MOS的Vth，使工作时的字线的低电位成为负电位，待机时字线电位成为0V，使ssl的电位上升，可以使工作时的字线电位加速，成为待机时的功耗少的SRAM电路。

图15示出了电源电压1.0V的SRAM的字线电位变化。non access表示不进行存取的状态，access表示进行存取的状态，standby表示待机状态。存储单元不进行存取时，字线的电位成为负电位，处于漏电流被抑制的状态。在进行存取的情形，字线上升到与电源电压相同的电位，可以在存储单元进行正常的存取。在待机时，字线电位成为0V，由于发生负电位的电路不必工作，所以可以降低功耗。

图16示出了不进行存取的存储单元的字线电位负性下降时的电路构成。图16中，WDDR表示字驱动器，MA表示存储单元阵列，Vdd表示电源电位，Vssl表示存储单元的驱动MOS的源线电位，Vss表示接地电位，Vssw表示负性下降时的字线电位。存储单元内的nMOS晶体管的衬底电位成为Vss，为了控制Vssl、降低漏电流，必须如此。字驱动器内的nMOS晶体管的衬底电位成为负电位的Vssw。这样，在字驱动器内的nMOS的衬底电位成为Vss时，成为在字驱动器内的nMOS上施加正向偏置的状态，在PN结流动电流的功耗变大，存在成为容易引起闭锁的构成的问题。因此，作为字驱动器内的nMOS的衬底端子的p阱和作为存储单元内的nMOS的衬底端子的p阱必须分离。阱结构如图17所示。在图17中，WDDR表示配置字驱动器的区域，MA表示配置存储单元的区域，p-well表示p阱，n-well表示n阱。字驱动器内的p阱和存储单元内的p阱是分离的。采用目前系统LSI一般使用的所谓三层阱的阱结构，易于分离p阱，所以这种阱结构是最佳的结构。但是，在不能使用三层阱结构的情况，由于p阱的分离困难，所以不是采用使字线成为负电位的方法，相反却是在存取时使其比电源电压上升，提高传输MOS的驱动力等方法是必要的。

实施例3

图18示出了写入SRAM存储单元中存储的数据的反转数据时的各节点的电位。Node1和node2是存储保持节点，括号内是写入数据前的电位。写入时，传输MOS晶体管MT1导通，存储保持节点node1的电荷被放电，同时电荷从负载MOS晶体管ML1向节点node1充电。由于是根据node1的电荷放电结束数据的写入，所以在传输MOS的驱动力大，负载MOS的驱动力下的情况下，成为高速写入动作。这里，在Vssl的电位处于与实施例1的待机状态相同状态的0.4V时，由于ML1的栅-源间电压小，所以负载MOS的驱动力小，故写入动作速度高。亦即，存储器阵列的结构成为图1的结构，如果写入时和待机时Vssl成为0.4V，读出时Vssl成为0V，则能够实现可以高速写入的SRAM电路。这里，不是在待机状态，而是在SRAM不进行存取的状态，Vssl的值如果是0.4V，则不工作的存储器的漏电流得以抑制，是理想的。这种控制电压如图19所示。在图19中，write表示写入期间，read表示读出期间，nop表示存储器不进行存取的期间。

图20示出了在使用图11的SRAM电路写入时提高Vssl的值的情况的控制信号和电源电位。在图20中，write表示写入期间，read表示读出期间，nop表示存储器不进行存取的期间。在进行图20的控制的情况下，SRAM的存储阵列部的漏电流仅在读出时流动，外围电路的漏电流仅在存储单元不进行存取时流动。因此，将SRAM存储器分割成为几个映像(map)，对每个映像进行存取控制，这样可以大幅度降低工作期间中的SRAM存储器电路的漏电流。例如，将存储器映像分割成为8个，对于不进行存取的映像，如果成为图20中的nop状态，则可将SRAM电路工作时的漏电流降低到1/8。

实施例4

图21示出了使用本发明时的SRAM电路的概况。在图21中，MC是SRAM的存储单元，ssl是存储单元内的驱动MOS的源线，ss是接地电位线，ddl是存储单元内的负载MOS的源线，dd是电源电位线，SW11和SW12是根据控制信号re2导通·关断的开关电路，R11和R12是电阻元件，M11是在ssl与ss之间的按二极管连接的nMOS晶体管，M12是在ddl与dd之间按二极管连接的pMOS晶体管。图21中的MC结构是图2中的dd用ddl置换的结构。如图1所示，SRAM电路工作时，通过关闭开关SW11和SW12，使ssl的电位成为接地电位，使ddl的电位成为电源电位，与一般的SRAM的工作相同地工作。在SRAM电路不工作而存储数据的状态下，根据控制信号re11打开开关SW11和SW12。此时，ssl的电位决定于存储单元的漏电流和流过电阻R11的电流和按二极管连接的MOS晶体管M11的电流关系。ddl的电位决定于存储单元的漏电流和流过电阻R12的电流和按二极管连接的MOS晶体管M12的电流的关系。另外，在使开关SW11和SW12为关断的状态，由有漏电流的MOS等构成的情况下，除上述元件的电流之外，还和开关SW11和SW12的关断电流有关系。当ssl的电位为Vssl，ddl的电位为Vddl时，如果Vddl-Vssl是比SRAM的存储单元能够保持数据的电压更高的电压，则可以既能削减漏电流又能保持数据。作为这种例子，在待机状态下，由于在存储单元内的负载MOS施加衬底偏置效果，所以图1的电路既能够大幅度降低漏电流，又能够大幅度降低负载MOS的漏电流。

本发明具有如下效果：根据本发明，可以降低SRAM电路的漏电流。而且，可使SRAM电路高速工作。

Claims (13)

1.一种半导体存储器件，其特征在于，在配置了多个由驱动MOSFET、传输MOSFET和负载元件构成的静态型存储单元的存储单元阵列中，包括：

进行控制的开关，在所述存储单元工作时，对与所述驱动MOSFET的源电极连接的源线和接地电位线进行连接，在所述存储单元的待机时，所述源线和所述接地电位线为非连接；及

源电位控制电路，连接在所述源线与所述接地电位之间；

在所述存储单元待机时，利用所述源电位控制电路，将源电位设定成接地电位和电源电位之间的中间电位；

所述源电位控制电路包括漏电极和栅电极连接在所述源线上、源电极连接在所述接地电位线上的n沟道型MOSFET。

2.根据权利要求1的半导体存储器件，其特征在于，所述源电位控制电路还包括连接所述源线和所述接地电位线的电阻元件。

3.根据权利要求2的半导体存储器件，其特征在于，所述电阻元件，由漏电极连接在所述源线上、源电极连接在所述接地电位线上、栅电极连接在供给所述电源电位的电源电位线上的n沟道型MOSFET构成。

4.根据权利要求1的半导体存储器件，其特征在于，所述开关是由漏电极、源电极和栅电极分别连接在所述源线、所述接地电位线和控制所述开关的控制信号线上的n沟道型MOSFET构成的开关MOS。

5.根据权利要求4的半导体存储器件，其特征在于，所述开关MOS配置在所述存储单元阵列与读出数据时工作的读出放大器之间，或配置在所述存储单元阵列与驱动字线的字驱动器之间。

6.根据权利要求1的半导体存储器件，其特征在于，还具备：

驱动字线的字驱动器；及

连接在所述字驱动器与电源电位线之间的第一开关。

7.根据权利要求1或6的半导体存储器件，其特征在于，还具备：

放大从所述存储单元读出的信息的读出放大器；及

连接在所述读出放大器和所述接地电位线之间的第二开关。

8.一种半导体存储器件，其特征在于，在字线与位线的交点设置的静态型存储单元按阵列状配置的存储器电路中，

所述存储单元由驱动MOSFET、传输MOSFET和负载MOSFET构成，

具有对与所述驱动MOSFET的源电极连接的源线的电位进行控制的源电位控制电路，

所述源电位控制电路包括漏电极和栅电极连接在所述源线上、源电极连接在接地电位线上的n沟道型MOSFET；在所述存储器电路工作时，在与非选择的存储单元连接的字线施加负电压，在所述存储器电路待机时，字线处于接地电位。

9.根据权利要求8的半导体存储器件，其特征在于，在所述存储器电路的读入时，所述源电位设定在接地电位，在所述存储器电路的写入时或待机时，通过所述源电位控制电路，将所述源线电位设定为接地电位和电源电位的中间电位。

10.根据权利要求8的半导体存储器件，其特征在于，所述传输MOSFET的漏电极与位线连接，所述源线处于接地电位和电源电位的中间电位时，所述位线的电位成为电源电位。

11.根据权利要求8的半导体存储器件，其特征在于，所述驱动MOSFET的阈值电压比所述传输MOSFET的阈值电压高。

12.根据权利要求8的半导体存储器件，其特征在于，所述传输MOSFET和所述驱动MOSFET的阈值电压的绝对值比所述负载MOSFET的阈值电压的绝对值低。

13.根据权利要求8的半导体存储器件，其特征在于，在设置了所述存储器电路的衬底上混合装载有逻辑电路，所述逻辑电路包含具有第一阈值电压的第一MOSFET和具有比第一阈值电压高的第二阈值电压的第二MOSFET，

所述传输MOSFET采用所述第一MOSFET，所述驱动MOSFET采用所述第二MOSFET。

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