JP2021197538A - 半導体装置 - Google Patents

Abstract

【課題】小面積化された半導体装置を提供する。【解決手段】半導体装置において、メモリアレイ４は、フローティングゲート１７を有するｐ−ＭＯＳ１２と、ｐ−ＭＯＳ１２に接続され、ｐ−ＭＯＳ１２と出力ノード１４を共有するｎ−ＭＯＳ１３とを含み、一対のｐ−ＭＯＳ１２とｎ−ＭＯＳ１３とが１ビットのセル単位を形成している。また、半導体装置は、メモリアレイ４の複数のセル単位７に関連する周辺回路を含み、セル単位７および周辺回路の総面積に対する周辺回路の面積が、１０％〜６０％である。【選択図】図３

Description

本発明は、半導体装置に関する。

従来、半導体装置が種々のアプリケーションで利用されている。たとえば、特許文献１は、ｐ型シリコン基板と、ｐ型シリコン基板上に所定のピッチで形成された短冊形状のｎ^＋型拡散層と、ｎ^＋型拡散層上を交差するように所定のピッチで形成されたＭＯＳトランジスタのゲート酸化膜およびゲート電極と、素子分離のために各ｎ^＋型拡散層の間に形成されたトレンチおよびトレンチ酸化膜とを備える、マスクＲＯＭを開示している。

特開２００４−３０３８９８号公報

本発明の一実施形態に係る半導体装置は、フローティングゲートを有するｐチャネル型ＭＯＳトランジスタと、前記ｐチャネル型ＭＯＳトランジスタに接続され、前記ｐチャネル型ＭＯＳトランジスタと出力ノードを共有するｎチャネル型ＭＯＳトランジスタとを含み、一対の前記ｐチャネル型ＭＯＳトランジスタと前記ｎチャネル型ＭＯＳトランジスタとが１ビットのセル単位を形成している。

図１は、本発明の一実施形態に係る半導体装置の模式的な斜視図である。 図２は、本発明の一実施形態に係る半導体装置の全体構成を示すブロック図である。 図３は、メモリアレイの平面図である。 図４は、図３のＩＶ−ＩＶ断面における断面図である。 図５は、メモリの書き込み時の動作メカニズムを説明するための図である。 図６は、メモリの読み出し時（初期状態）の動作メカニズムを説明するための図である。 図７は、メモリの読み出し時（初期状態）の回路動作を説明するための図である。 図８は、メモリの読み出し時（初期状態）のＶｇ−Ｖｏｕｔ特性を示す図である。 図９は、メモリの読み出し時（記憶状態）の動作メカニズムを説明するための図である。 図１０は、メモリの読み出し時（記憶状態）の回路動作を説明するための図である。 図１１は、メモリの読み出し時（記憶状態）のＶｇ−Ｖｏｕｔ特性を示す図である。 図１２は、ｐ−ＭＯＳのＶｇとＩｄとの関係を示す図である。 図１３は、ｎ−ＭＯＳのＶｇとＩｄとの関係を示す図である。 図１４は、メモリセル数とメモリ面積との関係を示す図である。 図１５は、メモリアレイの平面図（変形例）である。

＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、フローティングゲートを有するｐチャネル型ＭＯＳトランジスタと、前記ｐチャネル型ＭＯＳトランジスタに接続され、前記ｐチャネル型ＭＯＳトランジスタと出力ノードを共有するｎチャネル型ＭＯＳトランジスタとを含み、一対の前記ｐチャネル型ＭＯＳトランジスタと前記ｎチャネル型ＭＯＳトランジスタとが１ビットのセル単位を形成している。

この構成によれば、ｐチャネル型ＭＯＳトランジスタ（ｐ−ＭＯＳトランジスタ）がメモリトランジスタとして使用されており、ｐ−ＭＯＳトランジスタのフローティングゲートに電子（ホットキャリア）が注入されることによって、情報が書き込まれる。ｐ−ＭＯＳトランジスタでは、フローティングゲートに電子が注入されるとゲート近傍に正孔（ホール）が誘起される。そのため、ｐ−ＭＯＳトランジスタの閾値電圧が０Ｖ未満（ノーマリオン）となる。

一方、フローティングゲートに電子が注入されていないと正孔の誘起が起きないため、ｐ−ＭＯＳトランジスタの閾値電圧は０を超える値（ノーマリオフ）となる。つまり、ｐ−ＭＯＳトランジスタでは、情報の書き込み状態（Ｐｒｏｇｒａｍ）と初期状態（Ｉｎｉｔｉａｌ）との間で閾値電圧Ｖｔｈが０Ｖを跨ぐこととなる。一方、ｎ−ＭＯＳトランジスタではＶｔｈが０Ｖを跨ぐことなく、常に正の値を取るため、何らかの読出し電圧が必要となる。

したがって、ｐ−ＭＯＳトランジスタが常にオンしているかオフしているかを判別するだけで、情報の書き込みの有無を簡単に判定することができる。
また、ｎチャネル型ＭＯＳトランジスタ（ｎ−ＭＯＳトランジスタ）がリードトランジスタとして使用されており、ｐ−ＭＯＳトランジスタと出力ノードを共有している。したがって、ｎ−ＭＯＳトランジスタのソース側端子の電位が０Ｖの状態でｎ−ＭＯＳトランジスタをオンさせることによって、ｐ−ＭＯＳトランジスタのドレイン側の電位を０Ｖにすることができる。そのため、ｐ−ＭＯＳトランジスタのソース側に印加する電圧が比較的低くても、ｐ−ＭＯＳトランジスタのソース−ドレイン間に高電界をかけることができ、ｐ−ＭＯＳトランジスタのフローティングゲートに電子を注入することができる。

このように、情報の書き込みの有無の判別が簡単で、かつ低い電源電圧で情報の書き込みを行うことができるため、当該判別のための制御回路や、高い電源電圧を供給するための電源回路等の周辺回路を省略するか、小さくすることができる。その結果、小面積化された半導体装置を提供することができる。
本発明の一実施形態に係る半導体装置では、複数の前記セル単位が、行列状に配列されており、前記複数のセル単位は、第１方向に沿う第１行に配列された複数の第１セル単位と、前記第１方向に沿い、前記第１行に隣り合う第２行に配列された複数の第２セル単位とを含み、前記第１セル単位の前記ｎチャネル型ＭＯＳトランジスタと、前記第２セル単位の前記ｎチャネル型ＭＯＳトランジスタとが互いに隣り合っていてもよい。

この構成によれば、第１セル単位と第２セル単位との間の素子分離構造を小さくできるので、半導体装置の面積をいっそう小さくすることができる。
本発明の一実施形態に係る半導体装置では、前記複数のセル単位が、キロビットオーダの容量を有するメモリセルアレイを形成していてもよい。
このように、メモリセルアレイがキロビットオーダ以下である場合、従来はメモリ面積において周辺回路が占める割合が高かった。これに対し、本発明の実施形態のように、メモリ面積における占有率が高い周辺回路を省略するか、小さくすることができれば、メモリ面積の縮小化が顕著となる。

本発明の一実施形態に係る半導体装置では、前記メモリセルアレイの容量は、２Ｋビット未満であってもよい。
本発明の一実施形態に係る半導体装置では、前記複数のセル単位の各前記ｎチャネル型ＭＯＳトランジスタに共通に接続されたゲートラインを含んでいてもよい。
この構成によれば、複数のセル単位から一括して情報を読み出すことができる。

本発明の一実施形態に係る半導体装置は、前記セル単位に関連する周辺回路を含み、前記セル単位および前記周辺回路の総面積に対する前記周辺回路の面積が、１０％〜６０％であってもよい。
本発明の一実施形態に係る半導体装置では、複数の前記セル単位が、１６ビット〜５１２ビットのメモリセルアレイとして配列されており、前記セル単位に関連する周辺回路を含み、前記セル単位および前記周辺回路の総面積に対する前記周辺回路の面積が、１０％〜６０％であってもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
［メモリセル６の平面構造］
図１は、本発明の一実施形態に係る半導体装置１の模式的な斜視図である。図２は、本発明の一実施形態に係る半導体装置１の全体構成を示すブロック図である。図２では、図面のスペースの制約から、行列状のメモリセル６の一部の行および列を省略し、省略した部分を「・・・」で示している。

図１を参照して、半導体装置１は、たとえば、チップ状のＬＳＩ（Large Scale Integrated circuits）であってもよい。この実施形態では、半導体装置１は、アナログＬＳＩであり、ＬＳＩの回路の構成要素の一つとして、メモリ領域２と、メモリ領域２のメモリを制御する回路が形成されたロジック領域３とを含んでいてもよい。
図２を参照して、メモリ領域２は、メモリアレイ４と、周辺回路５とを含んでいてもよい。

メモリアレイ４は、メモリセル６と、メモリセル６にそれぞれ電気的に接続されたゲートラインＧＬ、ソースラインＳＬ、電源ラインＰＬ１〜ＰＬｎおよび出力ラインＯＬ１〜ＯＬｎとを含んでいてもよい。
メモリセル６は、図２でハッチングが付されたセル単位７が行列状（＝ｍ×ｎ）に配列されることによって形成されている。この実施形態では、メモリセル６は、たとえば、第１方向Ｘに沿うｍ行が１〜１，０２４行であり、第２方向Ｙに沿うｎ列が１〜１，０２４列であってもよい。メモリセル６は、キロビットオーダの容量を有していてもよい。ここで、キロビットオーダとは、１Ｋ（キロ）ビット以上１Ｍ（メガ）ビット未満であってもよい。この実施形態では、メモリセル６の容量は、２Ｋビット未満であることが好ましく、１Ｋビット未満であることがさらに好ましい。つまり、メモリセル６は、合計で、１個〜ｎ個（ｎ＜１，０４８，５７６）のセル単位７を含んでいてもよい。

ゲートラインＧＬおよびソースラインＳＬは、それぞれ、複数のセル単位７に共通の配線であってもよい。この実施形態では、ゲートラインＧＬおよびソースラインＳＬは、それぞれ、１本ずつ設けられている。なお、ゲートラインＧＬおよびソースラインＳＬは、各セル単位７に１本ずつ設けられ、合計で、セル単位７の数（＝ｎ）と同じ本数設けられていてもよい。

電源ラインＰＬ１〜ＰＬｎおよび出力ラインＯＬ１〜ＯＬｎは、各セル単位７に１本ずつ対応して設けられ、合計で、セル単位７の数（＝ｎ）と同じ本数設けられていてもよい。なお、図２では、明瞭化のため、電源ラインＰＬ１〜ＰＬｎおよび出力ラインＯＬ１〜ＯＬｎを１本のみ示している。
周辺回路５は、複数のセル単位７に関連する回路で形成されていてもよい。セル単位７に関連する回路とは、たとえば、複数のセル単位７のうち電源電圧が印加されるセルを選択する回路、セル単位７にゲート電圧を印加する回路、セル単位７における情報の書き込みの有無を判別する回路等を含んでいてもよい。より具体的には、書込み用デコーダ、読出し後のラッチ回路、ＥＣＣ回路等を周辺回路５として含んでいてもよい。周辺回路５は、装置外部と電気的に接続されており、たとえば、外部から入力されるリードコマンドに応じて、要求されたデータを装置外部に出力する。

メモリアレイ４では、メモリセル６および周辺回路５の総面積に対する周辺回路５の面積は、たとえば、１６ビット〜５１２ビットにおいて、従来メモリ構成では、前記セル単位および前記周辺回路の総面積に対する前記周辺回路の面積が、７０％〜１００％であるのに対し、この実施形態では１０％〜６０％であってもよい。メモリセル６および周辺回路５の面積は、たとえば、メモリセル６および周辺回路５の各アクティブ領域（たとえば、素子分離構造で囲まれた領域）の平面面積で比較することができる。

図３は、メモリアレイ４の平面図である。次に、メモリアレイ４の平面構造を、より具体的に説明する。
前述のように、メモリセル６は、セル単位７が行列状に配列されることによって形成されている。図３では、メモリセル６は、第１方向Ｘに沿う第１行８に配列された複数の第１セル単位１０と、第１方向Ｘに沿い、第１行８に隣り合う第２行９に配列された複数の第２セル単位１１とを含んでいてもよい。第１セル単位１０は、紙面左から順に、第１セルＣ１、第２セルＣ２、第３セルＣ３および第４セルＣ４を含んでいてもよい。一方、第２単位セルは、紙面左から順に、第５セルＣ５、第６セルＣ６、第７セルＣ７および第８セルＣ８を含んでいてもよい。

各セルＣ１〜Ｃ８は、ｐ−ＭＯＳ１２（ｐチャネル型ＭＯＳトランジスタ）と、ｎ−ＭＯＳ１３（ｎチャネル型ＭＯＳトランジスタ）とを含み、これら一対のｐ−ＭＯＳ１２およびｎ−ＭＯＳ１３によって１ビットのセル単位７が形成されている。また、ｐ−ＭＯＳ１２およびｎ−ＭＯＳ１３は、互いに出力ノード１４を共有している。より具体的には、各ｐ−ＭＯＳ１２がｐ側ドレインコンタクト１５を有し、各ｎ−ＭＯＳ１３がｎ側ドレインコンタクト１６を有し、これらｐ側ドレインコンタクト１５およびｎ側ドレインコンタクト１６が共通に接続されて引き出されることによって、各出力ノード１４が形成されている。各出力ノード１４は、それぞれ、図示しない位置で出力ラインＯＬ１〜ＯＬｎに接続されている。

各ｐ−ＭＯＳ１２は、それぞれ、フローティングゲート１７を有している。フローティングゲート１７は、各セルＣ１〜Ｃ８内で独立して形成されており、電気的にフローティングされている。また、各ｐ−ＭＯＳ１２は、それぞれ、ｐ側ソースコンタクト１８を有している。ｐ側ソースコンタクト１８は、各セルＣ１〜Ｃ８内で独立して形成されており、それぞれ、図示しない位置で電源ラインＰＬ１〜ＰＬｎに接続されている。

各ｎ−ＭＯＳ１３は、それぞれ、ｎ側ソースコンタクト１９を有している。各ｎ側ソースコンタクト１９は、ソースラインＳＬに接続されている。ソースラインＳＬは、複数のセルＣ１〜Ｃ８間に跨って延びており、ｎ側ソースコンタクト１９に一括して接続されている。また、メモリセル６内には、ゲートラインＧＬが延びている。ゲートラインＧＬは、後述するように、各ｎ−ＭＯＳ１３のゲート電極４５（図４参照）に共通に接続される。

また、この実施形態では、第１セル単位１０のｎ−ＭＯＳ１３と、第２セル単位１１のｎ−ＭＯＳ１３とが互いに隣り合っている。したがって、ｎ側ソースコンタクト１９は、図３に示すように、互いに隣り合うセルＣ１〜Ｃ８のｎ−ＭＯＳ１３同士で共有されていてもよい。この実施形態では、第１セルＣ１と第５セルＣ５との間、第２セルＣ２と第６セルＣ６との間、第３セルＣ３と第７セルＣ７との間、および第４セルＣ４と第８セルＣ８との間において、それぞれ、ｎ側ソースコンタクト１９が共有されている。
［メモリセル６の断面構造］
図４は、図３のＩＶ−ＩＶ断面における断面図である。次に、各セルＣ１〜Ｃ８の断面構造について詳細に説明する。図４では、一例として第１セルＣ１および第５セルＣ５の断面構造を説明するが、他のセルＣ２，Ｃ３，Ｃ４，Ｃ６，Ｃ７，Ｃ８も、第１セルＣ１および第５セルＣ５と同様の断面構造を有している。

半導体装置１は、基板２０と、エピタキシャル層２１とを含む。基板２０は、この実施形態ではｐ⁻型のシリコン基板で構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で構成された基板であってもよい。
エピタキシャル層２１は、基板２０上に形成されている。エピタキシャル層２１は、この実施形態ではｎ⁻型のシリコン層で構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で構成されていてもよい。

なお、半導体装置１は、エピタキシャル層２１を備えていなくてもよく、その場合、ｎ型の基板２０にメモリセル６が形成されていてもよい。また、半導体装置１は、半導体チップを有しており、この半導体チップにｎ型およびｐ型の不純物領域を形成することによってメモリセル６が作り込まれていてもよい。なお、半導体チップは、たとえば、不純物無添加の単結晶チップであってもよい。

エピタキシャル層２１には、素子分離構造２２が形成されている。この実施形態では、素子分離構造２２は、ｐ−ＭＯＳ１２用の第１アクティブ領域２３とｎ−ＭＯＳ１３用の第２アクティブ領域２４とを分離している。一方、隣り合うｎ−ＭＯＳ１３（図４では、第１セルＣ１のｎ−ＭＯＳ１３および第５セルＣ５のｎ−ＭＯＳ１３）用の第２アクティブ領域２４同士は、素子分離されていなくてもよい。

各素子分離構造２２は、ＳＴＩ（Shallow Trench Isolation）構造を含んでいてもよい。この場合、各素子分離構造２２は、トレンチ２７と、トレンチ２７に埋め込まれた絶縁体２８とを含む。むろん、素子分離構造２２は、ＬＯＣＯＳ酸化膜、ＤＴＩ（Deep Trench Isolation）構造等、他の素子分離構造であってもよい。また、素子分離構造２２は、図示はしないが、メモリ領域２とロジック領域３とを分離する構造を含んでいてもよい。

ｐ−ＭＯＳ１２用の第１アクティブ領域２３には、ｎ型ウェル２９が形成されている。
ｎ型ウェル２９の表面部には、ｐ^＋型ドレイン領域３０およびｐ^＋型ソース領域３１が、互いに間隔を空けて形成されている。ｐ^＋型ドレイン領域３０およびｐ^＋型ソース領域３１は、たとえば、１×１０^１９ｃｍ^−３〜５×１０^２１ｃｍ^−３の不純物濃度を有していてもよい。ｎ型ウェル２９の表面部には、さらに、ｐ^＋型ソース領域３１に接するｎ^＋型バックゲート領域３２が形成されている。また、ｎ^＋型バックゲート領域３２は、ｐ^＋型ソース領域３１とほぼ同じ深さを有していてもよい。なお、ｎ^＋型バックゲート領域３２は、ｐ^＋型ソース領域３１に接している必要はなく、たとえば、ｎ型ウェル２９においてｐ^＋型ソース領域３１から離れた部分に形成されていてもよい。

また、ｎ型ウェル２９の表面部には、ｐ型ＬＤＤ領域３３が、それぞれ、ｐ^＋型ドレイン領域３０およびｐ^＋型ソース領域３１に接するように形成されている。
ｎ型ウェル２９の表面部において、ｐ^＋型ドレイン領域３０とｐ^＋型ソース領域３１との間の領域は、ｐ−ＭＯＳ１２のチャネルが形成されるチャネル領域３４である。エピタキシャル層２１の表面には、チャネル領域３４を覆う第１ゲート絶縁膜３５が形成されている。第１ゲート絶縁膜３５は、この実施形態では、酸化シリコン（ＳｉＯ_２）で構成されているが、他の絶縁材料で構成されていてもよい。

第１ゲート絶縁膜３５上には、フローティングゲート１７が形成されている。フローティングゲート１７は、たとえば、不純物が添加されたポリシリコンであってもよい。フローティングゲート１７の側面には、第１絶縁膜３６を介して第１サイドウォール３７が形成されている。第１絶縁膜３６および第１サイドウォール３７は、第１ゲート絶縁膜３５上に形成され、フローティングゲート１７の側面を覆っている。第１絶縁膜３６および第１サイドウォール３７は、この実施形態では、酸化シリコン（ＳｉＯ_２）で構成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で構成されていてもよい。

ｎ−ＭＯＳ１３用の第２アクティブ領域２４には、ｐ型ウェル３８が形成されている。
ｐ型ウェル３８の表面部には、ｎ^＋型ソース領域３９およびｎ^＋型ドレイン領域４０が、互いに間隔を空けて形成されている。ｎ^＋型ソース領域３９は、隣り合うｎ−ＭＯＳ１３（図４では、第１セルＣ１のｎ−ＭＯＳ１３および第５セルＣ５のｎ−ＭＯＳ１３）において共有されている。なお、ここでは図示しないが、ｐ型ウェル３８の表面部には、ｐ^＋型バックゲート領域が形成されていてもよい。

また、ｐ型ウェル３８の表面部には、ｎ型ＬＤＤ領域４２が、それぞれ、ｎ^＋型ソース領域３９およびｎ^＋型ドレイン領域４０に接するように形成されている。
ｐ型ウェル３８の表面部において、ｎ^＋型ソース領域３９とｎ^＋型ドレイン領域４０との間の領域は、ｎ−ＭＯＳ１３のチャネルが形成されるチャネル領域４３である。エピタキシャル層２１の表面には、チャネル領域４３を覆う第２ゲート絶縁膜４４が形成されている。第２ゲート絶縁膜４４は、この実施形態では、酸化シリコン（ＳｉＯ_２）で構成されているが、他の絶縁材料で構成されていてもよい。

第２ゲート絶縁膜４４上には、複数のセルＣ１〜Ｃ８で共有されるゲート電極４５が形成されている。ゲート電極４５は、たとえば、不純物が添加されたポリシリコンであってもよい。ゲート電極４５の側面には、第２絶縁膜４６を介して第２サイドウォール４７が形成されている。第２絶縁膜４６および第２サイドウォール４７は、第２ゲート絶縁膜４４上に形成され、ゲート電極４５の側面を覆っている。第２絶縁膜４６および第２サイドウォール４７は、この実施形態では、酸化シリコン（ＳｉＯ_２）で構成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で構成されていてもよい。

各セル単位７におけるｐ−ＭＯＳ１２およびｎ−ＭＯＳ１３の接続について、ｐ−ＭＯＳ１２のｐ^＋型ソース領域３１とｎ^＋型バックゲート領域３２は、前述のｐ側ソースコンタクト１８を介して、電源ラインＰＬ１〜ＰＬｎ（図４では、ＰＬ１およびＰＬ５を示している）に接続されている。ｐ−ＭＯＳ１２のｐ^＋型ドレイン領域３０とｎ−ＭＯＳ１３のｎ^＋型ドレイン領域４０は、前述のｐ側ドレインコンタクト１５およびｎ側ドレインコンタクト１６を介して、出力ラインＯＬ１〜ＯＬｎ（図４では、ＯＬ１およびＯＬ５を示している）に接続されている。各セル単位７のゲート電極４５は、全て共通に接続されており、前述のゲートラインＧＬに集約されている。ｎ−ＭＯＳ１３のｎ^＋型ソース領域３９は、前述のｎ側ソースコンタクト１９を介して、共通のソースラインＳＬに接続されている。
［メモリセル６の動作］
次に、図５〜図１１を参照して、メモリセル６の動作について詳細に説明する。図５〜図１１では、一例として第１セルＣ１の動作を説明するが、他のセルも、第１セルＣ１と同様の動作をする。

図５は、メモリの書き込み時の動作メカニズムを説明するための図である。図６は、メモリの読み出し時（初期状態）の動作メカニズムを説明するための図である。図７は、メモリの読み出し時（初期状態）の回路動作を説明するための図である。図８は、メモリの読み出し時（初期状態）のＶｇ−Ｖｏｕｔ特性を示す図である。図９は、メモリの読み出し時（記憶状態）の動作メカニズムを説明するための図である。図１０は、メモリの読み出し時（記憶状態）の回路動作を説明するための図である。図１１は、メモリの読み出し時（記憶状態）のＶｇ−Ｖｏｕｔ特性を示す図である。

まず、図５を参照して、メモリの書き込み（Ｐｒｏｇｒａｍ）時の動作メカニズムを説明する。
メモリの書き込みでは、たとえば、ｎ−ＭＯＳ１３のソース側電位（ソースラインＳＬの電位）Ｖｓｓが０Ｖの状態で、ゲート電極４５に電圧Ｖｇが印加される。この実施形態では、たとえば、Ｖｇ＝５Ｖであり、これにより、ゲート電極４５の近傍（チャネル領域４３）に電子が誘起されてチャネル４８が形成され、ｎ−ＭＯＳ１３がオンする。この際、ｎ−ＭＯＳ１３とｐ−ＭＯＳ１２とが出力ノード１４を共有しているため、ｐ−ＭＯＳ１２のドレイン側電位（出力信号Ｖｏｕｔ１の電位）は、ｎ−ＭＯＳ１３のチャネル４８を介して導通する電位Ｖｓｓと同じ電位（＝０Ｖ）となる。そのため、ｐ−ＭＯＳ１２のソース側電位Ｖｄｄ１が比較的低くても、ｐ−ＭＯＳ１２のソース−ドレイン間に高電界４９をかけることができ、ｐ−ＭＯＳ１２のフローティングゲート１７に電子５０（ホットキャリア）を注入することができる。

たとえば、この実施形態では、ｐ−ＭＯＳ１２のソース側電位Ｖｄｄ１＝５Ｖとすることによって、ホットキャリア注入を発生させることができる。５Ｖの電圧は、ＬＳＩ外部で使用されることが多い電圧であるため、ＬＳＩ外部から昇圧回路を介さずに、ｐ−ＭＯＳ１２のソース側電位Ｖｄｄ１として使用することができる。その結果、高い電源電圧を供給するための電源回路を周辺回路５から省略することができる。

次に、図６〜図８を参照して、初期状態でのメモリの読み出し（Ｒｅａｄ“０”）時の動作メカニズムを説明する。
初期状態でのメモリの読み出しでは、図６に示すようにｐ−ＭＯＳ１２のフローティングゲート１７に電子５０が貯まっていないため、ｐ−ＭＯＳ１２のソース−ドレイン間のチャネル領域３４にチャネルが形成されず、ｐ−ＭＯＳ１２はノーマリオフとなる。

一方、図８を参照して、ｎ−ＭＯＳ１３のゲート電極４５に印加するゲート電圧Ｖｇを０Ｖ〜１．５Ｖまで増加させていく場合、ｎ−ＭＯＳ１３のゲート閾値電圧ＶｔｈまではＨｉ−ｚ（ハイインピーダンス）のためｎ−ＭＯＳ１３のソース−ドレイン間にチャネルが形成されず、出力信号Ｖｏｕｔ１が出力されない（図８の破線区間）。そして、ｎ−ＭＯＳ１３のゲート閾値電圧Ｖｔｈを超えると、図６に示すようにｎ−ＭＯＳ１３のソース−ドレイン間にチャネル４８が形成されて導通する。この際、０Ｖの出力信号Ｖｏｕｔ１が出力されたことを判定できればいいだけなので、ｎ−ＭＯＳ１３は、弱くオン（Ｗｅａｋ−Ｏｎ）させるだけでよい。これにより、出力信号Ｖｏｕｔ１として、ｎ−ＭＯＳ１３のソース側電位Ｖｓｓと同じ電位の０Ｖが出力される。つまり、出力信号Ｖｏｕｔ１として、低い（Ｌｏｗ）電圧が出力される。判定の終了後は、ｎ−ＭＯＳ１３をオフにすることによって低消費電力化も可能となる。

次に、図９〜図１１を参照して、記憶状態でのメモリの読み出し（Ｒｅａｄ“１”）時の動作メカニズムを説明する。
記憶状態でのメモリの読み出しでは、図９に示すようにｐ−ＭＯＳ１２のフローティングゲート１７に電子５０が貯まっているため、ｐ−ＭＯＳ１２のソース−ドレイン間のチャネル領域３４に正孔が誘起されてチャネル５１が形成され、ｐ−ＭＯＳ１２はノーマリオンとなる。

一方、図１１を参照して、ｎ−ＭＯＳ１３のゲート電極４５に印加するゲート電圧Ｖｇを０Ｖ〜１．５Ｖまで増加させていく場合、ｎ−ＭＯＳ１３のゲート閾値電圧ＶｔｈまではＨｉ−ｚ（ハイインピーダンス）のためｎ−ＭＯＳ１３のソース−ドレイン間にチャネルが形成されず、ｐ−ＭＯＳ１２のドレイン側電位（出力信号Ｖｏｕｔ１）は、ｐ−ＭＯＳ１２のチャネル５１を介して導通する電位Ｖｄｄ１と同じ電位（＝１．５Ｖ）となる。そして、ｎ−ＭＯＳ１３のゲート閾値電圧Ｖｔｈを超えると、図９に示すようにｎ−ＭＯＳ１３のソース−ドレイン間にチャネル４８が形成されて導通する。この際、０Ｖを超える出力信号Ｖｏｕｔ１が出力されたことを判定できればいいだけなので、図７の場合と同様に、ｎ−ＭＯＳ１３は、弱くオン（Ｗｅａｋ−Ｏｎ）させるだけでよい。なぜなら、ｎ−ＭＯＳ１３が強くオンしてしまうと、Ｖｏｕｔ１がより低くなり、読出しマージンがなくなってしまうためである。これにより、ｐ−ＭＯＳ１２とｎ−ＭＯＳ１３とが電流を引き合い、出力信号Ｖｏｕｔ１は、電位Ｖｄｄよりも若干低い電位となる。つまり、出力信号Ｖｏｕｔ１として、初期状態でのメモリの読み出し時に比べて高い（Ｈｉｇｈ）電圧が出力される。
［半導体装置１で発現される作用・効果］
以上のように、半導体装置１では、ｐ−ＭＯＳ１２がメモリトランジスタとして使用されており、ｐ−ＭＯＳ１２のフローティングゲート１７に電子５０（ホットキャリア）が注入されることによって、情報が書き込まれる（図５参照）。ｐ−ＭＯＳ１２では、図９〜図１１で示したように、フローティングゲート１７に電子５０が注入されて記憶（Ｐｒｏｇｒａｍ）状態となるとフローティングゲート１７近傍に正孔（ホール）が誘起される。そのため、ｐ−ＭＯＳ１２の閾値電圧は、０Ｖ未満（ノーマリオン）となる。一方、フローティングゲート１７に電子５０が注入されていない初期（Ｉｎｉｔｉａｌ）状態であると正孔の誘起が起きないため、図６〜図８で示したように、ｐ−ＭＯＳ１２の閾値電圧は０Ｖを超える値（ノーマリオフ）となる。

つまり、ｐ−ＭＯＳ１２では、図１２に示すように、情報の記憶（Ｐｒｏｇｒａｍ）状態と初期（Ｉｎｉｔｉａｌ）状態との間で閾値電圧が０Ｖを跨ぐこととなる。したがって、ｐ−ＭＯＳ１２が常にオンしているかオフしているかを判別するだけで、情報の書き込みの有無を簡単に判定することができる。たとえば、前述のように、ｐ−ＭＯＳ１２がオフしていて、出力信号Ｖｏｕｔ１としてＶｓｓ（＝０Ｖ）が出力される状態（図８参照）と、ｐ−ＭＯＳ１２がオンして、出力信号Ｖｏｕｔ１として０Ｖを超える電位（この実施形態では、Ｖｏｕｔ１≒１．５Ｖ）が出力される状態（図１１参照）とを判別するだけで、情報の書き込みの有無を簡単に判定することができる。しかも、０Ｖの電圧は、グランド電位としてＬＳＩに必ず存在する電位であるため、判別が非常に容易である。

これに対し、この実施形態とは異なり、ｎ−ＭＯＳ１３をメモリトランジスタとして使用する場合は、図１３に示すように、初期（Ｉｎｉｔｉａｌ）状態と情報の記憶（Ｐｒｏｇｒａｍ）状態との判別には、比較的大きな電圧が必要となる。また、ｎ−ＭＯＳ１３のゲート閾値電圧を、Ｉｎｉｔｉａｌ状態以上、Ｐｒｏｇｒａｍ状態未満の電圧という、一定の範囲に制御して判別しなければならず、ｐ−ＭＯＳ１２を使用した場合のようにｐ−ＭＯＳ１２のオン／オフというピンポイントで判別できる場合に比べて判別が複雑になる。

このように、この実施形態の半導体装置１では、情報の書き込みの有無の判別が簡単で、かつ、図５の説明で示したように低い電源電圧で情報の書き込みを行うことができるため、当該判別のための制御回路や、高い電源電圧を供給するための電源回路等の周辺回路を省略するか、小さくすることができる。その結果、小面積化された半導体装置１を提供することができる。

たとえば、図１４に示すように、通常、メモリ面積は、周辺回路５とメモリセル６面積との合計面積である。周辺回路５の面積は、メモリ容量に減少に伴って縮小化されるものではなく、ほぼ一定である。そのため、従来、容量が比較的低いキロビットオーダのメモリでは、メモリ面積において周辺回路５が占める割合が高かった。これに対し、この実施形態のように、メモリ面積における占有率が高い周辺回路５を省略するか、小さくすることができれば、キロビットオーダのメモリにおいてもメモリ面積の縮小化が顕著となる。

以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、図３では、互いに隣り合うセルＣ１〜Ｃ８のｎ−ＭＯＳ１３同士でｎ側ソースコンタクト１９が共有される８ビット分のセルのレイアウトを示した。これに対し、たとえば、図１５に示す４ビットのレイアウトでは、ｎ側ソースコンタクト１９は、各ｎ−ＭＯＳ１３に独立して形成されていてもよい。

たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、リードトランジスタとして、ｎ−ＭＯＳ１３に代えて抵抗素子を使用することもできる。抵抗素子であれば、図７および図１０に示すｎ−ＭＯＳ１３の“Ｗｅａｋ−Ｏｎ”と同等の状態を発生させることができるので、ｎ−ＭＯＳ１３に代えることができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ ：半導体装置
４ ：メモリアレイ
５ ：周辺回路
６ ：メモリセル
７ ：セル単位
８ ：第１行
９ ：第２行
１０ ：第１セル単位
１１ ：第２セル単位
１２ ：ｐ−ＭＯＳ
１３ ：ｎ−ＭＯＳ
１４ ：出力ノード
ＧＬ ：ゲートライン
Ｘ ：第１方向

Claims (7)

1. フローティングゲートを有するｐチャネル型ＭＯＳトランジスタと、
   前記ｐチャネル型ＭＯＳトランジスタに接続され、前記ｐチャネル型ＭＯＳトランジスタと出力ノードを共有するｎチャネル型ＭＯＳトランジスタとを含み、
   一対の前記ｐチャネル型ＭＯＳトランジスタと前記ｎチャネル型ＭＯＳトランジスタとが１ビットのセル単位を形成している、半導体装置。
2. 複数の前記セル単位が、行列状に配列されており、
   前記複数のセル単位は、第１方向に沿う第１行に配列された複数の第１セル単位と、前記第１方向に沿い、前記第１行に隣り合う第２行に配列された複数の第２セル単位とを含み、
   前記第１セル単位の前記ｎチャネル型ＭＯＳトランジスタと、前記第２セル単位の前記ｎチャネル型ＭＯＳトランジスタとが互いに隣り合っている、請求項１に記載の半導体装置。
3. 前記複数のセル単位が、キロビットオーダの容量を有するメモリセルアレイを形成している、請求項２に記載の半導体装置。
4. 前記メモリセルアレイの容量は、２Ｋビット未満である、請求項３に記載の半導体装置。
5. 前記複数のセル単位の各前記ｎチャネル型ＭＯＳトランジスタに共通に接続されたゲートラインを含む、請求項２〜４のいずれか一項に記載の半導体装置。
6. 前記セル単位に関連する周辺回路を含み、
   前記セル単位および前記周辺回路の総面積に対する前記周辺回路の面積が、１０％〜６０％である、請求項１〜５のいずれか一項に記載の半導体装置。
7. 複数の前記セル単位が、１６ビット〜５１２ビットのメモリセルアレイとして配列されており、
   前記セル単位に関連する周辺回路を含み、
   前記セル単位および前記周辺回路の総面積に対する前記周辺回路の面積が、１０％〜６０％である、請求項１に記載の半導体装置。
   

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