TW200418031A - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
TW200418031A
TW200418031A TW092136599A TW92136599A TW200418031A TW 200418031 A TW200418031 A TW 200418031A TW 092136599 A TW092136599 A TW 092136599A TW 92136599 A TW92136599 A TW 92136599A TW 200418031 A TW200418031 A TW 200418031A
Authority
TW
Taiwan
Prior art keywords
potential
line
circuit
memory cell
aforementioned
Prior art date
Application number
TW092136599A
Other languages
English (en)
Other versions
TWI318402B (zh
Inventor
Masanao Yamaoka
Kenichi Osada
Kazumasa Yanagisawa
Original Assignee
Renesas Tech Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Tech Corp filed Critical Renesas Tech Corp
Publication of TW200418031A publication Critical patent/TW200418031A/zh
Application granted granted Critical
Publication of TWI318402B publication Critical patent/TWI318402B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits

Description

200418031 玖、發明說明： 【發明所屬之技術領域】 本發明係與半導體積體電路有關，而該半導體積體電路 係靜態記憶體（SRAM)電路集積於半導體晶片上者。更特定 而言，本發明係與減低SRAM積體電路裝置之待命時電流之 結構有關，且係與以低驅動電壓使SRAM積體電路裝置動 之結構有關。 ' 【先前技術】 在專利文件1方面，揭示了一種電路，而該電路係藉由使 用電阻，使SRAM之記憶胞内之驅動電晶體之源極線電位高 於接地電位，來減低待命時電流者。在專利文件2方面，揭 不了一種電路，而該電路係藉由利用二極體，使用電阻使 SRAM之記憶胞内之驅動電晶體之源極線電位高於接地電 位，來減低待命時電流者。在專利文件3方面，揭示了一種 電路，而該電路係藉由對SRAM電路中之不存取之記憶胞的 字元線施加比接地電位更低的電壓，來減低流動之漏電流 者；而該漏電流係介以記憶胞之傳送M〇s而流動者。 專利文件1 特，平7-296587號 專利文件2 特開平2002-197867號 專利文件3 特開平5-120882號 【發明欲解決之問題】
O:\88\88652.DOC 200418031 由於 LSI(Large Scale Intergrated Circuit，大型積體電路） 之低耗電化及LSI中之電晶體之微細化，而使LSI之電源電 C (V低言如，在0 · 1 3 μιη製程方面，可製造出以電源電壓 0.12V動作的LSI。在降低LS][電源電壓的情形時，為了不減 低電路性能（電路之動作速度），而降低電晶體之臨限值電 壓（vth)，來增加電晶體之電流，譬如，在〇 ΐ3μιη製程方面 ，使用Vth約為〇·4ν之M〇s電晶體。在Vth較低的電晶體方 面，被稱為次臨限電流之電流則變大；而該次臨限電流係 當電晶體處於OFF狀態時，在源極·汲極之間流動的電流 。此一電流係當該電晶體所構成之電路不動作時，仍繼續 流動；且係在LSI雖已通電但電路並不動作之狀態（下稱待 命狀態）下，仍持續消耗之電流。在不記憶資料之邏輯電路 方面，在待命時，可切斷電源來抑制漏電流；但在待命狀 態時仍有必要記憶資料的記憶電路方面，即使在待命狀態 時，亦無法切斷電源。基於此因，如構成電路之電晶體之
Vth降低，則會產生次臨限電流增加，待命狀態時耗電增加 的問題。 先則，係採取施加背閘極偏壓來提高M〇S電晶體之， 此一減低漏電流之技術被視為有效；但在以微細化製程所 製造之MOS電晶體方面，如施加背閘極偏壓，則可能產生 如下情況：汲極-背閘極間之電位變大，被稱為接面漏之漏 電流增加。當此電流增加的情形時，雖藉由背閘極偏壓提 升Vth，來減小次臨限漏，但也會因接面漏增加，而造成無 法降低漏電流。在SRAM電路中，藉由使記憶胞内之驅動
O:\88\88652 D0C 200418031 MOS之源極線之電位高於接地電位，來對傳送刪及驅動 MOS加上基板偏壓效果，彳大幅度減少漏電流。比一情況， 雖處於施加基板偏壓的狀態，但由於及極_背閘極間之電位 係與未施加基板偏壓的狀態無異，因此接面漏電流並不會 增力口。 然而，基於如下㈣由卻反而使漏f流之減低效果大打 折扣：用於控制電位之電路會消耗電流；在使用於控制電 位之電路成為耗電較小之電路時，該電路卻成為易受電晶 體製造品質不均一極大影響的電路。 隨著MOS電晶體製程之微細化，電晶體之vth不均__呈& 增加趨勢。在Vth不均一較大之SRAM電路方面，當傳送 MOS之Vth上幵、負載M〇s之Vth下降時，會產生無法對記 憶胞進行寫入的問題。 ^本發明之目的為提供一種電路技術，其係可降低sram 電路之漏電流，使SRAM電路進行高速動作者。 【發明内容】 在SRAM電路中，如控制源極線電位則可減低漏電流。 如把用於控制源極線電位之電路以如下三種元件來構 成，則在控制電路上不會耗電，且可控制記憶胞内之源極 線電位，而上述二種元件係：開關，其係用於使源極線之 電位固定於接地電位者；M〇s電晶體，其係作二極體連 接來决疋電位者；及電阻，其係經常有電流流通者。 又，使用上述三種元件，可構成把製程不均一之影響列 入考畺的源極線電位控制電路。
0\88\88652.DOC 200418031 對SRAM記憶胞進行資料寫入時，係與待命時相同，使 源極線高於接地電位。如此一來，當記憶胞内之傳送MOS 之Vth上昇、負載MOS之Vth下降時，由於負載MOS之閘極 電壓高於接地電位，電導變大，故可進行正常寫入。 【實施方式】 <第一實施例> 圖1係顯示使用本發明時之SRAM電路之概要。在圖1 中，MC係SRAM之記憶胞；ssl係記憶胞内之驅動MOS之源 極線；ss係接地電位線；SW1係藉由控制信號rel而ON· OFF之開關電路；R1係電阻元件；Ml係MOS電晶體，其係 在ssl與ss間作二極體連接者。圖2係顯示圖1中之MC之結 構。MT1及MT2係傳送MOS ; MD1及MD2係驅動MOS ; ML1、ML2係負載MOS ; wd係字元線；bit及bib係位元線； dd係記憶胞内之負載MOS之源極電位線，即電源電位線； bp係連接於記憶胞内之p型MOS之基板端子之線；bn係連接 於記憶胞内之nSMOS之基板端子之線；ssl係記憶胞内之 驅動MOS之源極電位線。在圖1中，當SRAM電路處於動作 狀態時，藉由關上開關S W1，使s s 1之電位成為接地電位， 此與一般SRAM之動作為相同動作。當SRAM電路處於未動 作之記憶資料的狀態時，則藉由控制信號rel來打開開關 SW1。此時，ssl之電位係由如下各電流之關係來決定：記 憶胞之漏電流；流過電阻R1之電流；及作二極體連接之 MOS電晶體Ml之電流。又，如果是以開關SW1在OFF狀態 下仍有漏電流之MOS等所構成時，則除上述三種元件之電
O:\88\88652.DOC 200418031 流外，也與開關Sw1之〇FF電流有關。假設ssl之電位為 Vssl、電源電位為Vdd，如Vdd_Vssl為比sram計憶胞之可 保持資料之更高的電屡的話，則可在減低漏電流的同 時，並保持資料。 在此，係把減低漏電流之效果以電源電位Vdd* i 〇v之電 路，ssl之電位Vssl變為0.4V的情形，利用圖3之電路為例 做說明。由於在待命狀態τ，藉由把位元線作為電源電位 線，可減低漏電流，因此在圖3之電路中，位元線係作為電 源電位線。雖然此點在圖中並未顯示，但利用把位元線進 行預充電之電路則可容易達成。圖3係在圖丨之電路中加入 待命狀態之節點的電位而成者。 在圖3中，顯示6個M〇s電晶體；其中％丁2、Mm、见2 處於ON狀恶，因此無需考慮漏電流。在傳送$之方 面，源極電位為0.4V、閘極電位為〇v、汲極電位為1〇v、 背問極電位為0V。在此狀態下，由於源極_背閘極間被施加 正電壓，產生基板偏壓效果，故使次臨限漏電流減低。又， 在此狀態下，由於閘極-源極間之電壓為負值，因此次臨限 漏電流更加減低。以〇· 13 μηι製程所製造之電晶體之漏電 流，由於設定成此MTi之電位之狀態，故與源極電位為〇ν 的情形相較，可減低到10000分之丨程度。在驅動M〇s之μ〇2 方面，源極電位為0.4V、閘極電位為〇4V、汲極電位為 1.0V、背閘極電位為0V。此一狀態係汲極-源極間之電壓為 0.6V，被施加〇·4ν基板偏壓之狀態。以〇ΐ3μιη製程所製造 之電晶體之漏電流，由於設定成此％〇2之電位之狀態，故 0\88\88652.DOC -10- 200418031 與源極電位為〇V的情开彡^ ,^ ㈣相較，可減制1GG分之丨程度。在 負載MOS之ML1方面，源極φ , 源桎電位為1·0ν、閘極電位為1〇v、 沒極電位為〇·4ν、背閘極雷/ 、 電位為1 ·〇ν。此一狀態係源極_ 沒極間之電壓為〇.6V，雷ρ 电日日體處於OFF狀態。因此，並益 基板偏壓效果；基於此因，次臨限漏電流在設定成此觀 之電位之狀態下，與源極電位為心的情形相較，係與源極 -汲極間之電麼呈比率減低，約為其3/5程度。如上所述， 如控制源極線ssl之電位’則可大幅度減低記憶胞内之 nMOS電晶體之次臨限漏電流。在此係以Vss#〇情形 作說明’但如此電位越高則漏電流之減低效果越大，如越 低則漏電流之減低效果越小。然而’由於Vssi之電位越高 則SRAM之記憶胞所記憶的資料越容易毀損，故如漏電流 之目標值已經確定，則把Vssl設定為可滿足該目標值之最 低值為佳。反過來說，記憶胞之可記憶資料的最大Vssiw 已從電晶體製程決定，則Vssl之值並無法大於該值。 圖4係待命時與動作時之控制信號rel及Vssl之電位之關 係。在圖中，standby係顯示待命時；rei為0V，VssH^b 接地電位高且比電源電位低之電位。在圖4方面，係以〇·4V 的情形作為一例。active係顯示動作時；rel為電源電位， Vssl為接地電位。如此一來，在待命時，Vssl為〇·4ν，漏 電流獲得減低；而在動作時，Vssl為0V，執行正常之SRAM 電路動作。 針對圖1中ssl之電位Vssl的最適值作說明。通常，LSI 係考慮電晶體特性之不均一來進行設計；亦即將之設計 O:\88\88652 DOC -11- 200418031 成，即使處於不均一之最糟狀況亦能滿足所需 、孑σ。特別 疋，LSI之待命時之耗電（亦即，漏電流）會受 又电日日體之臨限 值不均一之極大影響，因此在微細化之電晶體製浐上 使以相同製程製造相同電路’電晶體之v t h為最大時與最7 時’兩者間漏電流之值可差到1 000倍左右。 U此，如比較 如下兩種情形·以漏電流變為最大之條件來設呀（亦艮 電晶體之Vth為最低之狀態製造LSI)，以滿足漏電流之要长 性此的情形，及以漏電流變為最小之條件來設叶（亦即在 電晶體之Vth為最咼之狀怨製造LSI)的情形；則前者合變成 僅具有要求性能之約10 0 0之1漏電流的過度規格的L $ I。因 此’在漏電流之最大的條件，亦即，電晶體之vth為最低的 情形時，則儘量提高Vssl之電位；而在電晶體之Vth為較高 的情形時，則儘量減低Vss 1之電位；如此一來，則該電路 既可滿足漏電流之規格，並進而使記憶胞所保持之資料不 易毀損。尤其是，當SRAM之記憶胞之電晶體之又化較高 時’ έ己憶胞之 > 料谷易毁彳貝’故有必要降低v s s 1之電位。 在把圖1之電路製作於LSI上時，可採取如圖5之電路結構 所示般，把圖1中之開關以電晶體M2來製作，並以經常處 於ON狀態之電晶體M3來取代圖1中之電阻。圖5之電路在 待命時，Vss 1之值係以記憶胞MC之漏電流及電晶體μ 1、 M2、M3之電流值來決定。在此，由於記憶胞之電流為漏 電流，因此當臨限值電壓變動，則產生極大變動。譬如， 當Vth有100 mV之差異，則漏電流之值產生1〇倍以上的變 化。在電晶體Ml及M2方面，電晶體係呈OFF狀態，故與記 O:\88\88652 DOC -12- 200418031 憶胞之漏電流同樣，相對於Vth之變動，其電流會有極大變 化。相對的，由於電晶體M3係呈0N狀態，故當Vth之有變 動時，其電流變化較小。譬如，當Vth變動1〇〇111¥時，則電 流約產生2成之變動。接著，利用圖6(勾及6(b)來說明圖5 之電路之動作⑻七^㈣分別為：取決於記憶胞 之漏電流的電阻成分、取決於電晶體M2之漏電流的電阻成 分、取決於電晶體M3之漏電流的電阻成分、取決於電晶體
Ml之漏電流的電阻成分；而電阻值〖係表示某一常數。在 圖5之電路中，當電晶體之Vth較低時，各電阻值係呈圖6(幻 之狀態，ssl之電位Vssl為約〇·4ν。當電晶體之vth變高， 則漏電流值係如圖6(b)所示，僅為圖6(a)狀態之1〇〇分之^ 左右由於R2、R3、R5係取決於漏電流的電阻成分，因此 與圖6(a)相較，電阻值約變大了 1〇〇倍；而由於义4係取決於 ON電流的電阻成分，基於此因，故其電阻值幾乎無任何變 化。此一情形，ssl之電位約為〇〇7V。亦即，從上述說明 可知··當漏電流小、無需提高从如之值的情形時，藉由使 用圖5之電路，則可使Vssl之電位不超出必要以上的程度。 利用此電路結構，如為必須減低漏電流之電晶體特性的情 形時貝]提问¥331，纟減低漏電流；如為無需計較漏電流 之電晶體特性的情形時，則可把⑽設定為不易毁損記憶 胞資料之值。 把圖5之電路以記憶胞為64kbh程度者集積而成記憶體 的情形時，其中一例可具有如下結構：MOS電晶體M1、 M2、M3之閘極寬/閘極長分別為〇·2 _/1〇 _、48〇 —
ΟΛ88\88652 DOC -13 - 200418031 0 · 1 μιη、2 · 2 μηι/0 · 1 μηι。此一情況之構成記憶胞之電晶體 尺寸係依照驅動MOS、傳送MOS、負載MOS之順序，分別 為 0.2 8 μπι/0.1 μηι、0.2 μιη/0.1 μιη、. 1 8 μηι/0· 1 μιη。從電晶 體尺寸可知，連接ssl與ss之開關係具有最大之尺寸，實際 在石夕上進行佈局時，則需要有較大之面積。圖7係顯示圖5 電路之佈局之一例。圖7之電路係一般SRAM電路之一例； MA係記憶胞排成陣列狀之記憶陣列；WDDR係用於控制字 元驅動器等之字元線的電路；AMP係用於控制感測驅動 器、寫入驅動器等之位元線之電路；CONT係控制電路，其 係用於產生控制SRAM電路之動作之信號者；SLSW係連接 ssl與ss之開關M2的佈局；rel係用於控制M2之信號。通常， 因控制M2之re 1被認為係從用於產生控制信號之電路 CONT所產生，因此如圖7所示般，把SLSW及CONT佈局於 較近場所，可使動作速度更快。在圖7中，係在MA與AMP 之間配置SLSW，但依照記憶體之結構而定，亦可將之配置 於MA與WDDR之間。此外，依照結構而定，亦可將SLSW 分割為2，配置MA與AMP之間，及MA與WDDR之間。 圖8係顯示圖5之電路之佈局之另一例。圖8之電路係一般 SRAM電路之一例；MA係記憶胞排成陣列狀之記憶陣列； WDDR係用於控制字元驅動器等之字元線的電路；AMP係 用於控制感測驅動器、寫入驅動器等之位元線之電路； CONT係控制電路，其係用於產生控制SRAM電路之動作之 信號者；SLSW係連接ssl與ss之開關M2的佈局；rel係用於 控制M2之信號。在圖8中，與圖7不同，SLSW係被分割為2， O:\88\88652 DOC -14- 200418031 配置^己憶陣列之上下。通常，ssl係附著ssi之配線的寄 生電夺’或擴散電容等大電容；而該擴散電容等係附於記 憶胞之驅動M0S者。此外，由於…之配線亦為電阻，因此 使^從比接地電位更高之電位下降到接地電位，則需要耗 費τ間S It匕，在圖7之結構的情形，記憶胞之ss工下降到 接地“立’需要耗費時間；而該記憶胞之如係位於記憶陣 列之最上方，亦即，位於離開關之最遠之處者。在圖8之結 構的情形’由於是從記㈣狀上下_存Μ的電荷進行 放電，在記憶，列内ssl之放電時間不易產生差異，故使記 憶體之動作㈣變得較容易設計。在，中，係在記憶陣列 MA之上下配置開關SLS w，但依照結構而定，亦可將之配 置於MA之左右。又’亦可將開關分割為4,配置於MA之上 下左右。再者’亦可把開關SLSW分割為多個，以—定間隔 埋入記憶唪列内。 現在’在SRAM中在記憶陣列之端係配置有稱為虛設胞 之胞。虛設胞係具有與通常之記憶胞約略相同之結構。在 用於現在LSI製造之微細製程上，在製作電晶體之圖案之 際’會因接近之圖案而產生形狀的變化。在未使用虛設胞 的情形時，位於陣列之端之記憶胞的形狀，和位於陣列之 中之記憶胞的形狀會有所差異，故記憶胞之性能會因配置 毒所而改£在此’藉由使用虛設胞，使位於陣列之端 之記憶胞的形狀’受到外於其更外側之虛設胞的影響，而 使之與位於陣列之中之記憶胞成為相同形狀，使性能統 一。由於虛設胞係用於形狀上，使記憶胞的形狀變為統一
O:\88\88652.DOC -15- 200418031 之電路，故不使用於電路動作方面。因此，如藉由使用虛 設胞來製作圖5中之開關⑽’貝可在不增加面積的狀況 下’把開關M2製作於電路中。
圖9係使用虛設胞來製作圖5中之開關％〕時之記憶胞陣 列端之佈局圖。圖中之細斜線區域為擴散層；較黑斜線之 正方形區域為擴散層之接點；往橫方向延伸之長方形區域 為閘極聚矽酮。又，以細虛線所圍起2MC係表示丨個記憶 胞；而1個記憶胞係由粗虛線所圍起之6個1^〇3電晶體所構 成。在構成記憶胞之電晶體之中，TrM〇s係表示傳送m〇s， 其中，汲極係與位元線；閘極係與字元線；源極係與用於 保持記憶胞内之資料之記憶節點；及背閘極係與？井分別連 接。DrMOS係表示驅動MOS，其中，汲極係與用於保持記 隐胞内之資料之記憶節點；閘極係與沒極所未連接之用於 保持記憶胞内之資料之記憶節點；源極係與SS1 ;及背閘極 係與p井分別連接。LdMOS係表示負載MOS，其中，汲極 係與用於保持記憶胞内之資料之記憶節點；閘極係與汲極 所未連接之用於保持記憶胞内之資料之記憶節點；源極係 與電源Vdd ;及背閘極係與n井分別連接。DC係表示虛設 胞。圖中之Vss係表示成為接地電位之節點，其係與虛設胞 内之非活化MOS電晶體之閘極聚矽酮，及圖5中之開關M2 之ssl之節點連接。rel係相當於用於控制圖5中之開關M2之 信號rel的節點。以相當於虛設胞内之驅動MOS及傳動MOS 之MOS電晶體，構成圖5中之開關M2，而其閘極電極成為 re 1。ssl係連接有記憶胞陣列内之記憶胞之驅動MOS之源極 OA88\88652.DOC -16- 200418031 線的節點。 圖10係顯示構成記憶胞之各電晶體之臨限值電壓的關 係；同時，該圖亦顯示：在如同系統LSI般，把邏輯電路與 SRAM電路混載的情形時，用於製作邏輯電路之電晶體之 臨限值電壓_的關係。lvt/hvt之行係表示邏輯電路之Vth，預 設可使用2種Vth之製程，lvt表示低Vth、hvt表示高Vth。 easel係把具有如下Vth之電晶體使用於SRAM之記憶胞内 之所有電晶體上之組合；而該Vth係相等於使用於邏輯電路 上之2種電晶體中之Vth較高之電晶體之Vth者。此為現在一 般所使用之組合，記憶胞内之nMOS電晶體之漏電流，藉由 控制ssl之電位，可得到大幅度減低。pMOS電晶體之漏電 流係與ssl之電位呈比例減低。如為無必要更減低pMOS電 晶體之漏電流的情形時，此一組合具有一般性。如為有必 要更減低pMOS電晶體之漏電流的情形時，則除了控制ssl 之外，需採取其他減低漏電流之手段。case2係在easel之負 載MOS中使用具有如下Vth之電晶體的組合；而該Vth係比 在邏輯電路中所用之2種Vth中之高Vth更高者。SRAM記憶 胞内之nMOS電晶體之漏電流係藉由控制Vssl而減低， pMOS電晶體之漏電流係藉由使用高Vth之MOS電晶體而減 低。在此組合方面，雖可大幅度減低漏電流，但在負載MOS 中需使用高Vth之MOS，故與easel相較，會增加製造成本。 case3係除負載MOS之外，驅動MOS亦使用具有如下Vth之 電晶體的組合；而該Vth係比用於邏輯電路中之電晶體之 Vth更高之Vth者。SRAM記憶胞内之傳送MOS之漏電流係 O:\88\88652.DOC -17- 200418031 藉由控制Vssl而減低；驅動MOS之漏電流係藉由控制Vssl 並提高Vth，而獲得減低；pMOS電晶體之漏電流係藉由使 用高Vth之MOS電晶體而減低。由於採用控制Vssl方式，驅 動MOS之漏電流的減低效果係比傳送MOS之漏電流的減低 效果為小，故藉由提高Vth來進行補足。此一組合比case2 具有更大的漏電流減低效果，但由於必須使用負載MOS及 驅動MOS用之高Vth之MOS，故與case2相較，會增加製造 成本。case4係在傳送MOS、驅動MOS、負載MOS中分別使 用具有如下Vth之電晶體的組合；在使用於傳送MOS之電晶 體方面，其Vth係與使用於邏輯電路之電晶體中之具有低 Vth之電晶體之Vth相同者；在使用於驅動MOS之電晶體方 面，其Vth係與使用於邏輯電路之電晶體中之具有高Vth之 電晶體之Vth相同者；在使用於負載MOS之電晶體方面，其 Vth係比在邏輯電路中所用之高Vth更高者。因傳送MOS之 驅動力對SRAM全體之速度具有極大影響，故傳送MOS之 Vth越低，則SRAM電路之速度越快。由於如控制Vssl，則 傳送MOS之漏電流的減低比其他電晶體者為大；故即使與 case2相較，其漏電流的增加亦少。因此，此為速度快，且 漏電流小的組合。 圖11係包含SRAM之週邊電路之電源關係之概略之一 例。MC為SRAM記憶胞；MA為記憶胞排成陣列狀之記憶 陣歹WDR為字元驅動器；DEC為譯碼器；WA為寫入放大 器及預充電電路；YS為行譯碼器及Y開關；SA為感測放大 器；CONT為SRAM電路之控制電路；bit及bib為位元線； O:\88\88652.DOC -18- 200418031 wl為字元線；dd為電源電位線；ss為接地電位線；ssl為記 憶胞内之驅動MOS之源極線；ddp為字元驅動器之電源電位 線；ssp為除字元驅動器外之SRAM週邊電路之接地電位 線；MS 1〜MS6為用於控制ssl、ddp及ssp之各電源線之電位 之開關MOS電晶體；actm為用於控制開關MS 1之控制信 號；actw為用於控制開關MS4之控制信號；及actp為用於控 制開關MS6之控制信號。在此，把圖11中之字元驅動器 WDR、譯碼器DEC、預充電電路及寫入放大器WA、行譯碼 器及Y開關YS、感測放大器SA、及SRAM電路之控制電路 CONT合稱為存取電路。MSI、MS2及MS3係分別發揮圖1 中之SW1、Ml及R1之功能；在待命時，藉由actm使MSI成 為OFF狀態，來控制ssl之電位，減低記憶胞之漏電流。MS4 及MS5可控制字元驅動器之電源電位線ddp，減低待命時之 字元驅動器之漏電流。 接著，針對使用圖12，控制ddp，來減低字元驅動器之漏 電流的方法作說明。在圖12中，Vdd係dd之電位且為電源 電壓；Vddp係ddp之電位；Vss係ss之電位且為接地電位； 及wl為字元線。在待命狀態下，字元驅動器之輸入為電源 電壓Vdd;如此一來，使字元驅動器中之nMOS電晶體呈OFF 狀態，接地電位Vss被輸出，字元線成為Vss，亦即0V。如 此則使記憶胞呈未被存取的狀態。在此狀態下，字元驅動 器中之pMOS電晶體呈OFF狀態，因流過此電晶體之次臨限 電流成為漏電流’故有必要減低此電流。在圖12中顯不了’ 譬如在電源電壓1.0V的情形時，把Vddp降低到0.5 V程度時 O:\88\88652.DOC -19- 200418031 的電源關係。閘極雷#在彳n v . 电位為1.0V，源極電位為〇·5ν;汲極電 4為0V ’月閘極電位為1〇ν。因此，在州⑽電晶體方面， :極-汲極間電位成為0.5V;處於被施加〇_5 V基板偏壓的狀 怎’且處於閘極-源極間被施加〇5¥的狀態；與源極電位為 h〇V的狀態相較，其漏電流大幅度減低到10000分之1程 度。在圖11之電路中，藉由使用MS4及MS5兩個pMOS電晶 體，來使待命時之ddp之電位成為〇·5ν程度。MS4係藉由 actw而成為待命時之〇FF狀態。MS5係經常處於〇N狀態之 pMOS電晶體，在待命時持續流過使ddp之電位為〇 5 v程度 的電机°在此’係將待命時之ddp的電位設定為〇.5V程度。 其理由在於：如能把字元驅動器之漏電流減低到1 0000分之 1程度的話，就已經充分減低了漏電流，在該情況下，如ddp 之電位越高，則從待命狀態恢復為動作狀態就需耗費更多 時間。因此，如為有必要更減低漏電流的情形時，則可考 慮採取如下結構：僅使用開關MOS (MS4)，來使ddp之電位 降低到接近Vss的電位。 在圖Π中，MS6係開關MOS，其係用於控制電源線ssp之 電位’來降低在待命時週邊電路之漏電流者；而該電源線 ssp係位於字元驅動器以外之Sram之週邊電路之接地電位 側。在待命時，藉由控制信號actp，MS6成為OFF狀態，使 ssp之電位約略接近電源電位vdd，來降低週邊電路之漏電 流。在字元驅動器以外之週邊電路方面，由於有必要減低 nMOS電晶體及pM〇S電晶體之漏電流，但若如同在減低字 元驅動器之漏電流的情形般，使ssp之電位成為〇·5 V左右， O:\88\88652.DOC -20- 200418031 則無法產生pMOS電晶體漏電流之減低效果，因此’有必要 使待命狀態時之ssp之電位上升至接近Vdd之電位。 圖13係顯示待命狀態與動作狀態之控制信號及各電源線 之電位的關係。在圖中，standby係表示待命狀態；而active 係表示動作狀態。Vssl、Vddp、Vssp係分別表示ssl、ddp、 ssp之電位。在待命狀態時，actm、actw、actp之信號係分 別為低、高、低；圖11中之開關MOS(MSl、MS4、MS6) 進入OFF狀態。如此一來，ssl、ddp、ssp之電位分別成為 0.4V、0.5V、1.0V左右，各電路之電流處於減低狀態。在 電路之動作狀態時，actm、actw、actp之信號係分別為高、 低、高；圖11中之開關M0S(MS1、MS4、MS6)進入ON狀 態。如此一來，ssl、ddp、ssp之電位分別固定為0V、1.0V、 0 V，各電路進入動作狀態。 <第二實施例> 為了使SRAM電路在低電壓下動作，故有必要降低構成 電路之MOS電晶體之Vth。尤其是，因傳送MOS之驅動力對 SRAM之動作速度具有極大影響，當電源電壓越低，如不 降低傳送MOS電晶體之Vth，則會導致動作速度大幅度變 差。譬如，處於圖10之case4之Vth之關係的情形時，傳送 MOS電晶體之Vth係比其他MOS電晶體之Vth為低。從記憶 胞讀出資料時之狀態係如圖14所示。在圖14中，MCI係進 行讀出資料之記憶胞；MC2係未被存取之記憶胞，在此其 係記憶著與MC 1相反之資料。Ion係從被存取之記憶胞之傳 送MOS所流出之記憶胞電流。Ioff係未被存取之記憶胞之 O:\88\88652.DOC -21 - 200418031 傳送MOS所流過之漏電流。在進行讀出資料之際，藉由 Ion，位元線bib之電位在降低電源電位的同時，相反之位 元線bit也藉由Ioff而降低電位，當其電位差到達一定以上 時，則使感測放大器活化，進行讀出資料。在此，如I〇ff 變大，則電位差到達一定值之所需時間變長，使讀出時間 變慢。又，在Ioff較大時，最糟的情況為，位元線bU之電 位比位元線bib之電位降得更低，如此則無法讀出正常之資 料。在此，為了使電路在低電壓下動作，而降mM〇s電晶 體之Vth的情开表時，但由於圖14申之I〇ff變大，故會產生讀 出時間變長、無法進行正常讀出的問題。因此，藉由使未 被存取之記憶胞之字元線電位降低至接地電位以下之電位 (亦即，〇V以下），則可減低傳送M0S之漏電流。然而，如 採用此方法，則必須具備用於產生低於〇v之電壓的充電幫 浦等電源電路；由於在待命時電源電路的耗電，因此導致 待命時之所需電量變大。在此，與圖i之控制Μ的方法併 用，來實施如下控制··在動作時，使未被存取之記憶胞之 子元線電位為負的電位；在待命時，使ssl的電位上升。在 使ssl的電位上升的情形，特別可大幅度減低傳送m〇s之漏 電流，因此，即使在未使字元線電位為負的情形，亦可抑 制低Vth之傳送m〇s之漏電流。如此一來，由於即使字元線 之低的電位為ov時，亦可減低漏電流；因此在待命時亦可 使用於產生負電位之充電幫浦等電源電路不進入動作狀 態，故可降低耗電。如上所述，藉由降低傳送M〇s之vth， 在動作時，使字元線之低的電位為負的電位，在待命時，
O:\88\88652 DOC -22- 200418031 使字元線電位為0V，使SS1之電位上升；而實現了在動作時 動作速度快、在待命時耗電少之SRAM電路。 圖1 5係顯示電源電壓丨·ον之SRAM之字元線之電位的變 化。nonacess係未被存取時的狀態；acess係被存取時的狀 態；standby係待命狀態。當記憶胞處於未被存取的情形 時’字元線之電位為負的電位，漏電流呈被抑制的狀態。 當處於被存取的情形時，字元線會上升至電源電壓之相同 電位，可正常對記憶胞進行存取。在待命時，使字元線電 位為0V，因無需使用於產生負之電位的電路動作，故可減 低耗電。 圖16係把未被存取之記憶胞的字元線降低至負值時之電 路結構。在圖16中，WDDR係字元驅動器；μα係記憶陣列； Vdd係電源電位；VssHs記憶胞之驅動m〇s之源極線電位； Vss係接地電位；及Vssw係降低至負值時之字元線電位。 記憶胞内之nMOS電晶體之基板電位成為vss，此為用於控 制Vssl，減低漏電流所必需者。字元驅動器内之ηΜ〇δ之基 板電位成為負之電位的Vssw。其原因在於存在著如下問 題：當使字元驅動器内inM〇S電晶體之基板電位為vss的 情形時，字元驅動器内之nMOS處於被施加前向偏壓之狀 悲’ PN接面流過電流，耗電增大，而形成容易造成閂鎖的 結構。因此’有必要使字元驅動器内之nM〇s之基板端子的 P井’與記憶胞内之nMOS之基板端子的p井進行分離。井結 構係如圖1 7所示。在圖丨7中，WDDR係配置字元驅動器之 區域，MA係配置記憶胞之區域；p_weii為p井：及n_well O:\88\88652.DOC -23- 200418031 係η井。從圖中可知’字元驅動器内之p井與記憶胞内之p 井係呈分離狀。在現在系統LSI常用的3層井之井結構中， 由於容易進行P井分離，因此此結構可謂最適當之結構。然 而’由於在無法使用3層井結構的情形時，則難以進行p井 分離’故有必要採取如下等方法：非但不使字元線成為負 之電位，反而在存取時提高到電源電位以上，來提升傳送 MOS之驅動力。 <第三實施例> 圖1 8係顯示在寫入SRAM記憶胞所記憶之資料的反轉資 料時之各節點的電位。node 1及n〇de2係記憶保持節點，括 號内為寫入資料前之電位。寫入時，係通過傳送M〇s電晶 體MT1，使記憶保持節點nodel之電荷進行放電，同時，從 負載MOS電晶體ML1對n〇del進行電荷之充電。由於資料的 寫入係藉由nodel之電荷被放電而結束，故在傳送M〇s之驅 動力大、負載MOS之驅動力小的情形，則寫入動作變為高 速。在此，如使Vssi之電位變成與第一實施例之待命狀態 相同情況的0.4V，則因ML1之閘極·源極間電壓變小，使= 載MOS之驅動力變小，故使寫入動作變為高速。亦即，如 使記憶陣列之結構為圖丨之結構，使Vssl在寫入時與待命時 為0.4V、讀出時為GV，則可實現可進行高速寫人之狄細 電路。在此，雖非處於待命狀態，但在未對Sram進行存 取狀態時仍以使Vs_G.4V為佳，其目的在於抑制未動作 之記憶體之漏電流。其控制電壓係如圖19所示。在圖㈣ wHte係寫入期間；read係讀出期間；及n〇p係未對記憶體進
O:\88\88652.DOC -24- 200418031 行存取之期間。 圖20係使用圖HiSRAM電路，在寫入時使Vssl之值上升 時之控制彳§號及電源電位。在圖2〇中，write係寫入期間； read係讀出期間；及nop係未對記憶體進行存取之期間。在 實施圖20之控制的情況下，SRAM之記憶陣列部之漏電流 僅在讀出時，且週邊電路之漏電流僅在對記憶胞進行存取 時才流出。因此，如將SRAM記憶體分割為幾個墊，分別 對母個墊進行存取’則可大幅度降低動作期間中之Sram 記憶體電路上的漏電流。譬如，把記憶體墊分割為8個，使 不進行存取之塾成為圖20中之nop狀態的話，則可使sraM 電路在動作時的漏電流減低到1 /8。 <第四實施例> 圖2 1係使用本發明時之SRAM電路的概略圖。在圖21 中，MC係SRAM之記憶胞；ssl係記憶胞内之驅動MOS之源 極線；ss係接地電位線；ddΗ系記憶胞内之負載MOS之源極 線；dd係電源電位線；SW11及SW12係藉由控制信號re2而 ON · OFF之開關電路；R11及R12係電阻元件；Mil係在ssl 與ss間作二極體連接之nMOS電晶體；及M12係在ddl與dd 間作二極體連接之pMOS電晶體；圖21中之MC之結構係把 圖2中之dd與ddl互換而成者。在圖1中，當SRAM電路動作 時，藉由關上開關SW11及SW12，使ssl成為接地電位、ddl 成為電源電位，成為與一般SRAM動作相同的動作。當 SRAM電路處於未動作之記憶資料的狀態時，則藉由控制 信號rell來打開開關SW11及SW12。此時，ssl之電位係由 O:\88\88652.DOC -25- 200418031 如下各電流之關係來決定：記憶胞之漏電流；流過電阻R1 1 之電流；及作二極體連接之MOS電晶體Mil之電流。ddl之 電位係由如下各電流之關係來決定：記憶胞之漏電流；流 過電阻R12之電流；及作二極體連接之MOS電晶體Ml2之電 流。又，如果是以開關SW11及SW12在OFF狀態下仍有漏電 流之MOS等所構成時·，則除上述元件之電流外，也與開關 SW11及SW12之OFF電流有關。假設ssl之電位為Vssl、ddl 之電位為Vddl，如Vdd-Vssl為比SRAM計憶胞之可保持資 料之電壓更高的電壓的話，則可在減低漏電流的同時，並 保持資料。在此例中，在待命狀態時，記憶胞内之負載M〇S 會被施加基板偏壓效果；因此，在圖1之電路中原本無法被 大幅度減低漏電流之負載MOS之漏電流，在此則可被大幅 度減低。 【發明之效果】 根據本發明，可降低SRAM電路之漏電流。又，亦可使 SRAM電路進行高速動作。 【圖式簡單說明】 圖1係適用於本發明之SRAM電路之電路結構及電源結構 之概略圖。 圖2係圖1中之記憶胞之電路結構及電源結構之概略圖。 圖3係當圖2之記憶胞處於待命狀態時之各部分之電位 之圖。 圖4係圖1之SRAM電路之控制信號及電源線ssl之電位之 關係圖。
O:\88\88652 DOC -26- 200418031 圖5係把圖1之SRAM電路中之開關電路swi及電阻元件 R1以MOS電晶體來構成時之電路圖。 S 6(a) 6(b)係用於補充說明決定電源線“I之電位之要因 之圖。 圖7係電源開關及其控制信號在sram電路内之佈局位置 之圖。 圖8係電源開關及其控制信號在SRAM電路内之佈局位置 之圖。 圖9係記憶胞、記憶陣列端之虛設記憶胞及電源開關之佈 局圖。 圖10係在記憶胞内之電晶體與記憶體混載之邏輯電路中 所使用之電晶體之臨限值電壓的關係圖。 圖11係適用於本發明之記憶陣列及用於存取記憶胞之週 邊電路之電路結構及電源結構之概略圖。 圖12係字元驅動器之電路圖。 圖13係圖11電路中之電源及其控制信號之電位之圖。 圖14係在從記憶胞讀出資料時從位元線所流出電流之概 略之圖。 圖1 5係字元線之電位變化之圖。 圖1 6係字元驅動器及記憶胞之電路結構圖。 圖17係字元驅動器及記憶胞之井結構圖。 圖1 8係寫入時之記憶胞内之各節點之電位圖。 圖1 9係在實施例3中電源線ssl及其控制信號之電位狀態 之圖。 O:\88\88652 DOC -27- 200418031 圖20係在實施例3中電源線及其控制信號之電位狀態之 圖。 圖2 1係在實施例4中SRAM電路之電路結構及電源結構之 概略圖。 【圖式代表符號說明】 MC、MCI、MC2 記憶胞 ssl 記憶胞内之驅動MOS之源極線 Vssl ssl之電位 ss 接地電位線 Vs 接地電位 ddl 記憶胞内之負載MOS之源極線 Vddl ddl之電位 dd 電源電位線 Vddl 電源電位 bp pMOS電晶體之基板 bn nMOS電晶體之基板 wd 字元線 bit、bib 位元線 SW1、SW11、SW12 電源開關 rel 電源開關之控制信號 IU、R2、R3、R4、R5、RH、R12 電阻 Μ卜 M2、M3、MSI卜 MS12、MD卜 MD2、ΝΓΠ、MT2、MU、ML2、 MSI、MS2、MS3、MS4、MS5、MS6 MOS 電晶體 standby 待命狀態 O:\88\88652.DOC -28- 200418031 active 動作狀態 ΜΑ 記憶陣列 WDDR 包含字元驅動器之字元線驅動電路 SLSW 開關MOS AMP 包含感測放大器及寫入放大器之行控制電路 CONT SRAM控制電路 DC 虛設胞 ddp 字元驅動器電源線 ssp 除字元驅動器外之SRAM週邊電路之接地電位 線 WDR 字元驅動器 DEC 譯碼器 WA 寫入放大器及預充電電路 YS 行選擇器及Y開關 SA 感測放大器 actm、actw、actp 電源線控制信號 non acess 未對記憶胞進行存取的狀態 acess 對記憶胞進行存取的狀態 n-well η井 p-well ρ井 nodel 、 node2 記憶胞内之資料保持節點 write 寫入狀態 read 讀出狀態 nop 未對記憶胞進行存取的狀態 -29-
O:\88\88652.DOC

Claims (1)

  1. 200418031 拾、申請專利範圍： 1· 一種半導體記憶裝置，其特徵在於： 於排列複數由驅動MOSFET、傳送MOSFET及負載元件 所構成之靜態型記憶胞之記憶胞陣列，具有： 開關，其係進行如下控制：使連接於前述驅動MOSFET 之源極之源極線與接地電位線在前述記憶胞之動作時連 接，在前述記憶胞之待命時成為不連接者；及 源極電位控制電路，其係連接於前述源極線及前述接 地電位間者； 則述圮憶胞在待命時，藉由前述源極電位控制電路， 將源極電位設定為接地電位及電源電位之中間電位。 2·如申請專利範圍第1項之半導體記憶裝置，其中 刖述源極電位控制電路包含n通道型M〇SFE丁，其汲極 及閘極係與前述源極線連接，且汲極係與前述接地電位線 連接。 3 ·如申請專利範圍第丨項之半導體記憶裝置，其中 月!I述源極電位控制電路係包含·· n通道型丁，其 汲極及閘極係與前述源極線連接，且汲極係與前述接地電 位線連接；及電阻元件，其係連接前述源極線及前述接地 電位線。 4·如申請專利範圍第3項之半導體記憶裝置，其中 前述電阻元件包含η通道型M0SFET，其沒極係與前述 源極線連接，源極係與前述接地電位線連接，閘極係與前 述電源電位線連接。 O:\88\88652 DOC •如申請專利範圍第丨項之半導體記憶裝置，其中 別述開關係開關MOS，而其係由n通道型M〇SFET所構 成者，其汲極、源極及閘極係分別與前述源極線、前述接 地電位線、及控制前述開關之控制信號線連接。 如申凊專利範圍第5項之半導體記憶裝置，其中 釗述開關MOS係配置於前述記憶胞陣列與感測放大器 之間，而該感測放大器係/在讀出資料時動作者；或配置於 月’J述圮憶胞陣列與字元驅動器之間，而該字元驅動器係驅 動字元線者' 7·如申請專利範圍第1項之半導體記憶裝置，其係包含 則述記憶胞陣列；存取電路，其係對前述記憶胞進行 存取者，及開關，其係連接於前述存取電路之動作電位點 及電源電位線之間者。 8·如申請專利範圍第7項之半導體記憶裝置，其中 前述存取電路係包含：字元驅動器，其係阵丧驅動字 元線者； 第一開關，其係配置於前述字元驅動器之高動作電位 點及電源電位線之間者；及 第二開關’其係配置於對前述記憶胞進行存取之電路 中，除了字元驅動器之外之電路之低動作電位點與接地電 位線之間者。 9· 一種半導體記憶裝置，其特徵在於： 於設置於字元線及位元線之交點之靜態型記憶胞配置 成陣列狀之記憶電路， O:\88\88652.DOC 200418031 前述記憶胞係由驅動M0SFE丁、傳送M〇SFET及負載 MOSFET所構成； 、 具有源極電位控制電路，其係控制源極線之電位，而 。亥源極線係連接於前述驅動m〇SFEt之源極者； 在前述記憶電路之動作時，對與非選擇之記憶胞連接 之子70線施加負電壓；在前述記憶電路之待命時，使字元 線成為接地電壓。 10·如申請專利範圍第9項之半導體記憶裝置，其中 前述記憶電路之讀入時，前述源極電位係被設定為接 地電位；前述記憶電路之寫入時或待命時，藉由前述源極 電位控制電路將前述源極線電位設定為接地電位與電源 電位之中間電位。 11. 如申請專利範圍第9項之半導體記憶裝置，其中 前述傳送MOSFET之汲極係連接於位元線，當前述源極 線到達接地電位與電源電位之中間電位時，前述位元線之 電位成為電源電位。 12. 如申請專利範圍第9項之半導體記憶裝置，其中 前述驅動MOSFET之臨限電壓係比前述傳送m〇sfet 之臨限電壓為高。 13·如申請專利範圍第9項之半導體記憶裝置，其中 前述傳送MOSFET及前述驅動M0SFET之臨限電壓的 絕對值係比前述負載M0SFET之臨限電壓的絕對值為低。 14·如申請專利範圍第9項之半導體記憶裝置，其中 在設有前述記憶電路之基板上混載有邏輯電路，其係 O:\88\88652 DOC 200418031 包含··第一 MOSFET，其係具有第一臨限電壓者；及第二 M0SFET，其係具有比前述第一臨限電壓為高之第二臨限 電壓者； 前述傳送MOSFET係使用前述第一 M0SFET，而前述驅 動MOSFET係使用前述第二MOSFET。 15. —種半導體記憶裝置，其特徵在於： 於由一對驅動MOSFET、一對傳送MOSFET及一對負載 元件所構成之靜態型記憶胞配置成陣列狀之記憶體陣列， 設有第一區域，其係在前述記憶體陣列之一端，與位 元線垂直的方向上配置有前述記憶胞者； 配置於前述第一區域之MOSFET的閘極層的一部分係 連接於接地電位；前述閘極層的其他部分係與信號線連 接，而該信號線係控制記憶胞之動作電位者。 16. 如申請專利範圍第15項之半導體記憶裝置，其中 在前述記憶胞之佈局圖案方面， 前述一對驅動MOSFET、前述一對傳送MOSFET及前述 一對負載元件之圖案，係分別以前述記憶胞之圖案内之特 定之點為中心點作點對稱配置。 17·如申請專利範圍第15項之半導體記憶裝置，其中 形成於前述第一區域之MOSFET的一部分係使用於申 請專利範圍第1項之開關。 O:\88\88652.DOC -4-
TW092136599A 2002-12-24 2003-12-23 Semiconductor memory device TW200418031A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002371751A JP4388274B2 (ja) 2002-12-24 2002-12-24 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200418031A true TW200418031A (en) 2004-09-16
TWI318402B TWI318402B (zh) 2009-12-11

Family

ID=32652651

Family Applications (6)

Application Number Title Priority Date Filing Date
TW098123539A TWI527031B (zh) 2002-12-24 2003-12-23 Semiconductor integrated circuit device
TW107111708A TWI686800B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置
TW092136599A TW200418031A (en) 2002-12-24 2003-12-23 Semiconductor memory device
TW105123091A TWI592931B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置
TW106112823A TWI625723B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置
TW103119310A TWI549128B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW098123539A TWI527031B (zh) 2002-12-24 2003-12-23 Semiconductor integrated circuit device
TW107111708A TWI686800B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW105123091A TWI592931B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置
TW106112823A TWI625723B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置
TW103119310A TWI549128B (zh) 2002-12-24 2003-12-23 半導體積體電路裝置

Country Status (5)

Country Link
US (7) US7200030B2 (zh)
JP (1) JP4388274B2 (zh)
KR (4) KR101037951B1 (zh)
CN (1) CN100508068C (zh)
TW (6) TWI527031B (zh)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706737B1 (ko) * 2003-08-28 2007-04-12 가부시끼가이샤 르네사스 테크놀로지 반도체 기억 장치 및 그 제조 방법
JP4330516B2 (ja) * 2004-08-04 2009-09-16 パナソニック株式会社 半導体記憶装置
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4851711B2 (ja) * 2004-12-10 2012-01-11 テキサス インスツルメンツ インコーポレイテツド アクティブモードの間減少した漏洩電流を有するスタティックランダムアクセスメモリ及びその動作方法
TWI286764B (en) * 2005-01-20 2007-09-11 Himax Tech Ltd Memory architecture of display device and memory writing method for the same
JP4993540B2 (ja) 2005-02-16 2012-08-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4912016B2 (ja) 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7532501B2 (en) * 2005-06-02 2009-05-12 International Business Machines Corporation Semiconductor device including back-gated transistors and method of fabricating the device
JP2007035169A (ja) 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100662215B1 (ko) * 2005-07-28 2006-12-28 민경식 에스램 회로 및 그 구동방법
JP2007122814A (ja) 2005-10-28 2007-05-17 Oki Electric Ind Co Ltd 半導体集積回路及びリーク電流低減方法
JP2007149206A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp 半導体記憶装置
JP5054919B2 (ja) * 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20070183185A1 (en) * 2006-01-11 2007-08-09 The Regents Of The University Of California Finfet-based sram with feedback
US7313012B2 (en) * 2006-02-27 2007-12-25 International Business Machines Corporation Back-gate controlled asymmetrical memory cell and memory using the cell
US7417889B2 (en) * 2006-02-27 2008-08-26 International Business Machines Corporation Independent-gate controlled asymmetrical memory cell and memory using the cell
JP4936749B2 (ja) * 2006-03-13 2012-05-23 株式会社東芝 半導体記憶装置
US7362606B2 (en) 2006-03-29 2008-04-22 International Business Machines Corporation Asymmetrical memory cells and memories using the cells
KR100776738B1 (ko) * 2006-04-06 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치
KR100776749B1 (ko) * 2006-05-19 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7400523B2 (en) * 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
US7542329B2 (en) 2006-07-19 2009-06-02 International Business Machines Corporation Virtual power rails for integrated circuits
US7679947B2 (en) * 2006-08-02 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with source and bulk coupled to separate voltage supplies
JP5158624B2 (ja) * 2006-08-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5057739B2 (ja) * 2006-10-03 2012-10-24 株式会社東芝 半導体記憶装置
US7755925B2 (en) * 2006-12-11 2010-07-13 Vanguard International Semiconductor Corporation Static random access memory
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
US7447101B2 (en) 2006-12-22 2008-11-04 Fujitsu Limited PG-gated data retention technique for reducing leakage in memory cells
US7974144B2 (en) * 2006-12-30 2011-07-05 Texas Instruments Incorporated Memory with tunable sleep diodes
DE102007002150A1 (de) * 2007-01-15 2008-07-31 Infineon Technologies Ag Konzept zur Reduktion von Leckströmen von integrierten Schaltungen mit wenigstens einem Transistor
JP2008176829A (ja) * 2007-01-16 2008-07-31 Fujitsu Ltd メモリマクロ
US8018780B2 (en) * 2007-01-18 2011-09-13 Texas Instruments Incorporated Temperature dependent back-bias for a memory array
US20080211513A1 (en) * 2007-02-15 2008-09-04 Stmicroelectronics, Inc. Initiation of fuse sensing circuitry and storage of sensed fuse status information
US7623405B2 (en) 2007-02-15 2009-11-24 Stmicroelectronics, Inc. SRAM with switchable power supply sets of voltages
US7688669B2 (en) * 2007-02-15 2010-03-30 Stmicroelectronics, Inc. Programmable SRAM source bias scheme for use with switchable SRAM power supply sets of voltages
JP2008276826A (ja) 2007-04-26 2008-11-13 Hitachi Ulsi Systems Co Ltd 半導体装置
US7508697B1 (en) * 2007-05-09 2009-03-24 Purdue Research Foundation Self-repairing technique in nano-scale SRAM to reduce parametric failures
JP5288391B2 (ja) * 2007-05-24 2013-09-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7606061B2 (en) * 2007-08-07 2009-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device with a power saving module controlled by word line signals
US7742325B2 (en) * 2007-12-17 2010-06-22 Suvolta, Inc. Swapped-body RAM architecture
JP2009182161A (ja) * 2008-01-31 2009-08-13 Renesas Technology Corp 半導体装置
US7652947B2 (en) * 2008-02-28 2010-01-26 International Business Machines Corporation Back-gate decode personalization
US7773407B2 (en) * 2008-06-26 2010-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. 8T low leakage SRAM cell
JP5197241B2 (ja) * 2008-09-01 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
DE102008053533A1 (de) * 2008-10-28 2010-04-29 Atmel Automotive Gmbh Schaltung, Verfahren zur Steuerung und Verwendung einer Schaltung für einen Ruhemodus und einen Betriebsmodus
US20100149884A1 (en) * 2008-11-11 2010-06-17 Stmicroelectronics Pvt. Ltd. Reduction of power consumption in a memory device during sleep mode of operation
US20100283445A1 (en) * 2009-02-18 2010-11-11 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8319548B2 (en) * 2009-02-18 2012-11-27 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
WO2011027501A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体記憶装置
JP5317900B2 (ja) 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
JP2011175696A (ja) * 2010-02-23 2011-09-08 Elpida Memory Inc 半導体装置
US8400819B2 (en) * 2010-02-26 2013-03-19 Freescale Semiconductor, Inc. Integrated circuit having variable memory array power supply voltage
US9875788B2 (en) 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
JP2011234087A (ja) * 2010-04-27 2011-11-17 Panasonic Corp 半導体集積回路装置
US8213257B2 (en) * 2010-08-09 2012-07-03 Faraday Technology Corp. Variation-tolerant word-line under-drive scheme for random access memory
US20120119824A1 (en) * 2010-11-16 2012-05-17 Texas Instruments Incorporated Bias voltage source
US9035629B2 (en) 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
US8947903B2 (en) 2011-07-07 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip with more than one type of memory cell
US9029956B2 (en) 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
US9048136B2 (en) 2011-10-26 2015-06-02 GlobalFoundries, Inc. SRAM cell with individual electrical device threshold control
TWI514381B (zh) * 2012-02-09 2015-12-21 Linear Techn Inc 低漏洩之電路、裝置與技術
JP2013232257A (ja) * 2012-04-27 2013-11-14 Renesas Electronics Corp マルチポートメモリを備える半導体装置
US9043561B2 (en) 2012-05-02 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Storage device
JP5938277B2 (ja) * 2012-06-08 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5784558B2 (ja) * 2012-08-14 2015-09-24 株式会社東芝 半導体記憶装置
JP2014099225A (ja) * 2012-11-14 2014-05-29 Renesas Electronics Corp 半導体装置
US9013943B2 (en) * 2012-11-21 2015-04-21 Oracle International Corporation Static random access memory circuit with step regulator
US8913421B2 (en) * 2013-03-11 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Writing to a memory cell
US20140293679A1 (en) * 2013-03-26 2014-10-02 International Business Machines Corporation Management of sram initialization
JP2015015072A (ja) * 2013-07-09 2015-01-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6353668B2 (ja) 2014-03-03 2018-07-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2016054015A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置とその駆動方法
JP6392082B2 (ja) 2014-10-31 2018-09-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP6578655B2 (ja) * 2014-12-08 2019-09-25 株式会社ソシオネクスト 半導体装置
WO2016157412A1 (ja) * 2015-03-31 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2017033616A (ja) * 2015-07-31 2017-02-09 株式会社東芝 集積回路
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
JP6995481B2 (ja) 2016-01-29 2022-02-04 株式会社半導体エネルギー研究所 ソースドライバ
US9640256B1 (en) * 2016-05-26 2017-05-02 Nxp Usa, Inc. Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array
US10490116B2 (en) 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system
WO2018037536A1 (ja) * 2016-08-25 2018-03-01 株式会社島津製作所 フローセル
US10148254B2 (en) * 2017-01-13 2018-12-04 Flashsilicon Incorporation Standby current reduction in digital circuitries
US9934846B1 (en) * 2017-03-01 2018-04-03 Nxp Usa, Inc. Memory circuit and method for increased write margin
US9940996B1 (en) 2017-03-01 2018-04-10 Nxp Usa, Inc. Memory circuit having increased write margin and method therefor
US10122347B2 (en) * 2017-04-03 2018-11-06 Intel Corporation Adaptive voltage system for aging guard-band reduction
JP6841717B2 (ja) 2017-04-28 2021-03-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2019169604A (ja) 2018-03-23 2019-10-03 株式会社東芝 集積回路
JP6618587B2 (ja) * 2018-08-21 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置
JP7195133B2 (ja) * 2018-12-19 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置
CN109785884A (zh) * 2019-01-15 2019-05-21 上海华虹宏力半导体制造有限公司 静态随机存取存储器存储单元
CN113782083B (zh) * 2020-06-10 2024-02-23 华邦电子股份有限公司 半导体存储装置及预充电方法
US11257824B1 (en) * 2020-07-29 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for forming thereof
CN112951830B (zh) * 2021-02-01 2023-02-07 泉芯集成电路制造(济南)有限公司 集成电路器件、存储器和电子设备

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746506B2 (ja) * 1985-09-30 1995-05-17 株式会社東芝 半導体メモリ装置
JPH01166391A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JP3153538B2 (ja) 1989-05-02 2001-04-09 株式会社東芝 不揮発性半導体メモリ装置
KR950011645B1 (ko) * 1990-08-13 1995-10-07 닛본덴기 가부시끼가이샤 반도체 기억 장치
JP3230848B2 (ja) * 1991-09-20 2001-11-19 三菱電機株式会社 スタティックランダムアクセスメモリ装置
JPH05120882A (ja) 1991-10-29 1993-05-18 Hitachi Ltd 半導体記憶装置
JP2933818B2 (ja) * 1993-03-03 1999-08-16 松下電器産業株式会社 半導体装置及びその製造方法
JPH06350032A (ja) 1993-06-08 1994-12-22 Toshiba Corp 半導体装置の配線構体
JP3085073B2 (ja) * 1994-01-24 2000-09-04 富士通株式会社 スタティックｒａｍ
JPH07296587A (ja) 1994-04-28 1995-11-10 Sony Corp スタンバイ電流制御回路
JP3725911B2 (ja) * 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
TW242198B (en) * 1994-09-03 1995-03-01 United Microelectronics Corp Fabrication method for static random access memory cell
JP3561012B2 (ja) * 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
US5689471A (en) * 1995-01-24 1997-11-18 Cypress Semiconductor Corp. Dummy cell for providing a reference voltage in a memory array
JPH0973784A (ja) 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
US5719524A (en) * 1995-10-11 1998-02-17 Telcom Semiconductor, Inc. Circuit having an input terminal for controlling two functions
US5715191A (en) * 1995-10-25 1998-02-03 Matsushita Electric Industrial Co., Ltd. Static random access memory having variable supply voltages to the memory cells and method of operating thereof
KR100392687B1 (ko) * 1995-10-31 2003-11-28 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
US6103579A (en) * 1996-01-31 2000-08-15 Micron Technology, Inc. Method of isolating a SRAM cell
JP2996168B2 (ja) * 1996-02-23 1999-12-27 日本電気株式会社 半導体メモリ集積回路装置
JPH10112188A (ja) 1996-10-03 1998-04-28 Hitachi Ltd 半導体集積回路装置
JP3085455B2 (ja) * 1997-06-25 2000-09-11 日本電気株式会社 スタティックｒａｍ
US5841720A (en) * 1997-08-26 1998-11-24 International Business Machines Corporation Folded dummy world line
US6216239B1 (en) * 1997-09-15 2001-04-10 Integrated Device Technology, Inc. Testing method and apparatus for identifying disturbed cells within a memory cell array
JPH11103028A (ja) * 1997-09-29 1999-04-13 Hitachi Ltd 半導体集積回路装置
JPH11214962A (ja) * 1997-11-19 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
KR100269643B1 (ko) * 1997-11-27 2000-10-16 김영환 전력소비 억제회로
KR100280430B1 (ko) * 1998-01-20 2001-02-01 김영환 데이터버퍼를이용하여데이터를읽는방법
US5986923A (en) * 1998-05-06 1999-11-16 Hewlett-Packard Company Method and apparatus for improving read/write stability of a single-port SRAM cell
JP2000232168A (ja) * 1999-02-10 2000-08-22 Sony Corp 半導体記憶装置
US6501138B1 (en) 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
JP3981798B2 (ja) * 1999-04-16 2007-09-26 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
FR2793064B1 (fr) * 1999-04-30 2004-01-02 St Microelectronics Sa Memoire a courant de fuite reduit
US6166985A (en) * 1999-04-30 2000-12-26 Intel Corporation Integrated circuit low leakage power circuitry for use with an advanced CMOS process
JP2001034979A (ja) 1999-05-14 2001-02-09 Minolta Co Ltd 光ヘッド
JP2001015704A (ja) * 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
US6046932A (en) * 1999-08-13 2000-04-04 Advanced Micro Devices, Inc. Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM
JP2001084768A (ja) * 1999-09-10 2001-03-30 Mitsubishi Electric Corp 半導体装置
US6301146B1 (en) * 1999-12-23 2001-10-09 Michael Anthony Ang Static random access memory (RAM) systems and storage cell for same
JP4462743B2 (ja) * 2000-03-29 2010-05-12 株式会社ルネサステクノロジ パワーオンリセット回路
TW525185B (en) * 2000-03-30 2003-03-21 Matsushita Electric Ind Co Ltd Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
JP2001344979A (ja) 2000-03-30 2001-12-14 Matsushita Electric Ind Co Ltd 半導体記憶装置、半導体集積回路装置、および携帯機器
KR100351931B1 (ko) * 2000-05-30 2002-09-12 삼성전자 주식회사 반도체 메모리 장치의 전압 감지 회로
US6549450B1 (en) * 2000-11-08 2003-04-15 Ibm Corporation Method and system for improving the performance on SOI memory arrays in an SRAM architecture system
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
US6307805B1 (en) * 2000-12-21 2001-10-23 International Business Machines Corporation High performance semiconductor memory device with low power consumption
JP2002197867A (ja) 2000-12-28 2002-07-12 Nec Corp 半導体装置
US6560139B2 (en) * 2001-03-05 2003-05-06 Intel Corporation Low leakage current SRAM array
JP2002352581A (ja) * 2001-05-25 2002-12-06 Fujitsu Ltd 半導体集積回路
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
JP4837841B2 (ja) * 2001-06-12 2011-12-14 富士通セミコンダクター株式会社 スタティックｒａｍ
US6549453B2 (en) * 2001-06-29 2003-04-15 International Business Machines Corporation Method and apparatus for writing operation in SRAM cells employing PFETS pass gates
US6515935B1 (en) * 2001-10-19 2003-02-04 Hewlett-Packard Company Method and apparatus for reducing average power in memory arrays by switching a diode in or out of the ground path
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power
US6611451B1 (en) * 2002-06-28 2003-08-26 Texas Instruments Incorporated Memory array and wordline driver supply voltage differential in standby
JP4167458B2 (ja) * 2002-07-24 2008-10-15 松下電器産業株式会社 半導体メモリ装置及び半導体集積回路
US6711076B2 (en) * 2002-07-26 2004-03-23 International Business Machines Corporation Active restore weak write test mode
JP2004164772A (ja) * 2002-11-14 2004-06-10 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6744659B1 (en) * 2002-12-09 2004-06-01 Analog Devices, Inc. Source-biased memory cell array
US6977519B2 (en) * 2003-05-14 2005-12-20 International Business Machines Corporation Digital logic with reduced leakage
TWM485348U (zh) * 2014-04-18 2014-09-01 jia-cheng Zhang 汽機車燈具改良結構

Also Published As

Publication number Publication date
JP4388274B2 (ja) 2009-12-24
US20080316800A1 (en) 2008-12-25
KR101232803B1 (ko) 2013-02-13
US8264870B2 (en) 2012-09-11
CN1516194A (zh) 2004-07-28
TWI686800B (zh) 2020-03-01
US20150049541A1 (en) 2015-02-19
TWI318402B (zh) 2009-12-11
TWI549128B (zh) 2016-09-11
JP2004206745A (ja) 2004-07-22
KR101037951B1 (ko) 2011-05-31
US20120195110A1 (en) 2012-08-02
KR101306672B1 (ko) 2013-09-10
TW201435871A (zh) 2014-09-16
US7200030B2 (en) 2007-04-03
TWI592931B (zh) 2017-07-21
US7821814B2 (en) 2010-10-26
US20070159874A1 (en) 2007-07-12
TW201824278A (zh) 2018-07-01
KR20110028614A (ko) 2011-03-21
TWI625723B (zh) 2018-06-01
TW200945345A (en) 2009-11-01
US20180158511A1 (en) 2018-06-07
US8867262B2 (en) 2014-10-21
KR101094724B1 (ko) 2011-12-16
US7428164B2 (en) 2008-09-23
TWI527031B (zh) 2016-03-21
US10446224B2 (en) 2019-10-15
TW201727643A (zh) 2017-08-01
TW201640507A (zh) 2016-11-16
KR20120124381A (ko) 2012-11-13
US20040125681A1 (en) 2004-07-01
US9922698B2 (en) 2018-03-20
CN100508068C (zh) 2009-07-01
KR20040057961A (ko) 2004-07-02
KR20100115725A (ko) 2010-10-28
US20110012206A1 (en) 2011-01-20

Similar Documents

Publication Publication Date Title
TW200418031A (en) Semiconductor memory device
JP2007173385A (ja) 半導体集積回路装置
JP4907117B2 (ja) 半導体装置
US7123504B2 (en) Semiconductor integrated circuit device having static random access memory mounted thereon
KR20170134959A (ko) 반도체 장치
JPH10144879A (ja) ワード線ドライバ回路及び半導体記憶装置
JP3102371B2 (ja) 半導体装置及び半導体集積回路
JP5531057B2 (ja) 半導体集積回路装置
JP5337898B2 (ja) 半導体集積回路装置
JP5011352B2 (ja) 半導体集積回路装置
JP2009016039A (ja) 半導体記憶装置
JP2019023952A (ja) 半導体装置
JPS62195797A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent