JP2019023952A - 半導体装置 - Google Patents
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Abstract
Description
[半導体装置の構成例]
図1は、第1の実施形態による半導体装置の一例として、システムオンチップとして構成されたマイクロコンピュータを概略的に示す平面図である。図1を参照して、マイクロコンピュータチップは、半導体基板100上に形成された、CPU(Central Processing Unit)101と、デジタル論理回路102と、SRAM回路10と、フラッシュメモリ104と、アナログ回路103と、入出力(I/O:Input/Output)回路105とを含む。
図2は、図1のSRAM回路の構成を模式的に示すブロック図である。図1を参照して、SRAM回路10は、メモリアレイ11と、複数のワード線WLと、複数のビット線対BL,/BLと、複数のワード線ドライバ12と、複数の入出力(I/O)回路13と、制御回路&アドレスデコーダ14とを含む。SRAM回路10は、さらに、接地配線ARVSSと、図示しない電源配線ARVDDと、複数の接地配線電位制御回路16と、動作モード制御回路20とを含む。
図3は、図2のメモリセルMCおよび接地配線電位制御回路16のより詳細な構成を示す回路図である。
図3を参照して、各メモリセルMCは、2個のCMOS(Complementary MOS)インバータからなるラッチ回路と、2個の転送用のNMOSトランジスタNM1,NM2とを含む。
接地配線電位制御回路16は、接地配線ARVSSと接地電位を与える接地ノードVSSとの間に、互いに並列に接続されたNMOSトランジスタNM10とPMOSトランジスタPM10とを含む。すなわち、NMOSトランジスタNM10はソース接地となっているのに対して、PMOSトランジスタPM10はドレイン接地(ソースフォロア)となっている。さらに、NMOSトランジスタNM10のゲートは、動作モード制御回路20に設けられたNMOSトランジスタNM11を介して接地配線ARVSSに接続されている。動作モード制御回路20は、NMOSトランジスタNM10,NM11のゲートおよびPMOSトランジスタPM10のゲートを動作モードに応じた電位に設定する。
図4は、図2の動作モード制御回路20の構成の一例を示す回路図である。図4では、図2のSRAM回路10のうち1つのI/O回路13に対応する部分のみ示している。以下では、メモリアレイ11のうち1つのI/O回路13に対応する2列分をメモリセルグループ17と称する場合がある。接地配線電位制御回路16は、I/O回路13ごとに1つずつ配置されている。
図5は、動作モード制御回路20の動作を示すタイミングチャートである。以下、図4および図5を参照して、動作モード制御回路の動作について説明する。
SRAM回路の動作モードが、通常動作モードとレジュームスタンバイモードのみを有し、シャットダウンモードを有さない場合には、図4の接地配線電位制御回路16および動作モード制御回路20の構成を簡略化することができる。以下、図面を参照して具体的に説明する。
以上のとおり第1の実施形態によれば、SRAM回路の各メモリセルMCと接続された接地配線ARVSSと、接地電位を与える接地ノードVSSとの間には、NMOSトランジスタNM10とPMOSトランジスタPM10とが並列に設けられる。レジュームスタンバイモード時には、NMOSトランジスタNM10のゲートが接地配線ARVSSと接続されることによって、NMOSトランジスタNM10はダイオード接続された状態となる。PMOSトランジスタPM10のゲートにLレベルの信号が与えられることによって、PMNOSトランジスタPM10はオン状態となる。
第2の実施形態では、図2および図4などで説明した接地配線電位制御回路16の半導体基板上での配置について説明する。以下では、まず、セル内でのPウェルとNウェルの望ましい配置について説明する。
一般に、Nウェルには電源電位が供給され、Pウェルには接地電位が供給される。セルベースIC(Integrated Circuit)の場合、同じ電源電圧を利用する複数のセルのNウェル同士を接触させても問題がない。しかしながら、異なる電源電圧を利用する複数のセル(たとえば、スタンダードセルとIOセル等)のNウェル同士を接触させることはできない。この場合、Nウェル同士の間隔をより広げる必要がある。以上の理由から、Nウェルのセル内での配置には制約がある。
図8は、図2のSRAM回路のレイアウトの概略を示す平面図である。図9は、図2のSRAM回路において、接地配線電位制御回路のより詳細な配置を示す平面図である。以下では、メモリアレイ11の行方向をX方向と称し、列方向をY方向と称する。さらに、X方向に沿った向きを区別する場合には、+X方向および−X方向のように符号を付して示す。Y方向についても同様である。
図10は、接地配線電位制御回路の他の配置例を説明するための図である。図10に示すSRAM回路10Aの配置は、図2のSRAM回路10の配置を変形したものである。
第2の実施形態によれば、第1の実施形態の場合と同様の効果に加えて、面積効率のよい回路配置が可能になるので、省面積化を図ることができる。
[SRAM回路の構成]
図13は、第3の実施形態の半導体装置において、SRAM回路の構成を模式的に示すブロック図である。図13のSRAM回路10Bは、メモリアレイ用の電源配線ARVDDの電位を制御する電源配線電位制御回路50をさらに含む点で図2のSRAM回路10と異なる。電源配線電位制御回路50は、I/O回路13ごとに1つずつ配置されている。
以下、finFETを用いた上記のPMOSトランジスタPM10,PM12の構成例について説明する。
第3の実施形態によれば、第1および第2の実施形態の場合とほぼ同様の効果を奏する。さらに、第3の実施形態によれば、メモリアレイの電源配線の電位を切替えるために設けられたPMOSトランジスタPM12のゲートを、接地配線電位制御回路16を構成するPMOSトランジスタPM10と共通のゲート制御線ARYSWPに接続できるので、面積的に有利である。
第4の実施形態では、2系統の入出力ポートを有するデュアルポート型のSRAM回路に対して、第1および第2の実施形態の接地配線電位制御回路16ならびに第3の実施形態の電源配線電位制御回路50を適用した例について説明する。
図20は、デュアルポート型のSRAM回路全体のレイアウトを概略的に示す平面図である。図20を参照して、デュアルポート型のSRAM回路10Cでは、メモリアレイ11を挟んで、複数の第1のI/O回路13Aが設けられた領域と複数の第2のI/O回路13Bが設けられた領域とが配置される。複数の第1のI/O回路13A、メモリアレイ11、および複数の第2のI/O回路13Bは、メモリアレイ11の列方向(Y方向)にこの順で並んで配置される。メモリアレイ11に対して行方向(X方向)に隣接して複数のワード線ドライバ12A,12Bが設けられる。複数のワード線ドライバ12A,12Bは、第1のI/O回路13Aからのデータアクセスのために用いられる第1のワード線ドライバ12Aと、第2のI/O回路13Bからのデータアクセスのために用いられる第2のワード線ドライバ12Bとを含む。第1のI/O回路13Aの動作を制御するための制御回路14Aが、第1のI/O回路13Aに対して行方向(−X方向)に隣接して設けられる。さらに、第2のI/O回路13Bの動作を制御するための制御回路14Bが、第2のI/O回路13Bに対して行方向(−X方向)に隣接して設けられる。
図21は、図20のSRAM回路のより詳細な構成を示す図である。図21のSRAM回路の構成図は、図15の構成図に対応するものであり、1個の第1のI/O回路13Aおよび1個の第2のI/O回路13Bに対応する部分が示されている。
以下の説明では、図21に示すように、メモリアレイ11と第1のI/O回路13Aとの間に配置される接地配線電位制御回路および電源配線電位制御回路の参照符号をそれぞれ16C,50Cと記載する。メモリアレイ11と第2のI/O回路13Bとの間に配置される接地配線電位制御回路および電源配線電位制御回路の参照符号をそれぞれ16D、50Dと記載する。
このように、デュアルポート型のSRAM回路に対しても、第1〜第3の実施形態で説明した接地配線電位制御回路16および電源配線電位制御回路50を適用することができる。したがって、第4の実施形態の半導体装置は、第1〜第3の実施形態の半導体装置とほぼ同様の効果を奏する。
Claims (8)
- 第1動作モード及び第2動作モードを有するSRAM回路を備え、
前記SRAM回路は、
第1方向に延在する第1ビット線対と、
前記第1方向と交差する第2方向に延在する第1ワード線と、
前記第1ビット線対及び前記第1ワード線と電気的に接続されるメモリセルと、
前記メモリセルに含まれるラッチ回路と、
前記ラッチ回路と電気的に接続され、前記ラッチ回路に第1電位を供給する第1配線と、
前記ラッチ回路と電気的に接続され、前記第1電位より低い第2電位を供給する第2配線と、
前記第2配線を介して前記メモリセルと電気的に接続される第1電位制御回路と、を含み、
前記ラッチ回路は、第1CMOSインバータと、第2CMOSインバータと、からなり、
前記第1電位制御回路は、
前記第2配線と前記第2電位より低い第3電位を供給する第3配線との間に、電気的に接続される第1NMOSトランジスタと、
前記第2配線と前記第3配線との間に、前記第1NMOSトランジスタと並列に、電気的に接続される第1PMOSトランジスタと、を含み、
前記第2動作モードにおいて、前記第1NMOSトランジスタのゲート電極とドレイン電極は、前記第1配線を介して互いに、かつ、電気的に接続される、半導体装置。 - 前記SRAM回路は、前記第1電位制御回路の動作を制御する動作モード制御回路をさらに含み、
前記動作モード制御回路は、前記第1動作モードにおいて、前記第1NMOSトランジスタをオン状態に制御し、前記第2動作モードにおいて、前記第1NMOSトランジスタをダイオード接続状態に制御する、請求項1記載の半導体装置。 - 前記動作モード制御回路は、前記第2配線と前記第3配線との間に電気的に接続される第2NMOSトランジスタをさらに含み、
前記第2動作モードにおいて、前記第2NMOSトランジスタを介して、前記第1NMOSトランジスタのゲート電極と前記第2配線とが、互いに、かつ、電気的に接続される、請求項2記載の半導体装置。 - 前記第1NMOSトランジスタのゲート電極と電気的に接続される第1制御線をさらに有し、
前記第1PMOSトランジスタのゲート電極は、前記第3配線と電気的に接続され、
前記動作モード制御回路は、
前記第1制御線と前記第2配線との間に電気的に接続される第2NMOSトランジスタと、
前記第1制御線と、前記第1電位よりも高い第4電位を供給する第4配線との間に電気的に接続される第2PMOSトランジスタと、を含み、
前記動作モード制御回路は、
前記第1動作モードにおいて、前記第1NMOSトランジスタをオン状態にし、かつ、前記第2NMOSトランジスタをオフ状態にし、
前記第2動作モードにおいて、前記第1NMOSトランジスタをオン状態にし、かつ、前記第2NMOSトランジスタをオフ状態にする、請求項2記載の半導体装置。 - 前記第1NMOSトランジスタ及び前記第1PMOSトランジスタの各々はFinFETで構成される、請求項1記載の半導体装置。
- 第1動作モード及び第2動作モードを有するSRAM回路を備え、
前記SRAM回路は、
第1方向に延在する複数の第1ビット線対及び複数の第2ビット線対と、
前記第1方向と交差する第2方向に延在する複数の第1ワード線及び複数の第2ワード線と、
それぞれが前記第1ビット線対、前記第2ビット線対、前記第1ワード線、及び前記第2ワード線と接続されるメモリセルと、
各前記メモリセルに含まれ、かつ、ラッチ回路を構成する第1CMOSインバータ及び第2CMOSインバータと、
前記メモリセルが行列状に配置されるメモリアレイと、
各前記メモリセルと電気的に接続され、各前記メモリセルに第1電位を供給する第1配線と、
各前記メモリセルと電気的に接続され、前記第1電位より低い第2電位を供給する第2配線と、
前記第2配線を介して前記メモリセルと電気的に接続される第2配線電位制御回路と、
前記第2配線を介して前記メモリセルと電気的に接続される第3配線電位制御回路と、を含み、
前記第2配線電位制御回路と前記第3配線電位制御回路のそれぞれは、
前記第2配線と、前記第2電位より低い第3電位を供給する第3配線との間に、電気的に接続される第1NMOSトランジスタと、
前記第2配線と前記第3配線との間に、前記第1NMOSトランジスタと並列に、電気的に接続される第1PMOSトランジスタと、を含み、
前記第1NMOSトランジスタのゲート電極とドレイン電極は、前記第2配線を介して、互いに、かつ、電気的に接続され、
前記第1ビット線対は、選択されるメモリセルからのデータ読出し、及び選択されるメモリセルへのデータ書込みを行う第1入出力回路と電気的に接続され、
前記第2ビット線対は、選択されるメモリセルからのデータ読出し、および選択されるメモリセルへのデータ書込みを行う第2入出力回路と電気的に接続され、
平面視において、前記第1入出力回路と前記第2入出力回路は、前記第2方向において前記メモリアレイを挟んで反対側に配置され、
平面視において、前記第2配線電位制御回路は、前記第2方向において前記メモリアレイと前記第1入出力回路との間に配置され、
平面視において、前記第3配線電位制御回路は、前記第2方向において前記メモリアレイと前記第2入出力回路との間に配置される、半導体装置。 - 平面視において前記メモリアレイと隣接し、前記第2方向に延在するPウェル領域と、
平面視において前記第1方向に前記Pウェル領域と隣接し、かつ前記第1方向に延在するNウェル領域と、をさらに備え、
前記Nウェル領域は、前記第1方向において前記Pウェル領域を挟んで前記メモリアレイの反対側に設けられ、
前記第1PMOSトランジスタは前記Nウェル領域に配置され、
前記第1NMOSトランジスタは前記Pウェル領域に配置される、請求項6記載の半導体装置。 - 前記第1NMOSトランジスタ及び前記第1PMOSトランジスタの各々はFinFETで構成される、請求項7記載の半導体装置。
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