JP2017033616A - 集積回路 - Google Patents

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Abstract

【課題】不良率を低減することのできる集積回路を提供する。
【解決手段】３本以上の列配線ＣＬ１１〜ＣＬ２２と、列配線に交差する行配線ＲＬ１〜ＲＬｍと、列配線と行配線との交差領域に設けられた複数の第１抵抗変化素子１０を有する。複数の行配線に接続された複数の第１入力端子と、第１出力端子ＯＵＴとを有する、選択信号に基づいて複数の第１入力端子のうちから１つの第１入力端子を選択し、この第１入力端子の入力情報に応じた情報を第１出力端子から出力する第１選択回路１０４と、列配線のうちから２本の配線を選択し、選択した２本の配線のうちの１つを配線Ｃ３に接続し、他の１つをＣ４に接続する第２選択回路５１３、５１４と、を備えている。
【選択図】図８Ａ

Description

本発明の実施形態は、集積回路に関する。
プログラマブルロジックデバイスは、チップ製造後に回路を書き換えることができる再構成可能な回路である。プログラマブルロジックデバイスは、書き換え可能な配線部と書き換え可能な論理回路を有する。上記書き換え可能な配線部は、複数の配線と複数のメモリを有し、そのメモリに記憶されている内容によって、指定された２本の配線どうしを電気的に接続または非接続にすることができる。
上記書き換え可能な論理回路は、ルックアップテーブル回路を有する。ルックアップテーブル回路は、論理をメモリに記憶させておき、そのメモリに記憶されている内容によって出力を制御する回路である。
上記書き換え可能な配線部、書き換え可能な論理回路におけるそれぞれのメモリには、通常ＳＲＡＭ(Static Random Access Memory)が用いられる。しかしＳＲＡＭは揮発性のメモリであるため、電源遮断時にデータが失われる。したがって、電源を入れた後に外部の不揮発性メモリからＳＲＡＭにいったんデータをロードする必要がある。そのため電源投入後の起動時間が長くなる。
一方、上記書き換え可能な配線部におけるメモリとして抵抗変化メモリを用いる方法が知られている。上記抵抗変化メモリは例えば２つの電極を有する不揮発性の抵抗変化素子を有しており、上記電極間に所定の電圧を印加することにより電極間の抵抗を低抵抗状態から高抵抗状態に、あるいは高抵抗状態から低抵抗状態に切り替えることができる。このような抵抗変化素子を２つの配線の間に設けておけば、抵抗変化素子の抵抗状態を変化させることによって配線の接続／非接続を制御することができる。同様に、上記書き換え可能な論理回路におけるメモリとしても抵抗変化メモリを用いることが可能である。
ところで、抵抗変化素子を多く備えた抵抗変化メモリを用いる回路は一般的に不良を起こしやすい。それは、抵抗変化メモリの不良率がＳＲＡＭの不良率よりも大きいからである。したがって、回路中の一部の抵抗変化素子が不良だった場合でも正しい回路動作ができるような、不良救済手法が求められる。しかし、抵抗変化メモリを用いたプログラマブルロジックデバイス、特に抵抗変化メモリを用いたルックアップテーブル回路において、メモリに不良が含まれた場合に回路を救済する手法は、知られていない。
特開２０１２−１６９０２３号公報
本実施形態は、不良率を低減することのできる集積回路を提供する。
本実施形態による集積回路は、少なくとも３本以上の第１配線を有する第１配線群と、前記第１配線に交差する複数の第２配線を有する第２配線群と、前記第１配線と前記第２配線との交差領域に設けられた複数の第１抵抗変化素子であって、前記第１抵抗変化素子は、第１および第２端子と、前記第１端子と前記第２端子との間に設けられた第１抵抗変化層とを有し、前記第１端子が前記第１配線の対応する１つに接続され、前記第２端子が前記第２配線の対応する１つに接続された、複数の第１抵抗変化素子と、前記複数の第２配線に接続された複数の第１入力端子と、第１出力端子とを有し、選択信号に基づいて前記複数の第１入力端子のうちから１つの第１入力端子を選択し、この選択した１つの第１入力端子に入力された情報に応じた情報を前記第１出力端子から出力する第１選択回路と、第３および第４配線と、前記第１配線群のうちから２本の第１配線を選択し、選択した２本の第１配線のうちの１つを前記第３配線に接続し、他の１つを前記第４配線に接続する第１選択回路と、を備えている。
プログラマブルロジックデバイス（再構成可能な回路）の一構成例を示す図。 第１具体例の抵抗変化素子を示す断面図。 第２具体例の抵抗変化素子の一例を示す図。 第３具体例の抵抗変化素子の他の例を示す図。 メモリ素子として抵抗変化素子を用いた基本ブロックの一例を示す図。 ルックアップテーブル回路の一例を示す図。 第１実施形態のルックアップテーブル回路を示す図。 第１実施形態の第１変形例によるルックアップテーブル回路を示す図。 第１実施形態の第２変形例によるルックアップテーブル回路を示す図。 第２実施形態のルックアップテーブル回路を示す図。 第２実施形態の変形例によるルックアップテーブル回路を示す図。 第３実施形態のルックアップテーブル回路を示す図。 第４実施形態のルックアップテーブル回路を示す図。 第５実施形態のルックアップテーブル回路を示す図。 第６実施形態のルックアップテーブル回路を示す図。 第７実施形態のルックアップテーブル回路を示す図。 第８実施形態のルックアップテーブル回路を示す図。 マルチプレクサ回路の第１例を示す回路図。 マルチプレクサ回路の第２例を示す回路図。 マルチプレクサ回路の第３例を示す回路図。 第３例のマルチプレクサ回路において、１つのＸＮＯＲゲートとそれに対応する４つのメモリ素子を抜き出した回路図。 マルチプレクサ回路の第４例を示す回路図。 第４例のマルチプレクサ回路において、１つのＸＯＲゲートとそれに対応する４つのメモリ素子を抜き出した回路図。
実施形態を説明する前に、実施形態に至った経緯について説明する。
図１にプログラマブルロジックデバイス（再構成可能な回路）の一構成例を示す。図１に示すプログラマブルロジックデバイスは、書き換え可能な配線部１０１と、書き換え可能な論理回路１０２とを備えた基本ブロック１００がマトリクス状に配列された構造を有する。１つの基本ブロック１００は隣接する基本ブロックに接続されている。書き換え可能な配線部１０１は複数のメモリ素子を有するメモリを備え、メモリに記憶された情報に基づいて、配線どうしの接続／非接続を制御することができる。同様に、書き換え可能な論理回路１０２も複数のメモリ素子を有するメモリを備え、メモリに記憶された情報に基づいて、様々な論理計算を行うことができる。
従来のプログラマブルロジックデバイスでは、メモリとしてＳＲＡＭを用いているが、ＳＲＡＭはチップにおける占有面積が大きく、また揮発性のメモリであるため、電源を切ると情報が失われてしまう。
そこで、各実施形態においては、ＳＲＡＭの代わりに、メモリ素子として抵抗変化素子を備えたメモリを用いてプログラマブルロジックデバイスを構成する。
図２に抵抗変化素子の第１具体例の構成を示す。この第１具体例の抵抗変化素子１０Ａは、電極１１、１３と、これらの電極に挟まれた抵抗変化層１２と、を有する。抵抗変化層１２は、例えば、チタン酸化物、ハフニウム酸化物、タンタル酸化物、またはアルミ酸化物といった金属酸化物を用いることができる。また、抵抗変化層１２として、シリコン酸化物などの半導体酸化物を用いてもよいし、またはアモルファスシリコン等の半導体材料を用いてもよいし、これらの材料の積層膜を用いてよい。
この第１具体例の抵抗変化素子は、上記電極１１、１３に所定の電圧を印加するか、あるいは電極１１、１３の間に所定の電流を流すことによって、電極間の電気抵抗を低抵抗状態から高抵抗状態に、あるいは高抵抗状態から低抵抗状態に可逆的に遷移可能である。
ＳＲＡＭは、このＳＲＡＭ以外のＣＭＯＳ回路と同じ層に作製されるのに対して、図２に示した第１具体例の抵抗変化素子１０Ａを備えたメモリは、ＣＭＯＳ回路が形成される層の上層に作製することができる。したがって抵抗変化素子の数が増えてもチップ全体の面積の増加を抑えることができる。また、抵抗変化素子を備えたメモリは不揮発性のメモリであるため、電源を切ってもデータは失われない。
また、抵抗変化素子の第２具体例として、ワンタイムプログラマブルメモリ素子（ＯＴＰメモリ素子）を用いることもできる。ＯＴＰメモリ素子は一回だけ書き込みが可能なメモリであり、安価な製造プロセスで作製できるという特長がある。またデータの書き換えが不可能なことから、セキュリティ性が高いことも特長である。チップにおける占有面積もＳＲＡＭより小さく作製することができる。
この第２具体例の抵抗変化素子としては、図３Ａに示すように、ソースおよびドレインが接続されたトランジスタからなるＯＴＰ素子を用いることができる。図３Ａに示すＯＴＰメモリ素子１０Ｂは、トランジスタのゲートに接続された端子１５と、トランジスタのソースおよびドレインに接続された端子１６と、を有する。初期状態ではこれらの端子１５、１６間は高抵抗状態であるが、書き込みによってゲート絶縁膜にリークパスを形成し、これらの端子１５、１６間を低抵抗状態にすることができる。すなわち、ゲート絶縁膜が抵抗変化層となり、この抵抗変化層は、高抵抗状態から低抵抗状態に不可逆的に遷移する。
なお、図３Ａに示す第２具体例の抵抗変化素子では、ゲートが端子１５に接続され、端子１６がソースおよびドレインの両方に接続されたトランジスタからなるＯＴＰメモリ素子１０Ｂであったが、図３Ｂに示す第３具体例の抵抗変化素子１０Ｃとして、端子１５がゲートに接続され、端子１６がソースおよびドレインの一方に接続されたトランジスタからなるＯＴＰ素子であってもよい。
また、図３Ａ、図３Ｂに示したＯＴＰ素子はＮチャネルトランジスタであるが、Ｐチャネルトランジスタを用いてもよい。また、図３Ｂのようにソースおよびドレインの一方のみが端子１６に接続されている場合、ソースおよびドレインのうち端子１６に接続されていないほうには、不純物ドーピングによる拡散層が形成されていなくてもよい。
これらの抵抗変化素子は、いずれも電極（端子）を２つ有しており、これらの電極（端子）間の抵抗状態を低抵抗状態あるいは高抵抗状態に設定することができる。以下では、これらの抵抗変化素子をメモリ素子として備えたメモリを用いたプログラマブルロジックデバイスについて考える。
図４にメモリ素子として抵抗変化素子を用いた基本ブロック１００の一例を示す。ここでは縦方向に延びる配線と横方向に延びる配線の交差領域に抵抗変化素子１０が配置され、抵抗変化素子１０の電極１１，１３（あるいは端子１５、１６）の一方が上記２本の配線のいずれかに接続され、他方が上記２本の配線のもう一方に接続される。ここで書き換え可能な論理回路１０２は、ルックアップテーブル回路１０３と、フリップフロップＦＦと、マルチプレクサＭＵＸと、を有する。
図５に、ルックアップテーブル回路１０３の一例を示す。図５のルックアップテーブル回路１０３は、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、選択回路１０４と、２本の列配線ＣＬ１、ＣＬ２と、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍと、これら列配線と行配線の交差点に設けられた複数のメモリ素子１０と、を備えている。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。
これらの抵抗変化素子１０は、図４で説明した場合と同様に、２本の列配線ＣＬ１、ＣＬ２とｍ（≧１）本の行配線ＲＬ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、２本の列配線ＣＬ１、ＣＬ２のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
列配線ＣＬ１、ＣＬ２はカラムドライバ２０１に接続され、行配線ＲＬ１〜ＲＬｍはロウドライバ２０２に接続される。これらのカラムドライバ２０１およびロウドライバ２０２は、メモリ素子１０に書き込み電圧を与えることで、選択したメモリ素子１０の抵抗状態を切り替える。
同じ行に位置する２つのメモリ素子１０は、いずれか一方のメモリ素子１０が低抵抗状態になり、他方のメモリ素子１０が高抵抗状態になるようにプログラムされる。ルックアップテーブル回路１０３の動作時には、列配線ＣＬ１、ＣＬ２のいずれか一方は電源電圧を発生する第１電源に接続され、他方は接地電圧を発生する第２電源に接続される。例えば、行配線ＲＬ１に接続されている２つのメモリ素子１０のうち、列配線ＣＬ１に接続されているメモリ素子１０を低抵抗状態にし、列配線ＣＬ２に接続されているメモリ素子１０を高抵抗状態にする。このとき、列配線ＣＬ１を第１電源に接続し、列配線ＣＬ２を第２電源に接続すると、行配線ＲＬ１の電位は電源電圧の電位と等しくなる。一方で例えば、行配線ＲＬ２に接続されている２つのメモリ素子１０のうち、列配線ＣＬ１に接続されているメモリ素子１０を高抵抗状態にし、列配線ＣＬ２に接続されているメモリ素子１０を低抵抗状態にすると、行配線ＲＬ２の電位は接地電圧の電位と等しくなる。
選択回路１０４は、複数の入力端子と、出力端子と、選択端子を有し、複数の入力線のそれぞれは行配線ＲＬ１〜ＲＬｍに接続され、選択端子は選択線ＩＮ１〜ＩＮｎに接続され、出力端子は出力線ＯＵＴに接続される。選択回路１０４は、選択線ＩＮ１〜ＩＮｎから入力された情報に応じて、複数の入力端子のうち１つを選択し、この選択された入力端子に入力された信号に対応する情報を出力端子から出力する。このとき、選択された入力端子の電位と、出力端子の電位は同じであってもよいし、論理が反転していてもよい。論理が反転している場合、選択された入力端子の電位が電源電圧の電位のときには出力端子の電位は接地電圧になり、選択された入力端子の電位が接地電圧の電位のときには出力端子の電位は電源電圧になる。ここで、ｎはｎ≧１を満たす整数であり、ｍは２ｎ−１＋１≦ｍ≦２ｎを満たす整数である。
ここで、図５に示すルックアップテーブル回路１０３が抱える問題点について考える。メモリ素子は製造時の問題などにより、不良となる可能性を有する。例えば、図２に示すメモリ素子（抵抗変化素子）の不良状態としては、高抵抗状態から低抵抗状態に遷移させることができない不良（すなわち、恒久的に高抵抗状態である不良）と、低抵抗状態から高抵抗状態に遷移させることができない不良（すなわち、恒久的に低抵抗状態である不良）の両方を考える必要がある。また図３Ａ、３Ｂに示したメモリ素子（抵抗変化素子）の不良状態としては、高抵抗状態から低抵抗状態に遷移させることができない不良（すなわち、恒久的に高抵抗状態である不良）、または高抵抗状態として使用したいメモリ素子が製造時の問題などで低抵抗状態になっている不良などがある。このような不良状態のメモリ素子が回路中に存在すると、誤った信号が出力されて、回路が誤動作してしまう恐れがある。
上記の問題を解決する手法として、冗長ビット（スペアビット）を用いる方法がある。すなわち、予めスペアのメモリ素子を用意しておき、不良状態のメモリ素子が見つかった場合、不良状態のメモリ素子をスペアのメモリ素子に入れ替える。メモリにスペアのメモリ素子を有するルックアップテーブル回路を備えた再構成可能な回路について以下に実施形態として説明する。
（第１実施形態）
第１実施形態による集積回路について図６を参照して説明する。この第１実施形態の集積回路は、図６に示すルックアップテーブル回路１０３Ａを有している。この第１実施形態におけるルックアップテーブル回路１０３Ａは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、選択回路１０４と、２本の配線Ｃ１、Ｃ２と、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２と、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍと、これら列配線と行配線の交差領域に設けられた複数のメモリ素子１０と、選択回路５０と、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。
これらの抵抗変化素子１０は、図４で説明した場合と同様に、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２とｍ（≧１）本の行配線ＲＬ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
配線Ｃ１、Ｃ２はカラムドライバ２０１に接続され、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともに選択回路１０４の入力端子に接続される。これらのカラムドライバ２０１およびロウドライバ２０２は、メモリ素子１０に書き込み電圧を与えることで、選択したメモリ素子１０の抵抗状態を切り替える。
この第１実施形態のルックアップテーブル回路１０３Ａにおいては、選択回路５０によって列配線ＣＬ１１、ＣＬ１２、ＣＬ２１、ＣＬ２２のうちから２本の列配線が選択され、選択された２本の列配線のうちの一方が配線Ｃ１に接続され、他方が配線Ｃ２に接続される。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。
ここで、列配線ＣＬ１１、ＣＬ１２、ＣＬ２１、ＣＬ２２のうちから選択された２本の列配線以外の列配線は、選択された２本の列配線のスペアだと考えることができる。例えば列配線ＣＬ１１に接続されているメモリ素子のなかに不良状態のものがある場合、選択回路５０は、列配線ＣＬ１２、ＣＬ２１、ＣＬ２２のうちから２本の列配線を選択し、選択した２本の列配線のうちの一方を配線Ｃ１に接続し、他方を配線Ｃ２に接続する。
このように構成された第１実施形態においては、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合でも、不良状態でないメモリ素子のみを選択的に用いることによって回路を正常動作させることができる。
次に、第１実施形態のルックアップテーブル回路１０３Ａにおけるメモリ素子１０の書き込み方法について説明する。選択回路５０によって列配線ＣＬ１１、ＣＬ２１が選択され、列配線ＣＬ１１が選択回路５０を介して配線Ｃ１に接続され、列配線ＣＬ２１が選択回路５０を介して配線Ｃ２に接続される場合を例に取って説明する。この場合において、行配線ＲＬ１と、列配線ＣＬ１１との交差領域に配置されたメモリ素子１０への書き込みは以下のように行われる。
行配線ＲＬ１に書き込み電圧Ｖｐｒｇを、他の行配線ＲＬ２〜ＲＬｍにそれぞれ書き込み禁止電圧Ｖｉｎｈ（例えば、Ｖｐｒｇ／２）を、ロウドライバ２０２を介して印加する。列配線ＣＬ１１に０Ｖを、カラムドライバ２０１、配線Ｃ１および選択回路５０を介して印加するとともに、列配線ＣＬ２１に書き込み禁止電圧Ｖｉｎｈを、カラムドライバ２０１、配線Ｃ２、および選択回路５０を介して印加する。ここで書き込み禁止電圧Ｖｉｎｈは書き込み電圧Ｖｐｒｇと０Ｖの間の電圧である。
これにより、選択されたメモリ素子１０の２つの電極（または端子）間に書き込み電圧Ｖｐｒｇが印加され書き込みが行われる。しかし、非選択のメモリ素子の２つの電極（または端子）間にはＶｐｒｇ／２がまたは０Ｖが印加されるため、書き込みは行われない。
上記説明では、選択されたメモリ素子１０に書き込みを行う場合に、行配線ＲＬ１にプログラム電圧Ｖｐｒｇを印加し、列配線ＣＬ１１に０Ｖを印加したが、行配線ＲＬ１に０Ｖを印加し、列配線ＣＬ１１にプログラム電圧Ｖｐｒｇを印加してもよい。
この第１実施形態のルックアップテーブル回路１０３Ａにおいても、図５に示すルックアップテーブル回路１０３と同様に、同じ行に位置する２つのメモリ素子１０は、いずれか一方のメモリ素子１０が低抵抗状態になり、他方のメモリ素子１０が高抵抗状態になるようにプログラムされる。
第１実施形態のルックアップテーブル回路１０３Ａの動作時には、配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。例えば、行配線ＲＬ１に接続されている２つのメモリ素子１０のうち、配線Ｃ１に接続されているメモリ素子１０を低抵抗状態にし、配線Ｃ２に接続されているメモリ素子１０を高抵抗状態にする。このとき、配線Ｃ１を第１電圧源に接続し、配線Ｃ２を第２電圧源に接続すると、行配線ＲＬ１の電位は電源電圧Ｖｄｄの電位と等しくなる。一方で例えば、行配線ＲＬ２に接続されている２つのメモリ素子１０のうち、配線Ｃ１に接続されているメモリ素子１０を高抵抗状態にし、配線Ｃ２に接続されているメモリ素子１０を低抵抗状態にすると、行配線ＲＬ２の電位は接地電圧Ｖｓｓの電位と等しくなる。
選択回路１０４は、複数の入力端子と、出力端子と、選択端子を有し、複数の入力線のそれぞれは行配線ＲＬ１〜ＲＬｍに接続され、選択端子は選択線ＩＮ１〜ＩＮｎに接続され、出力端子は出力線ＯＵＴに接続される。選択回路１０４は、選択線ＩＮ１〜ＩＮｎから入力された情報（信号）に応じて、複数の入力端子のうち１つを選択し、この選択された入力端子に入力された信号に対応する情報を出力端子から出力する。このとき、前記選択された入力端子の電位と、前記出力端子の電位は同じであってもよいし、論理が反転していてもよい。論理が反転している場合、前記選択された入力端子の電位が電源電圧の電位のときには前記出力端子の電位は接地電圧になり、前記選択された入力端子の電位が接地電圧の電位のときには前記出力端子の電位は電源電圧になる。ここで、ｎはｎ≧１を満たす整数であり、ｍは２ｎ−１＋１≦ｍ≦２ｎを満たす整数である。このように、選択回路１０４は、マルチプレクサとして機能する。以下の説明では、選択回路１０４をマルチプレクサ１０４として説明する。
以上説明したように、第１実施形態のルックアップテーブル回路１０３Ａを用いると、ルックアップテーブル回路１０３Ａ中のメモリ素子の中に不良状態のものがあった場合でも、スペアのメモリ素子を用いることによってルックアップテーブル回路１０３Ａを正常動作させることができる。したがって、図５に示すルックアップテーブル回路１０３を用いた場合に比べて、チップの歩留まりを上げることができる。すなわち、不良率を低減することのできるルックアップテーブル回路を備えた再構成可能な回路を提供することができる。
（第１変形例）
第１実施形態の第１変形例による集積回路について図７Ａを参照して説明する。この第１変形例の集積回路は、図７Ａに示すルックアップテーブル回路１０３Ａ１を有している。この第１変形例におけるルックアップテーブル回路１０３Ａ１は、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、２本の配線Ｃ１、Ｃ２と、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２と、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍと、これら列配線と行配線の交差領域に設けられた複数のメモリ素子１０と、切り換え回路（デマルチプレクサ）５１１、５１２と、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。すなわち、図６に示す第１実施形態において、選択回路５０の代わりに２つの切り換え回路５１１、５１２を用いた構成を有している。
これらの抵抗変化素子１０は、図４で説明した場合と同様に、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２と、ｍ（≧１）本の行配線ＬＲ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
配線Ｃ１、Ｃ２はカラムドライバ２０１に接続され、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともにマルチプレクサ１０４の入力端子に接続される。これらのカラムドライバ２０１およびロウドライバ２０２は、メモリ素子１０に書き込み電圧を与えることで、選択したメモリ素子１０の抵抗状態を切り替える。
この第１変形例のルックアップテーブル回路１０３Ａ１においては、切り換え回路５１１を介して列配線ＣＬ１１、ＣＬ１２のいずれか一方が配線Ｃ１に接続され、切り換え回路５１２を介して列配線ＣＬ２１、ＣＬ２２のいずれか一方が配線Ｃ２に接続される。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。
ここで、列配線ＣＬ１１と列配線ＣＬ１２は対をなし、いずれか一方が使用される。すなわち、列配線ＣＬ１２は列配線ＣＬ１１のスペアだと考えることができる。例えば列配線ＣＬ１１に接続されているメモリ素子のなかに不良状態のものがある場合、切り換え回路５１１は列配線ＣＬ１２を配線Ｃ１に接続する。逆に、列配線ＣＬ１２に接続されているメモリ素子のなかに不良状態のものがある場合、切り換え回路５１１は列配線ＣＬ１１を配線Ｃ１に接続する。同様に、列配線ＣＬ２１と列配線ＣＬ２２は対をなし、いずれか一方が使用される。すなわち、切り換え回路５１２も不良状態のメモリ素子が接続されていないほうの列配線を配線Ｃ２に接続する。
このように構成された第１実施形態の第１変形例においては、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合でも、不良状態でないメモリ素子のみを選択的に用いることによって回路を正常動作させることができる。
次に、第１変形例のルックアップテーブル回路１０３Ａ１におけるメモリ素子１０の書き込み方法について説明する。２本の列配線ＣＬ１１、ＣＬ１２のうち、列配線ＣＬ１１が切り換え回路５１１を介して配線Ｃ１に接続され、２本の列配線ＣＬ２１、ＣＬ２２のうち、列配線ＣＬ２１が切り換え回路５１２を介して配線Ｃ２に接続される場合を例に取って説明する。この場合において、行配線ＲＬ１と、列配線ＣＬ１１との交差領域に配置されたメモリ素子１０への書き込みは以下のように行われる。
行配線ＲＬ１に書き込み電圧Ｖｐｒｇを、他の行配線ＲＬ２〜ＲＬｍにそれぞれ書き込み禁止電圧Ｖｉｎｈ（例えば、Ｖｐｒｇ／２）を、ロウドライバ２０２を介して印加する。列配線ＣＬ１１に０Ｖを、カラムドライバ２０１、配線Ｃ１および切り換え回路５１１を介して印加するとともに、列配線ＣＬ２１に書き込み禁止電圧Ｖｉｎｈを、カラムドライバ２０１、配線Ｃ２、および切り換え回路５１２を介して印加する。ここで書き込み禁止電圧Ｖｉｎｈは書き込み電圧Ｖｐｒｇと０Ｖの間の電圧である。
これにより、選択されたメモリ素子１０の２つの電極（または端子）間に書き込み電圧Ｖｐｒｇが印加され書き込みが行われる。しかし、非選択のメモリ素子の２つの電極（または端子）間にはＶｐｒｇ／２または０Ｖが印加されるため、書き込みは行われない。
上記説明では、選択されたメモリ素子１０に書き込みを行う場合に、行配線ＲＬ１にプログラム電圧Ｖｐｒｇを印加し、列配線ＣＬ１１に０Ｖを印加したが、行配線ＲＬ１に０Ｖを印加し、列配線ＣＬ１１にプログラム電圧Ｖｐｒｇを印加してもよい。また、行配線に印加する書き込み禁止電圧Ｖｉｎｈと列配線に印加する書き込み禁止電圧Ｖｉｎｈは異なる電圧であってもよい。
この第１変形例のルックアップテーブル回路１０３Ａ１においても、図５に示すルックアップテーブル回路１０３と同様に、同じ行に位置する２つのメモリ素子１０は、いずれか一方のメモリ素子１０が低抵抗状態になり、他方のメモリ素子１０が高抵抗状態になるようにプログラムされる。
第１変形例のルックアップテーブル回路１０３Ａ１の動作時には、配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。例えば、行配線ＲＬ１に接続されている２つのメモリ素子１０のうち、配線Ｃ１に接続されているメモリ素子１０を低抵抗状態にし、配線Ｃ２に接続されているメモリ素子１０を高抵抗状態にする。このとき、配線Ｃ１を第１電圧源に接続し、配線Ｃ２を第２電圧源に接続すると、行配線ＲＬ１の電位は電源電圧Ｖｄｄの電位と等しくなる。一方で例えば、行配線ＲＬ２に接続されている２つのメモリ素子１０のうち、配線Ｃ１に接続されているメモリ素子１０を高抵抗状態にし、配線Ｃ２に接続されているメモリ素子１０を低抵抗状態にすると、行配線ＲＬ２の電位は接地電圧Ｖｓｓの電位と等しくなる。
以上説明したように、第１変形例のルックアップテーブル回路１０３Ａ１を用いると、ルックアップテーブル回路１０３Ａ１中のメモリ素子の中に不良状態のものがあった場合でも、スペアのメモリ素子を用いることによってルックアップテーブル回路１０３Ａ１を正常動作させることができる。したがって、図５に示すルックアップテーブル回路１０３を用いた場合に比べて、チップの歩留まりを上げることができる。すなわち、不良率を低減することのできるルックアップテーブル回路を備えた再構成可能な回路を提供することができる。
（第２変形例）
第２変形例のルックアップテーブル回路を図７Ｂに示す。この第２変形例のルックアップテーブル回路１０３Ｂは、図７Ａに示す第１変形例のルックアップテーブル回路１０３Ａ１において、カラムドライバ２０１と配線Ｃ１、Ｃ２との間にそれぞれトランジスタ２１１，２１２を設け、配線Ｃ１および配線Ｃ２と、電源電圧Ｖｄｄを発生する第１電圧源および接地電圧Ｖｓｓを発生する第２電圧源との間にそれぞれトランジスタ２２１、２２２を設け、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間にそれぞれトランジスタ２４１〜２４ｍを設け、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にトランジスタ２５１〜２５ｍとインバーター（もしくはバッファー）４０１〜４０ｍを設けた構成を有している。なお、図７Ｂにおいては、配線Ｃ１がトランジスタ２２１を介して第１電圧源Ｖｄｄに接続され、配線Ｃ２がトランジスタ２２２を介して第２電圧源Ｖｓｓに接続されている。しかし、配線Ｃ１がトランジスタ２２１を介して第２電圧源Ｖｓｓに接続され、配線Ｃ２がトランジスタ２２２を介して第１電圧源Ｖｄｄに接続されていてもよい。
トランジスタ２１１，２１２は、それぞれのゲートが制御線３１に接続される。トランジスタ２２１，２２２は、それぞれのゲートが制御線３２に接続される。トランジスタ２４１〜２４ｍは、それぞれのゲートが制御線３４に接続される。トランジスタ２５１〜２５ｍは、それぞれのゲートが制御線３５に接続される。これらトランジスタ２１１、２１２、２２１、２２２、２４１〜２４ｍ、２５１〜２５ｍはＮチャネルトランジスタでもよいし、Ｐチャネルトランジスタでもよい。
このように、トランジスタ２２１、２２２を設けることにより、書き込みを行うときに第１電圧源および第２電圧源とメモリ素子１０を切り離すことができる。一方で、トランジスタ２１１、２１２、２４１〜２４ｍを設けることにより、ルックアップテーブル回路を動作させるときにカラムドライバ２０１とロウドライバ２０２とメモリ素子１０を切り離すことができる。またトランジスタ２５１〜２５ｍを設けることにより、書き込みを行うときにマルチプレクサ１０４やインバーター４０１〜４０ｍにダメージが入ることを抑制することができる。またインバーター４０１〜４０ｍを設けることにより、ルックアップテーブル回路の動作速度を上げることができる。
この第２変形例も第１変形例と同様に、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
（第２実施形態）
第２実施形態による集積回路について図８Ａを参照して説明する。この第２実施形態の集積回路は、図８Ａに示すルックアップテーブル回路１０３Ｃを有している。この第２実施形態におけるルックアップテーブル回路１０３Ｃは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、選択回路１０４と、４本の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４と、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２と、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍと、これら列配線と行配線の交差領域に設けられた複数のメモリ素子１０と、切り換え回路５１１、５１２、５１３、５１４と、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。なお、この第２実施形態も図６に示す第１実施形態と同様に、２つの切り換え回路５１１、５１２を１つの選択回路で置き換え、２つの切り換え回路５１３、５１４を他の１つの選択回路で置き換えてもよい。
これらの抵抗変化素子１０は、第１実施形態と同様に、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２とｍ（≧１）本の行配線ＲＬ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
切り換え回路５１１を介して列配線ＣＬ１１、ＣＬ１２のいずれか一方が配線Ｃ１に接続され、切り換え回路５１２を介して列配線ＣＬ２１、ＣＬ２２のいずれか一方が配線Ｃ２に接続される。また、切り換え回路５１３を介して列配線ＣＬ１１、ＣＬ１２のいずれか一方が配線Ｃ３に接続され、切り換え回路５１４を介して列配線ＣＬ２１、ＣＬ２２のいずれか一方が配線Ｃ４に接続される。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。配線Ｃ３、Ｃ４はカラムドライバ２０１に接続される。
第１実施形態と同様に、第２実施形態のルックアップテーブル回路１０３Ｃにおいても、切り換え回路５１１、５１２は、不良状態のメモリが接続されていないほうの列配線をそれぞれ配線Ｃ１、Ｃ２に接続する。また切り換え回路５１３、５１４は、不良状態のメモリが接続されていないほうの列配線を選択し、選択した列配線をそれぞれ配線Ｃ３、Ｃ４に接続する。切り換え回路５１１、５１３が選択する列配線は同じものであり、切り換え回路５１２、５１４が選択する列配線は同じものである。
第１実施形態と同様に、本実施形態においても、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともに選択回路１０４の入力端子に接続される。
このように構成された第２実施形態においては、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合でも、不良状態でないメモリ素子のみを選択的に用いることによって回路を正常動作させることができる。
また、第２実施形態においては、メモリの書き換え時と回路の動作時で別の切り換え回路を用いている。すなわち、選択されたメモリ素子１０の情報を書き換えるときには、カラムドライバ２０１からの電圧は切り換え回路５１３、５１４を介して、選択されたメモリ素子１０に印加される。一方、ルックアップテーブル回路の動作時には、電源電圧Ｖｄｄや接地電圧Ｖｓｓは切り換え回路５１１、５１２を介してメモリ素子１０に印加される。
一般に、メモリ素子の書き換えには電源電圧よりも大きな書き込み電圧が必要であるが、このような電圧を切り換え回路に印加すると、切り換え回路にダメージが入ることが懸念される。図７Ａに示す第１実施形態の第１変形例の場合は、メモリ素子の書き換え時とルックアップテーブル回路の動作時で同じ切り換え回路を用いているため、書き込み電圧によってダメージが入った切り換え回路をその後の動作でも使用しなければならない。したがって、長時間の動作によってダメージの程度が拡大し、切り換え回路を構成する素子が破壊される懸念がある。
これに対して、第２実施形態においては、書き込み電圧が切り換え回路５１３、５１４に印加されるのは選択したメモリ素子を書き換えるときだけであり、ルックアップテーブル回路の通常の回路動作時には切り換え回路５１３、５１４に電圧は印加されない。したがって、メモリ素子の書き換えによって切り換え回路５１３、５１４にダメージが入った場合でも、ルックアップテーブル回路の動作に使用するのは別の切り換え回路５１１、５１２であるので、ルックアップテーブル回路の動作中に切り換え回路を構成する素子が破壊されることはない。
以上説明したように、この第２実施形態も、第１実施形態と同様に、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、図８Ａに示す第２実施形態においても、図８Ｂに示す変形例のルックアップテーブル回路１０３Ｃ１のように、カラムドライバ２０１と配線Ｃ３、Ｃ４との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および配線Ｃ１、Ｃ２と電源電圧Ｖｄｄを発生する第１電圧源または接地電圧Ｖｓｓを発生する第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
（第３実施形態）
第３実施形態による集積回路について図９を参照して説明する。この第３実施形態の集積回路は、図９に示すルックアップテーブル回路１０３Ｄを有している。この第３実施形態におけるルックアップテーブル回路１０３Ｄは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、４本の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４と、２ｐ（ｐ≧３）本の列配線ＣＬ１１，ＣＬ１２，・・・，ＣＬ１ｐ，ＣＬ２１，ＣＬ２２，・・・ＣＬ２ｐと、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍと、これら列配線と行配線の交差点に設けられた複数のメモリ素子１０と、切り換え回路５１１、５１２、５１３、５１４とを有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。なお、この第３実施形態も図６に示す第１実施形態と同様に、２つの切り換え回路５１１、５１２を１つの選択回路で置き換え、２つの切り換え回路５１３、５１４を他の１つの選択回路で置き換えてもよい。
これらの抵抗変化素子１０は、第１実施形態と同様に、２ｐ本の列配線ＣＬ１１，ＣＬ１２，・・・，ＣＬ１ｐ，ＣＬ２１，ＣＬ２２，・・・ＣＬ２ｐとｍ（≧１）本の行配線ＲＬ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、２ｐ本の列配線ＣＬ１１，ＣＬ１２，・・・，ＣＬ１ｐ，ＣＬ２１，ＣＬ２２，・・・ＣＬ２ｐのうちの１本に接続され、上記２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
この第３実施形態においては、切り換え回路５１１を介して列配線ＣＬ１１〜ＣＬ１ｐのいずれかが配線Ｃ１に接続され、切り換え回路５１２を介して列配線ＣＬ２１〜ＣＬ２ｐのいずれかが配線Ｃ２に接続される。また、切り換え回路５１３を介して列配線ＣＬ１１〜ＣＬ１ｐのいずれかが配線Ｃ３に接続され、切り換え回路５１４を介して列配線ＣＬ２１〜ＣＬ２ｐのいずれかが配線Ｃ４に接続される。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。配線Ｃ３、Ｃ４はカラムドライバ２０１に接続される。
図８Ａに示す第２実施形態と同様に、切り換え回路５１１、５１２は、不良状態のメモリ素子が接続されていない列配線をそれぞれ配線Ｃ１、Ｃ２に接続する。また切り換え回路５１３、５１４は、不良状態のメモリ素子が接続されていない列配線をそれぞれ配線Ｃ３、Ｃ４に接続する。切り換え回路５１１と切り換え回路５１３が選択する列配線は同じものであり、切り換え回路５１２と切り換え回路５１４が選択する列配線は同じものである。
第１実施形態と同様に、本実施形態においても、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともに選択回路１０４の入力端子に接続される。
本実施形態においては、列配線Ｃ１２〜Ｃ１ｐは列配線Ｃ１１のスペアだと考えることができる。同様に列配線Ｃ２２〜Ｃ２ｐは列配線Ｃ２１のスペアだと考えることができる。したがって、図８Ａに示す第２実施形態に比べてスペアを多く有しているため、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合の救済率をより大きくすることが可能である。
以上説明したように、この第３実施形態も、第２実施形態と同様に、不良率を低減することのできるルックアップテーブル回路を備えた再構成可能な回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、図９に示す第３実施形態においても、カラムドライバ２０１と配線Ｃ３、Ｃ４との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および配線Ｃ１、Ｃ２と第１電圧源または第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
（第４実施形態）
第４実施形態による集積回路について図１０を参照して説明する。この第４実施形態の集積回路は、図１０に示すルックアップテーブル回路１０３Ｅを有している。第４実施形態においては、ｑ、ｍ１〜ｍｑを自然数とし、ｍ＝ｍ１＋・・・＋ｍｑとする。この第４実施形態のルックアップテーブル回路１０３Ｅは、図９に示す第４実施形態のルックアップテーブル回路１０３Ｄにおいて、ｍ本の行配線ＲＬ１〜ＲＬｍはｑ組の行配線群ＲＬ１１〜ＲＬ１ｍ１、ＲＬ２１〜ＲＬ２ｍ２、・・・、ＲＬｑ１〜ＲＬｑｍｑに分けられ、列配線は、各組の行配線群に対応して２ｐ個設けられ、切り換え回路５１１、５１２、５１３、５１４は各組の行配線群に対応して設けられる。
すなわち、この第４実施形態におけるルックアップテーブル回路１０３Ｅは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、４本の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４と、ｑ組の行配線群ＲＬ１１〜ＲＬ１ｍ１、ＲＬ２１〜ＲＬ２ｍ２、・・・、ＲＬｑ１〜ＲＬｑｍｑと、ｑ組の行配線群ＲＬｉ１〜ＲＬｉｍｉ（ｉ＝１，・・・，ｑ）それぞれの組に対応して設けられた２ｐ（ｐ≧１）本の列配線ＣＬｉ１１〜ＣＬｉ１ｐ，ＣＬｉ２１〜ＣＬｉ２ｐと、ｑ組の行配線群ＲＬｉ１〜ＲＬｉｍｉ（ｉ＝１，・・・，ｑ）のそれぞれの組の行配線と対応する列配線ＣＬｉ１１〜ＣＬｉ１ｐ，ＣＬｉ２１〜ＣＬｉ２ｐとの交差領域に設けられた複数のメモリ素子１０と、４ｑ個の切り換え回路５１１１、５１１２、５１１３、５１１４、・・・，５１ｑ１、５１ｑ２、５１ｑ３、５１ｑ４と、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。４ｑ個の切り換え回路は、ｑ組の行配線群ＲＬｉ１〜ＲＬｉｍｉ（１≦ｉ≦ｑ）それぞれに対して４個設けられている。なお、この第４実施形態も図６に示す第１実施形態と同様に、２つの切り換え回路５１ｉ１、５１ｉ２（ｉ＝１，２，・・・，ｑ）を１つの選択回路で置き換え、２つの切り換え回路５１ｉ３、５１ｉ４（ｉ＝１，２，・・・，ｑ）を他の１つの選択回路で置き換えてもよい。
これらの抵抗変化素子１０は、第１実施形態と同様に、２つの電極（または２つの端子）の一方が、上記交差領域に対応する、２ｐｑ本の列配線ＣＬｉ１１〜ＣＬｉ１ｐ，ＣＬｉ２１〜ＣＬｉ２ｐ（ｉ＝１，・・・、ｑ）のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記交差領域に対応する、ｍ（≧１）本の行配線ＲＬｉ１〜ＲＬｉｍｉ（ｉ＝１，・・・，ｑ）のうちの１本に接続される。
切り換え回路５１ｉ１（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ１１〜ＣＬｉ１ｐの中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ１に接続する。切り換え回路５１ｉ２（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ２１〜ＣＬｉ２ｐの中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ２に接続する。切り換え回路５１ｉ３（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ１１〜ＣＬｉ１ｐの中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ３に接続する。切り換え回路５１ｉ４（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ２１〜ＣＬｉ２ｐの中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ４に接続する。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。配線Ｃ３、Ｃ４はカラムドライバ２０１に接続される。
切り換え回路５１ｉ１（ｉ＝１，・・・，ｑ）と切り換え回路５１ｉ３が選択する列配線は同じものであり、切り換え回路５１ｉ２（ｉ＝１，・・・，ｑ）と切り換え回路５１ｉ４が選択する列配線は同じものである。
第３実施形態と同様に、本実施形態においても、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともにマルチプレクサ１０４の入力端子に接続される。
図９に示す第３実施形態のルックアップテーブル回路においては、行配線の数ｍが大きくなると、不良状態のメモリが全くない列が存在する確率は低くなる。例えば、切り換え回路５１１は列配線ＣＬ１１〜ＣＬ１ｐのうち、それに接続しているメモリ素子に不良状態のないものを選んで、その列配線を配線Ｃ１に接続する。しかし、もし列配線ＣＬ１１〜ＣＬ１ｐのすべての列配線において、それに接続するメモリ素子に１つ以上の不良状態のものがある場合、切り換え回路５１１はどの列配線も選択できなくなるので、第３実施形態のルックアップテーブル回路は使用できなくなる。したがって、行配線の数ｍが大きくなると、ルックアップテーブル回路の救済率は小さくなる。
これに対して、図１０に示す本実施形態のルックアップテーブル回路の場合、行配線をいくつかの行配線群の組に分けるため、行配線の総数が大きい場合でも、１つ１つの組における行配線の数は小さく抑えられる。このため、不良状態のメモリ素子が存在した場合の救済率は大きくなる。
以上説明したように、この第４実施形態も、第３実施形態と同様に、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、図１０に示す第４実施形態においても、カラムドライバ２０１と配線Ｃ３、Ｃ４との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および配線Ｃ１、Ｃ２と第１電圧源または第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
（第５実施形態）
第５実施形態による集積回路について図１１を参照して説明する。この第５実施形態の集積回路は、図１１に示すルックアップテーブル回路１０３Ｆを有している。この第５実施形態のルックアップテーブル回路１０３Ｆは、図８Ａに示す第２実施形態のルックアップテーブル回路１０３Ｃにおいて、列配線ＣＬ１１を列配線ＣＬ１に置き換え、２本の列配線ＣＬ１２、ＣＬ２１を１本の列配線ＣＬ２に置き換え、列配線ＣＬ１３を列配線ＣＬ３に置き換えた構成を有している。
すなわち、この第５実施形態におけるルックアップテーブル回路１０３Ｆは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、４本の配線Ｃ１，Ｃ２、Ｃ３，Ｃ４と、ｍ（ｍ≧１）個の行配線ＲＬ１〜ＲＬｍと、３本の列配線ＣＬ１，ＣＬ２，ＣＬ３と、ｍ（ｍ≧１）個の行配線ＲＬ１〜ＲＬｍと３本の列配線ＣＬ１，ＣＬ２，ＣＬ３との交差領域に設けられた複数のメモリ素子１０と、４個の切り換え回路５１１，５１２，５１３，５１４と、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。なお、この第５実施形態も図６に示す第１実施形態と同様に、２つの切り換え回路５１１、５１２を１つの選択回路で置き換え、２つの切り換え回路５１３、５１４を他の１つの選択回路で置き換えてもよい。
これらの抵抗変化素子１０は、第１実施形態と同様に、３本の列配線ＣＬ１，ＣＬ２，ＣＬ３とｍ（≧１）本の行配線ＲＬ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、３本の列配線ＣＬ１，ＣＬ２，ＣＬ３のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
この第５実施形態のルックアップテーブル回路１０３Ｆにおいては、切り換え回路５１１を介して列配線ＣＬ１，ＣＬ２のいずれか一方が配線Ｃ１に接続され、切り換え回路５１２を介して列配線ＣＬ２，ＣＬ３のいずれか一方が配線Ｃ２に接続される。ただし、切り換え回路５１１と切り換え回路５１２が同じ列配線を選択することはない。また、切り換え回路５１３を介して列配線ＣＬ１，ＣＬ２のいずれか一方が配線Ｃ３に接続され、切り換え回路５１４を介して列配線ＣＬ２，ＣＬ３のいずれか一方が配線Ｃ４に接続される。ただし、切り換え回路５１３と切り換え回路５１４が同じ列配線を選択することはない。配線Ｃ１，Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。配線Ｃ３，Ｃ４はカラムドライバ２０１に接続される。
第２実施形態と同様に、本実施形態においても行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともにマルチプレクサ１０４の入力端子に接続される。
図７Ａに示す第１実施形態の第１変形例のルックアップテーブル回路と同様に、切り換え回路５１１、５１２は、不良状態のメモリ素子が接続されていないほうの列配線をそれぞれ配線Ｃ１、Ｃ２に接続する。また切り換え回路５１３、５１４は、不良状態のメモリ素子が接続されていないほうの列配線をそれぞれ配線Ｃ３、Ｃ４に接続する。切り換え回路５１１、５１３がそれぞれ選択する列配線は同じものであり、切り換え回路５１２、５１４がそれぞれ選択する列配線は同じものである。例えば、列配線ＣＬ１に接続されるメモリ素子の中に不良状態のものがあった場合、切り換え回路５１１、５１３は列配線ＣＬ２をそれぞれ配線Ｃ１、Ｃ３に接続し、切り換え回路５１２、５１４は列配線ＣＬ３をそれぞれ配線Ｃ２、Ｃ４に接続する。同様に、例えば列配線ＣＬ２に接続されるメモリ素子の中に不良状態のものがあった場合、切り換え回路５１１、５１３は列配線ＣＬ１をそれぞれ配線Ｃ１、Ｃ３に接続し、切り換え回路５１２、５１４は列配線ＣＬ３をそれぞれ配線Ｃ２、Ｃ４に接続する。
図１１に示す第５実施形態においては、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合でも、不良状態でないメモリ素子のみを選択的に用いることによってルックアップテーブル回路を正常動作させることができる。
以上説明したように、この第５実施形態も、第２実施形態と同様に、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、図１１に示す第５実施形態においても、カラムドライバ２０１と配線Ｃ３、Ｃ４との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および配線Ｃ１、Ｃ２と第１電圧源または第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
（第６実施形態）
第６実施形態による集積回路について図１２を参照して説明する。この第６実施形態の集積回路は、図１２に示すルックアップテーブル回路１０３Ｇを有している。この第６実施形態のルックアップテーブル回路１０３Ｇは、図８Ａに示す第２実施形態のルックアップテーブル回路１０３Ｃにおいて、切り換え回路５１１，５１２，５１３，５１４をそれぞれ切り換え回路５１１ａ，５１２ａ，５１３ａ，５１４ａに置き換えた構成を有している。
すなわち、この第６実施形態におけるルックアップテーブル回路１０３Ｇは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、４本の配線Ｃ１，Ｃ２、Ｃ３，Ｃ４と、ｍ（ｍ≧１）個の行配線ＲＬ１〜ＲＬｍと、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ１３，ＣＬ１４と、ｍ（ｍ≧１）個の行配線ＲＬ１〜ＲＬｍと４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ１３，ＣＬ１４との交差領域に設けられた複数のメモリ素子１０と、４個の切り換え回路５１１ａ，５１２ａ，５１３ａ，５１４ａと、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。なお、この第６実施形態も図６に示す第１実施形態と同様に、２つの切り換え回路５１１ａ、５１２ａを１つの選択回路で置き換え、２つの切り換え回路５１３ａ、５１４ａを他の１つの選択回路で置き換えてもよい。
これらの抵抗変化素子１０は、第１実施形態と同様に、抵抗変化素子１０は、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ１３，ＣＬ１４とｍ（≧１）本の行配線ＲＬ１〜ＲＬｍの交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、４本の列配線ＣＬ１１，ＣＬ１２，ＣＬ１３、ＣＬ１４のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ（≧１）本の行配線ＲＬ１〜ＲＬｍのうちの１本に接続される。
この第６実施形態のルックアップテーブル回路においては、切り換え回路５１１を介して列配線ＣＬ１１、ＣＬ１２、Ｃ１３のいずれかが配線Ｃ１に接続され、切り換え回路５１２を介して列配線ＣＬ１２、ＣＬ１３、Ｃ１４のいずれかが配線Ｃ２に接続される。ただし、切り換え回路５１１と切り換え回路５１２が同じ列配線を選択することはない。
また、切り換え回路５１３を介して列配線ＣＬ１１、ＣＬ１２、ＣＬ１３のいずれかが配線Ｃ３に接続され、切り換え回路５１４を介して列配線ＣＬ１２、ＣＬ１３、ＣＬ１４のいずれかが配線Ｃ４に接続される。ただし、切り換え回路５１３と切り換え回路５１４が同じ列配線を選択することはない。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。配線Ｃ３、Ｃ４はカラムドライバ２０１に接続される。
第２実施形態と同様に、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともに選択回路１０４の入力端子に接続される。
図１１に示す第５実施形態のルックアップテーブル回路と同様に、切り換え回路５１１、５１２は、不良状態のメモリ素子が接続されていない列配線をそれぞれ配線Ｃ１、Ｃ２に接続する。また切り換え回路５１３、５１４は、不良状態のメモリ素子が接続されていない列配線をそれぞれ配線Ｃ３、Ｃ４に接続する。切り換え回路５１１、５１３が選択する列配線は同じものであり、切り換え回路５１２、５１４が選択する列配線は同じものである。例えば、列配線ＣＬ１１に接続されるメモリ素子の中に不良状態のものがあり、列配線ＣＬ１３に接続されるメモリ素子の中にも不良状態のものがあった場合を考える。この場合、切り換え回路５１１、５１３は列配線ＣＬ１２をそれぞれ配線Ｃ１、Ｃ３に接続し、切り換え回路５１２、５１４は列配線ＣＬ１４をそれぞれ配線Ｃ２、Ｃ４に接続する。
同様に、例えば、列配線ＣＬ１１に接続されるメモリ素子の中に不良状態のものがあり、列配線ＣＬ１２に接続されるメモリ素子の中にも不良状態のものがあった場合を考える。この場合は、切り換え回路５１１、５１３は列配線ＣＬ１３をそれぞれ配線Ｃ１、Ｃ３に接続し、切り換え回路５１２、５１４は列配線ＣＬ１４をそれぞれ配線Ｃ２、Ｃ４に接続する。
図１２に示す第６実施形態においては、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合でも、不良状態でないメモリ素子のみを選択的に用いることによってルックアップテーブル回路を正常動作させることができる。また、図１１に示す第５実施形態のルックアップテーブル回路の構成に比べてスペアのメモリ素子の数が多いため、ルックアップテーブル回路の救済率を大きくすることができる。
以上説明したように、この第６実施形態も、第２実施形態と同様に、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、図１２に示す第６実施形態においても、カラムドライバ２０１と配線Ｃ３、Ｃ４との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および配線Ｃ１、Ｃ２と第１電圧源または第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
（第７実施形態）
第７実施形態による集積回路について図１３を参照して説明する。この第７実施形態の集積回路は、図１３に示すルックアップテーブル回路１０３Ｈを有している。第７実施形態においては、ｑ、ｍ１〜ｍｑを自然数とし、ｍ＝ｍ１＋・・・＋ｍｑとする。この第７実施形態のルックアップテーブル回路１０３Ｈは、図１２に示す第６実施形態のルックアップテーブル回路１０３Ｇにおいて、ｍ本の行配線ＲＬ１〜ＲＬｍはｑ組の行配線群ＲＬ１１〜ＲＬ１ｍ１、ＲＬ２１〜ＲＬ２ｍ２、・・・、ＲＬｑ１〜ＲＬｑｍｑに分けられる。列配線は各組の行配線群に対応して４個設けられ、切り換え回路５１１ａ、５１２ａ、５１３ａ、５１４ａは各組の行配線群に対応して設けられる。
すなわち、この第７実施形態におけるルックアップテーブル回路１０３Ｈは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、４本の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４と、ｑ組の行配線群ＲＬ１１〜ＲＬ１ｍ１、ＲＬ２１〜ＲＬ２ｍ２、・・・、ＲＬｑ１〜ＲＬｑｍｑと、ｑ組の行配線群ＲＬｉ１〜ＲＬｉｍｉ（ｉ＝１，・・・，ｑ）それぞれの組に対応して設けられた４（ｐ≧１）本の列配線ＣＬｉ１〜ＣＬｉ４と、ｑ組の行配線群ＲＬｉ１〜ＲＬｉｍｉ（ｉ＝１，・・・，ｑ）のそれぞれの組の行配線と対応する列配線ＣＬｉ１〜ＣＬｉ４との交差領域に設けられた複数のメモリ素子１０と、４ｑ個の切り換え回路５１１ａ１、５１２ａ１、５１３ａ１、５１４ａ１、・・・，５１１ａｑ、５１２ａｑ、５１３ａｑ、５１４ａｑと、を有する。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。４ｑ個の切り換え回路は、ｑ組の行配線群ＲＬｉ１〜ＲＬｉｍｉ（１≦ｉ≦ｑ）それぞれに対して設けられる。なお、この第７実施形態も図６に示す第１実施形態と同様に、２つの切り換え回路５１１ａｉ、５１２ａｉ（ｉ＝１，２，・・・、ｑ）を１つの選択回路で置き換え、２つの切り換え回路５１３ａｉ、５１４ａｉ（ｉ＝１，２，・・・、ｑ）を他の１つの選択回路で置き換えてもよい。
これらの抵抗変化素子１０は、第１実施形態と同様に、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記交差領域に対応する、４ｑ本の列配線ＣＬｉ１，ＣＬｉ２，ＣＬｉ３，ＣＬｉ４（ｉ＝１，・・・、ｑ）のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記交差領域に対応する、ｍ（≧１）本の行配線ＲＬｉ１〜ＲＬｉｍｉ（ｉ＝１，・・・、ｑ）のうちの１本に接続される。
切り換え回路５１１ａｉ（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ１、ＣＬｉ２、ＣＬｉ３の中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ１に接続する。切り換え回路５１２ａｉ（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ２、ＣＬｉ３、ＣＬｉ４の中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ２に接続する。切り換え回路５１３ａｉ（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ１、ＣＬｉ２、ＣＬｉ３の中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ３に接続する。切り換え回路５１４ａｉ（ｉ＝１，・・・，ｑ）は、列配線ＣＬｉ２、ＣＬｉ３、ＣＬｉ４の中から不良状態のメモリ素子１０が接続されていない１つの列配線を選択し、この選択した列配線を配線Ｃ４に接続する。配線Ｃ１、Ｃ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。配線Ｃ３、Ｃ４はカラムドライバ２０１に接続される。
切り換え回路５１１ａｉ（ｉ＝１，・・・，ｑ）と切り換え回路５１３ａｉが選択する列配線は同じものであり、切り換え回路５１２ａｉ（ｉ＝１，・・・，ｑ）と切り換え回路５１４ａｉが選択する列配線は同じものである。
第３実施形態と同様に、本実施形態においても、行配線ＲＬ１〜ＲＬｍはそれぞれ、ロウドライバ２０２に接続されるとともに選択回路１０４の入力端子に接続される。
図１２に示す第６実施形態のルックアップテーブル回路１０３Ｇの場合、行配線の数ｍが大きくなると、不良状態のメモリ素子が全くない列が存在する確率は低くなるため、ルックアップテーブル回路の救済率は小さくなる。
これに対して、図１３に示す本実施形態のルックアップテーブル回路１０３Ｈの場合、行配線をいくつかの組の行配線群に分けるため、行配線の総数が大きい場合でも、１つ１つの組における行配線の数は小さく抑えられるため、不良状態のメモリ素子が存在した場合の救済率は大きくなる。
図１３に示す第７実施形態においては、ルックアップテーブル回路中のメモリ素子の中に不良状態のものがあった場合でも、不良状態でないメモリ素子のみを選択的に用いることによってルックアップテーブル回路を正常動作させることができる。また、図１１に示す第５実施形態のルックアップテーブル回路の構成に比べてスペアのメモリ素子の数が多いため、ルックアップテーブル回路の救済率を大きくすることができる。
以上説明したように、この第７実施形態も、第６実施形態と同様に、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、第７実施形態においても、カラムドライバ２０１と配線Ｃ３、Ｃ４との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および配線Ｃ１、Ｃ２と第１電圧源または第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
（第８実施形態）
第１乃至第７実施形態のルックアップテーブル回路はそれぞれ、複数の列配線の配列方向にスペアのメモリ素子を有していた。複数の行配線の配列方向にスペアのメモリ素子を有するルックアップテーブル回路を第８実施形態として説明する。
第８実施形態による集積回路について図１４を参照して説明する。この第８実施形態の集積回路は、図１４に示すルックアップテーブル回路１０３Ｉを有している。この第８実施形態のルックアップテーブル回路１０３Ｉは、図５に示すルックアップテーブル回路１０３において、行配線ＲＬｍ＋１と、ｍ個の切り換え回路（マルチプレクサ）５１１〜５１ｍを新たに設けた構成を備えている。行配線ＲＬｍ＋１は、行配線ＲＬ１〜ＲＬｍのスペアとして考えることができる。
すなわち、この第８実施形態のルックアップテーブル回路１０３Ｉは、ｎ本の選択線ＩＮ１〜ＩＮｎと、出力線ＯＵＴと、マルチプレクサ１０４と、２本の列配線ＣＬ１、ＣＬ２と、ｍ＋１（≧１）本の行配線ＲＬ１〜ＲＬｍ＋１と、これら列配線と行配線の交差点に設けられた複数のメモリ素子１０と、ｍ個の切り換え回路５１１〜５１ｍと、を備えている。これらのメモリ素子１０は、例えば図２乃至図３Ｂのいずれかに示す抵抗変化素子である。
これらの抵抗変化素子１０は、図４で説明した場合と同様に、２本の列配線ＣＬ１、ＣＬ２とｍ＋１本の行配線ＲＬ１〜ＲＬｍ＋１の交差領域に配置される。そして、抵抗変化素子１０は、２つの電極（または２つの端子）の一方が、上記抵抗変化素子１０が配置された交差領域に対応する、２本の列配線ＣＬ１、ＣＬ２のうちの１本に接続され、上記２つの電極（または２つの端子）の他方が、上記抵抗変化素子１０が配置された交差領域に対応する、ｍ＋１本の行配線ＲＬ１〜ＲＬｍ＋１のうちの１本に接続される。
列配線ＣＬ１、ＣＬ２はカラムドライバ２０１に接続され、行配線ＲＬ１〜ＲＬｍ＋１はロウドライバ２０２に接続される。これらのカラムドライバ２０１およびロウドライバ２０２は、メモリ素子１０に書き込み電圧を与えることで、選択したメモリ素子１０の抵抗状態を切り替える。なお、列配線ＣＬ１、ＣＬ２のいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、他方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。
切り換え回路５１ｉ（１≦ｉ≦ｍ）は行配線ＲＬｉ、ＲＬｉ＋１のいずれか一方を選択し、その電位を選択回路１０４の入力端子に伝える。
このように構成された第８実施形態においても、不良率を低減することのできるルックアップテーブル回路を備えた集積回路を提供することができる。
また、図７Ｂに示す第１実施形態の第２変形例と同様に、第８実施形態においても、カラムドライバ２０１と列配線ＣＬ１、ＣＬ２との間、ロウドライバ２０２と行配線ＲＬ１〜ＲＬｍとの間、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間、および列配線ＣＬ１、ＣＬ２と第１電圧源または第２電圧源との間に、それぞれトランジスタを設けてもよい。また、行配線ＲＬ１〜ＲＬｍとマルチプレクサ１０４との間にインバーター（もしくはバッファー）を設けてもよい。
一般に、行配線の個数は、列配線の個数に比べて大きいため、本実施形態においては、切り換え回路５１１〜５１ｍの数が多く、回路全体の面積が大きくなってしまう。これに対して、第１乃至第７実施形態のルックアップテーブル回路は、列配線の選択（切り換え）に必要な切り換え回路の数を少なく抑えることができるため、ルックアップテーブル回路全体の面積を小さくすることができる。
（切り替え回路）
次に、ルックアップテーブル回路における列配線ＣＬまたは行配線ＲＬの選択または切り換えに用いる切り換え回路について説明する。
スペアのメモリ素子を有する回路において用いられている切り換え回路の第１例を図１５に示す。この第１例の切り換え回路２００は、選択回路２１０と、選択回路２１０の選択線が接続されたフリップフロップ（ＦＦとも云う）２２０と、ＲＯＭ（Read Only Memory）２３０と、を備えている。
選択回路２１０は、ＦＦ２２０に記憶された情報に応じて、複数の第１配線のうちいずれか一つを選択し、それを第２配線と接続する。複数の第１配線および第２配線のうちの一方が入力配線であり、他方が出力配線となる。ここで、選択回路２１０は、マルチプレクサあるいはデマルチプレクサとして機能する。以下では、選択回路２１０は、マルチプレクサ２１０として説明する。なお、図１５では選択線が複数本描かれているが、１本であってもよい。このことは、以下に説明する他の例のマルチプレクサ２１０において同様である。ＦＦ２２０は揮発性のメモリであるから、電源を切るとその情報は失われる。このため、不揮発性のメモリ素子からなるＲＯＭ２３０を別途用意しておく必要があり、電源投入後にＦＦ２２０はＲＯＭ２３０から情報をロードする。すなわち、このＲＯＭ２３０に記憶されているのは、マルチプレクサ２１０がどの第１配線を選択するかを決定する情報である。ＲＯＭ２３０としてはヒューズあるいはアンチヒューズを用いたメモリやＮＯＲフラッシュメモリなどが用いられる。
図１５に示す第１例の切り換え回路２００は、ＦＦ２２０が占める面積の割合が大きく、またＲＯＭ２３０も必要であるという問題がある。
そこで、ＦＦ２２０とＲＯＭ２３０の代わりに、図２乃至図３Ｂのいずれかに示す抵抗変化素子をメモリ素子として用いた不揮発性メモリを用いた切り換え回路が考えられる。この不揮発性メモリを用いた第２例の切り換え回路２００Ａを図１６に示す。
図１６に示した切り換え回路２００Ａは、選択線のそれぞれが２つのメモリ素子１０に接続されている。この２つのメモリ素子１０のうちいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、もう一方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。この第１電圧源Ｖｄｄに接続されたメモリ素子と第２電圧源Ｖｓｓに接続されたメモリ素子のうちいずれか一方を低抵抗状態に、他方を高抵抗状態にプログラムすることで、対応する選択線に電源電圧Ｖｄｄまたは接地電圧Ｖｓｓが印加される。
この第２例では、図１５に示すＦＦ２１０およびＲＯＭ２２０を、図２乃至図３Ｂに示す抵抗変化素子１０をメモリ素子として有する不揮発性メモリで置き換えられるため、面積が小さく抑えられる。また、電源投入時にＲＯＭからデータをロードする必要もない。しかし、選択線に接続されているメモリ素子１０の中に不良状態のものが存在すると、誤った第１配線を選択してしまい、回路が誤動作する恐れがある。
そこで、一部のメモリ素子１０が不良状態であった場合でも正しい第１配線の選択が可能な切り換え回路の第３例を図１７に示す。この第３例の切り換え回路２００Ｂは、選択線のそれぞれがＸＮＯＲ（Exclusive NOR）ゲート２４０の出力端子に接続される。そして上記ＸＮＯＲゲート２４０の入力端子はそれぞれ２つのメモリ素子１０に接続される。この２つのメモリ素子１０のうちいずれか一方は電源電圧Ｖｄｄを発生する第１電圧源に接続され、もう一方は接地電圧Ｖｓｓを発生する第２電圧源に接続される。この第１電圧源Ｖｄｄに接続されたメモリ素子と第２電圧源Ｖｓｓに接続されたメモリ素子のうちいずれか一方を低抵抗状態に、他方を高抵抗状態にプログラムすることで、対応するＸＮＯＲゲート２４０の入力端子に電源電圧Ｖｄｄまたは接地電圧Ｖｓｓが印加される。この第３例の切り換え回路２００Ｂにおいて、ＸＮＯＲゲート２４０と、アレイ状に配列されたメモリ素子１０は、メモリ回路を構成する。
ここで図１７に示した切り換え回路２００Ｂ内のメモリ素子１０の中に不良状態のものが存在した場合の対処法について考える。図１８は、図１７に示した切り換え回路２００Ｂにおいて、１つのＸＮＯＲゲート２４０とそれに対応する４つのメモリ素子１０１１〜１０２２を抜き出したものである。ここで、ＸＮＯＲゲート２４０からハイレベルの電圧、すなわち電源電圧Ｖｄｄを出力したい場合、メモリ素子１０１１、１０２１を低抵抗状態にしてメモリ素子１０１２、１０２２を高抵抗状態にするか、もしくはメモリ素子１０１１、１０２１を高抵抗状態にしてメモリ素子１０１２、１０２２を低抵抗状態にすればよい。
一方、ＸＮＯＲゲート２４０からロウレベルの電圧、すなわち接地電圧Ｖｓｓを出力したい場合、メモリ素子１０１１、１０２２を低抵抗状態にしてメモリ素子１０１２、１０２１を高抵抗状態にするか、もしくはメモリ素子１０１１、１０２２を高抵抗状態にしてメモリ素子１０１２、１０２１を低抵抗状態にすればよい。
ここで、例えばメモリ素子１０１１が不良状態であった場合、メモリ素子１０１１は恒久的な低抵抗状態か恒久的な高抵抗状態のいずれかであり、状態を変化させることができない。しかし、メモリ素子１０１１の抵抗状態がいずれの場合であっても、他のメモリ素子１０１２、１０２１、１０２２の抵抗状態を制御することによって、ＸＮＯＲゲート２４０からは電源電圧Ｖｄｄまたは接地電圧Ｖｓｓのいずれかを出力することが可能である。例えばメモリ素子１０１１が恒久的な低抵抗状態であった場合には、メモリ素子１０１２、１０２１、１０２２をそれぞれ高抵抗状態、低抵抗状態、高抵抗状態にすればＸＮＯＲゲート２４０からは電源電圧Ｖｄｄが出力され、メモリ素子１０１２、１０２１、１０２２をそれぞれ高抵抗状態、高抵抗状態、低抵抗状態にすればＸＮＯＲゲート２４０からは接地電圧Ｖｓｓが出力される。
このように図１７に示した切り換え回路２００Ｂを用いることによって、不良状態のメモリ素子があった場合でも正しい電圧をマルチプレクサ２１０の選択線に送ることができる。
図１７、図１８ではＸＮＯＲゲートを用いたが、その代わりに図１９、図２０に示すようにＸＯＲ(Exclusive OR)ゲート２５０を備えた切り換え回路２００Ｃを用いてもよい。図１９は、切り換え回路の第４例を示す回路図である。図２０は、図１９に示した切り換え回路２００Ｃにおいて、１つのＸＯＲゲート２５０とそれに対応する４つのメモリ素子１０１１〜１０２２を抜き出したものである。この第４例の切り換え回路２００Ｃにおいて、ＸＯＲゲート２５０と、アレイ状に配列されたメモリ素子１０は、メモリ回路を構成する。
この場合は、ＸＯＲゲート２５０から電源電圧Ｖｄｄを出力したい場合、メモリ素子１０１１、１０２２を低抵抗状態にしてメモリ素子１０１２、１０２１を高抵抗状態にするか、もしくはメモリ素子１０１１、１０２２を高抵抗状態にしてメモリ素子１０１２、１０２１を低抵抗状態にすればよい。
一方、ＸＯＲゲート２５０から接地電圧Ｖｓｓを出力したい場合、メモリ素子１０１１、１０２１を低抵抗状態にしてメモリ素子１０１２、１０２２を高抵抗状態にするか、もしくはメモリ素子１０１１、１０２１を高抵抗状態にしてメモリ素子１０１２、１０２２を低抵抗状態にすればよい。
この例でも、もし不良状態のメモリ素子が存在しても、他のメモリ素子の抵抗状態を制御することによって、ＸＯＲゲートからは電源電圧Ｖｄｄまたは接地電圧Ｖｓｓのいずれかを出力することが可能である。例えばメモリ素子１０１１が恒久的な低抵抗状態であった場合には、メモリ素子１０１２、１０２１、１０２２をそれぞれ高抵抗状態、高抵抗状態、低抵抗状態にすればＸＯＲゲート２５０からは電源電圧Ｖｄｄが出力され、メモリ素子１０１２、１０２１、１０２２をそれぞれ高抵抗状態、低抵抗状態、高抵抗状態にすればＸＯＲゲート２５０からは接地電圧Ｖｓｓが出力される。
このように図１９に示した切り換え回路２００Ｃを用いることによって、不良状態のメモリ素子があった場合でも正しい電圧をマルチプレクサ２１０の選択線に送ることができる。
なお、この図１７または図１９に示す切り換え回路を第１乃至第８実施形態の切り換え回路５１１、５１２等にそれぞれ適用する場合は、メモリ素子１０とＸＮＯＲゲート２４０からなるメモリ回路、あるいはメモリ素子１０とＸＯＲゲート２５０からなるメモリ回路をそれぞれの切り換え回路で別々に有していてもよい。または、前記メモリ回路を複数の切り換え回路で共有してもよい。例えば、図８Ａに示したルックアップテーブル回路１０３Ｃにおいて、切り換え回路５１１が選択する列配線と切り換え回路５１３が選択する列配線は同じであるから、これらの切り換え回路は同じメモリ回路を共有してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０、１０Ａ、１０Ｂ、１０Ｃ メモリ素子（抵抗変化素子）
１１、１３ 電極（端子）
１２ 抵抗変化層
１５、１６ 端子
２１１〜２１２ トランジスタ
２２１〜２２２ トランジスタ
２４１〜２４ｍ トランジスタ
３１ 制御線
３２ 制御線
３４ 制御線
５１１〜５１４ 切り換え回路（マルチプレクサまたはデマルチプレクサ）
１００ 基本ブロック
１０１ 書き換え可能な配線部
１０２ 書き換え可能な論理回路
１０３ ルックアップテーブル回路
１０３Ａ〜１０３Ｉ ルックアップテーブル回路
１０４ 選択回路（マルチプレクサ）
２００、２００Ａ、２００Ｂ、２００Ｃ 切り換え回路
２０１ カラムドライバ
２０２ ロウドライバ
２１０ 選択回路（マルチプレクサまたはデマルチプレクサ）
２２０ フリップフロップ
２３０ ＲＯＭ
２４０ ＸＮＯＲゲート
２５０ ＸＯＲゲート
Ｃ１〜Ｃ４ 配線
ＣＬ１１〜ＣＬ２２ 列配線
ＲＬ１〜ＲＬｍ 行配線
ＩＮ１〜ＩＮｎ 選択線

Claims (15)

  1. 少なくとも３本以上の第１配線を有する第１配線群と、
    前記第１配線に交差する複数の第２配線を有する第２配線群と、
    前記第１配線と前記第２配線との交差領域に設けられた複数の第１抵抗変化素子であって、前記第１抵抗変化素子は、第１および第２端子と、前記第１端子と前記第２端子との間に設けられた第１抵抗変化層とを有し、前記第１端子が前記第１配線の対応する１つに接続され、前記第２端子が前記第２配線の対応する１つに接続された、複数の第１抵抗変化素子と、
    前記複数の第２配線に接続された複数の第１入力端子と、第１出力端子とを有し、選択信号に基づいて前記複数の第１入力端子のうちから１つの第１入力端子を選択し、この選択した１つの第１入力端子に入力された情報に応じた情報を前記第１出力端子から出力する第１選択回路と、
    第３および第４配線と、
    前記第１配線群のうちから２本の第１配線を選択し、選択した２本の第１配線のうちの１つを前記第３配線に接続し、他の１つを前記第４配線に接続する第２選択回路と、
    を備えた集積回路。
  2. 前記第２選択回路は、第１および第２切り換え回路を有し、
    前記第１切り換え回路は、前記第１配線群のうちから１本の第１配線を選択し、選択した１本の第１配線を前記第３配線に接続し、
    前記第２切り換え回路は、前記第１配線群のうちから前記第１切り換え回路が選択した第１配線と異なる他の１本の第１配線を選択し、この選択した他の１本の第１配線を前記第４配線に接続する、請求項１記載の集積回路。
  3. 少なくとも３本以上の第１配線を有する第１配線群と、
    前記第１配線に交差する複数の第２配線を有する第２配線群と、
    前記第１配線と前記第２配線との交差領域に設けられた複数の第１抵抗変化素子であって、前記第１抵抗変化素子は、第１および第２端子と、前記第１端子と前記第２端子との間に設けられた第１抵抗変化層とを有し、前記第１端子が前記第１配線の対応する１つに接続され、前記第２端子が前記第２配線の対応する１つに接続された、複数の第１抵抗変化素子と、
    前記複数の第２配線に接続された複数の第１入力端子と、第１出力端子とを有し、選択信号に基づいて前記複数の第１入力端子のうちから１つの第１入力端子を選択し、この選択した１つの第１入力端子に入力された情報に応じた情報を前記第１出力端子から出力する第１選択回路と、
    第３および第４配線と、
    前記第１配線群のうちから２本の第１配線を選択し、選択した２本の第１配線のうちの１つを前記第３配線に接続し、他の１つを前記第４配線に接続する第２選択回路と、
    を備え、
    前記第２選択回路は、
    複数の第５配線と、
    少なくとも１つの第１論理ゲートであって、前記第１論理ゲートは、第２出力端子と、複数の第２入力端子と、を有するＸＯＲゲートおよびＸＮＯＲゲートのうちの一方である、少なくとも１つの第１論理ゲートと、
    前記第５配線に交差する複数の第６配線であって、前記第６配線は前記第１論理ゲートの前記第２入力端子に接続される、複数の第６配線と、
    前記第５配線と前記第６配線との交差領域に設けられた複数の第２抵抗変化素子であって、前記第２抵抗変化素子は、第３および第４端子と、前記第３端子と前記第４端子との間に設けられた第２抵抗変化層とを有し、前記第３端子が前記第５配線の対応する１つに接続され、前記第４端子が前記第６配線の対応する１つに接続される、複数の第２抵抗変化素子と、
    複数の第７配線と、
    少なくとも１つの第２論理ゲートであって、前記第２論理ゲートは、第３出力端子と、複数の第３入力端子と、を有するＸＯＲゲートおよびＸＮＯＲゲートのうちの一方である、少なくとも１つの第２論理ゲートと、
    前記第７配線に交差する複数の第８配線であって、前記第８配線は前記第２論理ゲートの前記第３入力端子に接続される、複数の第８配線と、
    前記第７配線と前記第８配線との交差領域に設けられた複数の第３抵抗変化素子であって、前記第３抵抗変化素子は、第５および第６端子と、前記第５端子と前記第６端子との間に設けられた第３抵抗変化層とを有し、前記第５端子が前記第７配線の対応する１つに接続され、前記第６端子が前記第８配線の対応する１つに接続される、複数の第３抵抗変化素子と、
    前記第１論理ゲートの前記第２出力端子に接続された第１選択端子を有し、前記第１選択端子に入力された信号に基づいて前記第１配線群のうちから１本の第１配線を選択し、この選択した１本の第１配線を前記第３配線に接続する第１切り換え回路と、
    前記第２論理ゲートの前記第３出力端子に接続された第２選択端子を有し、前記第２選択端子に入力された信号に基づいて前記第１配線群のうちから前記第１切り換え回路が選択したものと異なる１本の第１配線を選択し、この選択した１本の第１配線を前記第４配線に接続する第２切り換え回路と、
    を備えた集積回路。
  4. 前記第１配線群は、それぞれが２本以上の第１配線を有する互いに異なる第１および第２部分を有し、
    前記第１切り換え回路は、前記第１部分から１本の第１配線を選択し、この選択した１本の第１配線を前記第３配線に接続し、
    前記第２切り換え回路は、前記第２部分のうちから前記第１切り換え回路が選択した第１配線と異なる他の１本の第１配線を選択し、この選択した他の１本の第１配線を前記第４配線に接続する、請求項２または３記載の集積回路。
  5. 前記第１配線群は、それぞれが２本以上の第１配線を有しかつ共有する第１配線をすくなくとも１本含む第１および第２部分を有し、
    前記第１切り換え回路は、前記第１部分から１本の第１配線を選択し、この選択した１本の第１配線を前記第３配線に接続し、
    前記第２切り換え回路は、前記第２部分から前記第１切り換え回路によって選択された第１配線以外の１本の第１配線を選択し、この選択した１本の第１配線を前記第４配線に接続する、請求項２または３記載の集積回路。
  6. 前記第１配線群のうちから１本の第１配線を選択し、選択した第１配線に電圧を印加する第１ドライバと、
    前記第２配線群のうちから１本の第２配線を選択し、選択した第２配線に電圧を印加する第２ドライバと、
    前記第１配線群のうちから２本の第１配線を選択し、選択した２本の第１配線を前記第１ドライバに接続する第３選択回路と、
    を更に備え、
    前記第３選択回路が選択する２本の第１配線は、前記第２選択回路が選択した２本の第１配線と同じものである請求項１乃至５のいずれかに記載の集積回路。
  7. 前記第３および第４配線のうちから１つの配線を選択し、選択した配線に電圧を印加する第１ドライバと、
    前記第２配線群のうちから１本の第２配線を選択し、選択した第２配線に電圧を印加する第２ドライバと、
    を備えた請求項１乃至５のいずれかに記載の集積回路。
  8. 前記第３および第４配線のうちの一方と第１電圧が印加される第１電源用端子との間に設けられた第１トランジスタと、
    前記第３および第４配線のうちの他方と第２電圧が印加される第２電源用端子との間に設けられた第２トランジスタと、
    前記第１ドライバと前記第３選択回路との間に設けられた第３トランジスタと、
    前記第２ドライバと前記複数の第２配線のそれぞれとの間に設けられた複数の第４トランジスタと、
    を備えた請求項６記載の集積回路。
  9. 前記第３および第４配線のうちの一方が、第１電圧が印加される第１電源用端子に接続され、他方が、第２電圧が印加される第２電源用端子に接続され、
    前記第３および第４配線のうちの一方と前記第１電源用端子との間に設けられた第１トランジスタと、
    前記第３および第４配線のうちの他方と前記第２電源用端子との間に設けられた第２トランジスタと、
    前記第１ドライバと前記第３配線との間に設けられた第３トランジスタと、
    前記第１ドライバと前記第４配線との間に設けられた第４トランジスタと、
    前記第２ドライバと前記複数の第２配線のそれぞれとの間に設けられた複数の第５トランジスタと、
    を備えた請求項７記載の集積回路。
  10. 前記抵抗変化素子は、前記第１端子と前記第２端子との間の抵抗が低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態に可逆的に遷移可能である請求項１乃至９のいずれかに記載の集積回路。
  11. 前記抵抗変化素子は、前記第１端子と前記第２端子との間の抵抗が高抵抗状態から低抵抗状態に不可逆的に遷移可能である請求項１乃至９のいずかに記載の集積回路。
  12. 前記抵抗変化素子は、ソースおよびドレインと、ゲートとを有するトランジスタであり、
    前記第１端子は前記トランジスタの前記ゲートであり前記第２端子は前記トランジスタのソースおよびドレインの少なくとも一方であるか、または
    前記第１端子は前記トランジスタのソースおよびドレインの少なくとも一方であり前記第２端子は前記トランジスタの前記ゲートである、請求項１１記載の集積回路。
  13. 少なくとも３本以上の第９配線を有する第９配線群と、
    前記第９配線に交差する複数の第１０配線を有する第１０配線群と、
    前記第９配線と前記第１０配線との交差領域に設けられた複数の第４抵抗変化素子であって、前記第４抵抗変化素子は、第７および第８端子と、前記第７端子と前記第８端子との間に設けられた第４抵抗変化層とを有し、前記第７端子が前記第９配線の対応する１つに接続され、前記第８端子が前記第１０配線の対応する１つに接続された、複数の第３抵抗変化素子と、
    前記第９配線群のうちから２本の第９配線を選択し、選択した２本の第９配線のうちの１つを前記第３配線に接続し、他の１つを前記第４配線に接続する第４選択回路と、
    を更に備え、
    前記第１選択回路は、前記複数の第１０配線に接続された複数の第４入力端子を更に有する請求項１乃至１２のいずれかに記載の集積回路。
  14. 複数の第１配線と、
    少なくとも１つの論理ゲートであって、前記論理ゲートは、第１出力端子と、複数の第１入力端子と、を有するＸＯＲゲートおよびＸＮＯＲゲートのうちの一方である少なくとも１つの論理ゲートと、
    前記第１配線に交差し、前記第１入力端子に接続される複数の第２配線と、
    前記第１配線と前記第２配線との交差領域に設けられた複数の抵抗変化素子であって、 前記抵抗変化素子は、第１および第２端子と、前記第１端子と前記第２端子との間に設けられた抵抗変化層とを有し、前記第１端子は前記第１配線の対応する１つに接続され、前記第２端子は前記第２配線の対応する１つに接続される、複数の抵抗変化素子と、
    を備えた集積回路。
  15. 請求項１４記載の集積回路と、
    第３端子と、複数の第４端子と、前記第１出力端子に接続された選択端子と、を有し、前記選択端子に入力された信号に基づいて前記第４端子のうちのいずれか１つを前記第３端子に接続する選択回路と、
    を備えた集積回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020042881A (ja) * 2018-09-12 2020-03-19 株式会社東芝 半導体集積回路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10740435B2 (en) * 2015-05-29 2020-08-11 Nec Corporation Programmable logic integrated circuit, design support system, and configuration method
US11114816B2 (en) 2017-11-08 2021-09-07 Lumentum Operations Llc Diffractive optical element with off-axis incidence in a structured light application
KR102533232B1 (ko) * 2017-11-13 2023-05-16 삼성전자주식회사 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치
US10283191B1 (en) * 2018-03-09 2019-05-07 Stmicroelectronics International N.V. Method and circuit for adaptive read-write operation in self-timed memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9092595B2 (en) * 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US7499303B2 (en) * 2004-09-24 2009-03-03 Integrated Device Technology, Inc. Binary and ternary non-volatile CAM
TWI449040B (zh) * 2006-10-06 2014-08-11 Crocus Technology Sa 用於提供內容可定址的磁阻式隨機存取記憶體單元之系統及方法
JP2009199695A (ja) 2008-02-25 2009-09-03 Toshiba Corp 抵抗変化メモリ装置
US8228703B2 (en) * 2008-11-04 2012-07-24 Crocus Technology Sa Ternary Content Addressable Magnetoresistive random access memory cell
JP2010146665A (ja) 2008-12-19 2010-07-01 Toshiba Corp 抵抗変化型不揮発性半導体メモリ
JP5242467B2 (ja) * 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
KR20110001039A (ko) 2009-06-29 2011-01-06 삼성전자주식회사 리페어 수단을 갖춘 반도체 메모리 장치
JP5699666B2 (ja) 2011-02-16 2015-04-15 日本電気株式会社 半導体装置
US9087572B2 (en) * 2012-11-29 2015-07-21 Rambus Inc. Content addressable memory
US9230641B2 (en) * 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US9443590B2 (en) * 2014-10-13 2016-09-13 Sandisk Technologies Llc Content addressable memory cells, memory arrays and methods of forming the same
JP2016129318A (ja) 2015-01-09 2016-07-14 株式会社東芝 ルックアップテーブル回路および不揮発性記憶装置
JP2016129081A (ja) 2015-01-09 2016-07-14 株式会社東芝 再構成可能な回路
JP2016178229A (ja) 2015-03-20 2016-10-06 株式会社東芝 再構成可能な回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020042881A (ja) * 2018-09-12 2020-03-19 株式会社東芝 半導体集積回路

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