KR20110001039A - 리페어 수단을 갖춘 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 리페어 수단을 갖춘 반도체 메모리 장치에 관한 것이다.
본 발명에 따른 반도체 메모리 장치는 쓰기 비트 라인과 읽기 비트 라인을 공유하는 복수의 메모리 블록들을 포함하는 메인 영역; 및 리던던시 쓰기 비트 라인과 리던던시 읽기 비트 라인을 공유하는 복수의 리던던시 메모리 블록들을 포함하는 리던던시 영역을 포함하고, 상기 리던던시 영역은 결함이 있는 상기 메인 영역을 대체하기 위해 구비된다.
본 발명에 따른 반도체 메모리 장치는 복수의 메모리 뱅크를 포함하고 복수의 메모리 뱅크는 쓰기 회로 및 감지 회로를 공유한다. 본 발명에 따르면 반도체 메모리 장치의 집적도 및 처리 속도가 향상된다. 또한, 본 발명에 따른 반도체 메모리 장치는 오류 리페어 기능을 갖기 때문에 향상된 신뢰성을 갖는다.

Description

리페어 수단을 갖춘 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REPAIR MEAN}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 리페어 수단을 갖춘 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 사용된다. 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 불휘발성(nonvolatile) 메모리 장치로 구분된다. 휘발성 메모리 장치에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 반면에, 불휘발성 메모리 장치에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다.
불휘발성 메모리 장치는 저전력으로 데이터를 저장할 수 있기 때문에, 휴대용 기기의 저장 매체로서 각광받고 있다. 불휘발성 메모리 장치의 일종으로 가변 저항 메모리 장치가 있다. 이하에서는, 가변 저항 메모리 장치가 예로서 설명된다. 단, 본 발명의 범위는 이에 제한되지 않고 다른 메모리 장치들(예를 들면, FRAM, MRAM, DRAM, 플래시 메모리 등)에 적용될 수 있다.
가변 저항 메모리 장치들에는 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 그 제조 과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
일반적인 가변 저항 메모리 장치는 복수의 메모리 뱅크를 포함하고, 각각의 메모리 뱅크마다 쓰기 회로 및 감지 회로가 구비된다. 그런데, 각각의 메모리 뱅크마다 쓰기 회로 및 감지 회로가 구비됨에 따라 가변 저항 메모리 장치의 집적도가 저하되고, 복잡도가 증가한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 복수의 메모리 뱅크가 쓰기 회로 및 감지 회로를 공유함으로써 향상된 집적도를 가지는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 복수의 메모리 뱅크에 대해 쓰기 중 읽기 동작을 수행함으로써 향상된 처리 속도를 가지는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치에 생긴 결함을 리페어함으로써 향상된 신뢰성을 가지는 반도체 메모리 장치를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 쓰기 비트 라인과 읽기 비트 라인을 공유하는 복수의 메모리 블록들을 포함하는 메인 영역; 및 리던던시 쓰기 비트 라인과 리던던시 읽기 비트 라인을 공유하는 복수의 리던던시 메모리 블록들을 포함하는 리던던시 영역을 포함하고, 상기 리던던시 영역은 결함이 있는 상기 메인 영역을 대체하기 위해 구비된다.
실시 예로서, 상기 각각의 메모리 블록은 로컬 비트 라인 선택 회로를 포함하고, 상기 로컬 비트 라인 선택 회로는 대응하는 메모리 블록 내의 로컬 비트 라인을 상기 쓰기 비트 라인 또는 상기 읽기 비트 라인에 선택적으로 연결한다. 상기 로컬 비트 라인 선택 회로는 대응하는 메모리 블록에 대한 쓰기 동작을 수행하기 위해서 상기 로컬 비트 라인을 상기 쓰기 비트 라인에 연결한다. 상기 로컬 비트 라인 선택 회로는 대응하는 메모리 블록에 대한 읽기 동작을 수행하기 위해서 상기 로컬 비트 라인을 상기 읽기 비트 라인에 연결한다.
다른 실시 예로서, 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 다른 메모리 블록에 대한 읽기 동작을 수행한다. 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 다른 메모리 블록에 대한 읽기 동작이 완료된 경우, 또 다른 메모리 블록에 대한 읽기 동작을 수행한다.
다른 실시 예로서, 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 상기 메모리 블록과 상기 쓰기 비트 라인과 상기 읽기 비트 라인을 공유하는 다른 메모리 블록에 대한 읽기 동작을 수행한다. 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 상기 메모리 블 록과 상기 쓰기 비트 라인과 상기 읽기 비트 라인을 공유하지 않는 다른 메모리 블록에 대한 읽기 동작을 수행한다.
다른 실시 예로서, 상기 각각의 리던던시 메모리 블록은 리던던시 로컬 비트 라인 선택 회로를 포함하고, 상기 리던던시 로컬 비트 라인 선택 회로는 대응하는 리던던시 메모리 블록 내의 리던던시 로컬 비트 라인을 상기 리던던시 쓰기 비트 라인 또는 상기 리던던시 읽기 비트 라인에 선택적으로 연결한다. 상기 리던던시 로컬 비트 라인 선택 회로는 대응하는 리던던시 메모리 블록에 대한 쓰기 동작을 수행하기 위해서 상기 리던던시 로컬 비트 라인을 상기 리던던시 쓰기 비트 라인에 연결한다. 상기 리던던시 로컬 비트 라인 선택 회로는 대응하는 리던던시 메모리 블록에 대한 읽기 동작을 수행하기 위해서 상기 리던던시 로컬 비트 라인을 상기 리던던시 읽기 비트 라인에 연결한다. 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작을 수행한다. 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 다른 메모리 블록에 대한 읽기 동작을 수행한다. 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 다른 리던던시 메모리 블록에 대한 읽기 동작을 수행한다.
다른 실시 예로서, 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 쓰기 동작 중에 상기 리던던시 메모리 블록과 상기 리던던시 쓰기 비트 라인과 상기 리던던시 읽기 비트 라인을 공유하는 다른 리던던시 메모리 블록에 대한 읽기 동작을 수행한다. 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 쓰기 동작 중에 상기 리던던시 메모리 블록과 리던던시 쓰기 비트 라인과 리던던시 읽기 비트 라인을 공유하는 다른 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 다른 메모리 블록에 대한 읽기 동작을 수행한다. 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 또 다른 리던던시 메모리 블록에 대한 읽기 동작을 수행한다.
다른 실시 예로서, 상기 리던던시 영역은 어드레스 퓨즈 회로를 더 포함하고, 상기 리던던시 영역은 상기 어드레스 퓨즈 회로에 저장된 어드레스와 외부로부터 입력된 쓰기 어드레스가 일치하는 경우, 상기 어드레스 퓨즈 회로에 대응하는 리던던시 쓰기 비트 라인을 활성화시킨다. 상기 리던던시 영역은 어드레스 퓨즈 회로를 더 포함하고, 상기 리던던시 영역은 상기 어드레스 퓨즈 회로에 저장된 어드레스와 외부로부터 입력된 읽기 어드레스가 일치하는 경우, 상기 어드레스 퓨즈 회로에 대응하는 리던던시 읽기 비트 라인을 활성화시킨다.
본 발명에 따른 반도체 메모리 장치는 적어도 하나의 제 1 비트 라인; 상기 제 1 비트 라인에 연결되며, 쓰기 동작을 위한 제 1 글로벌 비트 라인; 상기 제 1 비트 라인에 연결되며, 읽기 동작을 위한 제 2 글로벌 비트 라인; 상기 제 1 비트 라인을 대체하기 위한 제 2 비트 라인; 상기 제 2 비트 라인에 연결되며, 쓰기 동작을 위한 제 3 글로벌 비트 라인; 및 상기 제 2 비트 라인에 연결되며, 읽기 동작을 위한 제 4 글로벌 비트 라인을 포함한다.
실시 예로서, 상기 제 1 비트 라인에 결함이 있는 경우, 상기 제 1 비트 라인에 대한 쓰기 요청에 응답하여 상기 제 2 비트 라인은 상기 제 3 글로벌 비트 라인에 연결된다. 상기 제 1 비트 라인에 결함이 있는 경우, 상기 제 1 비트 라인에 대한 읽기 요청에 응답하여 상기 제 2 비트 라인은 상기 제 4 글로벌 비트 라인에 연결된다.
본 발명에 따른 반도체 메모리 장치는 적어도 하나의 제 1 비트 라인; 상기 제 1 비트 라인에 열 방향으로 위치한 적어도 하나의 제 2 비트 라인; 상기 제 1 및 제 2 비트 라인에 선택적으로 연결되며, 쓰기 동작을 위한 제 1 글로벌 비트 라인; 상기 제 1 및 제 2 비트 라인에 선택적으로 연결되며, 읽기 동작을 위한 제 2 글로벌 비트 라인; 상기 제 1 비트 라인을 대체하기 위한 제 3 비트 라인; 상기 제 3 비트 라인에 열 방향으로 위치하고, 상기 제 2 비트 라인을 대체하기 위한 제 4 비트 라인; 상기 제 3 비트 라인에 선택적으로 연결되며, 쓰기 동작을 위한 제 3 글로벌 비트 라인; 및 상기 제 4 비트 라인에 선택적으로 연결되며, 읽기 동작을 위한 제 4 글로벌 비트 라인을 포함한다.
실시 예로서, 상기 제 1 비트 라인에 대한 쓰기 동작을 수행하기 위해, 상기 제 1 비트 라인은 상기 제 1 글로벌 비트 라인에 연결되고, 상기 제 2 비트 라인에 대한 읽기 동작을 수행하기 위해, 상기 제 2 비트 라인은 상기 제 2 글로벌 비트 라인에 연결된다. 상기 제 1 비트 라인에 대한 쓰기 동작과 상기 제 2 비트 라인에 대한 읽기 동작은 동시에 수행된다.
본 발명에 따른 반도체 메모리 장치는 적어도 하나의 제 1 비트 라인; 상기 제 1 비트 라인에 연결되며, 쓰기 동작을 위한 제 1 글로벌 비트 라인; 상기 제 1 비트 라인에 연결되며, 읽기 동작을 위한 제 2 글로벌 비트 라인; 적어도 하나의 제 2 비트 라인; 상기 제 2 비트 라인에 연결되며, 쓰기 동작을 위한 제 3 글로벌 비트 라인; 상기 제 2 비트 라인에 연결되며, 읽기 동작을 위한 제 4 글로벌 비트 라인; 상기 제 1 비트 라인을 대체하기 위한 제 3 비트 라인; 상기 제 3 비트 라인에 연결되며, 쓰기 동작을 위한 제 5 글로벌 비트 라인; 상기 제 3 비트 라인에 연결되며, 읽기 동작을 위한 제 6 글로벌 비트 라인; 상기 제 2 비트 라인을 대체하기 위한 제 4 비트 라인; 상기 제 4 비트 라인에 연결되며, 쓰기 동작을 위한 제 7 글로벌 비트 라인; 및 상기 제 4 비트 라인에 연결되며, 읽기 동작을 위한 제 8 글로벌 비트 라인을 포함한다.
실시 예로서, 상기 제 1 비트 라인에 대한 쓰기 동작을 수행하기 위해, 상기 제 1 비트 라인은 상기 제 1 글로벌 비트 라인에 연결되고, 상기 제 2 비트 라인에 대한 읽기 동작을 수행하기 위해, 상기 제 2 비트 라인은 상기 제 4 글로벌 비트 라인에 연결된다. 상기 제 1 비트 라인에 대한 읽기 동작을 수행하기 위해, 상기 제 1 비트 라인은 상기 제 2 글로벌 비트 라인에 연결되고, 상기 제 2 비트 라인에 대한 쓰기 동작을 수행하기 위해, 상기 제 2 비트 라인은 상기 제 3 글로벌 비트 라인에 연결된다. 상기 제 1 비트 라인에 결함이 있고, 외부로부터 상기 제 1 비트 라인에 대한 쓰기 요청이 있는 경우, 상기 제 3 비트 라인이 상기 제 5 글로벌 비트 라인에 연결된다. 상기 제 1 비트 라인에 결함이 있고, 외부로부터 상기 제 1 비트 라인에 대한 읽기 요청이 있는 경우, 상기 제 3 비트 라인이 상기 제 6 글로벌 비트 라인에 연결된다.
본 발명에 따른 반도체 메모리 장치는 복수의 메모리 뱅크를 포함하고 복수의 메모리 뱅크는 쓰기 회로 및 감지 회로를 공유한다. 본 발명에 따르면 반도체 메모리 장치의 집적도 및 처리 속도가 향상된다. 또한, 본 발명에 따른 반도체 메모리 장치는 오류 리페어 기능을 갖기 때문에 향상된 신뢰성을 갖는다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 가변 저항 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나 지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
도 1 및 도 2는 가변 저항 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다.
기억 소자(11)는 가변 저항 물질(GST)을 포함한다. 가변 저항 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 소자이다. 가변 저항 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 가변 저항 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 가변 저항 메모리 장치는 가변 저항 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 가변 저항 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 가변 저항 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
가변 저항 물질(GST)은 T1 시간 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 가변 저항 메모리 장치는 리셋 상태로 프로그램하기 위해 리셋 전류(reset current)를 가변 저항 물질(GST)로 제공한다.
가변 저항 물질(GST)은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 가변 저항 메모리 장치는 셋 상태로 프로그 램하기 위해 셋 전류(set current)를 가변 저항 물질(GST)로 제공한다.
도 4 및 도 5는 일반적인 불휘발성 메모리 장치를 설명하기 위한 도면들이다. 도 4 및 도 5에서는 설명의 편의를 위해서 8개의 메모리 뱅크만을 예로 들었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 4를 참조하면, 불휘발성 메모리 장치는 복수의 메모리 뱅크(10_1~10_8), 각 메모리 뱅크(10_1~10_8)에 대응되어 배치된 글로벌 비트 라인 선택 회로(30_1~30_8), 쓰기 드라이버 및 감지 증폭 회로(40_1~40_8)를 포함한다.
한편, 불휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 불휘발성 메모리 장치는 글로벌 비트 라인과 로컬 비트 라인을 이용한 계층적(hierarchical) 비트 라인 구조로 구현될 수 있다. 이와 같은 경우, 종래의 불휘발성 메모리 장치는 각 글로벌 비트 라인(GBL)이 도 4에서와 같이 복수의 메모리 뱅크(10_1~10_8) 중 하나의 메모리 뱅크에 대응되어 배치된다.
도 4에서와 같이 글로벌 비트 라인(GBL)이 각 메모리 뱅크(10_1~10_8)에 대응되어 배치될 경우, 종래의 불휘발성 메모리 장치의 코어 구조(core architecture)는 도 5에서와 같이 구현될 수 있다. 리던던시 메모리 셀 어레이(12_1~12_8)도 각 메모리 뱅크(10_1~10_8)에 대응되어 배치된다.
도 5와 같은 코어 구조를 갖는 종래의 불휘발성 메모리 장치는 우선, 싱크 버스트 리드(synchronous burst read) 동작시 프리 페치(pre-fetch)되는 워드(word) 수에 따라 쓰기 드라이버& 감지 증폭 회로(40_1~40_8) 내의 센스 앰프의 수가 상당히 증가한다. 예를 들어, 1개의 메모리 뱅크(예를 들어, 10_1)로부터 리드되어 프리 페치되는 워드 수가 4워드인 경우에는, 1개의 쓰기 드라이버& 감지 증폭 회로(예를 들어, 40_1) 내의 센스 앰프의 수는 1워드(16비트) × 4 = 64 개가 필요하므로, 결국 8개의 글로벌 센스 앰프 회로(40_1~40_8) 내에는 64 × 8 = 512 개가 필요하다. 이와 같이 방법으로 계산하면, 8워드가 프리 페치되는 경우에는 1024개의 센스 앰프가 필요하고, 16워드가 프리 페치되는 경우에는 2048개의 센스 앰프가 필요하다. 따라서, 프리 페치되는 워드 수가 증가하면 할수록, 코어 구조의 면적은 증가하게 된다.
또한, 테스트 동작시, 하나의 메모리 뱅크(예를 들어, 10_1) 내에서 동시에 많은 비트수(예를 들어, 8비트, 16비트)의 데이터를 라이트하기 어렵다. 예를 들어, 하나의 불휘발성 메모리 셀에 리셋 데이터를 라이트할 때, 하나의 불휘발성 메모리 셀을 관통하여 흐르는 리셋 전류가 1mA 정도라고 가정하자. 이럴 경우, 하나의 메모리 뱅크(10_1) 내에서 16비트의 데이터의 동시에 라이트할 경우에는, 16mA 정도의 리셋 전류가 흐르게 된다. 즉, 너무 높은 레벨의 리셋 전류가 하나의 메모리 뱅크(10_1) 내에(밀집된 공간 내에) 흐르게 되기 때문에, 동시에 많은 비트수의 데이터를 라이트하기 어렵다. 따라서, 테스트 동작시 적은 비트수의 데이터를 라이트해야 하고, 이에 따라 테스트 시간이 길어지게 된다.
또한, 메모리 뱅크(10_1~10_8) 내의 불휘발성 메모리 셀과, 리던던시 메모리 셀 어레이(12_1~12_8) 내의 리던던시 메모리 셀은 워드 라인을 공유하고 있기 때문에, 복수의 리던던시 메모리 셀 어레이(12_1~12_8) 각각은 각 메모리 뱅크(10_1~10_8)에 대응되어 배치된다. 따라서, 코어 구조의 면적은 증가하게 된다.
도 6은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 6에서는 설명의 편의를 위해서 4개의 메모리 뱅크만을 예로 들었으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 6을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 주 영역(main area)과 리던던시 영역(redundancy area)을 포함한다. 주 영역(main area)은 복수의 메모리 뱅크(Bank1~Bank4), 글로벌 비트 라인 선택 회로(GBL selector), 쓰기 드라이버 및 센스 앰프 회로(W/D & S/A)를 포함한다. 리던던시 영역(redundancy area)은 복수의 메모리 뱅크(Bank1~Bank4), 리던던시 글로벌 비트 라인 선택 회로(RGBL selector), 리던던시 쓰기 드라이버 및 리던던시 센스 앰프 회로(RW/D & RS/A)를 포함한다.
도면에 도시되지 않았으나 각각의 메모리 뱅크(Bank1~Bank4)는 복수의 불휘발성 메모리 셀을 포함하고, 각 불휘발성 메모리 셀은 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자와, 가변 저항 소자에 흐르는 관통 전류를 제어하는 액세스 소자를 포함할 수 있다. 액세스 소자는 다이오드, FET 트랜지스터, NPN 바이폴라 트랜지스터, PNP 바이폴라 트랜지스터를 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 뱅크들(Bank1~Bank4)은 글로벌 쓰기 비트 라인(GBL1_W~GBLm_W)과 글로벌 읽기 비트 라인(GBL1_R~GBLm_R)을 공유한다. 도면에 도시되지는 않았지만 글로벌 쓰기 비트 라인 또는 글로벌 읽기 비트 라인은 복수의 뱅크들(Bank1~Bank4) 중 하나의 뱅크의 로컬 비트 라인에 선택적으로 연결된다.
글로벌 비트 라인 선택 회로(GBL selector)는 복수의 글로벌 쓰기 비트 라인 중 하나의 글로벌 쓰기 비트 라인을 선택할 수 있다. 또한, 글로벌 비트 라인 선택 회로(GBL selector)는 복수의 글로벌 읽기 비트 라인 중 하나의 글로벌 읽기 비트 라인을 선택할 수 있다.
쓰기 드라이버 및 감지 증폭 회로(W/D & S/A)는 글로벌 비트 라인 선택 회로(GBL selector)에 의해 선택된 글로벌 쓰기 비트 라인 및 글로벌 읽기 비트 라인을 각각 쓰기 전류 및 읽기 전류로 구동할 수 있다.
리던던시 영역(redundancy area)은 주 영역(main area)에 생긴 결함을 리페어하기 위해서 구비된다. 주 영역(main area)에는 다양한 원인에 의해 결함이 발생할 수 있다. 예를 들어, 주 영역(main area) 내의 글로벌 비트 라인이 공정 과정 중에 결함이 발생할 수 있고, 또는 각 메모리 뱅크 내의 로컬 비트 라인이 공정 과정 중에 결함이 발생할 수 있다. 주 영역(main area)에 이러한 결함이 생긴 경우, 리던던시 영역(redundancy area)은 주 영역(main area)을 대체한다. 예를 들어, 제 1 글로벌 쓰기 비트 라인(GBL1_W)에 결함이 있는 경우, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)(RGBL1_W)은 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 대체할 수 있다. 따라서, 외부로부터 제 1 글로벌 쓰기 비트 라인(GBL1_W)에 대한 액세스 요청이 있는 경우, 제 1 글로벌 쓰기 비트 라인(GBL1_W) 대신에 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)(RGBL1_W)이 액세스 될 것이다.
본 발명에 따른 실시 예에 있어서, 쓰기 중 읽기 동작을 위해 글로벌 쓰기 비트 라인(GBL1_W~GBLm_W)과 글로벌 읽기 비트 라인(GBL1_R~GBLm_R)이 구비된다. 글로벌 쓰기 비트 라인(GBL1_W~GBLm_W)에는 쓰기 동작을 위한 바이어스 전압이 인가된다. 글로벌 읽기 비트 라인(GBL1_R~GBLm_R)에는 읽기 동작을 위한 바이어스 전압이 인가된다. 글로벌 쓰기 비트 라인(GBL1_W~GBLm_W)과 글로벌 읽기 비트 라인(GBL1_R~GBLm_R)은 각각 복수의 메모리 뱅크들 중 하나의 로컬 비트 라인에 선택적으로 연결된다.
도 7은 도 6에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다. 도 7을 참조하면, 본 발명에 따른 불휘발성 메모리 장치는 주 영역(main area)과 리던던시 영역(redundancy area)을 포함한다.
주 영역(main area) 내의 메모리 뱅크(Bank1~Bank4)는 로컬 비트 라인 선택 회로(LBL selector)를 포함한다. 로컬 비트 라인 선택 회로(LBL selector)는 글로벌 비트 라인을 선택적으로 로컬 비트 라인에 연결한다. 예를 들어, 제 1 메모리 뱅크(Bank1)의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 제 1 메모리 뱅크의 제 1 내지 제 4 로컬 비트 라인(LBL1~LBL4)에 선택적으로 연결시킬 수 있다. 또한, 제 1 메모리 뱅크(Bank1)의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 제 1 메모리 뱅크(Bank1)의 제 1 내지 제 4 로컬 비트 라인(LBL1~LBL4)에 선택적으로 연결시킬 수 있다.
쓰기 드라이버 및 감지 증폭 회로(W/D & S/A)는 복수의 글로벌 비트 라인과 연결된다. 쓰기 드라이버 및 감지 증폭 회로(W/D & S/A)는 글로벌 읽기 비트 라 인(GBL1_R~GBLm_R)을 통해서 복수의 메모리 뱅크(Bank1~Bank4) 내에 위치한 불휘발성 메모리 셀로부터 데이터를 리드한다. 또한, 쓰기 드라이버 및 감지 증폭 회로(W/D & S/A)는 글로벌 쓰기 비트 라인(GBL1_W~GBLm_W)을 통해서 복수의 메모리 뱅크(Bank1~Bank4) 내에 위치한 불휘발성 메모리 셀에 데이터를 라이트한다.
도 8은 본 발명에 따른 불휘발성 메모리 장치의 제 1 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다. 이하, 서로 다른 메모리 뱅크의 동일한 컬럼 어드레스에 대해 쓰기 동작 및 읽기 동작이 수행되는 경우가 가정된다. 도 8을 참조하면, 예시적으로 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하고, 제 3 메모리 뱅크(Bank3)에 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 읽기 동작을 수행하는 경우가 설명된다.
제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화시킨다. 활성화된 제 1 글로벌 쓰기 비트 라인(GBL1_W)은 쓰기 전류로 구동될 것이다. 제 2 메모리 뱅크(Bank2)의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결한다. 따라서, 제 1 글로벌 쓰기 비트 라인(GBL1_W)에 인가된 쓰기 전류가 제 2 로컬 비트 라인(LBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 쓰기 비트 라인을 복수의 메모리 뱅크(Bank1~Bank4) 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 제 3 메모리 뱅크(Bank3)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 읽기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 활성화시킨다. 활성화된 제 1 글로벌 읽기 비트 라인(GBL1_R)은 읽기 전류로 구동될 것이다. 제 3 메모리 뱅크(Bank3)의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 제 3 메모리 뱅크(Bank3)의 제 2 로컬 비트 라인(LBL2)에 연결시킨다. 따라서, 제 1 글로벌 읽기 비트 라인(GBL1_R)에 인가된 읽기 전류가 제 2 로컬 비트 라인(LBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 읽기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동 작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 9는 도 8에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다. 도 9를 참조하면, 도 8과 같이 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하고, 제 3 메모리 뱅크(Bank3)에 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 읽기 동작을 수행하는 경우가 설명된다.
제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화한다. 활성화된 제 1 글로벌 쓰기 비트 라인(GBL1_W)은 쓰기 전류로 구동될 것이다. 또한, 글로벌 비트 라인 선택 회로(GBL selector)는 제 2 쓰기 신호(WLY2)를 활성화시킨다. 활성화된 제 2 쓰기 신호(WLY2)는 제 2 메모리 뱅크(Bank2)에 인가된다. 제 2 메모리 뱅크(Bank2)의 로컬 비트 라인 선택 회로(LBL selector)는 활성화된 제 2 쓰기 신호(WLY2)에 응답하여 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결시킨다. 따라서, 제 1 글로벌 쓰기 비트 라인(GBL1_W)에 인가된 쓰기 전류가 제 2 로컬 비트 라인(LBL2)에 전달될 것이다.
글로벌 비트 라인 선택 회로(GBL selector)는 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)를 비활성화시킨다. 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 쓰기 신호(WLY1), 제 3 쓰기 신 호(WLY3), 그리고 제 4 쓰기 신호(WLY4)에 각각 응답하여 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 쓰기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 제 3 메모리 뱅크(Bank3)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 읽기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 활성화시킨다. 활성화된 제 1 글로벌 읽기 비트 라인(GBL1_R)은 읽기 전류로 구동될 것이다. 제 3 메모리 뱅크(Bank3)의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 제 3 메모리 뱅크(Bank3)의 제 2 로컬 비트 라인(LBL2)에 연결시킨다. 따라서, 제 1 글로벌 읽기 비트 라인(GBL1_R)에 인가된 읽기 전류가 제 2 로컬 비트 라인(LBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 읽기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동 작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 제 2 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다. 이하, 서로 다른 메모리 뱅크의 상이한 컬럼 어드레스에 대해 쓰기 동작 및 읽기 동작이 수행되는 경우가 가정된다. 도 10을 참조하면, 예시적으로 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하고, 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하는 경우가 설명된다.
제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화시킨다. 활성화된 제 1 글로벌 쓰기 비트 라인(GBL1_W)은 쓰기 전류로 구동될 것이다. 제 2 메모리 뱅크(Bank2)의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결시킨다. 따라서, 제 1 글로벌 쓰기 비트 라인(GBL1_W)에 인가된 쓰기 전류가 제 2 로컬 비트 라인(LBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 쓰기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 2 글로벌 읽기 비트 라인을 활성화시킨다. 활성화된 제 2 글로벌 읽기 비트 라인은 읽기 전류로 구동될 것이다. 제 3 메모리 뱅크(Bank3)의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인을 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결시킨다. 따라서, 제 2 글로벌 읽기 비트 라인에 인가된 읽기 전류가 제 6 로컬 비트 라인(LBL6)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 읽기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 11은 도 10에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다. 도 11을 참조하면, 도 10과 동일하게 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하고, 제 3 메모리 뱅크(Bank3)에 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하는 경우가 설명된다.
제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화한다. 활성화된 제 1 글로벌 쓰기 비트 라인(GBL1_W)은 쓰기 전류로 구동될 것이다. 또한, 글로벌 비트 라인 선택 회로(GBL selector)는 제 2 쓰기 신호(WLY2)를 활성화시킨다. 활성화된 제 2 쓰기 신호(WLY2)는 제 2 메모리 뱅크(Bank2)에 인가된다.
제 2 메모리 뱅크(Bank2)의 로컬 비트 라인 선택 회로(LBL selector)는 활성화된 제 2 쓰기 신호(WLY2)에 응답하여 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결시킨다. 따라서, 제 1 글로벌 쓰기 비트 라인(GBL1_W)에 인가된 쓰기 전류가 제 2 로컬 비트 라인(LBL2)에 전달될 것이다.
글로벌 비트 라인 선택 회로(GBL selector)는 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)를 비활성화시킨다. 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)에 각각 응답하여 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 쓰기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 활성화시킨다. 활성화된 제 2 글로벌 읽기 비트 라인(GBL2_R)은 읽기 전류로 구동될 것이다. 제 3 메모리 뱅크(Bank3)의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결시킨다. 따라서, 제 2 글로벌 읽기 비트 라인(GBL2_R)에 인가된 읽기 전류가 제 6 로컬 비트 라인(LBL6)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 글로벌 읽기 비트 라인을 복수의 메모리 뱅크 중 하나의 메모리 뱅크의 로컬 비트 라인에 선택적으로 연결함으로써, 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 서로 다른 컬럼 어드레스에 대해 쓰기 동작과 읽기 동작을 동시에 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 12는 본 발명에 따른 불휘발성 메모리 장치의 제 3 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다. 이하, 제 1 글로벌 쓰기 비트 라인(GBL1_W) 또는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 결함이 있는 경우가 가정 된다. 도 12의 점선은 결함을 의미한다. 이 결함은 글로벌 비트 라인의 결함 또는 글로벌 비트 라인에 연결된 로컬 비트 라인의 결함 또는 로컬 비트 라인에 연결된 메모리 셀의 결함일 수 있다.
도 12를 참조하면, 예시적으로 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하고, 제 3 메모리 뱅크(Bank3)에 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 읽기 동작을 수행하는 경우가 설명된다. 제 1 글로벌 쓰기 비트 라인(GBL1_W) 또는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 결함이 있기 때문에 결함이 있는 글로벌 비트 라인은 리던던시 글로벌 비트 라인으로 대체되어야 한다. 또한, 제 1 글로벌 쓰기 비트 라인(GBL1_W)과 제 1 글로벌 읽기 비트 라인(GBL1_R)은 한 짝을 이루기 때문에 둘 중 하나에 결함이 있는 경우, 두 개 모두가 리던던시 글로벌 비트 라인으로 대체되어야 한다.
외부로부터 결함 있는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대한 쓰기 명령이 입력되면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 활성화시킨다. 이때, 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화시키지 않는다. 활성화된 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)은 쓰기 전류로 구동될 것이다. 제 2 메모리 뱅크(Bank2)의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 제 2 메모리 뱅크(Bank2)의 제 2 리던던시 로컬 비트 라인(RLBL2)에 연결시킨다. 따라서, 제 1 리 던던시 글로벌 쓰기 비트 라인(RGBL1_W)에 인가된 쓰기 전류가 제 2 리던던시 로컬 비트 라인(RLBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 쓰기 비트 라인을 리던던시 글로벌 쓰기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 외부로부터 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대한 읽기 명령이 입력되면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 활성화시킨다. 이때, 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 활성화시키지 않는다. 활성화된 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)은 읽기 전류로 구동될 것이다. 제 2 메모리 뱅크(Bank2)의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 제 2 메모리 뱅크(Bank2)의 제 2 리던던시 로컬 비트 라인(RLBL2)에 연결시킨다. 따라서, 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)에 인가된 읽기 전류가 제 2 리던던시 로컬 비트 라인(RLBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 각각 의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 읽기 비트 라인을 리던던시 글로벌 읽기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 글로벌 읽기 비트 라인에 결함이 있는 경우에도 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 13은 도 12에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다. 이하, 도 12와 동일하게 결함 있는 글로벌 비트 라인 대신에 리던던시 글로벌 비트 라인을 액세스하는 방법이 설명된다.
외부로부터 결함 있는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대한 쓰기 명령이 입력되면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 활성화시킨다. 이때, 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화시키지 않는다. 활성화된 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)은 쓰기 전류로 구동될 것이다.
리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 활성화된 제 2 쓰기 신호(WLY2)를 제 2 메모리 뱅크(Bank2)에 인가한다. 제 2 메모리 뱅크(Bank2)의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 활성화된 제 2 쓰기 신호(WLY2)에 응답하여 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 제 2 메모 리 뱅크(Bank2)의 제 2 리던던시 로컬 비트 라인(RLBL2)에 연결시킨다. 따라서, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)에 인가된 쓰기 전류가 제 2 리던던시 로컬 비트 라인(RLBL2)에 전달될 것이다.
리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 비활성화된 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)를 생성한다. 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)에 각각 응답하여 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 각각의 리던던시 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 쓰기 비트 라인을 리던던시 글로벌 쓰기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 외부로부터 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대한 읽기 명령이 입력되면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 활성화시킨다. 이때, 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 읽기 비트 라인(GBL1_R)을 활성화시키지 않는다. 활성화된 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)은 읽기 전류로 구동될 것이다.
제 2 메모리 뱅크(Bank2)의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 제 2 메모리 뱅크(Bank2)의 제 2 리던던시 로컬 비트 라인(RLBL2)에 연결시킨다. 따라서, 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)에 인가된 읽기 전류가 제 2 리던던시 로컬 비트 라인(RLBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 읽기 비트 라인을 리던던시 글로벌 읽기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 글로벌 읽기 비트 라인에 결함이 있는 경우에도 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 14는 도 13에 도시된 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)를 자세히 보여주는 도면이다. 도 14를 참조하면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 스위치(111) 및 제 2 스위치(112), 제 1 비교 회로(113) 및 제 2 비교 회로(114), 그리고 어드레스 퓨즈 회로(115)를 포함한다.
어드레스 퓨즈 회로(115)는 대체될 글로벌 비트 라인의 어드레스를 저장한다. 예를 들어, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)이 제 1 글로벌 쓰 기 비트 라인(GBL1_W)을 대체하고, 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)이 제 1 글로벌 읽기 비트 라인(GBL1_R)을 대체하는 경우, 어드레스 퓨즈 회로(115)는 제 1 글로벌 쓰기 비트 라인(GBL1_W) 및 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대응하는 어드레스를 저장할 것이다.
제 1 비교 회로(113)는 외부로부터 입력된 쓰기 어드레스(W_ADD)와 어드레스 퓨즈 회로(115)에 저장된 어드레스를 비교한다. 외부로부터 입력된 쓰기 어드레스(W_ADD)와 어드레스 퓨즈 회로(115)에 저장된 어드레스가 동일한 경우, 제 1 비교 회로(113)는 쓰기 신호(WGY)를 활성화시킨다. 제 1 스위치(111)는 활성화된 쓰기 신호(WGY)에 응답하여 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 리던던시 쓰기 드라이버& 리던던시 감지 증폭 회로(RW/D & RS/A)에 연결한다. 이와 같은 방법으로, 결함 있는 제 1 글로벌 쓰기 비트 라인(GBL1_W)이 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)으로 대체될 수 있다.
제 2 비교 회로(114)는 외부로부터 입력된 읽기 어드레스(R_ADD)와 어드레스 퓨즈 회로(151)에 저장된 어드레스를 비교한다. 외부로부터 입력된 읽기 어드레스(R_ADD)와 어드레스 퓨즈 회로(151)에 저장된 어드레스가 동일한 경우, 제 1 비교 회로(113)는 읽기 신호(RGY)를 활성화시킨다. 제 2 스위치(112)는 활성화된 읽기 신호(RGY)에 응답하여 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 리던던시 쓰기 드라이버& 리던던시 감지 증폭 회로(RW/D & RS/A)에 연결한다. 이와 같은 방법으로, 결함 있는 제 1 글로벌 읽기 비트 라인(GBL1_R)이 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)으로 대체될 수 있다.
도 15는 본 발명에 따른 불휘발성 메모리 장치의 제 4 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다. 이하, 제 1 글로벌 쓰기 비트 라인(GBL1_W) 또는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 결함이 있는 경우가 가정된다. 이 결함은 글로벌 비트 라인의 결함 또는 글로벌 비트 라인에 연결된 로컬 비트 라인의 결함 또는 로컬 비트 라인에 연결된 메모리 셀의 결함일 수 있다.
도 15를 참조하면, 예시적으로 제 2 메모리 뱅크(Bank2)의 제 2 로컬 비트 라인(LBL2)에 연결된 메모리 셀에 대한 쓰기 동작을 수행하고, 제 3 메모리 뱅크(Bank3)에 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하는 경우가 설명된다.
제 1 글로벌 쓰기 비트 라인(GBL1_W) 또는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 결함이 있기 때문에 결함이 있는 글로벌 비트 라인은 리던던시 글로벌 비트 라인으로 대체되어야 한다. 또한, 제 1 글로벌 쓰기 비트 라인(GBL1_W)과 제 1 글로벌 읽기 비트 라인(GBL1_R)은 한 짝을 이루기 때문에 둘 중 하나에 결함이 있는 경우, 두 개 모두가 리던던시 글로벌 비트 라인으로 대체되어야 한다.
외부로부터 결함 있는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대한 쓰기 명령이 입력되면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 활성화시킨다. 이때, 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화시키지 않는다. 활성화된 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)은 쓰기 전류로 구동될 것이다. 제 2 메모리 뱅크(Bank2)의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 제 2 메모리 뱅크(Bank2)의 제 2 리던던시 로컬 비트 라인(RLBL2)에 연결시킨다. 따라서, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)에 인가된 쓰기 전류가 제 2 리던던시 로컬 비트 라인(RLBL2)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 쓰기 비트 라인을 리던던시 글로벌 쓰기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 활성화시킨다. 활성화된 제 2 글로벌 읽기 비트 라인(GBL2_R)은 읽기 전류로 구동될 것이다. 제 3 메모리 뱅크(Bank3)의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결시킨다. 따라서, 제 2 글로벌 읽기 비트 라인(GBL2_R)에 인가된 읽기 전류가 제 6 로컬 비트 라인(LBL6)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 각각의 로컬 비트 라인 에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 읽기 비트 라인을 리던던시 글로벌 읽기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 글로벌 읽기 비트 라인에 결함이 있는 경우에도 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 16은 도 15에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다. 이하, 도 15와 동일하게 결함 있는 글로벌 비트 라인 대신에 리던던시 글로벌 비트 라인을 액세스하는 방법이 설명된다.
외부로부터 결함 있는 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대한 쓰기 명령이 입력되면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 활성화시킨다. 이때, 글로벌 비트 라인 선택 회로(GBL selector)는 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 활성화시키지 않는다. 활성화된 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)은 쓰기 전류로 구동될 것이다.
리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 활성화된 제 2 쓰기 신호(WLY2)를 제 2 메모리 뱅크(Bank2)에 인가한다. 제 2 메모리 뱅크(Bank2)의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 활성화된 제 2 쓰기 신호(WLY2)에 응답하여 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 제 2 메모 리 뱅크(Bank2)의 제 2 리던던시 로컬 비트 라인(RLBL2)에 연결시킨다. 따라서, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)에 인가된 쓰기 전류가 제 2 리던던시 로컬 비트 라인(RLBL2)에 전달될 것이다.
리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 비활성화된 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)를 생성한다. 제 1 메모리 뱅크(Bank1), 제 3 메모리 뱅크(Bank3), 그리고 제 4 메모리 뱅크(Bank4) 각각의 리던던시 로컬 비트 라인 선택 회로(RLBL selector)는 제 1 쓰기 신호(WLY1), 제 3 쓰기 신호(WLY3), 그리고 제 4 쓰기 신호(WLY4)에 각각 응답하여 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 각각의 리던던시 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 쓰기 비트 라인을 리던던시 글로벌 쓰기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 것이 가능해진다.
또한, 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결된 메모리 셀에 대한 읽기 동작을 수행하기 위해 글로벌 비트 라인 선택 회로(GBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 활성화시킨다. 활성화된 제 2 글로벌 읽기 비트 라인(GBL2_R)은 읽기 전류로 구동될 것이다. 제 3 메모리 뱅크(Bank3)의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 제 3 메모리 뱅크(Bank3)의 제 6 로컬 비트 라인(LBL6)에 연결시킨다. 따라서, 제 2 글로벌 읽기 비트 라인(GBL2_R)에 인가된 읽기 전류가 제 6 로컬 비트 라인(LBL6)에 전달될 것이다. 이때, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 그리고 제 4 메모리 뱅크(Bank4) 각각의 로컬 비트 라인 선택 회로(LBL selector)는 제 2 글로벌 읽기 비트 라인(GBL2_R)을 각각의 로컬 비트 라인에 연결하지 않을 것이다.
상술한 바와 같이, 결함이 있는 글로벌 읽기 비트 라인을 리던던시 글로벌 읽기 비트 라인으로 대체함으로써 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 읽기 동작을 수행하는 것이 가능해진다. 결국, 글로벌 읽기 비트 라인에 결함이 있는 경우에도 하나의 메모리 뱅크에 대한 쓰기 동작을 수행하는 중에 다른 메모리 뱅크에 대한 읽기 동작을 수행함으로써 불휘발성 메모리 장치의 액세스 속도가 향상될 수 있다.
도 17은 도 16에 도시된 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)를 자세히 보여주는 도면이다. 도 17을 참조하면, 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)는 제 1 스위치(211) 및 제 2 스위치(212), 제 1 비교 회로(213) 및 제 2 비교 회로(214), 그리고 어드레스 퓨즈 회로(215)를 포함한다.
어드레스 퓨즈 회로(215)는 대체되는 글로벌 비트 라인의 어드레스를 저장한다. 예를 들어, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)이 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 대체하고, 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)이 제 1 글로벌 읽기 비트 라인(GBL1_R)을 대체하는 경우, 어드레스 퓨즈 회로(215)는 제 1 글로벌 쓰기 비트 라인(GBL1_W) 및 제 1 글로벌 읽기 비트 라 인(GBL1_R)에 대응하는 어드레스를 저장할 것이다.
제 1 비교 회로(213)는 외부로부터 입력된 쓰기 어드레스(W_ADD)와 어드레스 퓨즈 회로(215)에 저장된 어드레스를 비교한다. 외부로부터 입력된 쓰기 어드레스(W_ADD)와 어드레스 퓨즈 회로(215)에 저장된 어드레스가 동일한 경우, 제 1 비교 회로(213)는 쓰기 신호(WGY)를 활성화시킨다. 제 1 스위치(211)는 활성화된 쓰기 신호에 응답하여 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)을 리던던시 쓰기 드라이버& 리던던시 감지 증폭 회로(RW/D & RS/A)에 연결한다.
본 실시 예에서, 어드레스 퓨즈 회로(215)는 제 1 글로벌 쓰기 비트 라인(GBL1_W) 및 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대응하는 어드레스를 저장한다. 따라서, 제 1 리던던시 글로벌 쓰기 비트 라인(RGBL1_W)이 제 1 글로벌 쓰기 비트 라인(GBL1_W)을 대체한다.
제 2 비교 회로(214)는 외부로부터 입력된 읽기 어드레스(R_ADD)와 어드레스 퓨즈 회로(215)에 저장된 어드레스를 비교한다. 외부로부터 입력된 읽기 어드레스(R_ADD)와 어드레스 퓨즈 회로(215)에 저장된 어드레스가 동일한 경우, 제 1 비교 회로(213)는 읽기 신호(RGY)를 활성화시킨다. 제 2 스위치(212)는 활성화된 읽기 신호에 응답하여 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 리던던시 쓰기 드라이버& 리던던시 감지 증폭 회로(RW/D & RS/A)에 연결한다.
본 실시 예에서, 어드레스 퓨즈 회로(215)는 제 1 글로벌 쓰기 비트 라인(GBL1_W) 및 제 1 글로벌 읽기 비트 라인(GBL1_R)에 대응하는 어드레스를 저장한다. 따라서, 읽기 신호(RGY)는 비활성화된다. 제 2 스위치(212)는 비활성화된 읽기 신호에 응답하여 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)을 리던던시 쓰기 드라이버& 리던던시 감지 증폭 회로(RW/D & RS/A)에 연결하지 않는다. 결국, 제 1 리던던시 글로벌 읽기 비트 라인(RGBL1_R)이 제 2 글로벌 읽기 비트 라인(GBL2_R)을 대체하지 않는다.
상술한 바와 같이, 본 발명에 따른 불휘발성 메모리 장치는 복수의 메모리 뱅크들이 글로벌 쓰기 비트 라인 및 글로벌 읽기 비트 라인을 공유함으로써 집적도가 향상된다. 또한, 하나의 메모리 뱅크에 대한 쓰기 동작 중에 다른 메모리 뱅크에 대한 읽기 동작을 수행함으로써 액세스 성능이 향상될 수 있다. 그리고, 결함이 있는 주 영역이 리던던시 영역에 의해 교체됨으로써 불휘발성 메모리 장치의 신뢰성이 향상된다.
도 18은 본 발명에 따른 반도체 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다. 도 18을 참조하면, 컴퓨팅 시스템(300)은 프로세서(310), 컨트롤러(320), 입력 장치들(330), 출력 장치들(340), 불휘발성 메모리(350), 그리고 RAM(360)을 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
본 발명에 따른 컴퓨팅 시스템(300)은 입력 장치들(330)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 불휘발성 메모리(350) 또는 RAM(360)에 저장된다.
컨트롤러(320)는 외부로부터의 명령에 응답하여 각 컴포넌트들을 제어한다. 프로세서(310)는 컨트롤러(320)의 제어에 응답하여 프로세스를 처리한다. 처리 결 과는 불휘발성 메모리(350) 또는 RAM(360)에 저장된다.
출력 장치들(340)은 컨트롤러(320)의 제어에 응답하여 불휘발성 메모리(350) 또는 RAM(360)에 저장된 데이터를 출력한다. 출력 장치들(340)은 불휘발성 메모리(350)에 저장된 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(540)는 디스플레이 또는 스피커 등이 될 수 있다. 불휘발성 메모리(350)에는 본 발명에 따른 리페어 방법이 적용될 것이다.
불휘발성 메모리(350), 그리고/또는 컨트롤러(320)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 불휘발성 메모리(350) 그리고/또는 컨트롤러(320)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(300)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(300)이 모바일 장치인 경우, 동작 전원의 공급을 위한 배터리가 포함될 것이다. 불휘발성 메모리(350)의 성능 및 수명이 향상됨에 따라 컴퓨팅 시스템(300)의 성능 및 수명도 이에 비례하여 향상될 것이다.
도 19는 본 발명에 따른 불휘발성 메모리 장치를 포함하는 SSD 시스템의 구성을 간략히 보여주는 블록도이다. 도 19를 참조하면, SSD 시스템(400)은 SSD 컨트롤러(410)와 플래시 메모리들(420~423)을 포함한다.
본 발명에 따른 컴퓨팅 시스템은 SSD(Solid State Drive)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래시 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장점을 가진다.
다시 도 19를 참조하면, 프로세서(411)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 독출하여 호스트로 전송할지의 여부를 결정하고 제어한다. ATA 인터페이스(412)는 상술한 프로세서(411)의 제어에 따라 호스트 측과 데이터를 교환한다. ATA 인터페이스(412)는 호스트 측으로부터 명령어 및 어드레스를 패치하여 CPU 버스를 통해서 프로세서(411)로 전달한다. ATA 인터페이스(412)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 프로세서(411)의 제어에 따라 CPU 버스를 경유하지 않고 SRAM 캐시(413)를 통해 전달된다.
SRAM 캐시(413)는 호스트와 플래시 메모리들(420~423) 간의 이동 데이터를 일시 저장한다. 또한 SRAM 캐시(413)는 프로세서(411)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. SRAM 캐시(413)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다. 플래시 인터페이스(414)는 저장 장치로 사용되는 불 휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스(414)는 낸드 플래시 메모리, One-NAND 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명에 따른 반도체 컴퓨팅 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1 및 도 2는 가변 저항 메모리 장치의 메모리 셀을 보여준다.
도 3은 도 1 및 도 2에 도시된 가변 저항 물질(GST)의 특성을 설명하기 위한 그래프이다.
도 4 및 도 5는 일반적인 불휘발성 메모리 장치를 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 7은 도 6에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다.
도 8은 본 발명에 따른 불휘발성 메모리 장치의 제 1 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다.
도 9는 도 8에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 제 2 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다.
도 11은 도 10에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다.
도 12는 본 발명에 따른 불휘발성 메모리 장치의 제 3 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다.
도 13은 도 12에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다.
도 14는 도 13에 도시된 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)를 자세히 보여주는 도면이다.
도 15는 본 발명에 따른 불휘발성 메모리 장치의 제 4 실시 예에 따른 쓰기 중 읽기 동작을 설명하기 위한 도면이다.
도 16은 도 15에 도시된 불휘발성 메모리 장치를 자세히 보여주는 도면이다.
도 17은 도 16에 도시된 리던던시 글로벌 비트 라인 선택 회로(RGBL selector)를 자세히 보여주는 도면이다.
도 18은 본 발명에 따른 반도체 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 불휘발성 메모리 장치를 포함하는 SSD 시스템의 구성을 간략히 보여주는 블록도이다.

Claims (30)

  1. 쓰기 비트 라인과 읽기 비트 라인을 공유하는 복수의 메모리 블록들을 포함하는 메인 영역; 및
    리던던시 쓰기 비트 라인과 리던던시 읽기 비트 라인을 공유하는 복수의 리던던시 메모리 블록들을 포함하는 리던던시 영역을 포함하고,
    상기 리던던시 영역은 결함이 있는 상기 메인 영역을 대체하기 위해 구비되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각각의 메모리 블록은 로컬 비트 라인 선택 회로를 포함하고,
    상기 로컬 비트 라인 선택 회로는 대응하는 메모리 블록 내의 로컬 비트 라인을 상기 쓰기 비트 라인 또는 상기 읽기 비트 라인에 선택적으로 연결하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 로컬 비트 라인 선택 회로는 대응하는 메모리 블록에 대한 쓰기 동작을 수행하기 위해서 상기 로컬 비트 라인을 상기 쓰기 비트 라인에 연결하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 로컬 비트 라인 선택 회로는 대응하는 메모리 블록에 대한 읽기 동작을 수행하기 위해서 상기 로컬 비트 라인을 상기 읽기 비트 라인에 연결하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 다른 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 다른 메모리 블록에 대한 읽기 동작이 완료된 경우, 또 다른 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 상기 메모리 블록과 상기 쓰기 비트 라인과 상기 읽기 비트 라인을 공유하는 다른 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 수행 중에 상기 메모리 블록과 상기 쓰기 비트 라인과 상기 읽기 비트 라인을 공유하지 않는 다른 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 각각의 리던던시 메모리 블록은 리던던시 로컬 비트 라인 선택 회로를 포함하고,
    상기 리던던시 로컬 비트 라인 선택 회로는 대응하는 리던던시 메모리 블록 내의 리던던시 로컬 비트 라인을 상기 리던던시 쓰기 비트 라인 또는 상기 리던던시 읽기 비트 라인에 선택적으로 연결하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 리던던시 로컬 비트 라인 선택 회로는 대응하는 리던던시 메모리 블록에 대한 쓰기 동작을 수행하기 위해서 상기 리던던시 로컬 비트 라인을 상기 리던던시 쓰기 비트 라인에 연결하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 리던던시 로컬 비트 라인 선택 회로는 대응하는 리던던시 메모리 블록에 대한 읽기 동작을 수행하기 위해서 상기 리던던시 로컬 비트 라인을 상기 리던던시 읽기 비트 라인에 연결하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 다른 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 다른 리던던시 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대 한 쓰기 동작 중에 상기 리던던시 메모리 블록과 상기 리던던시 쓰기 비트 라인과 상기 리던던시 읽기 비트 라인을 공유하는 다른 리던던시 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 쓰기 동작 중에 상기 리던던시 메모리 블록과 리던던시 쓰기 비트 라인과 리던던시 읽기 비트 라인을 공유하는 다른 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 다른 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 복수의 메모리 블록들 중 하나의 메모리 블록에 대한 쓰기 동작 중에 상기 복수의 리던던시 메모리 블록들 중 하나의 리던던시 메모리 블록에 대한 읽기 동작이 완료된 경우, 또 다른 리던던시 메모리 블록에 대한 읽기 동작을 수행하는 반도체 메모리 장치.
  18. 제 1 항에 있어서,
    상기 리던던시 영역은 어드레스 퓨즈 회로를 더 포함하고,
    상기 리던던시 영역은 상기 어드레스 퓨즈 회로에 저장된 어드레스와 외부로부터 입력된 쓰기 어드레스가 일치하는 경우, 상기 어드레스 퓨즈 회로에 대응하는 리던던시 쓰기 비트 라인을 활성화시키는 반도체 메모리 장치.
  19. 제 1 항에 있어서,
    상기 리던던시 영역은 어드레스 퓨즈 회로를 더 포함하고,
    상기 리던던시 영역은 상기 어드레스 퓨즈 회로에 저장된 어드레스와 외부로부터 입력된 읽기 어드레스가 일치하는 경우, 상기 어드레스 퓨즈 회로에 대응하는 리던던시 읽기 비트 라인을 활성화시키는 반도체 메모리 장치.
  20. 적어도 하나의 제 1 비트 라인;
    상기 제 1 비트 라인에 연결되며, 쓰기 동작을 위한 제 1 글로벌 비트 라인;
    상기 제 1 비트 라인에 연결되며, 읽기 동작을 위한 제 2 글로벌 비트 라인;
    상기 제 1 비트 라인을 대체하기 위한 제 2 비트 라인;
    상기 제 2 비트 라인에 연결되며, 쓰기 동작을 위한 제 3 글로벌 비트 라인; 및
    상기 제 2 비트 라인에 연결되며, 읽기 동작을 위한 제 4 글로벌 비트 라인을 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 비트 라인에 결함이 있는 경우, 상기 제 1 비트 라인에 대한 쓰기 요청에 응답하여 상기 제 2 비트 라인은 상기 제 3 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 제 1 비트 라인에 결함이 있는 경우, 상기 제 1 비트 라인에 대한 읽기 요청에 응답하여 상기 제 2 비트 라인은 상기 제 4 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
  23. 적어도 하나의 제 1 비트 라인;
    상기 제 1 비트 라인에 열 방향으로 위치한 적어도 하나의 제 2 비트 라인;
    상기 제 1 및 제 2 비트 라인에 선택적으로 연결되며, 쓰기 동작을 위한 제 1 글로벌 비트 라인;
    상기 제 1 및 제 2 비트 라인에 선택적으로 연결되며, 읽기 동작을 위한 제 2 글로벌 비트 라인;
    상기 제 1 비트 라인을 대체하기 위한 제 3 비트 라인;
    상기 제 3 비트 라인에 열 방향으로 위치하고, 상기 제 2 비트 라인을 대체하기 위한 제 4 비트 라인;
    상기 제 3 비트 라인에 선택적으로 연결되며, 쓰기 동작을 위한 제 3 글로벌 비트 라인; 및
    상기 제 4 비트 라인에 선택적으로 연결되며, 읽기 동작을 위한 제 4 글로벌 비트 라인을 포함하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 비트 라인에 대한 쓰기 동작을 수행하기 위해, 상기 제 1 비트 라인은 상기 제 1 글로벌 비트 라인에 연결되고, 상기 제 2 비트 라인에 대한 읽기 동작을 수행하기 위해, 상기 제 2 비트 라인은 상기 제 2 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제 1 비트 라인에 대한 쓰기 동작과 상기 제 2 비트 라인에 대한 읽기 동작은 동시에 수행되는 반도체 메모리 장치.
  26. 적어도 하나의 제 1 비트 라인;
    상기 제 1 비트 라인에 연결되며, 쓰기 동작을 위한 제 1 글로벌 비트 라인;
    상기 제 1 비트 라인에 연결되며, 읽기 동작을 위한 제 2 글로벌 비트 라인;
    적어도 하나의 제 2 비트 라인;
    상기 제 2 비트 라인에 연결되며, 쓰기 동작을 위한 제 3 글로벌 비트 라인;
    상기 제 2 비트 라인에 연결되며, 읽기 동작을 위한 제 4 글로벌 비트 라인;
    상기 제 1 비트 라인을 대체하기 위한 제 3 비트 라인;
    상기 제 3 비트 라인에 연결되며, 쓰기 동작을 위한 제 5 글로벌 비트 라인;
    상기 제 3 비트 라인에 연결되며, 읽기 동작을 위한 제 6 글로벌 비트 라인;
    상기 제 2 비트 라인을 대체하기 위한 제 4 비트 라인;
    상기 제 4 비트 라인에 연결되며, 쓰기 동작을 위한 제 7 글로벌 비트 라인; 및
    상기 제 4 비트 라인에 연결되며, 읽기 동작을 위한 제 8 글로벌 비트 라인을 포함하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제 1 비트 라인에 대한 쓰기 동작을 수행하기 위해, 상기 제 1 비트 라인은 상기 제 1 글로벌 비트 라인에 연결되고, 상기 제 2 비트 라인에 대한 읽기 동작을 수행하기 위해, 상기 제 2 비트 라인은 상기 제 4 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
  28. 제 26 항에 있어서,
    상기 제 1 비트 라인에 대한 읽기 동작을 수행하기 위해, 상기 제 1 비트 라인은 상기 제 2 글로벌 비트 라인에 연결되고, 상기 제 2 비트 라인에 대한 쓰기 동작을 수행하기 위해, 상기 제 2 비트 라인은 상기 제 3 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
  29. 제 26 항에 있어서,
    상기 제 1 비트 라인에 결함이 있고, 외부로부터 상기 제 1 비트 라인에 대 한 쓰기 요청이 있는 경우, 상기 제 3 비트 라인이 상기 제 5 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
  30. 제 26 항에 있어서,
    상기 제 1 비트 라인에 결함이 있고, 외부로부터 상기 제 1 비트 라인에 대한 읽기 요청이 있는 경우, 상기 제 3 비트 라인이 상기 제 6 글로벌 비트 라인에 연결되는 반도체 메모리 장치.
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