KR20020002133A - 컬럼 리던던시 회로 - Google Patents

컬럼 리던던시 회로 Download PDF

Info

Publication number
KR20020002133A
KR20020002133A KR1020000036597A KR20000036597A KR20020002133A KR 20020002133 A KR20020002133 A KR 20020002133A KR 1020000036597 A KR1020000036597 A KR 1020000036597A KR 20000036597 A KR20000036597 A KR 20000036597A KR 20020002133 A KR20020002133 A KR 20020002133A
Authority
KR
South Korea
Prior art keywords
repair
region
output line
data bus
cell
Prior art date
Application number
KR1020000036597A
Other languages
English (en)
Inventor
윤하룡
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000036597A priority Critical patent/KR20020002133A/ko
Priority to JP2001180656A priority patent/JP2002025290A/ja
Priority to TW090114537A priority patent/TW511094B/zh
Priority to US09/892,517 priority patent/US6490208B2/en
Publication of KR20020002133A publication Critical patent/KR20020002133A/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Abstract

본 발명은 반도체 메모리 장치의 컬럼 리던던시 회로에 관한 것으로, 컬럼 리던던시 퓨즈 박스에 결함이 발생한 DQ의 정보를 부여하여 다른 DQ에서 발생한 결함까지도 리페어함으로써, 컬럼 리던던시의 증가없이 리페어 플렉시빌리티와 능률을 향상시킬 수 있다.
본 발명의 컬럼 리던던시 회로는, 데이터를 액세스하기 위해 물리적으로 구분되며, 다수개의 정상 셀이 로컬 데이터 버스와 글로벌 데이터 버스를 공유하고 있는 다수개의 DQ 영역 수단과, 상기 DQ 영역 수단의 한쪽 영역에 별도로 구성되며, 결함 셀을 대체하기 위한 다수개의 리페어 셀이 상기 로컬 데이터 버스와 글로벌 데이터 버스를 공유하는 리페어 셀 영역 수단과, 상기 리페어 셀 영역 수단의 리페어 컬럼 선택 라인을 드라이브하기 위한 리페어 컬럼 디코더 수단과, 상기 리페어 셀로 입출력 라인을 통해 입력된 라이트 데이터를 드라이버하거나 상기 리페어 셀에서 전송된 리드 데이터를 상기 입출력 라인으로 감지증폭하여 출력하는 라이트 드라이버 및 리드센스앰프 수단과, 상기 결함 셀이 발생한 DQ 영역 수단에 해당하는 퓨즈를 끊어줌으로써 상기 라이트 드라이버 및 리드센스앰프 수단을 해당 입출력 라인에 연결해 주는 DQ 영역 선택 퓨즈 수단과, 상기 DQ 영역 선택 퓨즈 수단의 출력 신호에 따라 상기 라이트 드라이버를 해당 입출력 라인으로 연결해 주거나 상기 리드 데이터 드라이버를 해당 입출력 라인으로 연결해 주는 선택 수단을 포함하여 이루어진 것을 특징으로 한다.

Description

컬럼 리던던시 회로{COLUMN REDUNDANCY CIRCUIT}
본 발명은 반도체 메모리 장치의 컬럼 리던던시 회로에 관한 것으로, 특히 컬럼 리던던시 퓨즈 박스(column redundancy fuse box)에 결함이 발생된 DQ 정보를 부여하여 다른 DQ에서 발생한 결함까지도 리페어함으로써, 컬럼 리던던시의증가없이 리페어 플렉시빌리티(repair flexibility)와 능률을 향상시킨 컬럼 리던던시 회로에 관한 것이다.
일반적으로, 컬럼 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 비트 라인을 여분의 스페어(spare) 비트 라인으로 대체하여 결함을 보상해 주는 장치로, 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 회로가 동작하여 리페어된 셀이 접속된 비트 라인을 인에이블시킴으로써 상기 컬럼 리던던시 동작이 이루어 지게 된다.
도 1은 종래의 디램(DRAM)에서 사용되는 컬럼 리던던시 회로의 구조를 나타낸 것이다.
도시된 바와 같이, 데이터를 액세스하기 위해 물리적으로 구분되며 정상 셀(2)과 리페어 셀(3)을 다수개로 보유하는 DQ 영역(DQ0∼DQn)과, 상기 각 DQ 영역(DQ0)의 정상 셀(1)을 선택하기 위한 컬럼 디코더부(4)와, 상기 각 DQ 영역(DQ0)의 리페어 셀(3)을 선택하기 위한 리페어 컬럼 디코더부(5)와, 라이트(write) 동작시 글로벌 입출력 라인(GIO<n>)을 통해 입력된 데이터를 메모리 셀로 드라이버하는 라이트 드라이버와 리드(read) 동작시 메모리 셀에서 전송된 데이터를 감지증폭하여 글로벌 입출력 라인(GIO<n>)으로 내보내는 리드 센스앰프를 포함하는 라이트 드라이버 및 리드 센스앰프부(6)로 구성되어 있다.
도시된 바와 같이, DQ 영역(DQ0∼DQn)이 셀 영역(1, 11) 영역으로부터 물리적으로 구분되어 있는 경우에는 데이터의 움직임 통로인 로컬 데이터 버스(LocalData Bus: LCD)와 글로벌 데이터 버스(Global Data Bus: GDB)가 자신의 DQ 내에서만 공유되어 있기 때문에 리페어 컬럼 셀(3, 13)은 그가 속한 DQ 내에서만 결함된 셀을 리페어 할 수 있다.
상기와 같은 구조에서 리페어 플렉시빌리티와 능률을 종래의 디램과 같도록 하기 위해서는 리페어 셀 자체의 수를 늘릴 수 밖에 없었다. 이렇게 되면 칩 자체의 사이즈(size)가 커지기 때문에 그만큼 비용이 증가하게 되고 생산성도 떨어지게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 컬럼 리던던시 퓨즈 박스에 결함이 발생한 DQ의 정보를 부여하여 다른 DQ에서 발생한 결함까지도 리페어함으로써, 컬럼 리던던시의 증가없이 리페어 플렉시빌리티와 능률을 향상시킨 컬럼 리던던시 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 컬럼 리던던시 회로는,
데이터를 액세스하기 위해 물리적으로 구분되며, 다수개의 정상 셀이 로컬 데이터 버스와 글로벌 데이터 버스를 공유하고 있는 다수개의 DQ 영역 수단과,
상기 DQ 영역 수단의 한쪽 영역에 별도로 구성되며, 결함 셀을 대체하기 위한 다수개의 리페어 셀이 상기 로컬 데이터 버스와 글로벌 데이터 버스를 공유하는 리페어 셀 영역 수단과,
상기 리페어 셀 영역 수단의 리페어 컬럼 선택 라인을 드라이브하기 위한 리페어 컬럼 디코더 수단과,
상기 리페어 셀로 입출력 라인을 통해 입력된 라이트 데이터를 드라이버하거나 상기 리페어 셀에서 전송된 리드 데이터를 상기 입출력 라인으로 감지증폭하여 출력하는 라이트 드라이버 및 리드센스앰프 수단과,
상기 결함 셀이 발생한 DQ 영역 수단에 해당하는 퓨즈를 끊어줌으로써 상기 라이트 드라이버 및 리드센스앰프 수단을 해당 입출력 라인에 연결해 주는 DQ 영역 선택 퓨즈 수단과,
상기 DQ 영역 선택 퓨즈 수단의 출력 신호에 따라 상기 라이트 드라이버를 해당 입출력 라인으로 연결해 주거나 상기 리드 데이터 드라이버를 해당 입출력 라인으로 연결해 주는 선택 수단을 포함하여 이루어진 것을 특징으로 한다.
본 발명의 컬럼 리던던시 회로에 있어서, 상기 DQ 영역 선택 퓨즈 수단에서 상기 선택 수단으로의 신호 라인의 수를 줄이기 위해 디코더 회로를 추가로 사용한 것을 특징으로 한다.
본 발명의 컬럼 리던던시 회로에 있어서, 상기 선택 수단은 멀티플렉서 회로 및 디멀티플렉서 회로인 것을 특징으로 한다.
도 1은 종래의 디램에서 사용되고 있는 컬럼 리던던시 회로의 구성도
도 2는 본 발명에 의한 컬럼 리던던시 회로의 구성도
도 3은 본 발명에 의한 다른 컬럼 리던던시 회로의 구성도
* 도면의 주요부분에 대한 부호의 설명 *
1, 11, 21, 31, 41 : 셀 영역 2, 12, 22, 32 : 정상 셀 영역부
3, 13, 43 : 리페어 셀 영역부 4, 14, 24, 34 : 컬럼 디코더부
5, 15, 45 : 리페어 컬럼 디코더부
6, 16, 26, 36 : 라이트 드라이버 및 리드 센스앰프부
47 : 멀티플렉서 및 디멀티플렉서부
48 : DQ 선택 퓨즈박스부 50 : 디코더부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 컬럼 리던던시 회로의 구성도이다.
상기 도면에서, 데이터를 액세스하기 위해 물리적으로 구분되며 다수개의 정상 셀(22)을 선택하기 위한 로컬 데이터 버스(LDB)와 글로벌 데이터 버스(GDB)를 보유하는 DQ 영역(DQ0∼DQn)과, 상기 각 DQ 영역(DQ0)의 정상 셀(22)을 선택하기 위한 컬럼 디코더부(24)와, 라이트(write) 동작시 글로벌 입출력 라인(GIO<n>)을 통해 입력된 데이터를 상기 정상 셀(22)로 드라이버하는 라이트 드라이버와 리드(read) 동작시 상기 정상 셀(22)에서 전송된 데이터를 감지증폭하여 글로벌 입출력 라인(GIO<n>)으로 내보내는 리드 센스앰프를 포함하는 라이트 드라이버 및 리드 센스앰프부(26)를 포함하고 있다.
상기 DQ 영역(DQ0∼DQn)의 정상 셀(22, 32)에 결함이 발생하였을 경우 이를 대체하기 위한 다수개의 리페어 셀(43)과 이 리페어 셀(43)을 선택하기 위한 로컬 데이터 버스(LDB)와 글로벌 데이터 버스(GDB)를 보유하는 리페어 셀 영역부(41)를 상기 DQ 영역(DQ0∼DQn)의 한쪽 영역에 별도로 구성한다.
상기 리페어 셀 영역부(41)의 리페어 컬럼 선택 라인을 드라이브하기 위한 리페어 컬럼 디코더부(45)와, 라이트(write) 동작시 글로벌 입출력 라인(GIO<n>)을 통해 입력된 데이터를 상기 리페어 셀(43)로 드라이버하는 라이트 드라이버와 리드(read) 동작시 상기 리페어 셀(43)에서 전송된 데이터를 감지증폭하여 글로벌 입출력 라인(GIO<n>)으로 내보내는 리드 센스앰프로 구성된 라이트 드라이버 및 리드 센스앰프부(46)와, 결함이 발생한 DQ 영역에 따라 해당 DQ의 퓨즈를 끊어줌으로써 상기 라이트 드라이버 및 리드 데이터 드라이버부(46)를 해당 입출력 라인에 연결해 주는 역할을 하는 DQ 선택 퓨즈박스부(48)와, 상기 DQ 선택 퓨즈박스부(48)에서 출력된 신호에 따라 상기 라이트 드라이버를 해당 입출력 라인에 연결해 주는 멀티플렉서와 상기 DQ 선택 퓨즈박스부(48)에서 출력된 신호에 따라 상기 리드 데이터 드라이버를 해당 입출력 라인에 연결해 주는 디멀티플렉서로 구성된 멀티플렉서 및 디멀티플렉서부(47)를 포함하여 이루어진다.
상기 구성에 의한 동작을 DQ 0 영역(21)에서 발생한 결함을 예로 들어 설명한다.
먼저, 리페어 하기 이전에는 상기 DQ 선택 퓨즈 박스부(48)의 퓨즈 박스는 어느 DQ 영역에도 할당되어 있지 않다.
만약 DQ0 영역(21)에서 결함이 발생하였을 경우, 상기 DQ 선택 퓨즈 박스부(48)는 DQ0 영역(21)에 해당하는 퓨즈를 끊어준다. 그후 DQ 선택 퓨즈 박스부(48)에서 출력된 신호는 해당 리페어 컬럼 셀의 멀티플렉서 및 디멀티플렉서부(47)로 들어간다. 상기 멀티플렉서부(47)는 상기 DQ 선택 퓨즈박스부(48)에서 출력된 신호에 따라 상기 라이트 드라이버(46)를 해당 입출력 라인(GIO)에 연결해 준다. 그리고, 상기 디멀티플렉서부(47)는 상기 DQ 선택 퓨즈박스부(48)에서 출력된 신호에 따라 상기 리드 데이터 드라이버(47)를 해당 입출력 라인에 연결해 준다.
따라서, 이 리페어 셀에서 나오는 데이터는 DQ0 영역쪽 입출력 라인인 글로벌 입출력 라인(GIO)을 통해서만 출력된다.
마찬가지로, 결함이 발생한 DQ 영역에 따라 퓨즈 박스를 어느 DQ 영역에나 자유롭게 할당할 수 있다.
도 3은 본 발명의 다른 실시예에 의한 컬럼 리던던시 회로의 구성을 나타낸것으로, 도 2에서 DQ 선택 퓨즈박스부(48)에서 멀티플렉서 및 디멀티플렉서부(47)로 들어가는 신호 라인의 수를 줄이기 위해 중간에 디코더부(50)를 추가로 구성한 것이다.
상기 구성에 의한 본 발명의 컬럼 리던던시 회로는 컬럼 리던던시 퓨즈 박스에 결함이 발생한 DQ의 정보를 부여함으로써 다른 DQ에서 발생한 결함까지도 리페어할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 컬럼 리던던시 회로에 의하면, 컬럼 리던던시 퓨즈 박스에 결함이 발생한 DQ의 정보를 부여하여 다른 DQ에서 발생한 결함까지도 리페어함으로써, 컬럼 리던던시의 증가없이 리페어 플렉시빌리티와 능률을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 반도체 메모리 장치에 있어서,
    데이터를 액세스하기 위해 물리적으로 구분되며, 다수개의 정상 셀이 로컬 데이터 버스와 글로벌 데이터 버스를 공유하고 있는 다수개의 DQ 영역 수단과,
    상기 DQ 영역 수단의 한쪽 영역에 별도로 구성되며, 결함 셀을 대체하기 위한 다수개의 리페어 셀이 상기 로컬 데이터 버스와 글로벌 데이터 버스를 공유하는 리페어 셀 영역 수단과,
    상기 리페어 셀 영역 수단의 리페어 컬럼 선택 라인을 드라이브하기 위한 리페어 컬럼 디코더 수단과,
    상기 리페어 셀로 입출력 라인을 통해 입력된 라이트 데이터를 드라이버하거나 상기 리페어 셀에서 전송된 리드 데이터를 상기 입출력 라인으로 감지증폭하여 출력하는 라이트 드라이버 및 리드센스앰프 수단과,
    상기 결함 셀이 발생한 DQ 영역 수단에 해당하는 퓨즈를 끊어줌으로써 상기 라이트 드라이버 및 리드센스앰프 수단을 해당 입출력 라인에 연결해 주는 DQ 영역 선택 퓨즈 수단과,
    상기 DQ 영역 선택 퓨즈 수단의 출력 신호에 따라 상기 라이트 드라이버를 해당 입출력 라인으로 연결해 주거나 상기 리드 데이터 드라이버를 해당 입출력 라인으로 연결해 주는 선택 수단을 포함하여 이루어진 것을 특징으로 하는 컬럼 리던던시 회로.
  2. 제 1 항에 있어서,
    상기 DQ 영역 선택 퓨즈 수단에서 상기 선택 수단으로의 신호 라인의 수를 줄이기 위해 디코더 회로를 추가로 사용한 것을 특징으로 하는 컬럼 리던던시 회로.
  3. 제 1 항에 있어서,
    상기 선택 수단은 멀티플렉서 회로 및 디멀티플렉서 회로인 것을 특징으로 하는 컬럼 리던던시 회로.
KR1020000036597A 2000-06-29 2000-06-29 컬럼 리던던시 회로 KR20020002133A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000036597A KR20020002133A (ko) 2000-06-29 2000-06-29 컬럼 리던던시 회로
JP2001180656A JP2002025290A (ja) 2000-06-29 2001-06-14 カラム冗長回路
TW090114537A TW511094B (en) 2000-06-29 2001-06-15 Column redundancy circuit
US09/892,517 US6490208B2 (en) 2000-06-29 2001-06-28 Column redundancy circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036597A KR20020002133A (ko) 2000-06-29 2000-06-29 컬럼 리던던시 회로

Publications (1)

Publication Number Publication Date
KR20020002133A true KR20020002133A (ko) 2002-01-09

Family

ID=19674921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036597A KR20020002133A (ko) 2000-06-29 2000-06-29 컬럼 리던던시 회로

Country Status (4)

Country Link
US (1) US6490208B2 (ko)
JP (1) JP2002025290A (ko)
KR (1) KR20020002133A (ko)
TW (1) TW511094B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020019171A (ko) * 2000-09-05 2002-03-12 윤종용 반도체 메모리 장치의 컬럼 리던던시 회로
KR101277479B1 (ko) * 2010-08-31 2013-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치
US8526232B2 (en) 2010-04-28 2013-09-03 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
US10339042B2 (en) 2016-09-06 2019-07-02 Samsung Electronics Co., Ltd. Memory device including column redundancy

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7054206B2 (en) * 2003-05-28 2006-05-30 Infineon Technologies Ag Sub-column-repair-circuit
US7554589B2 (en) 2004-08-20 2009-06-30 Micron Technology, Inc. Redundancy in column parallel or row architectures
KR100648266B1 (ko) * 2004-08-30 2006-11-23 삼성전자주식회사 리던던시 칼럼의 리페어 효율을 향상시킨 반도체 메모리장치
KR100550643B1 (ko) * 2004-09-06 2006-02-09 주식회사 하이닉스반도체 반도체메모리소자
US7852391B2 (en) * 2004-12-14 2010-12-14 Bae Systems Information And Electronic Systems Integration Inc. Substitution of defective readout circuits in imagers
JP5094085B2 (ja) * 2005-09-29 2012-12-12 エスケーハイニックス株式会社 半導体装置のデータ入出力マルチプレクサ
US7403417B2 (en) * 2005-11-23 2008-07-22 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile semiconductor memory device and method for operating a non-volatile memory device
US7876639B2 (en) * 2008-10-27 2011-01-25 Micron Technology, Inc. Memory devices having redundant arrays for repair
KR20110001039A (ko) * 2009-06-29 2011-01-06 삼성전자주식회사 리페어 수단을 갖춘 반도체 메모리 장치
US8238178B2 (en) 2010-02-12 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Redundancy circuits and operating methods thereof
JP5727948B2 (ja) * 2012-01-16 2015-06-03 株式会社東芝 半導体記憶装置
US8976604B2 (en) 2012-02-13 2015-03-10 Macronix International Co., Lt. Method and apparatus for copying data with a memory array having redundant memory
KR101890819B1 (ko) * 2012-05-22 2018-08-22 에스케이하이닉스 주식회사 메모리 장치 및 상기 장치의 데이터 입/출력 방법
US9165680B2 (en) 2013-03-11 2015-10-20 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks
US9773571B2 (en) 2014-12-16 2017-09-26 Macronix International Co., Ltd. Memory repair redundancy with array cache redundancy
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9691478B1 (en) 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US9959928B1 (en) 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
KR102467624B1 (ko) 2018-05-10 2022-11-16 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
EP3985675B1 (en) * 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
US11797371B2 (en) * 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144591A (en) * 1997-12-30 2000-11-07 Mosaid Technologies Incorporated Redundancy selection circuit for semiconductor memories
JP2000011681A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000243086A (ja) * 1998-12-24 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
JP2000235800A (ja) * 1999-02-12 2000-08-29 Mitsubishi Electric Corp 半導体記憶装置
US6314030B1 (en) * 2000-06-14 2001-11-06 Micron Technology, Inc. Semiconductor memory having segmented row repair

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020019171A (ko) * 2000-09-05 2002-03-12 윤종용 반도체 메모리 장치의 컬럼 리던던시 회로
US8526232B2 (en) 2010-04-28 2013-09-03 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
KR101277479B1 (ko) * 2010-08-31 2013-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치
US8601327B2 (en) 2010-08-31 2013-12-03 Hynix Semiconductor Inc. Semiconductor memory device
US10339042B2 (en) 2016-09-06 2019-07-02 Samsung Electronics Co., Ltd. Memory device including column redundancy

Also Published As

Publication number Publication date
TW511094B (en) 2002-11-21
JP2002025290A (ja) 2002-01-25
US20020001896A1 (en) 2002-01-03
US6490208B2 (en) 2002-12-03

Similar Documents

Publication Publication Date Title
KR20020002133A (ko) 컬럼 리던던시 회로
US5673227A (en) Integrated circuit memory with multiplexed redundant column data path
US7697355B2 (en) Semiconductor memory and system with matching characteristics of signal supplied to a dummy signal line and a real signal line
US20020024859A1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US6813199B2 (en) Semiconductor memory device with improved saving rate for defective chips
US7580320B2 (en) Multi-port memory device
JP2000195291A (ja) 半導体記憶装置及びその冗長救済方法
US20050232036A1 (en) Semiconductor memory device and method of driving the same
KR19990006329A (ko) 품종 전환가능한 반도체 장치 및 그 동작 테스트 방법
JPH1173792A (ja) 半導体記憶装置
US5517458A (en) Roll call decoder for semiconductor memory having redundant memory cells
US6798702B2 (en) Semiconductor memory device capable of testing data line redundancy replacement circuit
KR100385956B1 (ko) 효율적인 칼럼 리던던시 스킴을 갖는 반도체 메모리장치
JP3204198B2 (ja) 半導体メモリ装置
KR100537115B1 (ko) 반도체 기억 장치
KR20030058256A (ko) 플래시 메모리 소자 및 그의 리페어 방법
US5781484A (en) Semiconductor memory device
KR20080034308A (ko) 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치
JP2004158069A (ja) 半導体集積回路装置
KR100534206B1 (ko) 반도체 메모리 장치의 리던던시 디코더
KR20020002913A (ko) 반도체 메모리 소자의 리던던시 장치
KR100356802B1 (ko) 반도체 메모리 소자
KR20030094684A (ko) 플렉서블 리던던시 구조를 갖는 반도체 메모리 장치
KR100468671B1 (ko) 반도체메모리장치및방법
KR20010083280A (ko) 반도체 메모리 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20070426

Effective date: 20080214

J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

J302 Written judgement (patent court)

Free format text: JUDGMENT (PATENT COURT) FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080318

Effective date: 20081030