KR102467624B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102467624B1
KR102467624B1 KR1020180053515A KR20180053515A KR102467624B1 KR 102467624 B1 KR102467624 B1 KR 102467624B1 KR 1020180053515 A KR1020180053515 A KR 1020180053515A KR 20180053515 A KR20180053515 A KR 20180053515A KR 102467624 B1 KR102467624 B1 KR 102467624B1
Authority
KR
South Korea
Prior art keywords
row
column
signal
block
segment
Prior art date
Application number
KR1020180053515A
Other languages
English (en)
Other versions
KR20190129216A (ko
Inventor
조석진
오태영
박정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180053515A priority Critical patent/KR102467624B1/ko
Priority to US16/215,752 priority patent/US10706953B2/en
Priority to TW107147214A priority patent/TWI761648B/zh
Priority to EP19153331.4A priority patent/EP3567593B1/en
Priority to CN201910183620.6A priority patent/CN110473870A/zh
Publication of KR20190129216A publication Critical patent/KR20190129216A/ko
Application granted granted Critical
Publication of KR102467624B1 publication Critical patent/KR102467624B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/844—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by splitting the decoders in stages
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 어드레스 디코더를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 세그먼트 식별 비트에 의하여 복수의 세그먼트들로 구분되고, 상기 세그먼트들 각각은 적어도 하나의 서브 어레이 블록을 포함한다. 상기 어드레스 디코더는 기입 커맨드 또는 독출 커맨드에 의하여 수신되는 칼럼 어드레스에 따라 상기 데이터가 저장 또는 출력되는 메모리 셀의 물리적인 로우 어드레스를 변화시킨다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices and methods of operating semiconductor memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 칩은 반도체 제조 공정을 통해 만들어 지고, 이후 웨이퍼(Wafer) 또는 다이(Die) 또는 패키지(Package) 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고 일부 메모리 셀이 불량일 경우 리페어를 수행하여 반도체 칩을 구제한다. 현재 DRAM과 같은 반도체 칩은 미세 공정화가 계속됨으로 제조 공정 상에 에러 발생 가능성이 증가하고 있다. 또한 초기 테스트 단계에서 검출이 되지 못했더라도 칩 동작 중 에러가 발생할 수 있다.
이에 따라, 본 발명의 일 목적은 칼럼 리페어의 유연성(flexibility)을 증가시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 칼럼 리페어의 유연성을 증가시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 상기 메모리 블록들은 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 제1 워드라인을 활성화시키고, 상기 제1 워드라인을 포함하는 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 상기 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제1 로우 블록은 상기 복수의 메모리 블록들이 상기 제1 방향과 교차하는 제2 방향으로 구분되는 복수의 세그먼트들 중 제1 세그먼트와 관련되고, 상기 제2 로우 블록은 상기 제1 세그먼트와는 다른 제2 세그먼트와 관련된다, 상기 로우 디코더는,, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보신호를 출력한다. 상기 칼럼 디코더는 칼럼 어드레스 및 상기 로우 블록 정보 신호에 응답하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 상기 제1 세그먼트의 제1 스페어 비트라인 및 상기 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 어드레스 디코더를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 상기 메모리 블록들은 로우 어드레스의 일부 비트들인 로우 블록 식별 비트에 의하여 복수의 로우 블록들로 구분되고, 상기 로우 블록들 각각은 제1 방향으로 배치되는 복수의 서브 어레이 블록들을 포함한다. 상기 어드레스 디코더는 기입 커맨드 또는 독출 커맨드에 의하여 수신되는 칼럼 어드레스에 따라 데이터가 저장 또는 출력되는 메모리 셀의 물리적인 로우 어드레스를 변화시킨다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 상기 복수의 메모리 블록들은 로우 어드레스의 일부 비트들인 세그먼트 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 로우 블록들 각각은 제1 방향으로 배열되는 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는, 로우 디코더가, 상기 로우 어드레스에 응답하여 제1 로우 블록에 포함되는 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 상기 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시키고, 칼럼 디코더가, 칼럼 어드레스 및 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호에 응답하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 제1 세그먼트의 제1 스페어 비트라인 및 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치에서 하나의 로우블록이 적어도 하나의 결함 셀을 포함하고, 상기 로우 블록과 관련되는 세그먼트의 스페어 비트라인들을 이용할 수 없을 때, 다른 세그먼트의 스페어 비트라인으로 결함 있는 메모리 셀에 연결되는 비트라인을 리페어할 수 있다. 따라서 반도체 메모리 장치는 칼럼 리페어 시의 유연성을 증가시키고 수율을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 칼럼 리페어가 수행되는 것을 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 메모리 블록을 나타내는 블록도이다.
도 5는 도 4에서 칼럼 선택 라인과 비트라인의 관계를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 나타낸다.
도 7a는 본 발명의 실시예들에 따른 도 6의 세그먼트 퓨즈 회로들 중 제1 세그먼트 퓨즈 회로의 구성을 나타낸다.
도 7b는 도 7a의 제1 세그먼트 퓨즈 회로에서 로우 블록 정보 저장 테이블을 나타낸다.
도 8은 도 7a에서 로우 어드레스의 구성을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 6의 서브 칼럼 디코더들 중들 중 제1 서브 칼럼 디코더의 구성을 나타낸다.
도 11은 도 6의 반도체 메모리 장치에서 제1 활성화 신호들과 제2 활성화 신호들의 전달을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 6의 반도체 메모리 장치의 부분을 보다 상세히 나타내는 예이다.
도 13은 도 12의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 14은 도 12에서 로컬 감지 증폭기 회로를 나타낸다.
도 15는 도 12의 비트라인 감지 증폭기 영역의 다른 예를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 다른 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 18c는 도 18a 및 도 18b의 반도체 메모리 장치의 동작 방법에서 메모리 셀들을 액세스하는 것을 나타낸다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 20은 본 발명의 실시예들에 따른 도 19의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM, LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 데이터(DQ)를 주고받을 수 있다.
반도체 메모리 장치(200)는 데이터(DQ)가 저장되는 메모리 셀 어레이(300), 로우 디코더(261) 및 칼럼 디코더(271)을 포함할 수 있다. 로우 디코더(261) 및 칼럼 디코더(271)는 어드레스 디코더(ADEC)를 구성할 수 있다.
메모리 셀 어레이(300)는 복수의 메모리 블록들을 포함하고, 메모리 블록들은 어드레스(ADDR)에 포함되는 로우 어드레스의 상위 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분될 수 있다. 로우 디코더(261)는 로우 어드레스에 기초하여 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록의 적어도 하나의 결함 셀을 포함하는 경우, 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인이 활성화되었음을 나타내는 로우 블록 정보 신호를 칼럼 디코더(271)에 제공할 수 있다.
상기 제1 로우 블록은 상기 복수의 메모리 블록들이 상기 제1 방향과 교차하는 제2 방향으로 구분되는 복수의 세그먼트들 중 제1 세그먼트에 관련되고, 상기 제2 로우 블록은 상기 제1 세그먼트와는 다른 제2 세그먼트에 관련될 수 있다.
칼럼 디코더(271)는 어드레스(ADDR)의 칼럼 어드레스 및 상기 로우 블록 정보 신호에 기초하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 제1 세그먼트의 제1 스페어 비트라인 및 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어할 수 있다. 즉, 어드레스 디코더(ADEC)는 칼럼 어드레스에 응답하여 데이터가 저장 또는 독출되는 셀의 물리적 로우 어드레스를 변경시킬 수 있다. 따라서, 반도체 메모리 장치(200)는 칼럼 리페어 시의 유연성을 증가시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 칼럼 리페어가 수행되는 것을 나타낸다.
도 2에서는 도 1의 메모리 셀 어레이(300)에 포함하는 메모리 블록(MB)에서 수행되는 칼럼 리페어를 나타낸다.
도 2를 참조하면, 메모리 블록(MB)은 복수의 세그먼트들(SEG1~SEG8)로 구분되고, 세그먼트(SEG4)의 워드라인(WLi)에 결함 셀이 연결되는 경우에, 상기 결함 셀이 워드라인(WLi)에 연결되는 스페어 셀로 리페어되는 대신에, 세그먼트(SEG5)의 워드라인(WLj)에 연결되는 스페어 셀로 리페어됨을 알 수 있다. 세그먼트(SEG4)의 스페어 셀들이 세그먼트(SEG4)의 결함 셀들을 리페어할 수 없는 경우에 이렇게 다른 세그먼트의 스페어 셀을 빌려서 리페어 동작을 수행할 수 있다. 따라서 반도체 메모리 장치(200)의 칼럼 리페어의 유연성이 증가될 수 있고, 또한 수율이 증가될 수 있다.
도 2에서 칼럼 선택 라인 신호(CSL)에 의하여는 비트라인에 연결되는 셀이 선택될 수 있고, 스페어 칼럼 선택 라인 신호(SCSL)에 의하여는 스페어 비트라인에 연결되는 스페어 셀이 선택될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 메모리 셀 어레이(300a), 로우 디코더(261), 칼럼 디코더(271) 및 주변 회로(201)를 포함할 수 있다.
메모리 셀 어레이(300a)는 복수의 메모리 블록들(MB1~MBk, k는 2 이상의 자연수)을 포함할 수 있고, 메모리 블록들(MB1~MBk) 각각은 워드라인들(WLs) 및 복수의 비트라인들(BLs)에 연결되는 메모리 셀들 및 워드라인들(WLs) 및 적어도 하나의 스페어 비트라인(SBL)에 연결되는 스페어 셀들을 포함할 수 있다. 메모리 블록들(MB1~MBk)은 워드라인들(WLs)은 공유하나, 비트라인들(BLs) 및 스페어 비트라인(SBL)은 공유하지 않는다. 메모리 블록들(MB1~MBk) 각각에 대한 데이터는 대응하는 입출력 패드를 통해 수행될 수 있다.
반도체 메모리 장치(200a)는 외부(예를 들면, 메모리 컨트롤러 또는 테스트 장치)로부터 기입 커맨드(Write Command)이나 독출 커맨드(Read Command)를 수신하기 전에 액티브 커맨드(Activate Command)를 수신할 수 있다. 액티브 커맨드에 기초하여, 반도체 메모리 장치(200a)의 워드 라인(WL)에 연결된 모든 메모리 셀들이 선택될 수 있다. 이후, 반도체 메모리 장치(200a)가 기입 커맨드 또는 독출 커맨드를 수신하면, 복수의 비트 라인들이 선택될 수 있다. 예시적으로, 기입 커맨드 또는 독출 커맨드에 의해 메모리 블록들(MB1~MBk)에 도시된 비트 라인들(BLs)이 선택될 수 있다. 선택된 비트 라인들(BLs)에 연결된 메모리 셀들에서 데이터의 입출력이 수행될 수 있다.
메모리 블록들(MB1~MBk) 중 일부에 메모리 블록들(MB1~MBk) 중 일부에 저장되는 데이터의 에러를 정정하기 위한 패리티 데이터가 저장될 수 있다.
칼럼 디코더(271)는 칼럼 선택 라인들(CSL) 및 스페어 칼럼 선택 라인들(SCSL)을 통하여 메모리 셀 어레이(300a)와 연결될 수 있다. 칼럼 디코더(271)는 기입 커맨드 또는 독출 커맨드에 응답하여 칼럼 선택 라인들(CSL) 또는 스페어 칼럼 선택 라인들(SCSL)을 선택할 수 있다. 칼럼 디코더(271)가 칼럼 선택 라인들(CSL)을 선택하면 비트 라인들(BLs)이 선택될 수 있다. 칼럼 디코더(271)가 스페어 칼럼 선택 라인들(SCSL)을 선택하면 스페어 비트라인들(SBL)이 선택될 수 있다.
주변 회로(201)는 커맨드 및 어드레스 패드(203), 입출력 패드들(205) 및 에러 정정 코드(error correction code; ECC) 엔진(280)을 포함할 수 있다. ECC 엔진(280)은 실시예에 따라 주변 회로(201)에 포함되지 않을 수 있다. 주변 회로(201)는 외부로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 외부와 데이터(DQ)를 주고받을 수 있다.
주변 회로(201)는 외부로부터 수신된 커맨드에 따라 칼럼 디코더(271)에 칼럼 어드레스(CADDR)를 전송하고 로우 디코더(261)에 로우 어드레스(RADDR)을 전송할 수 있다. 주변 회로(210)는 기입 커맨드에 따라 칼럼 디코더(271)에 입력 데이터(DQ)를 제공하거나, 독출 커맨드에 따라 칼럼 디코더(271)로부터 출력 데이터(DQ)를 수신할 수 있다. 출력 데이터(DQ)는 입출력 패드들(205)을 통하여 외부의 메모리 컨트롤러(100)로 전송될 수 있다.
ECC 엔진(280)은 입력 데이터에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성할 수 있다. 입력 데이터와 패리티 데이터는 메모리 블록들(MB1~MBk)에 저장될 수 있다. ECC 엔진(280)은 메모리 블록들(MB1~MBk)로부터 독출된 데이터에 대하여 ECC 디코딩을 수행하여 독출된 데이터의 에러를 정정할 수 있다. ECC 엔진(280)은 정정된 데이터를 입출력 패드들(205)을 통하여 외부의 메모리 컨트롤러(100)로 전송할 수 있다.
로우 디코더(261)는 로우 어드레스(RADDR)에 응답하여 로우 어드레스(RADDR)가 지정하는 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 제2 로우 블록의 제2 워드라인을 활성화시키고, 제2 워드라인의 활성화와 제1 로우 블록이 적어도 하나의 결함 셀을 포함함을 나타내는 로우 블록 정보 신호(RBIN)를 칼럼 디코더(271)에 출력할 수 있다. 로우 디코더(261)는 메모리 블록들(MB1~MBk)의 로우 블록들 각각의 로우 블록 정보를 저장하고, 로우 블록 정보 신호(RBIN)를 출력하는 로우 블록 정보 회로(400)를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 메모리 블록을 나타내는 블록도이다.
도 4를 참조하면, 제1 메모리 블록(MB1)은 노멀 셀 영역(NCR) 및 스페어 셀 영역(SCR)을 포함할 수 있다. 노멀 셀 영역(NCR)은 워드라인들(WL1~WLm, m은 3 이상의 자연수) 및 비트라인들(BL1~BLn, n은 3 이상의 자연수)에 연결되는 메모리 셀(MC)들을 포함할 수 있다. 스페어 셀 영역(SCR)은 워드라인들(WL1~WLm) 및 스페어 비트라인들(SBL1~SBLy, y는 n 보다 작은 자연수)에 연결되는 스페어 셀(SMC)들을 포함할 수 있다. 만약, 메모리 셀(MC)들에 결함이 있는 경우, 결함이 있는 메모리 셀(MC)은 스페어 셀들(SMC)을 통하여 리페어될 수 있다.
워드라인들(WL1~WLm)은 제1 방향(D1)으로 신장되고, 비트라인들(BL1~BLn) 및 스페어 비트라인들(SBL1~SBLy)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 신장될 수 있다. 제1 메모리 블록(MB1)은 로우 어드레스의 세그먼트 식별 비트들에 의하여 제2 방향(D2)으로 복수의 세그먼트들로 구분될 수 있다.
도 5는 도 4에서 칼럼 선택 라인과 비트라인의 관계를 나타내는 블록도이다.
도면의 간략화를 위하여 도 5에서는 제1 메모리 블록(MB1)만이 상세하게 도시되었고, 메모리 블록들(MB2~MBk) 각각은 제1 메모리 블록(MB1)과 동일하게 구현될 수 있고, 워드라인(WL)은 하나만 도시되었고, 도 4에서 주변 회로(201) 및 로우 디코더(261)의 도시는 생략되었다.
칼럼 디코더(271)는 기입 커맨드 또는 독출 커맨드에 응답하여 메모리 블록들(MB1~MBk) 각각에서 칼럼 선택 라인(CSL)을 선택할 수 있다. 칼럼 선택 라인(CSL)은 스위치(SW1)를 통하여 복수의 비트라인들(BLs)과 연결될 수 있다. 칼럼 디코더(271)는 기입 커맨드 또는 독출 커맨드에 응답하여 메모리 블록들(MB1~MBk) 각각에서 선택적으로 칼럼 선택 라인(CSL) 대신에 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다. 칼럼 선택 라인(SCSL)은 스위치(SW2)를 통하여 복수의 스페어 비트라인들(SBLs)와 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 나타낸다.
도 6을 참조하면, 메모리 셀 어레이(300a)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 하나의 로우에서 제1 방향(D1)으로 배치되는 I개의 서브 어레이 블록(SCB)을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
도시하지는 않았지만, 도 6의 메모리 셀 어레이(300a)는 제1 방향(D1)으로 복수의 메모리 블록들로 구분될 수 있고, 상기 메모리 블록들 각각은 제2 방향(D2)으로 복수의 세그먼트들로 구분될 수 있다. 따라서 복수의 세그먼트들 각각은 적어도 하나의 서브 어레이 블록을 포함할 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 어레이 블록(SCB)이 메모리 블록들(MB1~MBk) 각각의 세그먼트에 해당할 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
로우 디코더(261)는 로우 블록 정보 회로(400)를 포함하고, 로우 블록 정보 회로(400)는 제2 방향(D2)으로 복수의 로우 블록들에 대응되는 복수의 로우 블록 퓨즈 회로들(401~40J)를 포함할 수 있다. 로우 블록 퓨즈 회로들(401~40J)은 로우 어드레스(RADDR)의 로우 블록 식별 비트들에 응답하여 로우 블록 정보 신호(RBIN)를 칼럼 디코더(271)에 출력할 수 있다.
칼럼 디코더(271)는 복수의 메모리 블록들 각각에 연결되는복수의 서브 칼럼 디코더들(551~55I) 및 서브 칼럼 디코더들(551~55I)에 대응되는 복수의 리페어 회로(501~50I)를 포함할 수 있다. 리페어 회로(501~50I) 각각은 칼럼 어드레스(CADDR) 및 로우 블록 정보(RBIN)에 응답하여 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)를 선택적으로 활성화시켜 대응되는 서브 칼럼 디코더들(551~55I) 각각에 인가할 수 있다. 서브 칼럼 디코더들(551~55I) 각각은 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)에 응답하여 칼럼 선택 라인(CSL)을 선택하거나 스페어 칼럼 선택 라인(SCSL)을 선택하고, 제2 활성화 신호들(OENY1~OENYI) 각각을 선택적으로 활성화시킬 수 있다. 서브 칼럼 디코더들(551~55I) 각각은 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)가 비활성화되면, 칼럼 선택 라인(CSL)을 선택할 수 있다.
서브 칼럼 디코더들(551~55I) 각각은 제1 리페어 신호(CREN1)가 활성화되고 제2 리페어 신호(CREN2)가 비활성화되고, 제2 활성화 신호들(OENY1~OENYI) 각각이 비활성화되면, 스페어 칼럼 선택 라인(SCSL)을 선택하고 로우 어드레스(RADDR)가 지정하는 메모리 셀이 포함되는 세그먼트와 동일한 세그먼트의 스페어 칼럼 선택 라인(SCSL)에 연결되는 스페어 비트라인을 통하여 데이터가 입출력되도록 할 수 있다. 서브 칼럼 디코더들(551~55I) 각각은 제1 리페어 신호(CREN1)가 비활성화되고 제2 리페어 신호(CREN2)가 활성화되고, 제2 활성화 신호들(OENY1~OENYI) 각각이 활성화되면 스페어 칼럼 선택 라인(SCSL)을 선택하고 로우 어드레스(RADDR)가 지정하는 메모리 셀이 포함되는 세그먼트와 다른 세그먼트의 스페어 비트라인들 통하여 데이터가 입출력되도록 할 수 있다.
즉, 도 6에서 제2 방향(D2)의 하나의 서브 어레이 블록(SCB)는 하나의 세그먼트에 해당할 수 있고, 제1 방향(D1)의 서브 어레이 블록(SCB)은 하나의 로우 블록에 해당될 수 있다.
도 7a는 본 발명의 실시예들에 따른 도 6의 로우 블록 퓨즈 회로들 중 제1 로우 블록 퓨즈 회로의 구성을 나타낸다.
로우 블록 퓨즈 회로들(402~40J) 각각의 구성은 제1 로우 블록 퓨즈 회로(401)와 동일할 수 있다.
도 7a를 참조하면, 제1 로우 블록 퓨즈 회로(401)는 프리-디코더(405), 로우 블록 정보 저장 테이블(410), 로우 블록 어드레스 비교기(425) 및 신호 생성기(430)를 포함할 수 있다.
프리-디코더(405)는 로우 어드레스(RADDR)를 디코딩하여 디코딩된 로우 어드레스(DRA)를 상응하는 서브 워드라인 드라이버에 제공할 수 있다. 상기 상응하는 서브 워드라인 드라이버는 상기 디코딩된 로우 어드레스(DRA)에 응답하여 상기 디코딩된 로우 어드레스(DRA)에 상응하는 워드라인을 활성화시킬 수 있다.
로우 블록 정보 저장 테이블(410)은 결함 셀들을 포함하는 로우 블록의 결함 로우 블록 어드레스(FBRB), 상기 해당 로우 블록의 로우 어드레스 정보, 상기 제2 워드라인을 활성화 여부를 결정하는 대체 로우 블록 정보(RRBI) 및 상기 해당 로우 블록의 대체 로우 블록으로의 사용 가능성 여부를 나타내는 마스터 퓨즈 비트(MF)를 저장할 수 있다.
로우 블록 정보 저장 테이블(410)은 결함 로우 블록 어드레스(FBRB)를 로우 블록 비교기(425)에 제공하고, 로우 블록 어드레스 비교기(425)는 로우 어드레스(RADDR)의 일부 상위 비트들인 로우 블록 식별 비트들(BRB)와 결함 로우 블록 어드레스(FBRB)를 비교하고, 그 비교의 결과를 나타내는 로우 블록 매치 신호(RBMTH)를 로우 블록 정보 저장 테이블(420)과 신호 생성기(430)에 제공한다. 예를 들어, 로우 어드레스(RADDR)가 m 비트를 포함하는 경우에, 로우 어드레스(RADDR)의 상위 r 비트가 로우 블록 식별 비트들(BSG)에 해당할 수 있다.
로우 블록 정보 저장 테이블(420)은 로우 블록 매치 신호(RBMTH)에 응답하여 제2 워드라인을 포함하는 로우 블록의 대체 로우 블록 정보(RRBI)와 마스터 퓨즈 비트(MF)를 신호 생성기(430)에 제공할 수 있다.
신호 생성기(430)는 로우 블록 매치 신호(RBMTH)와 대체 로우 블록 정보(RRBI)에 응답하여 제2 로우 블록의 제2 워드라인이 활성화되었음과 해당 로우 블록이 결함 셀을 포함함을 나타내는 로우 블록 정보 신호(RBIN1)와 제2 세그먼트와 관련된 로컬 감지 증폭기 회로의 활성화 여부를 결정하는 제1 활성화 신호(OENX1)를 출력할 수 있다. 신호 생성기(430)는 로우 블록 정보 신호(RBIN1)는 칼럼 디코더(271)에 제공하고, 제1 활성화 신호(OENX1)는 상응하는 비트라인 감지 증폭기 영역에 제공할 수 있다.
도 7b는 도 7a의 제1 로우 블록 퓨즈 회로에서 로우 블록 정보 저장 테이블을 나타낸다.
도 7b를 참조하면, 로우 블록 정보 저장 테이블(410)은 안티 퓨즈 어레이(411), 제어부(412), 감지부(413) 및 레지스터부(414)를 포함할 수 있다.
안티 퓨즈 어레이(411)는 p 개의 로우 및 q 개의 칼럼의 교차점에 각각 연결되는 p*q 개의 안티퓨즈(AF)들을 포함할 수 있다. 안티퓨즈 어레이(411)에는 상기 p 개의 로우에 배치된 안티퓨즈들을 액세스하기 위한 p 개의 워드라인들(AWL1~AWLp)과 상기 안티퓨즈(AF)들로부터 독출된 정보를 전달하기 위하여 q 개의 칼럼에 대응하여 배치되는 q 개의 비트라인(ABL1~ABLq)들을 포함한다.
제어부(412)는 안티퓨즈 어레이(411)에 상기 결함 셀들을 포함하는 결함 로우 블록 어드레스(FBRB), 대체 로우 블록 정보(RRBI) 및 마스터 퓨즈 비트(MF)를 프로그래밍하거나, 안티퓨즈 어레이(411)로부터 결함 로우 블록 어드레스(FBRB), 대체 로우 블록 정보(RRBI) 및 마스터 퓨즈 비트(MF)를 독출한다. 감지부(413)는 안티퓨즈 어레이(411)로부터 제공되는 결함 로우 블록 어드레스(FBRB) 및 대체 로우 블록 정보(RRBI)를 감지/증폭하여 출력할 수 있다. 레지스터부(414)는 감지부(413)로부터 제공되는 결함 로우 블록 어드레스(FBRB), 대체 로우 블록 정보(RRBI) 및 마스터 퓨즈 비트(MF)를 일시적으로 저장할 수 있다. 레지스터부(414)는 결함 로우 블록 어드레스(FBRB)을 로우 블록 비교기(425)에 제공하고, 대체 로우 블록 정보(RRBI)를 신호 생성기(430)로 출력한다. 대체 로우 블록 정보(RRBI)와 함께 마스터 퓨즈 비트(MF)도 신호 생성기(430)로 제공될 수 있다.
도 8은 도 7a에서 로우 어드레스의 구성을 나타낸다.
도 8에서는 로우 어드레스(RADDR)가 16-비트(A0~A15)로 구성되는 경우를 가정한다.
도 8을 참조하면, 로우 어드레스(RADDR)의 상위 3비트들(A15~A13)이 로우 블록 식별 비트들(BRB)로 지정될 수 있다. 이 경우에, 도 3의 메모리 블록들(MB1~MBk)은 제1 방향으로 배치되는 8 개의 로우 블록들로 구분될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 6의 리페어 회로들 중 제1 리페어 회로의 구성을 나타낸다.
리페어 회로들(502~50I) 각각의 구성은 제1 리페어 회로(501)와 동일할 수 있다.
도 9를 참조하면, 제1 리페어 회로(501)는 결함 어드레스 저장 테이블(510), 칼럼 어드레스 비교기(515), 퓨즈 회로(520), 신호 생성기(530) 및 리페어 신호 생성기(540)를 포함할 수 있다.
결함 어드레스 저장 테이블(510)은 해당 메모리 블록의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보(FCAI)를 저장한다. 칼럼 어드레스 비교기(515)는 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)를 비교하여 그 비교의 결과를 나타내는 칼럼 매치 신호(CMTH)를 퓨즈 회로(520)와 리페어 신호 생성기(540)에 출력한다. 결함 어드레스 저장 테이블(510)은 도 7b의 결함 어드레스 저장 테이블(410)과 유사하게 구성될 수 있다.
퓨즈 회로(520)는 복수의 퓨즈 세트들(521, 522, 523)을 포함할 수 있다. 복수의 퓨즈 세트들(521, 522, 523)은 해당 메모리 블록을 구성하는 세그먼트들에 해당될 수 있다. 복수의 퓨즈 세트들(521, 522, 523) 각각은 해당 메모리 블록의 복수의 세그먼트를 각각에서 결함셀을 리페어할 스페어 비트라인의 스페어 비트라인 정보(SBI)를 저장하는 제1 영역(521a) 및 해당 세그먼트의 스페어 비트라인 가용성 여부(즉, 다른 세그먼트의 스페어 비트라인의 이용 여부)를 나타내는 마스터 퓨즈 비트(MFB)를 저장하는 제2 영역(521b)를 포함하고, 칼럼 매치 신호(CMTH)에 응답하여 스페어 비트라인 정보(SBI)와 마스터 퓨즈 비트(MFB)를 신호 생성기(530)에 제공하고, 마스터 퓨즈 비트(MFB)를 리페어 신호 생성기(540)에 제공할 수 있다.
신호 생성기(530)는 로우 블록 정보 신호(RBIN), 스페어 비트라인 정보(SBI), 마스터 퓨즈 비트(MFB)에 응답하여 제2 세그먼트의 활성화 여부에 관계되는 내부 활성화 신호(IOENY1)을 생성할 수 있다. 신호 생성기(530)는 로우 블록 정보 신호(RBIN), 스페어 비트라인 정보(SBI), 마스터 퓨즈 비트(MFB)에 응답하여 로컬 활성화 신호(LEN)를 생성할 수도 있다.
리페어 신호 생성기(540)는 칼럼 매치 신호(CMTH) 및 마스터 퓨즈 비트(MFB)에 응답하여 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)의 논리 레벨을 결정할 수 있다. 예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치하지 않음을 나타내는 경우, 리페어 신호 생성기(540)는 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)를 로우 레벨로 비활성화시킬 수 있다. 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)가 비활성화되는 경우, 도 6의 제1 서브 칼럼 디코더(551)는 칼럼 선택 라인(CSL)을 활성화시킬 수 있다.
예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치함을 나타내고, 마스터 퓨즈 비트(MFB)가 로우 레벨로서 해당 세그먼트의 스페어 비트라인의 이용가능함을 나타내는 경우, 리페어 신호 생성기(540)는 제1 리페어 신호(CREN1)를 하이 레벨로 활성화시키고 제2 리페어 신호(CREN2)를 로우 레벨로 비활성화시킬 수 있다. 이 경우에, 도 6의 제1 서브 칼럼 디코더(551)는 스페어 칼럼 선택 라인(SCSL)을 선택하고 상기 스페어 칼럼 선택 라인(SCSL)에 의하여 제1 세그먼트의 스페어 비트라인이 선택될 수 있다.
예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치함을 나타내고, 마스터 퓨즈 비트(MFB)가 하이 레벨로서 해당 세그먼트의 스페어 비트라인의 이용 가능하지 않음을 나타내는 경우, 리페어 신호 생성기(540)는 제1 리페어 신호(CREN1)를 로우 레벨로 비활성화시키고 제2 리페어 신호(CREN2)를 하이 레벨로 활성화시키고, 내부 인에이블 신호(OENY1)를 활성화시킬 수 있다. 이 경우에, 도 6의 제1 서브 칼럼 디코더(551)는 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있고, 제1 인에이블 신호(OENX1) 내부 인에이블 신호(IOENY1)에 의하여 제2 세그먼트의 스페어 비트라인이 선택될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 6의 서브 칼럼 디코더들 중 제1 서브 칼럼 디코더의 구성을 나타낸다.
서브 칼럼 디코더들(552~55I) 각각의 구성은 제1 서브 칼럼 디코더(551)의 구성과 동일할 수 있다.
도 10을 참조하면, 서브 칼럼 디코더(551)는 칼럼 선택 라인 드라이버(560) 및 스페어 칼럼 선택 라인 드라이버(565)를 포함할 수 있다.
칼럼 선택 라인 드라이버(560)는 칼럼 어드레스(CADDR)와 칼럼 매치 신호(CMTH)에 응답하여 칼럼 선택 라인들(CSL) 중 하나를 선택할 수 있다. 칼럼 매치 신호(CMTH)가 하이 레벨이 되면, 칼럼 선택 라인 드라이버(560)는 칼럼 선택 라인들(CSL)을 선택하지 않는다. 이를 위해, 칼럼 선택 라인 드라이버(560)는 칼럼 매치 신호(CMTH)를 먼저 수신할 수 있다.
스페어 칼럼 선택 라인 드라이버(565)는 칼럼 매치 신호(CMTH), 제1 리페어 신호(CREN1), 제2 리페어 제어 신호(CREN2) 및 내부 인에이블 신호(IOENY1)에 응답하여 스페어 칼럼 선택 라인(SCSL)을 선택하고, 해당 세그먼트의 스페어 비트라인의 이용 여부를 나타내는 제2 인에이블 신호(OENY1)을 선택적으로 활성화시킬 수 있다.
도 11은 도 6의 반도체 메모리 장치에서 제1 활성화 신호들과 제2 활성화 신호들의 전달을 나타낸다.
도 11을 참조하면, 로우 디코더(261)는 메모리 셀 어레이(300a)에 대하여 제1 방향(D1)으로 제1 활성화 신호들(OENX1~OENXJ)을 전달하고, 칼럼 디코더(271)는 메모리 셀 어레이(300a)에 대하여 제2 방향(D2)로 제2 활성화 신호들(OENY1~OENYJ)을 전달할 수 있다. 제1 활성화 신호들(OENX1~OENXJ)과 제2 활성화 신호들(OENY1~OENYJ)은 해당 세그먼트의 비트라인 감지 증폭기 영역에 전달되어, 해당 세그먼트의 활성화 여부, 즉 해당 세그먼트에 관계되는 로컬 감지 증폭기 회로의 활성화 여부를 결정할 수 있다. 실시예에 따라서, 제1 활성화 신호들(OENX1~OENXJ) 및 제2 활성화 신호들(OENY1~OENYJ) 대신에 칼럼 디코더(271)에서 로컬 활성화 신호가 해당 세그먼트의 비트라인 감지 증폭기 영역에 전달될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 6의 반도체 메모리 장치의 부분을 보다 상세히 나타내는 예이다.
도 6 및 도 12를 참조하면, 반도체 메모리 장치(200a)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 행 방향(제1 방향(D1))으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향(제2 방향(D2)))으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(571, 572, 573, 574)을 포함한다. 도 12에 도시된 바와 같이, 서브 워드라인 드라이버(571, 572, 573, 574)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기들(650, 650a) 및 로컬 감지 증폭기 회로들(700, 700a)을 논리 게이트(750)를 포함한다. 비트라인 감지 증폭기(650)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO, LIOB)에 제공할 수 있다.
로컬 감지 증폭기 회로(700)는 로컬 활성화 신호(LEN1)와 로컬 제어 신호(LCTL)에 응답하여 로컬입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어하고, 로컬 감지 증폭기 회로(700a)는 상응하는 로컬 활성화 신호와 로컬 제어 신호에 응답하여 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어한다. 논리 게이트(750)는 제1 활성화 신호(OENXu) 및 제2 활성화 신호(OENYv)에 대하여 논리 연산을 수행하고, 로컬 활성화 신호(LEN1)를 로컬 감지 증폭기 회로(700)에 제공할 수 있다. 논리 게이트(750)는 배타적 오어 게이트일 수 있고, 논리 연산은 배타적 오어 연산일 수 있다. 따라서 제1 세그먼트의 비트라인을 제2 세그먼트의 스페어 비트라인으로 대체하여야 하는 경우, 제1 세그먼트에 관련된 로컬 감지 증폭기 회로는 비활성화되고, 제2 세그먼트에 관련된 로컬 감지 증폭기는 활성화될 수 있다.
도 12에 도시된 바와 같이, 비트라인 감지 증폭기(650, 650a)들은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(610, 620, 630, 640)이 배치될 수 있다.
도 12에서는 워드라인들(WL1~WL4) 및 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 메모리 셀들(MC)만을 도시하였으나, 서브 어레이 블록(SCB)은 워드라인들(WL1~WL4) 및 적어도 하나의 스페어 비트라인에 연결되는 스페어 셀을 더 포함할 수 있다.
도 13은 도 12의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 13을 참조하면, 메모리 셀 어레이(300)에 포함되는 메모리 셀들(660, 670) 각각의 비트라인(BL, BLB)에는 비트라인 감지 증폭기(650)가 연결된다. 비트라인 감지 증폭기(650)는 N 감지 증폭기(651), P 감지 증폭기(652), 프리차지 회로(653), 열 선택 스위치(654a, 654b), NSA 드라이버(655) 및 PSA 드라이버(656)를 포함한다.
N 감지 증폭기(651)는 센싱 동작시 비트라인들(BL, BLB) 중에서 저전위 비트라인을 방전시킨다. N 감지 증폭기(651)는 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있다. 엔모스 트랜지스터(NM1)의 게이트는 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL)에, 그리고 엔모스 트랜지스터(NM1)의 소스는 센스 인에이블 라인(LAB)에 연결된다. 엔모스 트랜지스터(NM2)의 게이트는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(NM2)의 드레인은 비트라인(BLB)에, 그리고 엔모스 트랜지스터(NM2)의 소스는 센스 인에이블 라인(LAB)에 연결된다.
N 감지 증폭기(651)는 센스 인에이블 라인(LAB)으로 제공되는 접지 전압(VSS)으로 저전위 비트라인을 방전시킨다.
P 감지 증폭기(652)는 센싱 동작시 비트라인들(BL, BLB) 중에서 고전위 비트라인을 전원 전압(VDD) 레벨로 충전시킨다. P 감지 증폭기(652)는 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 피모스 트랜지스터(PM1)의 게이트는 비트라인(BLB)에 연결되고, 피모스 트랜지스터(PM1)의 소스는 비트라인(BL)에, 그리고 피모스 트랜지스터(PM1)의 드레인은 센스 인에이블 라인(LA)에 연결된다. 피모스 트랜지스터(PM2)의 게이트는 비트라인(BL)에 연결되고, 피모스 트랜지스터(PM2)의 소스는 비트라인(BLB)에, 그리고 피모스 트랜지스터(PM2)의 드레인은 센스 인에이블 라인(LA)에 연결된다.
P 감지 증폭기(652)는 센스 인에이블 라인(LA)으로 제공되는 전원 전압(VDD)으로 비트라인들(BL, BLB) 중에서 고전위 비트라인을 충전시킨다.
이때, 센스 인에이블 라인(LA)으로 PSA 드라이버(656)에서 제공되는 충전 전압(VDD)이 제공된다. 그러면, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(PM2)는 턴오프된다.
프리차지 회로(653)는 센싱 동작시에 제어 신호(PEQ)에 응답하여 비트라인들(BL, BLB)의 레벨을 하프 전압(VDD/2) 레벨로 프리차지한다. 제어 신호(PEQ)가 활성화되면, 센싱 동작을 위해서 프리차지 회로(653)는 비트라인 프리차지 전압(VBL)을 비트라인들(BL, BLB)에 공급한다. 프리차지 회로(653)는 엔모스 트랜지스터들(N3, N4, N5)을 포함할 수 있다.
열 선택 스위치들(654a, 654b)는 N 감지 증폭기(651)와 P 감지 증폭기(652)에 의해서 센싱된 데이터를 로컬 입출력 라인 쌍(LIO1, LIOB1)에 연결한다. 예를 들면, 독출 동작시 N 감지 증폭기(651)와 P 감지 증폭기(652)의 센싱 레벨이 안정화되면, 칼럼 선택 라인(CSL)이 활성화된다. 그러면, 열 선택 스위치들(654a, 654b)이 턴온되고, 센싱된 데이터는 로컬 입출력 라인들(LIO, LOIB)로 전달된다. 이때, 로컬 입출력 라인 쌍(LIO1, LOIB1)과 전하가 셰어링되는 시간에 따라 비트라인들(BL, BLB)의 전압이 변동될 수 있다. 열 선택 스위치들(654a, 654b)은 엔모스 트랜지스터들(N6, N7)을 포함할 수 있다.
NSA 드라이버(655)는 N 감지 증폭기(651)의 센스 인에이블 라인(LAB)으로 구동 신호를 제공한다. NSA 드라이버(655)는 주변 회로(201)로부터 제어 신호(LANG)를 제공받는다. NSA 드라이버(655)는 제어 신호(LANG)에 응답하여 센스 인에이블 라인(LAB)을 접지시킨다. NSA 드라이버(655)는 센스 인에이블 라인(LAB)의 전압을 제어하기 위하여 접지 트랜지스터(N1)를 포함한다. PSA 드라이버(656)는 P 감지 증폭기(652)의 센스 인에이블 라인(LA)으로 충전 전압(VDD)을 제공한다. PSA 드라이버(656)는 피모스 트랜지스터(P1)를 포함할 수 있다. PSA 드라이버(656)는 주변 회로(201)로부터의 제어 신호(LAPG)에 의해서 제어된다. 제어 신호(LAPG)와 제어 신호(LANG)는 상보적인 논리 레벨을 가질 수 있다.
도 14은 도 12에서 로컬 감지 증폭기 회로를 나타낸다.
도 14를 참조하면, 로컬 감지 증폭기 회로(700)는 로컬 감지 증폭기(710), 로컬 입출력 라인 제어기(720) 및 활성화 제어 회로(730)를 포함한다.
활성화 제어 회로(730)는 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2) 각각을 로컬 활성화 신호(LEN1)와 배타적 논리합 연산을 수행하여 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)를 출력한다. 따라서, 로컬 인에이블 신호(LEN1)의 논리 레벨에 따라, 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2) 각각의 논리 레벨이 유지되거나 반전되어 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)로 제공된다. 활성화 제어 회로(730)는 제1 내지 제3 배타적 논리합 게이트들(731, 732, 733)을 포함할 수 있다.
로컬 감지 증폭기(710)는 제2 로컬 감지 인에이블 신호(PLSAEN2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송한다. 로컬 입출력 라인 제어기(720)는 제1 내지 제4 엔모스 트랜지스터들(721, 722, 723, 724)을 포함하고, 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)가 각각 하이 레벨인 경우, 게이티드 인에이블 신호(GEN1)가 하이 레벨이면, 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)는 각각 로우 레벨이 된다. 따라서, 로컬 감지 증폭기(710)는 비활성화되고, 로컬 입출력 라인 제어기(720)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)가 각각 하이 레벨인 경우, 게이티드 인에이블 신호(GEN1)가 로우 레벨이면, 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)는 각각 하이 레벨이 된다. 따라서, 로컬 감지 증폭기(710)는 활성화되고, 로컬 입출력 라인 제어기(720)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 15는 도 12의 비트라인 감지 증폭기 영역의 다른 예를 나타낸다.
도 15에서는 비트라인 감지 증폭기 영역(BLASB_1)에 배치되는 로컬 감지 증폭기 회로(700)에 도 9의 신호 생성기(530)로부터 로컬 활성화 신호(LEN21)가 직접 인가될 수 있다. 이 경우에는 칼럼 디코더(271)가 로컬 활성화 신호(LEN21)을 제공하고, 로우 디코더(261)는 제1 활성화 신호들을 제공하지 않는다.
도 16은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 다른 예를 나타내는 블록도이다.
도 16을 참조하면, 반도체 메모리 장치(200b)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300b), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(280) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300b)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BL)들 및 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(RADDR) 및 칼럼 어드레스(CADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(RADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(CADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(RADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(RADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(CADDR)를 수신하고, 수신된 칼럼 어드레스(CADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(CADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(CADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로 블록(290)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(280)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 ECC 엔진(280)에서 ECC 인코딩을 수행한 후 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 데이터(DQ)를 ECC 엔진(280)에 제공하고, 독출 동작에서는 ECC 엔진(280)로부터 제공되는 데이터(DQ)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진(280)은 기입 동작에서 데이터 입출력 버퍼(295)로부터 제공되는 데이터(DQ)의 데이터 비트들에 기초하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로 (290)은 코드워드(CW)를 뱅크 어레이에 기입할 수 있다.
또한, ECC 엔진(280)은 독출 동작에서 하나의 뱅크 어레이에서 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. ECC 엔진(280)는 독출된 코드워드(CW)에 포함되는 패리티 비티들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(295)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200b)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200b)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 메모리 블록들을 포함하고, 상기 메모리 블록들은 로우 어드레스(RADDR)의 로우 블록 식별 비트들에 기초하여 복수의 로우 블록들로 구분될 수 있다. 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 각각은 도 6의 로우 디코더(261)로 구성되어 상응하는 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 각각에 로우 블록 정보 신호를 제공할 수 있다. 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 각각은 도 6의 칼럼 디코더(271)로 구성되어, 칼럼 어드레스(CADDR) 및 로우 블록 정보 신호에 기초하여 제1 세그먼트의 결함 셀이 연결되는 비트라인을 제2 세그먼트의 스페어 비트라인으로 리페어할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 17을 참조하면, 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 상기 복수의 메모리 블록은 로우 어드레스의 일부 비트들인 로우 블록 식별 비트에 의하여 제1 방향으로 배열되는 복수의 로우 블록들로 구분되는 메모리 셀 어레이를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는 로우 디코더(261)는 로우 어드레스(RADDR)에 응답하여 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 상기 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시킨다(S110).
칼럼 디코더(271)는 칼럼 어드레스(CADDR) 및 상기 제2 워드라인의 활성화와 제1 로우 블록이 결함 셀을 포함함을 나타내는 로우 블록 정보(RBIN)에 응답하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 상기 제1 세그먼트의 제1 스페어 비트라인 및 상기 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어한다(S120).
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 2 내지 도 16, 도 18a 및 도 18b를 참조하면, 반도체 메모리 장치(200)는 외부로부터 액티브 커맨드와 제1 로우 블록에 포함되는 제1 로우 어드레스를 수신한다(S210). 어드레스 디코더(261)의 로우 블록 정보 회로(400)에서 제1 로우 어드레스와 관련되는 제2 로우 블록에 포함되는 제2 워드라인의 활성화 필요 여부를 판단한다(S220). 제2 워드라인을 활성화할 필요가 없을 경우(S220에서 NO), 로우 디코더(261)는 제1 워드라인을 활성화시키고, 칼럼 디코더(271)는 기입 또는 독출 커맨드와 함께 칼럼 어드레스를 수신한다(S260).
상기 제1 로우 블록이 적어도 하나의 결함 셀을 포함하여, 제2 워드라인을 활성화할 필요가 있는 경우(S220에서 YES), 로우 디코더(261)는 제1 워드라인과 제2 워드라인을 활성화시키고(S240), 칼럼 디코더(271)는 기입 또는 독출 커맨드와 함께 칼럼 어드레스를 수신한다(S250). 칼럼 디코더(271)의 해당 리페어 회로는 칼럼 어드레스(CADDR)와 적어도 하나의 결함 셀이 연결되는 비트라인의 결함 칼럼 어드레스가 일치하는지 여부를 판단한다(S270).
칼럼 어드레스(CADDR)와 결함 칼럼 어드레스가 일치하는 경우(S270에서 YES), 칼럼 디코더(271)의 해당 리페어 회로는 퓨즈 회로(520)를 참조하여, 제2 세그먼트의 스페어 비트라인을 이용할지 여부를 판단한다(S280). 제2 세그먼트의 스페어 비트라인을 이용하여야 하면(S280에서 YES), 칼럼 디코더(271)의 해당 리페어 회로는 제2 리페어 신호(CREN2)를 활성화시키고 상응하는 제2 인에이블 신호(OENY)를 활성화시키고, 해당 서브 칼럼 디코더는 스페어 칼럼 선택 라인(SCSL)을 선택하고 제2 워드라인과 스페어 비트라인에 연결된 스페어 셀을 이용하여 칼럼 리던던시를 수행한다(S310). 즉, 해당 서브 칼럼 디코더는 제2 세그먼트의 스페어 비트라인을 통하여 데이터가 입출력되도록 한다. 제2 세그먼트의 스페어 비트라인을 이용하지 않아도 되면(S280에서 NO), 칼럼 디코더(271)의 해당 리페어 회로는 제1 리페어 신호(CREN1)를 활성화시키고, 해당 서브 칼럼 디코더는 스페어 칼럼 선택 라인(SCSL)을 선택하여 제1 워드라인과 스페어 비트라인에 연결된 스페어 셀을 이용하여 칼럼 리던던시를 수행한다(S310). 즉 해당 서브 칼럼 디코더는 제1 세그먼트의 스페어 비트라인을 통하여 데이터가 입출력되도록 한다.
칼럼 어드레스(CADDR)와 결함 칼럼 어드레스가 일치하는 경우(S270에서 NO), 제1 워드라인에 결함 셀이 연결되지 않는 경우라면, 로우 어드레스(RADDR)와 칼럼 어드레스(CADDR)에 의하여 지정되는 메모리 셀을 액세스한다(S330).
도 18c는 도 18a 및 도 18b의 반도체 메모리 장치의 동작 방법에서 메모리 셀들을 액세스하는 것을 나타낸다.
도 18c에서는 제1 메모리 블록(MB1)이 복수의 세그먼트들(SEG1~SEG8)로 구분되는 경우를 가정한다.
도 18c를 참조하면, 제1 세그먼트(SEG4)의 칼럼 선택 라인(CSL1)에 대응되는 메모리 셀은 결함이 없으므로, 칼럼 선택 라인(CSL1)에 의하여 선택되고, 제1 세그먼트(SEG4)의 칼럼 선택 라인(CSL2)에 대응되는 메모리 셀은 결함이 있으므로, 참조 번호(581)와 같이 제1 세그먼트(SEG4)의 스페어 칼럼 선택 라인(SCSL1)에 의하여 선택되는 스페어 메모리 셀로 리페어되고, 제1 세그먼트(SEG4)의 칼럼 선택 라인(CSL3)에 대응되는 메모리 셀은 결함이 있으므로, 참조 번호(582)와 같이 제2 세그먼트(SEG5)의 스페어 칼럼 선택 라인(SCSL2)에 의하여 선택되는 스페어 메모리 셀로 리페어된다.
따라서, 본 발명의 실시예들에 따르면, 하나의 세그먼트의 워드라인을 포함하는 서브 어레이 블록이 적어도 하나의 결함 셀을 포함하고, 동일 세그먼트의 스페어 비트라인들을 이용할 수 없을 때, 다른 세그먼트의 스페어 비트라인으로 결함 있는 메모리 셀에 연결되는 비트라인을 리페어할 수 있다. 즉, 다른 세그먼트의 스페어 비트라인을 통하여 데이터가 입출력되도록 할 수 있다. 따라서 반도체 메모리 장치(200)는 칼럼 리페어시의 유연성을 증가시키고 수율을 증가시킬 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(800)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(810)와 제2 그룹 다이(820)를 포함할 수 있다.
상기 제1 그룹 다이(810)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(820)는 상기 제1 그룹 다이(810)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(820-1,820-2,...,820-s)을 포함할 수 있다.
상기 복수의 메모리 다이들(820-1,820-2,...,820-s) 중 적어도 하나는 제1 그룹 다이(810)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(822)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(822)은 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다.
버퍼 다이(810)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(812)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(812)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다. 버퍼 다이(810)는 또한 어드레스 디코더(814)를 포함할 수 있고, 어드레스 디코더(814)는 도 6의 로우 디코더(261)와 칼럼 디코더(271)를 포함할 수 있다.
반도체 메모리 장치(800)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(822)은 전송 데이터가 전송되기 이전에 메모리 다이(820-s)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(820-s)에 형성되는 데이터 TSV 라인 그룹(832)은 복수의 TSV 라인들(L1~Ls)로 구성될 수 있고, 패리티 TSV 라인 그룹(834)은 복수의 TSV 라인들(L10~Lt)로 구성될 수 있다. 데이터 TSV 라인 그룹(832)의 TSV 라인들라인들(L1~Ls)과 패리티 TSV 라인 그룹(834)의 TSV 라인들(L10~Lt)은 복수의 메모리 다이들(820-1~820-s)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(820-1~820-s) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(800)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(810)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진인 제1 타입 ECC 엔진(822)은 데이터 TSV 라인 그룹(832)을 통해 전송 데이터를 출력한다. 또한, 제1 타입 ECC 엔진(822)는 패리티 TSV 라인 그룹(834)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(832)에 의해 에러 정정된 데이터일 수 있다.
제2 타입 ECC 엔진(812)은 데이터 TSV 라인 그룹(832)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는지의 여부를 패리티 TSV 라인 그룹(834)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 제2 타입 ECC 엔진(812)은 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 상기 제2 타입 ECC 회로(812)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 19의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 20은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(900)를 나타낸다.
도 20을 참조하면, PCB(910)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(920)가 배치된다. 상기 호스트 다이(920)의 상부에는 HBM(620) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다. 도 20에서는 도 19의 버퍼 다이(810) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(920) 사이에 배치될 수 있다. HBM 구조(820)를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이;
    상기 로우 어드레스에 응답하여 제1 워드라인을 활성화시키고, 상기 제1 워드라인을 포함하는 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 상기 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제1 로우 블록은 상기 복수의 메모리 블록들이 상기 제1 방향과 교차하는 제2 방향으로 구분되는 복수의 세그먼트들 중 제1 세그먼트와 관련되고, 상기 제2 로우 블록은 상기 제1 세그먼트와는 다른 제2 세그먼트와 관련되며, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력하는 로우 디코더; 및
    상기 로우 블록 정보 신호를 수신하고, 칼럼 어드레스 및 상기 로우 블록 정보 신호에 응답하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 상기 제1 세그먼트의 제1 스페어 비트라인 및 상기 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어하는 칼럼 디코더를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 세그먼트들 각각은 복수의 비트라인들과 적어도 하나의 스페어 비트라인들을 포함하고,
    상기 로우 어드레스는 액티브 커맨드에 의하여 수신되고, 상기 칼럼 어드레스는 기입 커맨드 또는 독출 커맨드에 의하여 수신되는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 로우 디코더는,
    상기 복수의 로우 블록들에 대응되는 복수의 로우 블록 퓨즈 회로들을 포함하고,
    상기 복수의 로우 블록 퓨즈 회로들 각각은,
    상기 결함 셀들을 포함하는 결함 로우 블록의 결함 로우 블록 어드레스 정보, 상기 해당 로우 블록의 블록 로우 어드레스 정보, 상기 제2 워드라인의 활성화 여부를 결정하는 대체 로우 블록 정보 및 상기 해당 로우 블록이 대체 로우 블록으로서의 사용 가능성 여부를 나타내는 마스터 퓨즈 비트를 저장하는 로우 블록 정보 저장 테이블;
    상기 로우 블록 식별 비트들과 상기 결함 로우 블록 어드레스 정보를 비교하여 로우 블록 매치 신호를 출력하는 로우 블록 비교기; 및
    상기 로우 블록 매치 신호에 응답하고, 상기 대체 로우 블록 정보를 참조하여 상기 매치 신호와 관련된 상기 로우 블록 정보 신호를 상기 칼럼 디코더에 출력하고, 상기 제2 워드라인의 활성화와 관련된 제1 활성화 신호를 출력하는 신호 생성기를 포함하고,
    상기 로우 블록 정보 저장 테이블은 상기 로우 블록 매치 신호에 응답하여 상기 대체 로우 블록 정보를 상기 신호 생성기에 제공하는 반도체 메모리 장치.
  4. 제1항 있어서,
    상기 칼럼 디코더는 상기 복수의 메모리 블록들에 대응되는 복수의 서브 칼럼 디코더들; 및
    상기 복수의 서브 칼럼 디코더들에 대응되는 복수의 리페어 회로들을 포함하고,
    상기 복수의 리페어 회로들 각각은 제1 리페어 신호, 제2 리페어 신호 및 상기 제2 워드라인의 활성화 여부와 관련되는 내부 인에이블 신호를 대응되는 서브 칼럼 디코더에 인가하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 복수의 리페어 회로들 중 상기 제1 메모리 블록에 대응되는 리페어 회로는 상기 제1 리페어 신호를 활성화시켜 상기 제1 비트라인을 상기 제1 스페어 비트라인으로 리페어하고, 상기 제2 리페어 신호를 활성화시켜, 상기 제1 비트라인을 상기 제2 스페어 비트라인으로 리페어하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 복수의 리페어 회로들 각각은
    해당 메모리 블록의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보를 저장하는 결함 어드레스 저장 테이블;
    상기 칼럼 어드레스와 상기 결함 칼럼 어드레스 정보를 비교하여 비교 결과를 나타내는 칼럼 매치 신호를 출력하는 칼럼 어드레스 비교기;
    상기 해당 메모리 블록의 세그먼트들 각각의 스페어 비트라인의 스페어 비트라인 정보와 해당 세그먼트의 스페어 비트라인 가용성 여부에 관련된 마스터 퓨즈 비트를 저장하는 복수의 퓨즈 세트들을 포함하는 퓨즈 회로;
    상기 로우 블록 정보, 상기 스페어 비트라인 정보 및 상기 마스터 퓨즈 비트에 기초하여 상기 제2 워드라인의 활성화에 관련된 상기 내부 인에이블 신호를 출력하는 신호 생성기; 및
    상기 칼럼 매치 신호 및 상기 마스터 퓨즈 비트들에 응답하여 상기 제1 리페어 신호 및 상기 제2 리페어 신호를 선택적으로 활성화시키는 리페어 신호 생성기를 포함하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 복수의 서브 칼럼 디코더들 각각은
    상기 칼럼 어드레스 및 상기 복수의 리페어 회로들 중 대응되는 리페어 회로로부터 출력되는 칼럼 매치 신호에 응답하여 상기 제1 세그먼트의 상기 비트라인을 선택하는 칼럼 선택 라인을 선택하는 칼럼 선택 라인 드라이버; 및
    상기 칼럼 매치 신호, 상기 제1 리페어 신호, 상기 제2 리페어 신호 및 상기 내부 인에이블 신호에 응답하여 상기 제1 세그먼트의 상기 제1 스페어 비트라인 또는 상기 제2 세그먼트의 상기 제2 스페어 비트라인을 통하여 데이터가 입출력되도록 하는 스페어 칼럼 선택 라인을 선택하고 상기 제2 세그먼트의 활성화 여부와 관련된 제2 인에이블 신호를 선택적으로 활성화시키는 스페어 칼럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 칼럼 선택 라인 드라이버는 상기 칼럼 매치 신호가 상기 칼럼 어드레스가 해당 메모리 블록의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보와 일치하지 않음을 나타내는 경우, 상기 칼럼 어드레스에 대응되는 상기 칼럼 선택 라인을 선택하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 스페어 칼럼 선택 라인 드라이버는 상기 칼럼 매치 신호가 상기 칼럼 어드레스가 해당 메모리 블록의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보와 일치함을 나타내고, 상기 제1 리페어 신호가 활성화되는 경우, 상기 제1 세그먼트의 상기 제1 스페어 비트라인을 통하여 데이터가 입출력되도록 상기 스페어 칼럼 선택 라인을 선택하고 상기 제2 인에이블 신호를 비활성화시키는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 스페어 칼럼 선택 라인 디코더는 상기 칼럼 매치 신호가 상기 칼럼 어드레스가 해당 메모리 블록의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보와 일치함을 나타내고, 상기 제2 리페어 신호가 활성화되는 경우, 상기 제2 세그먼트의 상기 제2 스페어 비트라인을 통하여 데이터가 입출력되도록 상기 스페어 칼럼 선택 라인을 선택하고 상기 제2 인에이블 신호를 활성화시키는 반도체 메모리 장치.
  11. 제4항에 있어서,
    상기 복수의 세그먼트들은 기판의 상기 제1 방향 및 상기 제2 방향으로 배치되고,
    상기 메모리 셀 어레이는
    상기 제1 방향으로 상기 세그먼트들 사이에 배치되는 복수의 서브 워드라인 드라이버 영역들; 및
    상기 제2 방향으로 상기 세그먼트들 사이에 배치되는 복수의 비트라인 감지 증폭기 영역들; 및
    상기 비트라인 감지 증폭기 영역들에 배치되는 복수의 로컬 감지 증폭기 회로들을 더 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 메모리 셀 어레이는
    상기 제2 세그먼트의 활성화와 관련된 제1 활성화 신호 및 제2 활성화 신호를 논리 연산하여 로컬 활성화 신호를 상응하는 로컬 감지 증폭기에 제공하는 논리 게이트를 더 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제2 세그먼트에 대응되는 상기 로컬 감지 증폭기가 활성화되어 상기 제2 세그먼트의 상기 제2 스페어 비트라인을 통하여 데이터가 입출력되는 반도체 메모리 장치.
  14. 제1항에 있어서,
    외부로부터의 커맨드 및 어드레스에 응답하여 상기 로우 디코더와 상기 칼럼 디코더를 제어하는 주변 회로를 더 포함하고,
    상기 주변 회로는 상기 메모리 셀 어레이에 저장되는 데이터에 대하여 에러 정정 코드(error correction code; 이하 ECC) 인코딩을 수행하고, 상기 메모리 셀 어레이부터 독출되는 데이터에 대하여 ECC 디코딩을 수행하는 ECC 엔진을 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 주변 회로는 상기 ECC 엔진의 에러 정정 능력을 고려하여 상기 제1 비트라인의 상기 제1 스페어 비트라인 및 상기 제2 스페어 비트라인 중 하나로의 리페어를 제어하는 반도체 메모리 장치.
  16. 제1항에 있어서, 상기 반도체 메모리 장치는
    적어도 하나의 버퍼 다이를 구비하는 제1 그룹 다이; 및
    상기 제1 그룹 다이의 상부에 적층되고 복수의 관통 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들을 구비하는 제2 그룹 다이를 포함하며,
    상기 복수의 메모리 다이들은 각각 복수의 동적 메모리 셀들을 포함하고,
    상기 적어도 하나의 버퍼 다이는 상기 로우 디코더와 상기 칼럼 디코더를 포함하는 반도체 메모리 장치.
  17. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트들인 로우 블록 식별 비트들에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이; 및
    기입 커맨드 또는 독출 커맨드에 의하여 수신되는 칼럼 어드레스에 따라 데이터가 저장 또는 출력되는 메모리 셀의 물리적인 로우 어드레스를 변화시키는 어드레스 디코더를 포함하고,
    상기 로우 어드레스는 액티브 커맨드에 의하여 수신되고,
    상기 어드레스 디코더는
    상기 로우 어드레스에 응답하여 제1 워드라인을 활성화시키고, 상기 제1 워드라인을 포함하는 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 상기 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제1 로우 블록은 상기 복수의 메모리 블록들이 상기 제1 방향과 교차하는 제2 방향으로 구분되는 복수의 세그먼트들 중 제1 세그먼트에 포함되고, 상기 제2 로우 블록은 상기 제1 세그먼트와는 다른 제2 세그먼트에 포함되며, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력하는 로우 디코더; 및
    상기 로우 블록 정보 신호를 수신하고, 상기 칼럼 어드레스 및 상기 로우 블록 정보 신호에 응답하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 상기 제1 세그먼트의 제1 스페어 비트라인 및 상기 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어하는 칼럼 디코더를 포함하는 반도체 메모리 장치.
  18. 삭제
  19. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 워드라인들과 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고, 상기 복수의 메모리 블록들은 로우 어드레스의 일부 비트들인 로우 블록 식별 비트에 의하여 복수의 로우 블록들로 구분되고, 상기 복수의 로우 블록들 각각은 제1 방향으로 배열된 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    로우 디코더가, 상기 로우 어드레스에 응답하여 제1 로우 블록에 포함되는 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 적어도 하나의 결함 셀을 포함하는 경우, 상기 제1 로우 블록과는 다른 제2 로우 블록의 제2 워드라인을 활성화시키는 단계;
    상기 로우 디코더가, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력하는 단계;
    칼럼 디코더가, 상기 로우 블록 정보 신호를 수신하는 단계; 및
    상기 칼럼 디코더가, 칼럼 어드레스 및 상기 로우 블록 정보 신호에 응답하여 상기 적어도 하나의 결함 셀이 연결되는 제1 비트라인을 제1 세그먼트의 제1 스페어 비트라인 및 제2 세그먼트의 제2 스페어 비트라인 중 하나로 리페어하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 로우 블록은 상기 복수의 메모리 블록들이 상기 제1 방향과 교차하는 제2 방향으로 구분되는 복수의 세그먼트들 중 상기 제1 세그먼트에 관련되고, 상기 제2 로우 블록은 상기 제1 세그먼트와는 다른 제2 세그먼트에 관련되고,
    상기 복수의 세그먼트들 각각은 복수의 비트라인들과 적어도 하나의 스페어 비트라인들을 포함하고,
    상기 로우 어드레스는 액티브 커맨드에 의하여 수신되고, 상기 칼럼 어드레스는 기입 커맨드 또는 독출 커맨드에 의하여 수신되는 반도체 메모리 장치의 동작 방법.
KR1020180053515A 2018-05-10 2018-05-10 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 KR102467624B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180053515A KR102467624B1 (ko) 2018-05-10 2018-05-10 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US16/215,752 US10706953B2 (en) 2018-05-10 2018-12-11 Semiconductor memory devices and methods of operating semiconductor memory devices
TW107147214A TWI761648B (zh) 2018-05-10 2018-12-26 半導體記憶元件以及操作半導體記憶元件的方法
EP19153331.4A EP3567593B1 (en) 2018-05-10 2019-01-23 Semiconductor memory devices and methods of operating semiconductor memory devices
CN201910183620.6A CN110473870A (zh) 2018-05-10 2019-03-12 半导体存储器装置和操作半导体存储器装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180053515A KR102467624B1 (ko) 2018-05-10 2018-05-10 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190129216A KR20190129216A (ko) 2019-11-20
KR102467624B1 true KR102467624B1 (ko) 2022-11-16

Family

ID=65228365

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180053515A KR102467624B1 (ko) 2018-05-10 2018-05-10 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Country Status (5)

Country Link
US (1) US10706953B2 (ko)
EP (1) EP3567593B1 (ko)
KR (1) KR102467624B1 (ko)
CN (1) CN110473870A (ko)
TW (1) TWI761648B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
KR20200132035A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10872678B1 (en) 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
KR20210006616A (ko) * 2019-07-09 2021-01-19 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10984874B1 (en) * 2019-11-13 2021-04-20 Sandisk Technologies Llc Differential dbus scheme for low-latency random read for NAND memories
KR20210093521A (ko) * 2020-01-20 2021-07-28 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템
US10998081B1 (en) * 2020-02-14 2021-05-04 Winbond Electronics Corp. Memory storage device having automatic error repair mechanism and method thereof
US11721698B2 (en) 2020-04-20 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Split stack triple height cell
CN113113404B (zh) * 2020-04-20 2024-03-29 台湾积体电路制造股份有限公司 集成电路结构、器件和计算机实现的方法
US11361811B2 (en) * 2020-06-23 2022-06-14 Upmem Method and circuit for protecting a DRAM memory device from the row hammer effect
KR20220037142A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 시스템
CN114968120B (zh) * 2022-06-01 2023-06-06 上海佳勒电子有限公司 一种提高单片机flash存储次数的数据处理方法及系统
CN117423376A (zh) * 2022-07-11 2024-01-19 华为技术有限公司 存储控制电路、存储器、存储器的修复方法及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090168569A1 (en) 2007-12-31 2009-07-02 Qimonda North America Corp. Method and device for redundancy replacement in semiconductor devices using a multiplexer
US20120195144A1 (en) 2011-02-02 2012-08-02 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
US20180067847A1 (en) 2016-09-06 2018-03-08 Samsung Electronics Co., Ltd. Memory device including column redundancy

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188618B1 (en) 1998-04-23 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device with flexible redundancy system
JP2000067595A (ja) 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
US6199177B1 (en) 1998-08-28 2001-03-06 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US5978291A (en) 1998-09-30 1999-11-02 International Business Machines Corporation Sub-block redundancy replacement for a giga-bit scale DRAM
US6052318A (en) 1998-12-22 2000-04-18 Siemens Aktiengesellschaft Repairable semiconductor memory circuit having parrel redundancy replacement wherein redundancy elements replace failed elements
KR100301931B1 (ko) * 1999-06-03 2001-10-29 윤종용 리던던트 선택 회로를 갖는 반도체 메모리 장치
KR20020002133A (ko) 2000-06-29 2002-01-09 박종섭 컬럼 리던던시 회로
KR100379556B1 (ko) 2001-05-15 2003-04-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 리페어 장치
KR20030094684A (ko) * 2002-06-07 2003-12-18 삼성전자주식회사 플렉서블 리던던시 구조를 갖는 반도체 메모리 장치
JPWO2005081260A1 (ja) 2004-02-20 2008-01-17 スパンション エルエルシー 半導体記憶装置および半導体記憶装置の冗長方法
KR100604868B1 (ko) * 2004-06-11 2006-07-31 삼성전자주식회사 트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시회로 및 불량 셀 구제 방법
US20080266990A1 (en) 2007-04-30 2008-10-30 Infineon Technologies North America Corp. Flexible redundancy replacement scheme for semiconductor device
KR20130050233A (ko) * 2011-11-07 2013-05-15 삼성전자주식회사 리던던시 영역을 구비한 반도체 메모리 장치 및 시스템
US20130117615A1 (en) 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells
US8929165B2 (en) 2011-12-21 2015-01-06 Samsung Electronics Co., Ltd. Memory device
US9953725B2 (en) 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
KR102189757B1 (ko) * 2014-07-30 2020-12-11 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 이의 동작 방법
KR20170055222A (ko) 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템
KR102547713B1 (ko) * 2016-09-01 2023-06-26 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090168569A1 (en) 2007-12-31 2009-07-02 Qimonda North America Corp. Method and device for redundancy replacement in semiconductor devices using a multiplexer
US20120195144A1 (en) 2011-02-02 2012-08-02 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
US20180067847A1 (en) 2016-09-06 2018-03-08 Samsung Electronics Co., Ltd. Memory device including column redundancy

Also Published As

Publication number Publication date
US10706953B2 (en) 2020-07-07
EP3567593B1 (en) 2021-03-17
KR20190129216A (ko) 2019-11-20
TWI761648B (zh) 2022-04-21
CN110473870A (zh) 2019-11-19
TW201947588A (zh) 2019-12-16
US20190348140A1 (en) 2019-11-14
EP3567593A1 (en) 2019-11-13

Similar Documents

Publication Publication Date Title
KR102467624B1 (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102384733B1 (ko) 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
US9633750B2 (en) Semiconductor device for performing repair operations
US9455047B2 (en) Memory device to correct defect cell generated after packaging
US11450396B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
KR20190140320A (ko) 페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치
US11069384B2 (en) Apparatuses and methods for compensation of sense amplifiers
US11508456B2 (en) Semiconductor memory device capable of increasing flexibility of a column repair operation
US6538935B1 (en) Semiconductor memory device enabling reliable stress test after replacement with spare memory cell
KR20220095576A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10381057B2 (en) Address control circuit and semiconductor device including the same
US10032523B2 (en) Memory device including extra capacity and stacked memory device including the same
JP2015207329A (ja) 半導体装置およびその制御方法
KR20190114701A (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
JP2013016222A (ja) 半導体装置
US20230289072A1 (en) Semiconductor memory device and method of operating the same
KR102635260B1 (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR20230133157A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20210122455A (ko) 반도체 메모리 장치
CN116741226A (zh) 半导体存储器装置和操作半导体存储器装置的方法
KR20070015884A (ko) 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right