TWI761648B - 半導體記憶元件以及操作半導體記憶元件的方法 - Google Patents

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    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
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Abstract

一種半導體記憶元件包括記憶胞元陣列及位址解碼器。所述記憶胞元陣列包括多個記憶區塊，所述多個記憶區塊中的每一者包括多個動態記憶胞元，所述多個動態記憶胞元耦合至字元線及位元線，所述多個記憶區塊中的每一者被列位址的列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊。所述位址解碼器基於藉由寫入命令或讀取命令接收的行位址而改變用於儲存或輸出資料的記憶胞元的物理列位址。

Description

半導體記憶元件以及操作半導體記憶元件的方法 [相關申請案的交叉參考]
本申請案主張於2018年5月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0053515號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於記憶元件，且更具體而言是有關於半導體記憶元件以及操作半導體記憶元件的方法。
半導體晶片是藉由半導體製造製程製造，且接著以晶圓狀態、晶粒狀態或封裝狀態由測試元件進行測試。藉由測試來辨識缺陷晶片的缺陷部分，且若記憶胞元中的一些記憶胞元有缺陷，則實行修復來挽救半導體晶片。當前，藉由精密的製程，半導體晶片(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))的大小持續減小，且因此，在製造製程期間出現錯誤的可能性增大。另外，若缺陷未藉由初始測試製程被偵測 出，則在晶片操作期間可能會出現錯誤。
本發明示例性實施例可提供一種能夠提高行修復操作的靈活性的半導體記憶元件。
本發明示例性實施例可提供一種操作半導體記憶元件的方法，所述半導體記憶元件能夠提高行修復操作的靈活性。
根據示例性實施例，本揭露是有關於一種半導體記憶元件，所述半導體記憶元件包括：記憶胞元陣列，包括多個記憶區塊，所述多個記憶區塊中的每一者包括多個動態記憶胞元，所述多個動態記憶胞元耦合至字元線及位元線，其中所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的至少一個列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊；列解碼器，被配置成因應於所述列位址而啟用所述多個列區塊中的第一列區塊中的第一字元線，被配置成當所述第一列區塊包括至少一個缺陷胞元時啟用所述多個列區塊中的與所述第一列區塊不同的第二列區塊中的第二字元線，且被配置成輸出列區塊資訊訊號，所述列區塊資訊訊號指示所述第二字元線是否被啟用，其中所述第一列區塊與多個段中的第一段相關聯，所述第二列區塊與所述多個段中的第二段相關聯，所述第二段不同於所述第一段，且所述多個記憶區塊在與所述第一方向交叉的第二方向上被劃分成所述多個段；以及行解碼器，被配置成因應於行位址及所述列區塊資訊訊號而使用所述 第一段中的第一備用位元線及所述第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線。
根據示例性實施例，本揭露是有關於一種半導體記憶元件，所述半導體記憶元件包括：記憶胞元陣列，包括多個記憶區塊，所述多個記憶區塊中的每一者包括多個動態記憶胞元，所述多個動態記憶胞元耦合至字元線及位元線，其中所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊；以及位址解碼器，被配置成基於藉由寫入命令或讀取命令接收的行位址而改變用於儲存或輸出資料的記憶胞元的物理列位址。
根據示例性實施例，本揭露是有關於一種操作半導體記憶元件的方法，其中所述半導體記憶元件包括記憶胞元陣列，所述記憶胞元陣列包括多個記憶區塊，所述多個記憶區塊中的每一者包括耦合至字元線及位元線的多個動態記憶胞元，其中所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊，所述方法包括：由列解碼器因應於所述列位址而啟用所述多個列區塊中的第一列區塊中的第一字元線；當所述第一列區塊包括至少一個缺陷胞元時，啟用所述多個列區塊中與所述第一列區塊不同的第二列區塊中的第二字元線；以及由行解碼器因應於行位址以及列區塊資訊訊號而使用多 個段中的第一段中的第一備用位元線以及所述多個段中的第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線，其中所述列區塊資訊訊號指示所述第一列區塊包括所述至少一個缺陷胞元。
20:記憶體系統
40_1:列區塊熔絲電路(RBFC)/第一列區塊熔絲電路
40_2~40_J:列區塊熔絲電路(RBFC)
50_1:修復電路/第一修復電路
50_2~50_I:修復電路
55_1:子行解碼器/第一子行解碼器
55_2~55_I:子行解碼器
100:記憶體控制器
200、200a、200b、800:半導體記憶元件
201:周邊電路
203:命令/位址接墊(CMD/ADDR)
205:輸入/輸出資料(DQ)接墊
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶庫控制邏輯
240:列位址多工器
245:再新計數器
250:行位址鎖存器
260、261:列解碼器
260a~260h:第一記憶庫列解碼器~第八記憶庫列解碼器
270、271:行解碼器
270a~270h:第一記憶庫行解碼器~第八記憶庫行解碼器
280:錯誤修正碼(ECC)引擎
285:感測放大器單元
285a~285h:第一記憶庫感測放大器~第八記憶庫感測放大器
290:輸入/輸出(I/O)閘控電路
295:資料輸入/輸出緩衝器
300:記憶胞元陣列(MCA)
300a、300b:記憶胞元陣列
310~380:第一記憶庫陣列~第八記憶庫陣列
390:記憶胞元陣列300a的一部分
400:列區塊資訊電路
405:預解碼器
410:列區塊資訊儲存表
411:反熔絲陣列
412:控制單元
413:感測單元
414:暫存器單元
425:列區塊位址比較器
430、530:訊號產生器
510:故障位址儲存表
515:行位址比較器
520:熔絲電路/位元線控制訊號產生器
521、522、523:熔絲組
521a:第一區
521b:第二區
540:修復訊號產生器
560:行選擇線(CSL)驅動器
565:備用行選擇線(SCSL)驅動器
571、572、573、574:子字元線驅動器(SWD)
581、582:參考編號
610、620、630、640:電壓產生器
650、650a、BLSA:位元線感測放大器
651:N型感測放大器
652:P型感測放大器
653:預充電電路
654a、654b:行選擇開關
655:N型感測放大器(NSA)驅動器
656:P型感測放大器(PSA)驅動器
660、670、MC:記憶胞元
700、700a:局部感測放大器電路
710:局部感測放大器
720:局部輸入/輸出線控制器
721:第一NMOS電晶體
722:第二NMOS電晶體
723:第三NMOS電晶體
724:第四NMOS電晶體
730:啟用控制電路
731:第一閘
732:第二閘
733:第三閘
750:邏輯閘
810:第一組晶粒/緩衝器晶粒
812:第二類型ECC引擎
814、ADEC:位址解碼器
820:第二組晶粒/HBM
820-1、820-2~820-s-1:記憶體晶粒/中間記憶體晶粒
820-s、D11、D12、D13、D14:記憶體晶粒
822:第一類型錯誤修正碼(ECC)引擎
832:TSV線群組/資料TSV線群組
834:同位TSV線群組
900:三維晶片結構
910:印刷電路板
920:主機晶粒
A0、A1、A13、A14、A15:位元
ABL1、ABL2~ABLq、BL、BL2~BLn、BLB~BLB2:位元線
ADDR:位址(訊號)
AF:反熔絲
AWL1、AWL2~AWLp、WL1、WL2、WL3、WL4、WLa、WLb、WLi、WLj、WLm、WLs:字元線
B10:資料匯流排
BANK_ADDR:記憶庫位址
BL1、BLs:位元線/第一位元線
BLB1:位元線/第二位元線
BLSAB、BLSAB_1:位元線感測放大器區
BRB:列區塊身份位元
CADDR:行位址
CLK:時脈訊號
CMD:命令
CMTH:行匹配訊號
CONJ:結合區
CREN1:第一修復訊號
CREN2:第二修復訊號
CSL:行選擇線/行選擇訊號
CSL1、CSL2、CSL3:行選擇線
CW:碼字
D1:第一方向
D2:第二方向
DQ:資料/輸入資料/輸出資料
DRA:經解碼的列位址
FB:倒裝晶片凸塊
FBRB:缺陷列位址/缺陷列區塊位址
FCAI:故障行位址資訊
GIO1、GIO2、GIOB2:全域輸入/輸出線
GIOB1:全域輸入/輸出線
IOENY_1:內部賦能訊號
L1~Ls、L10~Lt:TSV線
LA、LAB:感測賦能線
LANG、LAPG、PEQ:控制訊號
LCTL:局部控制訊號
LEN、LEN1、LEN21:局部賦能訊號
LIO1、LIOB1:局部輸入/輸出線/輸入/輸出線
LIO2、LIOB2:局部輸入/輸出線
MB、MB2、MBk:記憶區塊
MB1:記憶區塊/第一記憶區塊
MCB:微凸塊
MF、MFB:主熔絲位元
N1:接地電晶體
N3、N4、N5、N6、N7、NM1、NM2:NMOS電晶體
NCR:正常胞元區
OENX_1、OENX_J、OENX_J-1、OENX_u:第一賦能訊號
OENY_1、OENY_2、OENY_I、OENY_v:第二賦能訊號
PLSAEN1:第一局部感測賦能訊號
PLSAEN2:第二局部感測賦能訊號
PM1:PMOS電晶體
PM2:PMOS電晶體/電晶體
PMUXON1:第一連接控制訊號
PMUXON2:第二連接控制訊號
PMUXON3:第三連接控制訊號
PMUXON4:第四連接控制訊號
RA、RADDR:列位址
RBFC:列區塊熔絲電路
RBIN:列區塊資訊訊號/列區塊資訊
RBIN_1:列區塊資訊訊號
RBMTH:列區塊匹配訊號
REF_ADDR:再新列位址
REP:修復
RRBI:替換列區塊資訊
S110、S120、S210、S220、S230、S240、S250、S260、S270、 S280、S310、S320、S330:操作
SBI:備用位元線資訊
SBL、SBL1、SBLy:備用位元線
SCB:子陣列區塊/記憶子陣列區塊
SCR:備用胞元區
SCSL、SCSL1、SCSL2:備用行選擇線
SEG1、SEG2、SEG3、SEG6、SEG7、SEG8:段
SEG4:段/第一段
SEG5:段/第二段
SMC:備用記憶胞元
SW1、SW2:開關
SWB:子字元線驅動器區
VBL:位元線預充電電壓/預充電位準
VDD:電源供應電壓/充電電壓
VSS:地電壓
WL:字元線/第一字元線/第二字元線
以下將參照附圖更詳細地闡述示例性實施例。
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
圖2示出半導體記憶元件根據示例性實施例實行行修復操作。
圖3是示出根據示例性實施例的圖1所示半導體記憶元件的實例的方塊圖。
圖4示出圖3所示示例性半導體記憶元件中的第一記憶區塊的實例。
圖5示出圖3所示示例性半導體記憶元件中示出的行選擇線與位元線之間的關係。
圖6示出圖3所示示例性半導體記憶元件中的記憶胞元陣列、列解碼器及行解碼器。
圖7A是示出根據示例性實施例的圖6所示列區塊熔絲電路中的第一列熔絲電路的方塊圖。
圖7B示出圖7A所示第一列區塊熔絲電路中的列區塊資訊儲存表的實例。
圖8示出圖7A所示列位址的實例。
圖9是示出根據示例性實施例的圖6所示修復電路中的第一修復電路的方塊圖。
圖10是示出根據示例性實施例的圖6所示子行解碼器中的第一子行解碼器的方塊圖。
圖11示出圖6所示示例性半導體記憶元件中的第一賦能訊號及第二賦能訊號的傳輸。
圖12示出根據示例性實施例的圖6所示記憶胞元陣列的一部分。
圖13是示出根據示例性實施例的圖12所示位元線感測放大器的電路圖。
圖14示出圖12所示局部感測放大器電路。
圖15示出圖12所示位元線感測放大器區的另一實例。
圖16是示出根據示例性實施例的圖1所示半導體記憶元件的另一實例的方塊圖。
圖17是示出根據示例性實施例的一種操作半導體記憶元件的方法的流程圖。
圖18A及圖18B示出根據示例性實施例的一種操作半導體記憶元件的方法。
圖18C示出圖18A及圖18B中對記憶胞元的存取。
圖19是示出根據示例性實施例的半導體記憶元件的方塊圖。
圖20是根據示例性實施例的採用圖19所示半導體記憶元件的三維(three-dimensional，3D)晶片結構的剖視圖。
在下文中，將參照其中示出示例性實施例的附圖來更充分地闡述各種示例性實施例。
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
參照圖1，記憶體系統20可包括記憶體控制器100及半導體記憶元件200。
記憶體控制器100可控制記憶體系統20的總體操作。記憶體控制器100可控制外部主機與半導體記憶元件200之間的總體資料交換。舉例而言，記憶體控制器100可因應於來自外部主機的請求而將資料寫入於半導體記憶元件200中或自半導體記憶元件200讀取資料。另外，記憶體控制器100可向半導體記憶元件200發出操作命令來控制半導體記憶元件200。
在一些實施例中，半導體記憶元件200是包括例如以下動態記憶胞元的記憶元件：動態隨機存取記憶體(DRAM)、第4代雙倍資料速率(double data rate 4，DDR4)同步動態隨機存取記憶體(synchronous DRAM，SDRAM)、低功率第四代雙倍資料速率(low power DDR4，LPDDR4)同步動態隨機存取記憶體或低功率第五代雙倍資料速率同步動態隨機存取記憶體(LPDDR5 SDRAM)。
記憶體控制器100將時脈訊號CLK、命令CMD及位址(訊號)ADDR傳送至半導體記憶元件200，並與半導體記憶元件200交換資料DQ。
半導體記憶元件200包括用於儲存自記憶體控制器100接收的資料DQ的記憶胞元陣列(memory cell array，MCA)300以及位址解碼器ADEC。位址解碼器ADEC可包括列解碼器(row decoder，RD)261及行解碼器(column decoder，CD)271。
記憶胞元陣列300可包括多個記憶區塊，且記憶區塊中的每一者可被與位址ADDR中所包括的列位址的位元的一部分對應的列區塊身份位元劃分成多個列區塊。列解碼器261可因應於列位址而啟用第一列區塊中的第一字元線，可在第一列區塊包括至少一個缺陷胞元時啟用與第一列區塊不同的第二列區塊中的第二字元線，且可向行解碼器271提供指示第二字元線被啟用的列區塊資訊訊號。在示例性實施例中，第一列區塊與第二列區塊可位於同一記憶庫(memory bank)中。
第一列區塊可與多個段中的第一段相關聯，第二列區塊可與所述多個段中的與所述第一段不同的第二段相關聯，且所述多個記憶區塊可在與第一方向交叉的第二方向上被劃分成所述多個段。
行解碼器271可因應於位址ADDR中的行位址及列區塊資訊訊號而使用第一段中的第一備用位元線及第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線。舉例而言，位址解碼器ADEC可基於行位址而改變用於儲存或輸出資料的記憶胞元的物理列位址。在此種實施例中，半導體記憶元件200可提高行修復操作的靈活性。
圖2示出半導體記憶元件根據示例性實施例實行行修復操作。
圖2示出位址解碼器ADEC對圖1所示記憶胞元陣列300中所包括的記憶區塊MB實行行修復操作。
參照圖2，記憶區塊MB被劃分成多個段SEG1至SEG8。當段SEG4中的字元線WLi耦合至缺陷胞元時，使用耦合至段SEG5中的字元線WLj的備用胞元來修復段SEG4中的缺陷胞元，而非使用耦合至段SEG4中的字元線WLi的備用胞元來修復段SEG4中的缺陷胞元。當段SEG4中的備用胞元無法修復段SEG4中的缺陷胞元時，可藉由借用另一段中的備用胞元來實行修復操作。在此種實施例中，半導體記憶元件200可提高行修復操作的靈活性及製造良率。
在圖2中，可藉由行選擇線CSL來選擇耦合至位元線的記憶胞元，且可藉由備用行選擇線SCSL來選擇耦合至備用位元線的備用正常胞元。在圖2所示實例中，藉由段SEG5中耦合至字元線WLj並由備用行選擇線SCSL選擇的備用正常記憶胞元來對段SEG4中耦合至字元線WLi並由行選擇線CSL選擇的缺陷記憶胞元進行修復REP。
圖3是示出根據示例性實施例的圖1所示半導體記憶元件的實例的方塊圖。
參照圖3，半導體記憶元件200a包括記憶胞元陣列300a、列解碼器261、行解碼器271及周邊電路201。
記憶胞元陣列300a可包括多個記憶區塊MB1至MBk(其中k是大於一的整數)，且記憶區塊MB1至MBk中的每一者包括耦合至字元線WLs及位元線BLs的記憶胞元以及耦合至字元線WLs及至少一個備用位元線SBL的備用記憶胞元。記憶區塊MB1至MBk共享字元線WLs而不共享位元線BLs及備用位元線SBL。舉例而言，字元線WLs中的每一者可連接至所有的記憶區塊MB1至MBk，而位元線BLs及備用位元線SBL可僅連接至記憶區塊MB1至MBk中的一個對應的記憶區塊MB。與記憶區塊MB1至MBk中的每一者相關聯的資料可經由記憶胞元陣列300a的對應的輸入/輸出接墊(未示出)進行輸入/輸出。
在自外部元件(例如，記憶體控制器或測試裝備)接收寫入命令或讀取命令之前，半導體記憶元件200a可接收現用命令(active command)。連接至由現用命令辨識的半導體記憶元件200a的字元線WL的所有記憶胞元皆可基於現用命令來選擇。接下來，若半導體記憶元件200a接收寫入命令或讀取命令，則可選擇多條位元線BLs。在實施例中，記憶區塊MB1至MBk中示出的位元線BLs中的一或多者可藉由寫入命令或讀取命令來選擇。可對耦合至所選擇位元線BLs的記憶胞元實行資料輸入/輸出。
用於對儲存於記憶區塊MB1至MBk中的至少一者中的資料進行錯誤修正的同位資料(parity data)可儲存於記憶區塊MB1至MBk中的一些記憶區塊中。
行解碼器271可經由行選擇線CSL及備用行選擇線SCSL 連接至記憶胞元陣列300a。行解碼器271可基於寫入命令或讀取命令來選擇行選擇線CSL或備用行選擇線SCSL。若行解碼器271選擇行選擇線CSL，則對應的位元線BLs會被選擇。當行解碼器271選擇備用行選擇線SCSL時，對應的備用位元線SBL會被選擇。
周邊電路201可包括命令/位址接墊(CMD/ADDR)203、輸入/輸出資料(DQ)接墊205以及錯誤修正碼(error correction code，ECC)引擎280。在一些實施例中，ECC引擎280可不包括於周邊電路201中。周邊電路201可自外部元件(例如，自記憶體控制器100)接收命令CMD及位址ADDR，且可與外部元件(例如，與記憶體控制器100)交換資料DQ。
周邊電路201可根據自外部元件(例如，自記憶體控制器100)接收的命令CMD而向行解碼器271提供行位址CADDR且可向列解碼器261提供列位址RADDR。周邊電路201可因應於寫入命令而向行解碼器271提供輸入資料DQ或者可因應於讀取命令而自行解碼器271接收輸出資料DQ。輸入資料可經由輸入/輸出資料(DQ)接墊205輸入至周邊電路201。輸出資料可經由輸入/輸出資料(DQ)接墊205輸出至記憶體控制器100。
ECC引擎280可對輸入資料實行ECC編碼以產生同位資料。ECC引擎280可將輸入資料及同位資料儲存於記憶區塊MB1至MBk中。ECC引擎280可對自記憶區塊MB1至MBk讀取的資料實行ECC解碼以對讀取資料中的至少一個錯誤進行修正。ECC 引擎280可經由輸入/輸出資料(DQ)接墊205將經修正的資料傳送至記憶體控制器100。
列解碼器261可因應於列位址RADDR而啟用由列位址RADDR標示的第一列區塊中的第一字元線WL，可在第一列區塊包括至少一個缺陷胞元時啟用與第一列區塊不同的第二列區塊中的第二字元線WL，且可輸出指示第二字元線WL被啟用的列區塊資訊訊號RBIN。列解碼器261可包括列區塊資訊電路(row block information circuit，RBIC)400，且列區塊資訊電路400可儲存記憶區塊MB1至MBk中的每一列區塊的列區塊資訊且可基於第二字元線WL的啟用而將列區塊資訊訊號RBIN輸出至行解碼器271。
圖4示出圖3所示半導體記憶元件中的第一記憶區塊的實例。
參照圖4，第一記憶區塊MB1包括正常胞元區NCR及備用胞元區SCR。正常胞元區NCR包括多條字元線WL1至WLm(m是大於二的自然數)、多條位元線BL1至BLn(n是大於二的自然數)以及設置於字元線WL1至WLm與位元線BL1至BLn之間的交叉部位處的多個記憶胞元MC。備用胞元區SCR包括多條備用位元線SBL1至SBLy(y是大於二的自然數)、字元線WL1至WLm以及設置於字元線WL1至WLm與備用位元線SBL1至SBLy之間的交叉部位處的多個備用記憶胞元SMC。
字元線WL1至WLm在第一方向D1上縱向延伸且位元 線BL1至BLn以及備用位元線SBL1至SBLy可在與第一方向D1交叉的第二方向D2上縱向延伸。第一記憶區塊MB1可在第二方向D2上被列位址的段身份位元劃分成多個段。舉例而言，第一記憶區塊MB1的字元線WL1至WLm可被分組成由列位址的段身份位元辨識的段。
在示例性實施例中，記憶區塊MB2至MBk中的其他記憶區塊MB可僅包括正常胞元區NCR且可不包括備用胞元區SCR。
圖5示出圖3所示行選擇線CSL與位元線BLs之間的關係。
在圖5中，為使例示簡潔起見，僅詳細示出第一記憶區塊MB1。記憶區塊MB2至MBk中的每一者可與第一記憶區塊MB1相同地進行配置及/或實作。另外，為使例示簡潔起見，在圖5中僅示出一條字元線WL，且未示出圖3所示周邊電路201及列解碼器261。
行解碼器271可基於寫入命令或讀取命令來選擇記憶區塊MB1至MBk中的每一者的行選擇線CSL。行選擇線CSL中的每一者可經由開關SW1來與多條位元線BLs連接。行解碼器271可基於寫入命令或讀取命令來分別選擇記憶區塊MB1至MBk中的每一者的備用行選擇線SCSL來代替行選擇線CSL。備用行選擇線SCSL可經由開關SW2來與備用位元線SBLs連接。
圖6示出圖3所示半導體記憶元件中的記憶胞元陣列、 列解碼器及行解碼器。
參照圖6，在記憶胞元陣列300a中，在第一方向D1上在行1至行I中可設置有I個子陣列區塊SCB，且在第二方向D2上在列1至列J中可設置有J個子陣列區塊SCB，第二方向實質上垂直於第一方向D1。舉例而言，記憶胞元陣列300a可包括子陣列區塊SCB1,1至SCBI,J。在第一方向D1上設置於列1至列J中的任一列中的子陣列區塊SCB可被稱為列區塊。舉例而言，列1中的子陣列區塊SCB可為第一列區塊，列2中的子陣列區塊SCB可為第二列區塊，列3中的子陣列區塊SCB可為第三列區塊等。在子陣列區塊SCB中的每一者中可設置有多條位元線、多條字元線及多個記憶胞元。
在圖6中，第二方向D2上的一個子陣列區塊SCB可對應於記憶段且第一方向D1上的所有子陣列區塊SCB可對應於列區塊。
儘管圖中未示出，然而記憶胞元陣列300a可在第一方向D1上被劃分成多個記憶區塊，其中第一方向D1上的記憶區塊中的每一者包括一或多個子陣列區塊，且記憶區塊中的每一者可在第二方向D2上被劃分成多個段，其中第二方向D2上的每一記憶區塊可由一或多個子陣列區塊構成。在一些實施例中，所述多個段中的每一者可包括至少一個子陣列區塊SCB。
在第一方向D1上在子陣列區塊SCB之間可設置有I+1個子字元線驅動器區SWB。第一方向D1上的每一個子陣列區塊 SCB可對應於記憶區塊中的每一者的段。在子字元線驅動器區SWB中可設置有子字元線驅動器。舉例而言，在第二方向D2上在子陣列區塊SCB之間可設置有J+1個位元線感測放大器區BLSAB。在位元線感測放大器區BLSAB中可設置有用於感測儲存於記憶胞元中的資料的位元線感測放大器。
鄰近子字元線驅動器區SWB及位元線感測放大器區BLSAB可設置有多個結合區CONJ。在一些實施例中，所述多個結合區CONJ可相鄰於子字元線驅動器區SWB並相鄰於記憶胞元陣列300a的第一列的位元線感測放大器區BLSAB。在結合區CONJ中的每一者中設置有電壓產生器。
列解碼器261包括列區塊資訊電路400，且列區塊資訊電路400可在第二方向D2上包括與列區塊對應的多個列區塊熔絲電路(RBFC)40_1至40_J。列區塊熔絲電路(RBFC)40_1至40_J可因應於列位址RADDR的列區塊身份位元而向行解碼器271輸出列區塊資訊訊號RBIN。
行解碼器271可包括多個子行解碼器(sub column decoder，SCD)55_1至55_I以及多個修復電路50_1至50_I。子行解碼器55_1至55_I中的每一者可連接至記憶子陣列區塊SCB中的對應一者，且所述多個修復電路50_1至50_I中的每一者可對應於所述多個子行解碼器55_1至55_I中的一者。修復電路50_1至50_I中的每一者可因應於行位址CADDR及列區塊資訊訊號RBIN而選擇性地啟用第一修復訊號CREN1及第二修復訊號 CREN2以將第一修復訊號CREN1及第二修復訊號CREN2提供至子行解碼器55_1至55_I中的對應一者。因應於第一修復訊號CREN1及第二修復訊號CREN2，子行解碼器55_1至55_I中的每一者可選擇行選擇線CSL或備用行選擇線SCSL且可單獨地啟用第二賦能訊號OENY_1至OENY_I。當第一修復訊號CREN1及第二修復訊號CREN2被修復電路50_1至50_I禁用時，子行解碼器55_1至55_I中的每一者可選擇行選擇線CSL，而不啟用第二賦能訊號OENY_1至OENY_I。
當第一修復訊號CREN1被啟用、第二修復訊號CREN2被禁用且第二賦能訊號OENY_1至OENY_I中的每一者被禁用時，子行解碼器55_1至55_I中的每一者可選擇備用行選擇線SCSL來使資料經由耦合至與包括由列位址RADDR標示的記憶胞元的段相同的段中的備用行選擇線SCSL的備用位元線SBL進行輸入/輸出。當第一修復訊號CREN1被禁用、第二修復訊號CREN2被啟用且第二賦能訊號OENY_1至OENY_I中的每一者被啟用時，子行解碼器55_1至55_I中的每一者可選擇備用行選擇線SCSL來使資料經由耦合至與包括由列位址RADDR標示的記憶胞元的段不同的段中的備用行選擇線SCSL的備用位元線SBL進行輸入/輸出。
圖7A是示出根據示例性實施例的圖6所示列區塊熔絲電路中的第一列區塊熔絲電路40_1的方塊圖。
列區塊熔絲電路40_2至40_J的每一配置可實質上相同 於第一列區塊熔絲電路40_1的配置。
參照圖7A，第一列區塊熔絲電路40_1可包括預解碼器405、列區塊資訊儲存表410、列區塊位址比較器425及訊號產生器430。
預解碼器405對列位址RADDR進行解碼以向設置於子字元線驅動器區SWB中的對應的子字元線驅動器提供經解碼的列位址DRA。因應於由預解碼器405提供的經解碼的列位址DRA，對應的子字元線驅動器可啟用與經解碼的列位址DRA對應的字元線。
列區塊資訊儲存表410可儲存與包括所述至少一個缺陷胞元的缺陷列區塊相關聯的缺陷列位址FBRB、對應的列區塊的列區塊位址資訊、用於判斷是否啟用第二字元線的替換列區塊資訊RRBI以及主熔絲位元MF，主熔絲位元MF指示對應的列區塊是否能夠用作替換列區塊。
列區塊資訊儲存表410可向列區塊位址比較器425提供缺陷列區塊位址FBRB，且列區塊位址比較器425可將自預解碼器405接收的列區塊身份位元BRB與缺陷列區塊位址FBRB進行比較以向列區塊資訊表410及訊號產生器430提供列區塊匹配訊號RBMTH，列區塊匹配訊號RBMTH指示列區塊身份位元BRB與缺陷列區塊位址FBRB的比較的結果。列區塊身份位元BRB可包括列位址RADDR的一些上部位元。舉例而言，如結合圖8所論述，當列位址RADDR包括m個位元時，列位址RADDR的上部的r 個位元可對應於列區塊身份位元BRB。
列區塊資訊儲存表410可因應於列區塊匹配訊號RBMTH而向訊號產生器430提供包括第二字元線的列區塊的替換列區塊資訊RRBI及主熔絲位元MF。
訊號產生器430可因應於列區塊匹配訊號RBMTH及替換列區塊資訊RRBI而輸出列區塊資訊訊號RBIN_1及第一賦能訊號OENX_1。列區塊資訊訊號RBIN_1可指示第二列區塊中的第二字元線被啟用且對應的第一列區塊包括缺陷胞元。第一賦能訊號OENX_1可確定與包括第二列區塊的第二段相關聯的局部感測放大器電路的啟用。訊號產生器430可向行解碼器271提供列區塊資訊訊號RBIN_1且可向對應的位元線感測放大器區提供第一賦能訊號OENX_1。
圖7B示出圖7A所示第一列區塊熔絲電路中的列區塊資訊儲存表410的實例。
參照圖7B，列區塊資訊儲存表410包括反熔絲陣列411、控制單元412、感測單元413及暫存器單元414。
反熔絲陣列411包括分別連接至p個列與q個行的交叉部位的p*q個反熔絲(anti-fuse，AF)。反熔絲陣列411包括p條字元線AWL1至AWLp以及q條位元線ABL1至ABLq，所述p條字元線AWL1至AWLp用於對設置於所述p個列處的反熔絲(AF)進行存取，所述q條位元線ABL1至ABLq被設置成對應於q個行以遞送自反熔絲(AF)讀取的資訊。
控制單元412將反熔絲陣列411中的缺陷列區塊位址FBRB、替換列區塊資訊RRBI及主熔絲位元MF程式化，或者控制單元412自反熔絲陣列411讀取缺陷列區塊位址FBRB、替換列區塊資訊RRBI及主熔絲位元MF。感測單元413可對自反熔絲陣列411接收的缺陷列區塊位址FBRB、替換列區塊資訊RRBI及主熔絲位元MF進行感測及放大並輸出放大的結果。暫存器單元414可暫時儲存自感測單元413接收的缺陷列區塊位址FBRB、替換列區塊資訊RRBI及主熔絲位元MF。暫存器單元414將缺陷列區塊位址FBRB輸出至列區塊位址比較器425，並將替換列區塊資訊RRBI及/或主熔絲位元MF輸出至訊號產生器430。
圖8示出圖7A所示列位址的實例。
在圖8中，假設列位址RADDR包括16個位元A0至A15。
參照圖8，列位址RADDR的上部3個位元A15至A13可被標示為列區塊身份位元BRB。在其中列區塊身份位元BRB包括3個位元的此種情形中，記憶區塊MB1至MBk可被劃分成設置於第一方向D1上的八個列區塊。
圖9是示出根據示例性實施例的圖6所示修復電路中的第一修復電路50_1的方塊圖。
修復電路50_2至50_I的每一配置可實質上相同於第一修復電路50_1的配置。
參照圖9，第一修復電路50_1包括故障位址儲存表510、行位址比較器515、熔絲電路520、訊號產生器530及修復訊號產 生器540。
故障位址儲存表510可儲存與對應的記憶區塊的缺陷胞元的行位址資訊相關聯的故障行位址資訊FCAI，且可將故障行位址資訊FCAI發送至行位址比較器515。行位址比較器515可將行位址CADDR與自故障位址儲存表510接收的故障行位址資訊FCAI進行比較以向熔絲電路520及修復訊號產生器540輸出行匹配訊號CMTH。行匹配訊號CMTH可指示行位址CADDR是否與故障行位址資訊FCAI匹配。故障位址儲存表510可具有與圖7B所示列區塊資訊儲存表410相似的配置。
熔絲電路520包括多個熔絲組521、522及523。熔絲組521、522及523可對應於構成對應的記憶區塊的段。所述多個熔絲組521、522及523中的每一者可包括第一區521a及第二區521b。第一區521a可儲存用於修復對應的記憶區塊中的每一個段中的缺陷胞元的備用位元線的備用位元線資訊SBI，且第二區521b可儲存與對應段的備用位元線的可使用性(即，不同段中的備用位元線的可使用性)相關聯的主熔絲位元MFB。因應於行匹配訊號CMTH，熔絲電路520可將備用位元線資訊SBI及主熔絲位元MFB提供至訊號產生器530且可將主熔絲位元MFB提供至修復訊號產生器540。
訊號產生器530可基於列區塊資訊RBIN、備用位元線資訊SBI及主熔絲位元MFB而產生與第二字元線的啟用相關聯的內部賦能訊號IOENY_1。訊號產生器530可基於列區塊資訊RBIN、 備用位元線資訊SBI及主熔絲位元MFB而產生局部賦能訊號LEN。
修復訊號產生器540可基於行匹配訊號CMTH及主熔絲位元MFB而選擇性地啟用第一修復訊號CREN1及第二修復訊號CREN2中的每一者。舉例而言，當行匹配訊號CMTH指示行位址CADDR不與故障行位址資訊FCAI匹配時，修復訊號產生器540藉由施加低位準電壓訊號來禁用第一修復訊號CREN1及第二修復訊號CREN2二者。當第一修復訊號CREN1及第二修復訊號CREN2二者均被禁用時，圖6所示第一子行解碼器55_1可啟用行選擇線CSL。
舉例而言，當行匹配訊號CMTH指示行位址CADDR與故障行位址資訊FCAI匹配且主熔絲位元MFB具有低位準來指示對應段中的備用位元線可用時，修復訊號產生器540藉由施加高位準電壓訊號來啟用第一修復訊號CREN1並藉由施加低位準電壓訊號來禁用第二修復訊號CREN2。在此種情形中，圖6所示第一子行解碼器55_1選擇備用行選擇線SCSL且所選擇的備用行選擇線SCSL繼而選擇第一段中的備用位元線。
舉例而言，當行匹配訊號CMTH指示行位址CADDR與故障行位址資訊FACI匹配且主熔絲位元MFB具有高位準電壓來指示對應段中的備用位元線不可用時，修復訊號產生器540藉由施加低位準電壓訊號來禁用第一修復訊號CREN1並藉由施加高位準電壓訊號來啟用第二修復訊號CREN2，且訊號產生器530啟用 內部賦能訊號IOENY_1。在此種情形中，圖6所示第一子行解碼器55_1選擇備用行選擇線SCSL且第二段中的備用位元線可藉由備用行選擇線SCSL及內部賦能訊號IOENY_1來選擇。
圖10是示出根據示例性實施例的圖6所示子行解碼器中的第一子行解碼器55_1的方塊圖。
子行解碼器55_2至55_I的每一配置可實質上相同於第一子行解碼器55_1的配置。
參照圖10，第一子行解碼器55_1可包括行選擇線(CSL)驅動器560及備用行選擇線(SCSL)驅動器565。
行選擇線驅動器560可因應於行位址CADDR及行匹配訊號CMTH而選擇行選擇線CSL中的一者。當行匹配訊號CMTH是高位準CMTH時，行選擇線驅動器560不會選擇行選擇線CSL。為此，行選擇線驅動器560在選擇行選擇線CSL中的任一者之前可首先接收行匹配訊號CMTH。
備用行選擇線驅動器565可因應於行匹配訊號CMTH、第一修復訊號CREN1、第二修復訊號CREN2及內部賦能訊號IOENY_1而選擇備用行選擇線SCSL，且備用行選擇線驅動器565可選擇性地啟用第二賦能訊號OENY_1，第二賦能訊號OENY_1指示對應段中的備用位元線是否可用。
圖11示出第一賦能訊號OENX_1至OENX_J及第二賦能訊號OENY_1至OENY_I在圖6所示半導體記憶元件中傳輸。
參照圖11，列解碼器261相對於記憶胞元陣列300a在第 一方向D1上傳輸第一賦能訊號OENX_1至OENX_J，且行解碼器271基於自列解碼器261接收的列區塊資訊RBIN而相對於記憶胞元陣列300a在第二方向D2上傳輸第二賦能訊號OENY_1至OENY_I。第一賦能訊號OENX_1至OENX_J以及第二賦能訊號OENY_1至OENY_I被傳輸至對應段(例如，記憶子陣列區塊SCB)中的位元線感測放大器區BLSAB且可確定與對應段相關聯的局部感測放大器電路的啟用。在示例性實施例中，行解碼器271可向對應段(例如，記憶子陣列區塊SCB)中的位元線感測放大器區BLSAB傳輸局部賦能訊號LEN而不傳輸第二賦能訊號OENY_1至OENY_I。
圖12示出根據示例性實施例的圖6所示記憶胞元陣列的一部分。
參照圖6及圖12，在記憶胞元陣列300a的一部分390(圖6所示)中，設置有子陣列區塊SCB、位元線感測放大器區BLSAB、子字元線驅動器區SWB及結合區CONJ。
子陣列區塊SCB包括在列方向(第一方向D1)上延伸的多條字元線WL1至WL4以及在行方向(第二方向D2)上延伸的多個位元線對BL1至BL2與BLB1至BLB2。子陣列區塊SCB包括設置於字元線WL1至WL4和位元線對BL1至BL2與BLB1至BLB2之間的交叉部位處的多個記憶胞元MC。
繼續參照圖12，子字元線驅動器區SWB包括分別驅動字元線WL1至WL4的多個子字元線驅動器(SWD)571、572、573 及574。子字元線驅動器(SWD)571、572、573及574可相對於子陣列區塊SCB設置於不同的區中。舉例而言，子字元線驅動器571及572可設置於相對於子陣列區塊SCB位於左側(在此實例中)的子字元線驅動器區SWB中。另外，子字元線驅動器573及574可設置於相對於子陣列區塊SCB位於右側(在此實例中)的子字元線驅動器區SWB中。
位元線感測放大器區BLSAB包括耦合至位元線對BL1至BL2與BLB1至BLB2的位元線感測放大器BLSA 650及650a、局部感測放大器(local sense amplifier，LSA)電路700及700a以及邏輯閘750。舉例而言，位元線感測放大器BLSA 650耦合至位元線BL1及BLB1以及局部感測放大器電路700，且位元線感測放大器BLSA 650a耦合至位元線BL2及BLB2以及局部感測放大器電路700a。位元線感測放大器650及650a可對對應的位元線對BL與BLB之間(例如，位元線BL1與位元線BLB1之間、或位元線BL2與位元線BLB2之間)的電壓差進行感測及放大以向對應的局部輸入/輸出線對LIO1與LIOB1提供經放大的電壓差。舉例而言，在位元線BL1及BLB1的情形中，可將經放大的電壓差提供至LIO1及LIOB1，且在位元線BL2及BLB2的情形中，可將經放大的電壓差提供至LIO2及LIOB2。
局部感測放大器電路700因應於局部賦能訊號LEN1及局部控制訊號LCTL而控制局部輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接，且局部感測放大 器電路700a因應於對應的局部賦能訊號(例如，圖12中未示出)及對應的局部控制訊號(例如，圖12中未示出)而控制局部輸入/輸出線對LIO2與LIOB2和全域輸入/輸出線對GIO2與GIOB2之間的連接。局部感測放大器電路700a可被配置成與局部感測放大器電路700相似地操作。在一些實施例中，局部賦能訊號LEN1及局部控制訊號LCTL對於局部感測放大器電路700及局部感測放大器電路700a二者而言可為相同的。在其他實施例中，被提供至局部感測放大器電路700的局部賦能訊號LEN1及局部控制訊號LCTL可不同於被提供至局部感測放大器電路700a的局部賦能訊號及局部控制訊號。
邏輯閘750可接收與第一賦能訊號OENX_1至OENX_J中的一者對應的第一賦能訊號OENX_u、以及與第二賦能訊號OENY_1至OENY_I中的一者對應的第二賦能訊號OENY_v。邏輯閘750對第一賦能訊號OENX_u及第二賦能訊號OENY_v實行邏輯運算，並基於對第一賦能訊號OENX_u及第二賦能訊號OENY_v實行的邏輯運算而向局部感測放大器電路700提供局部賦能訊號LEN1。邏輯閘750可包括互斥或(XOR)閘且邏輯運算可對應於互斥或(XOR)運算。舉例而言，當欲使用第二段中的備用位元線來修復第一段中的位元線時，可禁用與第一段相關聯的局部感測放大器電路且可啟用與第二段相關聯的局部感測放大器電路。
如圖12所示，位元線感測放大器650與位元線感測放大 器650a可交替地設置於子陣列區塊SCB的上部部分及下部部分處。結合區CONJ鄰近位元線感測放大器區BLSAB、子字元線驅動器區SWB及子陣列區塊SCB設置。在結合區CONJ中可設置有多個電壓產生器(voltage generator，VG)610、620、630及640。
在圖12中，示出耦合至字元線WL1至WL4以及位元線對BL1至BL2與BLB1至BLB2的記憶胞元MC。儘管圖中未示出，然而子陣列區塊SCB可包括耦合至字元線WL1至WL4以及至少一條備用位元線的備用胞元。
圖13是示出根據示例性實施例的圖12所示位元線感測放大器的電路圖。
參照圖13，位元線感測放大器(BLSA)650耦合至記憶胞元陣列300中的記憶胞元660及670中的每一者的位元線BL1及BLB1。記憶胞元660可對應於子陣列區塊SCB的處於位元線BL1與字元線WL1的交叉部位處的記憶胞元MC，且記憶胞元670可對應於子陣列區塊SCB的位於位元線BLB1與字元線WL2的交叉部位處的記憶胞元MC。圖12所示位元線感測放大器650包括N型感測放大器(N-type sense amplifier，NSA)651、P型感測放大器(P-type sense amplifier，PSA)652、預充電電路653、行選擇開關654a及654b、N型感測放大器(NSA)驅動器655及P型感測放大器(PSA)驅動器656。
N型感測放大器651在感測操作期間將位元線(或位元線對)BL1與BLB1中的低位準位元線放電至低位準。N型感測放 大器651包括兩個n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體NM1及NM2。NMOS電晶體NM1的閘極連接至位元線(第二位元線)BLB1，且NMOS電晶體NM1的汲極連接至位元線(第一位元線)BL1，且NMOS電晶體NM1的源極連接至感測賦能線LAB。NMOS電晶體NM2具有連接至位元線BL1的閘極、連接至感測賦能線LAB的汲極及連接至位元線BLB1的源極。N型感測放大器651將低位準位元線連接至感測賦能線LAB。感測賦能線LAB連接至地電壓VSS。
P型感測放大器652在感測操作中以電源供應電壓VDD位準來對位元線BL1及BLB1中的高電壓位元線進行充電。P型感測放大器652包括兩個p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)電晶體PM1及PM2。PMOS電晶體PM1具有連接至位元線BLB1的閘極、連接至位元線BL1的源極及連接至感測賦能線LA的汲極。PMOS電晶體PM2具有連接至位元線BL1的閘極、連接至感測賦能線LA的源極及連接至位元線BLB1的汲極。
P型感測放大器652使用被提供至感測賦能線LA的電源供應電壓VDD來對位元線BL1及BLB1的高電壓位元線進行充電。
PSA驅動器656向感測賦能線LA提供充電電壓VDD。因此，由於電晶體PM2的閘極耦合至藉由電荷共享而使電壓增大的位元線BL1，電晶體PM2被關斷。
預充電電路653在感測操作中因應於控制訊號PEQ而以一半電壓(half voltage)VDD/2來對位元線BL1及BLB1進行預充電。當控制訊號PEQ被啟用時，預充電電路653向位元線BL1及BLB1供應位元線預充電電壓VBL。位元線預充電電壓VBL可為一半電壓VDD/2。位元線BL1及BLB1被連接成其電壓相等。若位元線BL1及BLB1由預充電位準VBL充電，則控制訊號PEQ不被啟用。預充電電路653包括NMOS電晶體N3、N4及N5。
行選擇開關654a及654b因應於行選擇訊號CSL而將由N型感測放大器651及P型感測放大器652感測到的資料提供至輸入/輸出線LIO1及LIOB1。行選擇開關654a及654b被接通以使所感測資料傳輸至輸入/輸出線LIO1及LIOB1。舉例而言，在讀取操作中，當N型感測放大器651及P型感測放大器652的感測位準達到穩定時，行選擇訊號CSL被啟用。接著，行選擇開關654a及654b被接通以使所感測資料傳輸至局部輸入/輸出線對LIO1與LIOB1。當位元線BL1及BLB1的電荷與輸入/輸出線LIO1及LIOB1共享時，位元線BL1及BLB1的電壓發生變化。行選擇開關654a及654b分別包括NMOS電晶體N6及N7。
NSA驅動器655向N型感測放大器651的感測賦能線LAB提供驅動訊號。NSA驅動器655自位元線控制訊號產生器520(圖9所示)接收控制訊號LANG。基於控制訊號LANG，NSA驅動器655使感測賦能線LAB接地。NSA驅動器655包括接地電晶體N1以控制感測賦能線LAB的電壓。PSA驅動器656向P型 感測放大器652的感測賦能線LA提供充電電壓VDD。PSA驅動器656受來自位元線控制訊號產生器520的控制訊號LAPG的控制。控制訊號LAPG與控制訊號LANG彼此互補。
圖14示出圖12所示局部感測放大器電路。
參照圖14，局部感測放大器電路700包括局部感測放大器710、局部輸入/輸出線控制器720及啟用控制電路730。
啟用控制電路730對局部賦能訊號LEN1與第一局部感測賦能訊號PLSAEN1、第一連接控制訊號PMUXON1以及第二連接控制訊號PMUXON2中的每一者實行互斥或運算，並分別輸出第二局部感測賦能訊號PLSAEN2、第三連接控制訊號PMUXON3及第四連接控制訊號PMUXON4。因此，根據局部賦能訊號LEN1的邏輯位準而定，第二局部感測賦能訊號PLSAEN2、第三連接控制訊號PMUXON3及第四連接控制訊號PMUXON4的每一邏輯位準可與第一局部感測賦能訊號PLSAEN1、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2的每一邏輯位準相同或相反。啟用控制電路730包括第一閘731、第二閘732及第三閘733。
局部感測放大器710因應於第二局部感測賦能訊號PLSAEN2對局部輸入/輸出線對LIO1與LIOB1之間的電壓差進行放大以向全域輸入/輸出線對GIO1與GIOB1提供經放大的電壓差。局部輸入/輸出線控制器720包括第一NMOS電晶體721、第二NMOS電晶體722、第三NMOS電晶體723及第四NMOS電晶 體724並因應於第三連接控制訊號PMUXON3及第四連接控制訊號PMUXON4而對局部輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接進行控制。
舉例而言，當第一局部感測賦能訊號PLSAEN1、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2中的每一者處於高位準且局部賦能訊號LEN1處於高位準時，第二局部感測賦能訊號PLSAEN2、第三連接控制訊號PMUXON3及第四連接控制訊號PMUXON4中的每一者變成低位準。因此，局部感測放大器710被去能且局部輸入/輸出線控制器720切斷局部輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接。
舉例而言，當第一局部感測賦能訊號PLSAEN1、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2中的每一者處於高位準且局部賦能訊號LEN1處於低位準時，第二局部感測賦能訊號PLSAEN2、第三連接控制訊號PMUXON3及第四連接控制訊號PMUXON4中的每一者變成高位準。因此，局部感測放大器710被賦能且局部輸入/輸出線控制器720提供局部輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接。
圖15示出圖12所示位元線感測放大器區的另一實例。
在圖15中，圖9所示訊號產生器530直接向設置於位元線感測放大器區BLSAB_1中的局部感測放大器電路700施加局部 賦能訊號LEN21。在此種情形中，行解碼器271提供局部賦能訊號LEN21且列解碼器261不提供第一賦能訊號。
圖16是示出根據示例性實施例的圖1所示半導體記憶元件的另一實例的方塊圖。
參照圖16，半導體記憶元件200b包括控制邏輯電路210、位址暫存器220、記憶庫控制邏輯(bank control logic)230、再新計數器245、列位址(row address，RA)多工器240、行位址(column address，CA)鎖存器250、列解碼器260、行解碼器270、記憶胞元陣列300b、感測放大器單元285、輸入/輸出(I/O)閘控電路290、ECC引擎280及資料輸入/輸出緩衝器295。
記憶胞元陣列300b包括第一記憶庫陣列310至第八記憶庫陣列380。列解碼器260包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫列解碼器260a至第八記憶庫列解碼器260h，行解碼器270包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫行解碼器270a至第八記憶庫行解碼器270h，且感測放大器單元285包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫感測放大器285a至第八記憶庫感測放大器285h。第一記憶庫陣列310至第八記憶庫陣列380、第一記憶庫列解碼器260a至第八記憶庫列解碼器260h、第一記憶庫行解碼器270a至第八記憶庫行解碼器270h以及第一記憶庫感測放大器285a至第八記憶庫感測放大器285h可形成第一記憶庫至第八記憶庫。第一記憶庫陣列310至第八記憶 庫陣列380中的每一者包括形成於多條字元線WL與多條位元線BL的交叉部位處的多個記憶胞元MC。
位址暫存器220自記憶體控制器100接收包括記憶庫位址BANK_ADDR、列位址RADDR及行位址CADDR的位址ADDR。位址暫存器220將所接收的記憶庫位址BANK_ADDR提供至記憶庫控制邏輯230，將所接收的列位址RADDR提供至列位址多工器240，並將所接收的行位址CADDR提供至行位址鎖存器250。
記憶庫控制邏輯230因應於記憶庫位址BANK_ADDR而產生記憶庫控制訊號。第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中與記憶庫位址BANK_ADDR對應的一個記憶庫列解碼器因應於記憶庫控制訊號而被啟用，且第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中與記憶庫位址BANK_ADDR對應的一個記憶庫行解碼器因應於記憶庫控制訊號而被啟用。
列位址多工器240自位址暫存器220接收列位址RADDR，且自再新計數器245接收再新列位址REF_ADDR。列位址多工器240選擇性地輸出列位址RADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位址RA被施加至第一記憶庫列解碼器260a至第八記憶庫列解碼器260h。
第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中被記憶庫控制邏輯230啟用的一個記憶庫列解碼器對自列位址 多工器240輸出的列位址RA進行解碼，且啟用與列位址RA對應的字元線。舉例而言，被啟用的記憶庫列解碼器向與列位址RA對應的字元線施加字元線驅動電壓。另外，在啟用與列位址RA對應的字元線的同時，被啟用的記憶庫列解碼器啟用與自被啟用的記憶庫列解碼器的列區塊資訊電路400輸出的備用列位址SRA對應的備用字元線。
行位址鎖存器250自位址暫存器220接收行位址CADDR，且暫時地儲存所接收的行位址CADDR。舉例而言，行位址鎖存器250可將所接收的行位址CADDR暫時儲存於行位址鎖存器250的內部記憶體中。在一些實施例中，在叢發模式(burst mode)中，行位址鎖存器250產生自所接收的行位址CADDR遞增的行位址。行位址鎖存器250將暫時儲存的或暫時產生的行位址CADDR施加至第一記憶庫行解碼器270a至第八記憶庫行解碼器270h。
第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中被啟用的一個記憶庫行解碼器藉由輸入/輸出閘控電路290啟用與記憶庫位址BANK_ADDR及行位址CADDR對應的感測放大器。輸入/輸出閘控電路290包括用於對輸入/輸出資料進行閘控的電路系統，且更包括用於儲存自第一記憶庫陣列310至第八記憶庫陣列380輸出的資料的讀取資料鎖存器及用於將資料寫入至第一記憶庫陣列310至第八記憶庫陣列380的寫入驅動器。
自第一記憶庫陣列310至第八記憶庫陣列380中的一個 記憶庫陣列讀取的碼字CW是由耦合至欲被讀取資料的所述一個記憶庫陣列的感測放大器感測的，且被儲存於輸入/輸出閘控電路290的讀取資料鎖存器中。在由ECC引擎280對碼字CW實行ECC解碼之後，可經由資料輸入/輸出緩衝器295將儲存於讀取資料鎖存器中的碼字CW提供至記憶體控制器100。在由ECC引擎280對資料DQ實行ECC編碼之後，自記憶體控制器100提供至資料輸入/輸出緩衝器295的欲被寫入於第一記憶庫陣列310至第八記憶庫陣列380中的一個記憶庫陣列中的資料DQ被輸入/輸出閘控電路290的寫入驅動器寫入於一個記憶庫陣列中。
資料輸入/輸出緩衝器295可基於時脈訊號CLK而在半導體記憶元件200b的寫入操作中將資料DQ自記憶體控制器100提供至ECC引擎280，且可在半導體記憶元件200b的讀取操作中將資料DQ自ECC引擎280提供至記憶體控制器100。
在寫入操作中，ECC引擎280可基於來自資料輸入/輸出緩衝器295的資料DQ產生同位位元，且可向輸入/輸出閘控電路290提供包括資料DQ及同位位元的碼字CW。輸入/輸出閘控電路290可將碼字CW寫入於一個記憶庫陣列中。
在讀取操作中，ECC引擎280可自輸入/輸出閘控電路290接收自一個記憶庫陣列讀取的碼字CW。ECC引擎280可基於碼字CW中的同位位元而對資料DQ實行ECC解碼，可對資料DQ中的至少一個錯誤位元進行修正，且可將經修正的資料提供至資料輸入/輸出緩衝器295。
控制邏輯電路210可控制半導體記憶元件200b的操作。舉例而言，控制邏輯電路210可為半導體記憶元件200b產生控制訊號以實行寫入操作或讀取操作。控制邏輯電路210包括命令解碼器211及模式暫存器212，命令解碼器211對自記憶體控制器100接收的命令CMD進行解碼，模式暫存器212對半導體記憶元件200b的操作模式進行設定。
第一記憶庫陣列310至第八記憶庫陣列380中的每一者可包括多個記憶區塊，且記憶區塊基於列位址RADDR的列區塊身份位元而被劃分成多個列區塊。第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中的每一者可採用圖6所示列解碼器261，且可向第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中對應的一個記憶庫行解碼器提供列區塊資訊訊號。第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中的每一者可採用圖6所示行解碼器271且可基於行位址CADDR及列區塊資訊訊號而使用第二段中的備用位元線來修復耦合至第一段中的缺陷胞元的位元線。在示例性實施例中，第一段與第二段可位於同一記憶區塊中。
圖17是示出根據示例性實施例的一種操作半導體記憶元件的方法的流程圖。
參照圖2至圖17，半導體記憶元件200包括記憶胞元陣列，所述記憶胞元陣列包括多個記憶區塊，所述多個記憶區塊中的每一者包括多個動態記憶胞元，所述多個動態記憶胞元耦合至 字元線及位元線，所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的列區塊身份位元劃分成多個列區塊，且列區塊中的每一者包括在第一方向上排列的多個子陣列區塊，在一種操作半導體記憶元件200的方法中，列解碼器261因應於列位址RADDR而啟用第一列區塊中的第一字元線且當第一列區塊包括至少一個缺陷胞元時啟用與第一列區塊不同的第二列區塊中的第二字元線(S110)。
行解碼器271因應於行位址CADDR及列區塊資訊訊號RBIN而使用第一段中的第一備用位元線及第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線，列區塊資訊訊號RBIN指示第一列區塊包括所述至少一個缺陷胞元(S120)。
圖18A及圖18B示出根據示例性實施例的一種操作半導體記憶元件的方法。
參照圖2至圖16、圖18A及圖18B，半導體記憶元件200接收現用命令以及第一列位址(S210)，第一列位址標示第一列區塊中所包括的字元線。列解碼器261中的列區塊資訊電路400判斷是否啟用第二列區塊中所包括的第二字元線(S220)。當不欲啟用所述字元線(在S220中為否)時，列解碼器261啟用第一字元線(S240)且行解碼器271藉由寫入命令或讀取命令來接收行位址(S260)。
當第一列區塊包括至少一個缺陷胞元且欲啟用字元線 (在S220中為是)時，列解碼器261啟用第一字元線及第二字元線(S230)且行解碼器271藉由寫入命令或讀取命令來接收行位址(S250)。行解碼器271中的對應的修復電路(例如，修復電路50_1至50_I中的一者)判斷行位址CADDR是否與耦合至所述至少一個缺陷胞元的位元線的缺陷行位址匹配(S270)。
當行位址CADDR與缺陷行位址匹配(在S270中為是)時，行解碼器271中的對應的修復電路藉由參照熔絲電路520來判斷是否使用第二段中的備用位元線。當欲使用第二段中的備用位元線(在S280中為是)時，行解碼器271中的對應的修復電路啟用第二修復訊號CREN2並啟用對應的第二賦能訊號OENY，且對應的子行解碼器(例如，子行解碼器55_1至55_I中的一者)選擇備用行選擇線SCSL並利用耦合至第二字元線及備用位元線的備用胞元來實行行冗餘操作(S310)。舉例而言，對應的子行解碼器選擇備用行選擇線SCSL來使資料經由第二段中的備用位元線進行輸入/輸出。當不欲使用第二段中的備用位元線(在S280中為否)時，行解碼器271中的對應的修復電路啟用第一修復訊號CREN1，且對應的子行解碼器選擇備用行選擇線SCSL並利用耦合至第一字元線及備用位元線的備用胞元來實行行冗餘操作(S320)。
當行位址CADDR不與缺陷行位址匹配(在S270中為否)時，缺陷胞元不耦合至第一字元線。因此，行解碼器271存取由列位址RADDR及行位址CADDR標示的記憶胞元(S330)。
圖18C示出在圖18A及圖18B中對記憶胞元進行存取。
在圖18C中，假設第一記憶區塊MB1被劃分成多個段SEG1至SEG8。
參照圖18C，由於第一段SEG4中與行選擇線CSL1對應的記憶胞元是正常胞元，因此藉由行選擇線CSL1來選擇耦合至字元線WLa的記憶胞元。由於第一段SEG4中與行選擇線CSL2對應的記憶胞元是缺陷胞元，因此使用耦合至字元線WLa且如參考編號581指示由備用行選擇線SCSL1選擇的備用記憶胞元來修復耦合至字元線WLa的缺陷胞元。由於第一段SEG4中與行選擇線CSL3對應的記憶胞元是缺陷胞元，因此使用耦合至第二段SEG5中的字元線WLb且如參考編號582指示由備用行選擇線SCSL2選擇的備用記憶胞元來修復耦合至字元線WLa的缺陷胞元。
因此，根據示例性實施例，當包括段的列區塊包括至少一個缺陷胞元且同一段中的備用位元線不可使用時，列解碼器可使用不同段中的備用位元線來修復耦合至缺陷記憶胞元的位元線。行解碼器選擇備用位元線來使資料經由不同段中的備用位元線進行輸入/輸出。因此，半導體記憶元件200可提高行修復操作的靈活性及製造良率。
圖19是示出根據示例性實施例的半導體記憶元件的方塊圖。
參照圖19，半導體記憶元件800可包括呈堆疊式晶片結構的第一組晶粒810與第二組晶粒820，第一組晶粒810與第二組 晶粒820提供軟錯誤(soft error)分析及修正功能。
第一組晶粒810可包括至少一個緩衝器晶粒。第二組晶粒820可包括多個記憶體晶粒820-1至820-s，所述多個記憶體晶粒820-1至820-s堆疊於第一組晶粒810上且經由多條矽穿孔(through silicon via，TSV)線傳遞資料，所述多條矽穿孔線自記憶體晶粒820-s延伸穿過中間記憶體晶粒820-s-1至820-1到達第一組晶粒810。
記憶體晶粒820-1至820-s中的至少一者可包括第一類型錯誤修正碼(ECC)引擎822，第一類型錯誤修正碼引擎822基於欲被發送至第一組晶粒810的傳輸資料而產生傳輸同位位元。第一類型ECC引擎822可被稱為「胞元核ECC引擎」。
緩衝器晶粒810可包括第二類型ECC引擎812，第二類型ECC引擎812當自經由TSV線接收的傳輸資料偵測到傳輸錯誤時使用傳輸同位位元來修正傳輸錯誤並產生經錯誤修正的資料。第二類型ECC引擎812可被稱為「通孔ECC引擎」。緩衝器晶粒810可包括位址解碼器814，且位址解碼器814可採用圖6所示列解碼器261及行解碼器271。
半導體記憶元件800可為經由TSV線傳遞資料及控制訊號的堆疊晶片型記憶元件或堆疊式記憶元件。TSV線亦可被稱為「貫穿電極」。
第一類型ECC引擎822可在發送傳輸資料之前對自記憶體晶粒820-s輸出的資料實行錯誤修正。
對於上述說明，形成於一個記憶體晶粒820-r處的TSV線群組832可包括多條TSV線L1至Ls，且同位TSV線群組834可包括多條TSV線L10至Lt。資料TSV線群組832的TSV線L1至Ls以及同位TSV線群組834的同位TSV線L10至Lt可連接至記憶體晶粒820-1至820-s中對應形成的微凸塊MCB。
記憶體晶粒820-1至820-s中的至少一者可包括DRAM胞元，每一DRAM胞元包括至少一個存取電晶體及一個儲存電容器。
半導體記憶元件800可具有三維(3D)晶片結構或2.5維晶片結構以經由資料匯流排B10來與記憶體控制器進行通訊。緩衝器晶粒810可經由資料匯流排B10來與記憶體控制器連接。
被表示為胞元核ECC引擎的第一類型ECC引擎822可分別經由同位TSV線群組834及資料TSV線群組832來輸出傳輸同位位元以及傳輸資料。所輸出的傳輸資料可為由第一類型ECC引擎822進行錯誤修正的資料。
被表示為通孔ECC引擎的第二類型ECC引擎812可基於經由同位TSV線群組834接收的傳輸同位位元來判斷在經由資料TSV線群組832接收的傳輸資料中是否出現傳輸錯誤。當偵測到傳輸錯誤時，第二類型ECC引擎812可使用傳輸同位位元來對傳輸資料進行傳輸錯誤的修正。當傳輸錯誤不可修正時，第二類型ECC引擎812可輸出資訊來指示出現不可修正的資料錯誤。
圖20是根據示例性實施例的採用圖19所示半導體記憶 元件的三維晶片結構的剖視圖。
圖20示出其中主機與高頻寬記憶體(high-bandwidth memory，HBM)直接連接而不具有中介層的三維晶片結構900。
參照圖20，主機晶粒920(例如，系統晶片(system-on-chip，SoC)、中央處理單元(central processing unit，CPU)或圖形處理單元(graphic processing unit，GPU))可利用倒裝晶片凸塊FB設置於印刷電路板(printed circuit board，PCB)910上。記憶體晶粒D11至D14可堆疊於主機晶粒920上以構建HBM結構，例如圖19所示第二組晶粒820。在圖20中，省略了圖19所示緩衝器晶粒810或邏輯晶粒。然而，緩衝器晶粒810或邏輯晶粒可設置於記憶體晶粒D11與主機晶粒920之間。為構建HBM(820)結構，可在記憶體晶粒D11至D14處形成TSV線。舉例而言，TSV線可被形成為自記憶體晶粒D14延伸穿過記憶體晶粒D13、D12及D11。TSV線可與置於記憶體晶粒之間的微凸塊MCB電性連接。
本發明概念的各態樣可應用於使用半導體記憶元件的系統。
前述內容是對示例性實施例的說明而不應被視為限制所述示例性實施例。儘管已闡述了少數示例性實施例，但熟習此項技術者應易於理解，在實質上不背離本發明概念的新穎教示內容及優點的條件下，可在示例性實施例中作出諸多潤飾。因此，所有該些潤飾皆旨在包含於如申請專利範圍所界定的本發明概念的 範圍內。
CSL‧‧‧行選擇線/行選擇訊號
MB‧‧‧記憶區塊
REP‧‧‧修復
SCSL‧‧‧備用行選擇線
SEG1、SEG2、SEG3、SEG5、SEG6、SEG7、SEG8‧‧‧段
SEG4‧‧‧段/第一段
WLi、WLj‧‧‧字元線

Claims (20)

  1. 一種半導體記憶元件，包括：記憶胞元陣列，包括多個記憶區塊，所述多個記憶區塊中的每一者包括多個動態記憶胞元，所述多個動態記憶胞元耦合至字元線及位元線，其中所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的至少一個列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊；列解碼器，被配置成因應於所述列位址而啟用所述多個列區塊中的第一列區塊中的第一字元線，被配置成當所述第一列區塊包括至少一個缺陷胞元時啟用所述多個列區塊中的與所述第一列區塊不同的第二列區塊中的第二字元線，且被配置成輸出列區塊資訊訊號，所述列區塊資訊訊號指示所述第二字元線是否被啟用，其中所述第一列區塊與多個段中的第一段相關聯，所述第二列區塊與所述多個段中的第二段相關聯，所述第二段不同於所述第一段，且所述多個記憶區塊在與所述第一方向交叉的第二方向上被劃分成所述多個段；以及行解碼器，被配置成接收所述列區塊資訊訊號，並因應於行位址及所述列區塊資訊訊號而使用所述第一段中的第一備用位元線及所述第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線。
  2. 如申請專利範圍第1項所述的半導體記憶元件， 其中所述多個段中的每一者包括多條位元線及至少一條備用位元線，其中所述列位址是藉由現用命令接收的，且其中所述行位址是藉由寫入命令或讀取命令接收的。
  3. 如申請專利範圍第1項所述的半導體記憶元件，其中所述列解碼器包括多個列區塊熔絲電路，所述多個列區塊熔絲電路中的每一者對應於所述多個列區塊中的一者，且其中所述多個列區塊熔絲電路中的每一者包括：列區塊資訊儲存表，被配置成儲存與包括所述至少一個缺陷胞元的缺陷列區塊相關聯的缺陷列區塊位址、對應的列區塊的列區塊位址資訊、用於判斷是否啟用所述第二字元線的替換列區塊資訊以及主熔絲位元，所述主熔絲位元指示所述對應的列區塊是否能夠用作替換列區塊；列區塊比較器，被配置成將所述至少一個列區塊身份位元與所述缺陷列區塊位址進行比較以輸出列區塊匹配訊號；以及訊號產生器，被配置成向所述行解碼器提供與所述列區塊匹配訊號相關聯的列區塊資訊訊號，且被配置成基於所述列區塊匹配訊號及所述替換列區塊資訊而輸出與所述第二字元線的啟用相關聯的第一啟用訊號，其中所述列區塊資訊儲存表被配置成因應於所述列區塊匹配訊號而將所述替換列區塊資訊提供至所述訊號產生器。
  4. 如申請專利範圍第1項所述的半導體記憶元件，其中所 述行解碼器包括：多個子行解碼器，對應於所述多個記憶區塊；以及多個修復電路，對應於所述多個子行解碼器，且其中所述多個修復電路中的每一者被配置成對所述多個子行解碼器中的對應的子行解碼器施加第一修復訊號、第二修復訊號及內部賦能訊號，所述內部賦能訊號與所述第二字元線的啟用相關聯。
  5. 如申請專利範圍第4項所述的半導體記憶元件，其中所述多個修復電路中的與所述多個記憶區塊中的第一記憶區塊對應的修復電路被配置成藉由啟用所述第一修復訊號而使用所述第一備用位元線來修復所述第一位元線且被配置成藉由啟用所述第二修復訊號而使用所述第二備用位元線來修復所述第一位元線。
  6. 如申請專利範圍第4項所述的半導體記憶元件，其中所述多個修復電路中的每一者包括：故障位址儲存表，被配置成儲存與所述多個記憶區塊中的對應的記憶區塊的缺陷胞元的行位址資訊相關聯的故障行位址資訊；行位址比較器，被配置成將所述行位址與所述故障行位址資訊進行比較以輸出行匹配訊號，所述行匹配訊號指示所述行位址是否與所述故障行位址資訊匹配；熔絲電路，包括多個熔絲組，其中所述多個熔絲組中的每一熔絲組儲存關於所述對應的記憶區塊中的所述段中的每一者的備 用位元線的備用位元線資訊、以及與對應的段的備用位元線的可使用性相關聯的主熔絲位元；訊號產生器，被配置成基於所述列區塊資訊訊號、所述備用位元線資訊及所述主熔絲位元而產生與所述第二字元線的啟用相關聯的所述內部賦能訊號；以及修復訊號產生器，被配置成基於所述行匹配訊號及所述主熔絲位元而選擇性地啟用所述第一修復訊號及所述第二修復訊號。
  7. 如申請專利範圍第4項所述的半導體記憶元件，其中所述多個子行解碼器中的每一者包括：行選擇線驅動器，被配置成因應於所述行位址及由所述多個修復電路中的對應的修復電路輸出的行匹配訊號而選擇行選擇線以選擇所述第一段中的所述第一位元線；以及備用行選擇線驅動器，被配置成選擇性地啟用與所述第二段相關聯的第二賦能訊號，且被配置成因應於所述行匹配訊號、所述第一修復訊號、所述第二修復訊號及所述內部賦能訊號而對備用行選擇線進行選擇，來使資料經由所述第一段中的所述第一備用位元線或所述第二段中的所述第二備用位元線進行輸入及輸出。
  8. 如申請專利範圍第7項所述的半導體記憶元件，其中所述行選擇線驅動器被配置成當所述行匹配訊號指示所述行位址不與故障行位址資訊匹配時選擇與所述行位址對應的所述行選擇線。
  9. 如申請專利範圍第7項所述的半導體記憶元件，其中所述備用行選擇線驅動器被配置成禁用所述第二賦能訊號且被配置成當所述行匹配訊號指示所述行位址與故障行位址資訊匹配且所述第一修復訊號被啟用時選擇所述備用行選擇線來使所述資料經由所述第一段中的所述第一備用位元線進行輸入及輸出。
  10. 如申請專利範圍第7項所述的半導體記憶元件，其中所述備用行選擇線驅動器被配置成禁用所述第二賦能訊號且被配置成當所述行匹配訊號指示所述行位址與故障行位址資訊匹配且所述第二修復訊號被啟用時選擇所述備用行選擇線來使所述資料經由所述第二段中的所述第二備用位元線進行輸入及輸出。
  11. 如申請專利範圍第4項所述的半導體記憶元件，其中所述多個段設置於基板的所述第一方向及所述第二方向上，且其中所述記憶胞元陣列更包括：多個子字元線驅動器區，在所述第一方向上設置於所述多個段之間；多個位元線感測放大器區，在所述第二方向上設置於所述多個段之間；以及多個局部感測放大器電路，設置於所述多個位元線感測放大器區中。
  12. 如申請專利範圍第11項所述的半導體記憶元件，其中所述記憶胞元陣列更包括： 邏輯閘，被配置成對與所述第二段的啟用相關聯的第一賦能訊號與第二賦能訊號實行邏輯運算，以向所述多個局部感測放大器電路中的對應的局部感測放大器電路提供局部賦能訊號。
  13. 如申請專利範圍第12項所述的半導體記憶元件，其中與所述第二段對應的所述對應的局部感測放大器電路被啟用且資料經由所述第二段中的所述第二備用位元線進行輸入及輸出。
  14. 如申請專利範圍第1項所述的半導體記憶元件，更包括：周邊電路，被配置成因應於自外部元件接收的命令及位址而控制所述列解碼器及所述行解碼器，其中所述周邊電路包括錯誤修正碼(ECC)引擎，所述錯誤修正碼引擎被配置成對欲被儲存於所述記憶胞元陣列中的資料實行錯誤修正碼編碼且被配置成對自所述記憶胞元陣列讀取的資料實行錯誤修正碼解碼。
  15. 如申請專利範圍第14項所述的半導體記憶元件，其中所述周邊電路被配置成基於所述錯誤修正碼引擎的錯誤修正能力而控制使用所述第一備用位元線及所述第二備用位元線中的一者來修復所述第一位元線。
  16. 如申請專利範圍第1項所述的半導體記憶元件，包括：第一組晶粒，包括至少一個緩衝器晶粒；以及第二組晶粒，包括多個記憶體晶粒，其中所述多個記憶體晶粒堆疊於所述第一組晶粒上且被配置成經由多條矽穿孔(TSV)線 傳遞資料，其中所述多個記憶體晶粒中的每一者包括多個動態記憶胞元，且其中所述至少一個緩衝器晶粒包括所述列解碼器及所述行解碼器。
  17. 一種半導體記憶元件，包括：記憶胞元陣列，包括多個記憶區塊，所述多個記憶區塊中的每一者包括多個動態記憶胞元，所述多個動態記憶胞元耦合至字元線及位元線，其中所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊；以及位址解碼器，被配置成基於藉由寫入命令或讀取命令接收的行位址而改變用於儲存或輸出資料的記憶胞元的物理列位址，其中所述位址解碼器包括：列解碼器，被配置成因應於所述列位址而啟用所述多個列區塊中的第一列區塊中的第一字元線，被配置成當所述第一列區塊包括至少一個缺陷胞元時啟用所述多個列區塊中的與所述第一列區塊不同的第二列區塊中的第二字元線，且被配置成輸出列區塊資訊訊號，所述列區塊資訊訊號指示所述第二字元線是否被啟用，其中所述第一列區塊與多個段中的第一段相關聯，所述第二列區塊與所述多個段中的與所述第一段不同的第二段相關聯， 且所述多個記憶區塊在與所述第一方向交叉的第二方向上被劃分成所述多個段；以及行解碼器，被配置成接收從所述列解碼器輸出的所述列區塊資訊訊號，並且因應於行位址及所述列區塊資訊訊號而使用所述第一段中的第一備用位元線及所述第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線。
  18. 如申請專利範圍第17項所述的半導體記憶元件，其中所述列位址是藉由現用命令接收。
  19. 一種操作半導體記憶元件的方法，其中所述半導體記憶元件包括記憶胞元陣列，所述記憶胞元陣列包括多個記憶區塊，所述多個記憶區塊中的每一者包括耦合至字元線及位元線的多個動態記憶胞元，其中所述多個記憶區塊中的每一者被與列位址的位元的一部分對應的列區塊身份位元劃分成多個列區塊，且所述列區塊中的每一者包括在第一方向上排列的多個子陣列區塊，所述方法包括：由列解碼器因應於所述列位址而啟用所述多個列區塊中的第一列區塊中的第一字元線；當所述第一列區塊包括至少一個缺陷胞元時，啟用所述多個列區塊中與所述第一列區塊不同的第二列區塊中的第二字元線；由所述列解碼器輸出列區塊資訊訊號，所述列區塊資訊訊號指示所述第二列區塊中的所述第二字元線已被啟用；由行解碼器接收所述列區塊資訊訊號；以及 由所述行解碼器因應於行位址以及所述列區塊資訊訊號而使用多個段中的第一段中的第一備用位元線以及所述多個段中的第二段中的第二備用位元線中的一者來修復耦合至所述至少一個缺陷胞元的第一位元線，其中所述列區塊資訊訊號指示所述第一列區塊包括所述至少一個缺陷胞元。
  20. 如申請專利範圍第19項所述的方法，其中所述第一列區塊與所述多個段中的所述第一段相關聯，所述第二列區塊與所述多個段中的與所述第一段不同的所述第二段相關聯，且所述多個記憶區塊在與所述第一方向交叉的第二方向上被劃分成所述多個段，其中所述多個段中的每一者包括多條位元線及至少一條備用位元線，其中所述列位址是藉由現用命令接收，且其中所述行位址是藉由寫入命令或讀取命令接收。
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