TWI775912B - 半導體記憶體裝置及操作半導體記憶體裝置的方法 - Google Patents

半導體記憶體裝置及操作半導體記憶體裝置的方法 Download PDF

Info

Publication number
TWI775912B
TWI775912B TW107126746A TW107126746A TWI775912B TW I775912 B TWI775912 B TW I775912B TW 107126746 A TW107126746 A TW 107126746A TW 107126746 A TW107126746 A TW 107126746A TW I775912 B TWI775912 B TW I775912B
Authority
TW
Taiwan
Prior art keywords
address
cell
cell region
access
row
Prior art date
Application number
TW107126746A
Other languages
English (en)
Other versions
TW201916056A (zh
Inventor
金經綸
尹炫喆
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201916056A publication Critical patent/TW201916056A/zh
Application granted granted Critical
Publication of TWI775912B publication Critical patent/TWI775912B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體記憶體裝置可包括記憶單元陣列及存取控制 電路。所述記憶單元陣列可包括第一單元區及第二單元區。所述存取控制電路可回應於命令、存取位址及用於識別第一單元區及第二單元區的熔絲資訊而以不同的方式存取所述第一單元區及所述第二單元區。所述命令及位址可從外部裝置提供。也提供一種操作半導體記憶體裝置的方法。

Description

半導體記憶體裝置及操作半導體記憶體裝置的 方法 [相關申請的交叉參考]
本申請主張在2017年9月26日在韓國智慧財產權局提出申請的韓國專利申請第10-2017-0124231號的優先權，所述韓國專利申請的公開內容全文併入本申請供參考。
根據示例性實施例的設備及方法涉及記憶體，且更具體來說涉及半導體記憶體裝置、操作半導體記憶體裝置的方法及記憶體系統。
半導體晶片是通過半導體製造工藝製造，且接著以晶片狀態、裸片狀態或封裝狀態由測試裝置進行測試。通過測試來選擇缺陷晶片的缺陷部分，且如果記憶單元中的一些記憶單元有缺陷，則執行修復來挽救半導體晶片。當前，通過精密的製造工藝， 例如動態隨機存取記憶體(dynamic random access memory，DRAM)等半導體晶片的大小不斷減小，且因此，在製造工藝期間產生缺陷的可能性也增大。另外，如果缺陷未通過初始測試工藝檢測到，則在晶片運行期間可能會出現錯誤。
示例性實施例可提供一種能夠提高行修復操作的靈活性的半導體記憶體裝置。
示例性實施例可提供一種記憶體系統，所述記憶體系統包括一種能夠提高行修復操作的靈活性的半導體記憶體裝置。
示例性實施例可提供一種操作能夠提高行修復操作的靈活性的半導體記憶體裝置的方法。
根據示例性實施例的一方面，一種半導體記憶體裝置可包括：記憶單元陣列及存取控制電路。所述記憶單元陣列可包括第一單元區及第二單元區。所述存取控制電路可被配置成回應於命令、存取位址及用於識別第一單元區及第二單元區的熔絲資訊而以不同的方式存取所述第一單元區及所述第二單元區。所述命令及所述存取位址可從外部裝置提供。
根據示例性實施例的一方面，可提供一種操作半導體記憶體裝置的方法，其中所述半導體記憶體裝置包括記憶單元陣列，所述記憶單元陣列包括第一單元區及第二單元區。所述方法可包括：從外部裝置接收命令及存取位址；判斷所述存取位址是存取所述第一單元區還是所述第二單元區；及基於所述判斷以及 用於識別所述第一單元區及所述第二單元區的熔絲資訊來以不同的方式存取所述第一單元區與所述第二單元區。
根據示例性實施例的一方面，一種記憶體系統可包括至少一個半導體記憶體裝置及控制所述至少一個半導體記憶體裝置的記憶體控制器。所述至少一個半導體記憶體裝置可包括：記憶單元陣列及存取控制電路。所述記憶單元陣列可包括第一單元區及第二單元區。所述存取控制電路可回應於命令、存取位址及用於識別第一單元區及第二單元區的熔絲資訊而以不同的方式存取所述第一單元區及所述第二單元區。所述命令及所述存取位址可從所述記憶體控制器提供。
因此，當半導體記憶體裝置修復第二單元區中的至少一個缺陷單元時，半導體記憶體裝置可通過基於用於識別第一單元區及第二單元區的熔絲資訊同時啟動耦合到至少一個缺陷單元的字元線與和所述字元線相關聯的另一條字元線來執行行修復操作。因此，半導體記憶體裝置可提高在執行行修復操作時的靈活性。
20:記憶體系統
100:記憶體控制器
200、201、800:半導體記憶體裝置
204、205:存取控制電路
210、8107:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
230:記憶體庫控制邏輯
240:列位址多工器
245:刷新計數器
250:行位址栓鎖器
260、261:列解碼器
260a:第一記憶體庫列解碼器/第一列解碼器
260b:第二記憶體庫列解碼器
260c:第三記憶體庫列解碼器
260d:第四記憶體庫列解碼器
260e:第五記憶體庫列解碼器
260f:第六記憶體庫列解碼器
260g:第七記憶體庫列解碼器
260h:第八記憶體庫列解碼器
270、271:行解碼器
270a:第一記憶體庫行解碼器/第一行解碼器
270b:第二記憶體庫行解碼器
270c:第三記憶體庫行解碼器
270d:第四記憶體庫行解碼器
270e:第五記憶體庫行解碼器
270f:第六記憶體庫行解碼器
270g:第七記憶體庫行解碼器
270h:第八記憶體庫行解碼器
280:糾錯電路
285:感測放大器單元
285a~285h:第一記憶體庫感測放大器~第八記憶體庫感測放大器
290、291:輸入/輸出閘控電路
295、296:資料輸入/輸出緩衝器
300、301、301a、301b、951:記憶單元陣列
305:第一區
306:第二區
307:第三區
308:第四區
310:第一記憶體庫陣列
320:第二記憶體庫陣列/記憶體庫陣列
330:第三記憶體庫陣列/記憶體庫陣列
340:第四記憶體庫陣列/記憶體庫陣列
350:第五記憶體庫陣列/記憶體庫陣列
360:第六記憶體庫陣列/記憶體庫陣列
370:第七記憶體庫陣列/記憶體庫陣列
380:第八記憶體庫陣列/記憶體庫陣列
390:部分
400、822、953:修復控制電路
405:位址比較電路
410:故障位址儲存表
411:反熔絲陣列
412:控制單元
413、453:感測單元
414:暫存器單元
420:列位址比較器
430:儲存電路
440:行位址比較器
441:互斥或閘
450、457:熔絲資訊電路
451:儲存表
454:表指針
460:信號產生器
500:定時控制電路
510:字元線控制信號產生器
520:位元線控制信號產生器
550、560、570、580:子字元線驅動器
610、620、630、640:區塊控制電路
650、650a:位元線感測放大器BLSA/位元線感測放大器
651:N型感測放大器
652:P型感測放大器
653:預充電電路
654a、654b:行選擇開關
655:NSA驅動器
656:PSA驅動器
660、670、MC:記憶單元
700、700a:本地感測放大器電路
710:本地感測放大器
720:本地輸入/輸出線控制器
721:第一NMOS電晶體
722:第二NMOS電晶體
723:第三NMOS電晶體
724:第四NMOS電晶體
730:啟動控制電路
731:第一閘
732:第二閘
733:第三閘
741:缺陷單元
742:良好單元
743、751、753、755:參考編號
810:第一半導體積體電路層
820:第s半導體積體電路層
821:記憶體區
900:移動系統
910:應用處理器
920:連線性模組
930:使用者介面
940:非揮發性記憶體裝置
950:揮發性記憶體裝置
960:電源
8101:列(X)驅動器
8102:行(Y)驅動器
8103:資料輸入/輸出單元
8104:命令緩衝器
8105:位址緩衝器
ABL1、ABL2~ABLq、BL1、BL2~BLn-1、BLB1、BLB2、BLn、BLs、SBL[1]~SBL[l]:位元線
ACT:操作控制信號/現用信號
ADDR:位址/存取位址
AF:反熔絲
AWL1、AWL2~AWLp、SWL1~SWLk、WL、WL1、WL2、WL3、WL4~WLm-1、WLa、WLb、WLg、WLs、WLm:字元線
BANK_ADDR:記憶體庫位址
BL:位元線/第一位元線
BLB:位元線/第二位元線
BLSAB:位元線感測放大器區
CLK:時脈信號
CMD:命令
COL_ADDR:行位址/存取行位址
CONJ:結合區
CRP:行修復信號/修復控制信號
CRR:行冗餘區
CSL:信號/第二控制信號/行選擇信號
CTL1:第一控制信號
CTL2:第二控制信號
CW:碼字
D1:第一方向
D2:第二方向
DCA:經解碼行位址
DQ:資料
DR:資料區
DRA:經解碼列位址
EN:修復控制信號/使能信號
EN(J)、EN(J-1)、EN1、EN2:使能信號
FCAI、FCAI(1)~FCAI(k):行位址資訊
FI:熔絲信息
FRAI、FRAI(1)~FRAI(k):列位址資訊
GEN1:閘控使能信號
GIO1、GIO2、GIOB1、GIOB2:全域輸入/輸出線
LA、LAB:感測使能線
LA1~LA(s-1)、LAs:第一半導體積體電路層、第(s-1)半導體積體電路層~第s半導體積體電路層
LANG、LAPG:信號/第二控制信號/控制信號
LCTL:本地控制信號
LIO2、LIOB2:本地輸入/輸出線
LIO1、LIOB1:輸入/輸出線/本地輸入/輸出線
MB1、MB2、MB3、MB4、MB5、MB6、MB7、MB8:記憶塊
N1:接地電晶體
N3、N4、N5、N6、N7:NMOS電晶體
NCA:正常單元陣列/正常單元區域
NM1、NM2:n通道金屬氧化物半導體電晶體/NMOS電晶體
PCH:操作控制信號/預充電信號
PEQ:控制信號
PLSAEN1:第一本地感測使能信號
PLSAEN2:第二本地感測使能信號
PM1:p通道金屬氧化物半導體電晶體/PMOS電晶體
PM2:p通道金屬氧化物半導體電晶體/PMOS電晶體/電晶體
PMUXON1:第一連接控制信號
PMUXON2:第二連接控制信號
PMUXON3:第三連接控制信號
PMUXON4:第四連接控制信號
PXi:第一字元線控制信號
PXiB:第二字元線控制信號
RA:列位址/存取列位址
RD:操作控制信號/讀取信號
REF_ADDR:刷新列位址
RM、RM(1)~RM(k):列匹配信號
ROW_ADDR、ROW_ADDR1~ROW_ADDR3~ROW_ADDRm:列位址
S110、S120、S130、S140、S210、S220、S230、S240、S250、S260、S270、S310、S320、S330、S340:步驟
SBLB[1]~SBLB[l]:互補位元線
SCA:備用單元陣列/子陣列區塊
SCB、SCB32、SCB52:子陣列區塊
SEG1、SEG2、SEG3、SEG4、SEG5、SEG6、SEG7:分段
SEL:修復控制信號/選擇信號
SEL1、SEL2~SELI:選擇信號
SMC:備用記憶單元
SRA:備用列位址/修復控制信號
SRA1:備用列位址
SSEG:備用分段
SWB:子字元線驅動器區
SWL1~SWLr、SWLc:備用字元線
TPS:表指向信號
TSV:矽穿孔
VBL:位元線預充電電壓/預充電準位
VDD:充電電壓/電源電壓
VSS:地電壓
WLi:第一字元線
WLj、WLk:第二字元線
WR:操作控制信號/寫入信號
通過結合附圖閱讀示例性實施例的以下說明，以上和/或其他方面將變得顯而易見且更易於理解，在附圖中：圖1是示出根據示例性實施例的記憶體系統的方塊圖。
圖2A是示出根據示例性實施例的圖1中的半導體記憶體裝置的實例的方塊圖。
圖2B示出根據示例性實施例的圖2A所示半導體記憶體裝置 中的記憶單元陣列的實例。
圖2C示出根據示例性實施例的圖2A所示半導體記憶體裝置中的記憶單元陣列的另一個實例。
圖2D是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
圖3A是示出根據示例性實施例的圖1中的半導體記憶體裝置的方塊圖。
圖3B示出圖3A所示半導體記憶體裝置中的第一記憶體庫陣列的實例。
圖4示出根據示例性實施例的圖3A所示半導體記憶體裝置的配置方式。
圖5是示出根據示例性實施例的圖3A所示半導體記憶體裝置200中的修復控制電路的方塊圖。
圖6示出圖5所示修復控制電路中的故障位址儲存表的實例。
圖7示出圖5所示修復控制電路中的列位址比較器、儲存電路及行位址比較器。
圖8示出圖5所示修復控制電路中的熔絲資訊電路。
圖9是示出根據示例性實施例的圖3A所示半導體記憶體裝置中的定時控制電路(timing control circuit)的實例的方塊圖。
圖10是圖3A所示半導體記憶體裝置中的一個記憶體庫陣列的架構的示例性圖。
圖11示出根據示例性實施例的圖10中的第一記憶體庫陣列的一部分。
圖12是示出根據示例性實施例的圖11中的位元線感測放大 器的電路圖。
圖13示出圖11所示本地感測放大器電路。
圖14示出圖10所示第一記憶體庫陣列中用於傳輸使能信號及選擇信號的信號線的配置方式。
圖15示出圖14所示記憶體庫陣列中的一個子陣列區塊。
圖16示出圖14所示記憶體庫陣列。
圖17是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
圖18是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
圖19是示出根據示例性實施例的半導體記憶體裝置的結構圖。
圖20是示出根據示例性實施例的包括半導體記憶體裝置的移動系統的方塊圖。
現將參照附圖來詳細地參照示例性實施例。在圖式中，省略了與說明不相關的部分以清楚地闡述示例性實施例，且在本說明書通篇中相同的參考編號指代相同的元件。就此而言，本發明示例性實施例可具有不同的形式且不應被視為僅限於本文所述說明。
圖1是示出根據示例性實施例的記憶體系統的方塊圖。
參照圖1，記憶體系統20可包括記憶體控制器100及半導體記憶體裝置200。圖1及其他圖中繪示的各種元件及模組可利 用硬體(例如，電路、微晶片、處理器等)、軟體(例如，邏輯、應用程式、固件等)或硬體與軟體二者的組合來實施。
記憶體控制器100可控制記憶體系統20的總體操作。記憶體控制器100可控制外部主機與半導體記憶體裝置200之間的總體資料交換。舉例來說，記憶體控制器100可回應於來自主機的請求將資料寫入在半導體記憶體裝置200中或從半導體記憶體裝置200讀取資料。另外，記憶體控制器100可向半導體記憶體裝置200發出操作命令來控制半導體記憶體裝置200。
在一些示例性實施例中，半導體記憶體裝置200可為包括例如以下動態儲存裝置單元的記憶體裝置：動態隨機存取記憶體(dynamic random access memory，DRAM)、第4代雙倍資料速率(double data rate 4，DDR4)同步動態隨機存取記憶體(synchronous DRAM，SDRAM)、低功率第四代雙倍資料速率(low power DDR4，LPDDR4)同步動態隨機存取記憶體或低功率第五代雙倍資料速率同步動態隨機存取記憶體(LPDDR5 SDRAM)。
記憶體控制器100可將時脈信號CLK、命令CMD及位址(信號)ADDR傳送到半導體記憶體裝置200並與半導體記憶體裝置200交換資料DQ。
半導體記憶體裝置200可包括儲存資料DQ的記憶單元陣列300、控制邏輯電路210及修復控制電路400。記憶單元陣列300可包括基於熔絲資訊來識別的第一單元區及第二單元區。記憶單元陣列300還可包括不與熔絲資訊相關聯的第三單元區。
控制邏輯電路210可基於命令CMD及位址ADDR來控制對記憶單元陣列300的存取，且修復控制電路400可基於位址 ADDR及熔絲資訊來以不同的方式存取第一單元區及第二單元區。熔絲資訊可以構成記憶單元陣列300的子陣列區塊為單位進行設定。
修復控制電路400可基於熔絲資訊通過以下方式執行修復操作：當對第一單元區進行存取時將第一數目條字元線使能以及當對第二單元區進行存取時將第二數目條字元線使能。第一數目可不同於(或小於)第二數目。因此，半導體記憶體裝置200可提高在執行行修復操作時的靈活性。
圖2A是示出根據示例性實施例的圖1中的半導體記憶體裝置的實例的方塊圖。
參照圖2A，半導體記憶體裝置201可包括存取控制電路204、列解碼器261、行解碼器271、輸入/輸出(input/output，I/O)閘控電路291、資料輸入/輸出緩衝器296及記憶單元陣列301。
存取控制電路204可接收命令CMD及存取位址ADDR。存取控制電路204可對命令CMD進行解碼以控制半導體記憶體裝置201的操作。存取控制電路204可向列解碼器261提供存取位址ADDR的列位址ROW_ADDR，並向行解碼器271提供存取位址ADDR的行位址COL_ADDR。存取控制電路204可將存取位址ADDR與至少一個缺陷單元的位址進行比較，並基於比較的結果向行解碼器271提供行修復信號CRP。存取控制電路204可包括熔絲資訊電路457，熔絲資訊電路457儲存熔絲資訊FI、列位址ROW_ADDR及備用列位址SRA。熔絲資訊FI可識別所述至少一個缺陷單元所屬的單元區。也就是說，存取控制電路204可基於存取位址ADDR及用於識別第一單元區及第二單元區的熔 絲資訊FI來確定是同時啟動第一單元區與第二單元區還是啟動第一單元區及第二單元區中的一者。當存取控制電路204確定同時啟動第一單元區與第二單元區時，存取控制電路204可通過第一單元區中的正常單元來修復第二單元區中的缺陷單元。
列解碼器261可通過字元線WLs耦合到記憶單元陣列301，且行解碼器271及輸入/輸出閘控電路291可通過位元線BLs耦合到記憶單元陣列301。閘控電路291可向資料登輸入/輸出緩衝器296提供從記憶單元陣列301讀取的資料並將來自資料輸入/輸出緩衝器296的資料儲存到記憶單元陣列301中。資料輸入/輸出緩衝器296可與圖1中的記憶體控制器100之間接收/傳送資料DQ。
圖2B示出根據示例性實施例的圖2A所示半導體記憶體裝置中的記憶單元陣列的實例。
在圖2B中，與記憶單元陣列301a一起示出列解碼器261及熔絲資訊FI。
參照圖2B，記憶單元陣列301a可包括多個記憶塊MB1到MB8。由於記憶塊MB1、MB2、MB4、MB5、MB7及MB8中的每一者的熔絲資訊FI處於低準位(例如，第一邏輯準位)，因此記憶塊MB1、MB2、MB4、MB5、MB7及MB8可對應于第一單元區。由於記憶塊MB3及MB6中的每一者的熔絲資訊FI處於高準位(例如，第二邏輯準位)，因此記憶塊MB3及MB6可對應于第二單元區。
當存取位址ADDR的列位址ROW_ADDR指定第二單元區中的記憶塊MB3時，列解碼器261可通過同時將記憶塊MB3 的第一字元線WLi以及與第一字元線WLi的修復操作相關聯的記憶塊MB5的第二字元線WLj使能來執行修復操作。第二字元線可被分配到第一單元區中的記憶塊或者可被分配到第二單元區中的記憶塊。與第一字元線WLi同時被使能的第二字元線可為第一單元區中的字元線及第二單元區中的字元線中的一者。當第二字元線屬於第二單元區中的記憶塊MB3及MB6中的一者時，第二字元線可屬於記憶塊MB6而非第一字元線WLi所屬的記憶塊MB3。也就是說，第二數目條字元線對應於在第一單元區及第二單元區中所包含的所有字元線中的一組字元線。
圖2C示出根據示例性實施例的圖2A所示半導體記憶體裝置中的記憶單元陣列的另一個實例。
圖2C中的記憶單元陣列301b與圖2B中的記憶單元陣列301a的不同之處可在於，記憶單元陣列301b還可包括備用單元陣列SCA。
當存取位址ADDR的列位址ROW_ADDR指定第二單元區中的記憶塊MB3時，列解碼器261可通過同時將記憶塊MB3的第一字元線WLi以及與第一字元線WLi的修復操作相關聯的備用單元陣列SCA的第二字元線WLk使能來執行修復操作。與第一字元線WLi同時被使能的第二字元線可為第一單元區中的字元線、第二單元區中的字元線及備用單元區(或第三單元區)中的字元線中的一者。也就是說，第二數目條字元線對應於在第一單元區、第二單元區及第三單元區中所包含的所有字元線中的一組字元線。
圖2D是示出根據示例性實施例的操作半導體記憶體裝 置的方法的流程圖。
參照圖2A至圖2D，在操作包括記憶單元陣列301(其具有通過熔絲資訊FI識別的第一單元區及第二單元區)的半導體記憶體裝置201的方法中，存取控制電路204可接收命令CMD及存取位址ADDR(S110)。存取控制電路204基於熔絲資訊判斷存取位址ADDR是存取第一單元區還是存取第二單元區(S120)。當存取位址ADDR存取第一單元區時，存取控制電路204可通過將第一數目條字元線使能來執行行修復(S130)。當存取位址ADDR存取第二單元區時，存取控制電路204可通過將第二數目條字元線使能來執行行修復(S140)。第二數目可大於第一數目。
圖3A是示出根據示例性實施例的圖1中的半導體記憶體裝置的方塊圖。
參照圖3A，半導體記憶體裝置200可包括控制邏輯電路210、位址暫存器220、記憶體庫控制邏輯230、刷新計數器245、列位址多工器240、行位址栓鎖器250、列解碼器260、行解碼器270、記憶單元陣列300、感測放大器單元285、輸入/輸出閘控電路290、糾錯電路280、資料輸入/輸出緩衝器295、修復控制電路400及定時控制電路500。
控制邏輯電路210、位址暫存器220、修復控制電路400及定時控制電路500可構成存取控制電路205。
記憶單元陣列300包括第一記憶體庫陣列310到第八記憶體庫陣列380。列解碼器260包括分別耦合到第一記憶體庫陣列310到第八記憶體庫陣列380的第一記憶體庫列解碼器260a到第八記憶體庫列解碼器260h，行解碼器270包括分別耦合到第一記 憶體庫陣列310到第八記憶體庫陣列380的第一記憶體庫行解碼器270a到第八記憶體庫行解碼器270h，且感測放大器單元285包括分別耦合到第一記憶體庫陣列310到第八記憶體庫陣列380的第一記憶體庫感測放大器285a到第八記憶體庫感測放大器285h。第一記憶體庫陣列310到第八記憶體庫陣列380、第一記憶體庫列解碼器260a到第八記憶體庫列解碼器260h、第一記憶體庫行解碼器270a到第八記憶體庫行解碼器270h、及第一記憶體庫感測放大器285a到第八記憶體庫感測放大器285h可形成第一記憶體庫到第八記憶體庫。第一記憶體庫陣列310到第八記憶體庫陣列380中的每一者可包括形成在多條字元線WL與多條位元線BL的交叉部位處的多個記憶單元MC。
位址暫存器220可從記憶體控制器100接收位址ADDR，位址ADDR包括記憶體庫位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR。位址暫存器220可將所接收的記憶體庫位址BANK_ADDR提供到記憶體庫控制邏輯230，將所接收的列位址ROW_ADDR提供到列位址多工器240以及將所接收的行位址COL_ADDR提供到行位址栓鎖器250。
記憶體庫控制邏輯230可響應於記憶體庫位址BANK_ADDR產生記憶體庫控制信號。第一記憶體庫列解碼器260a到第八記憶體庫列解碼器260h中的與記憶體庫位址BANK_ADDR對應的一者可回應於記憶體庫控制信號被啟動，且第一記憶體庫行解碼器270a到第八記憶體庫行解碼器270h中的與記憶體庫位址BANK_ADDR對應的一者可回應於記憶體庫控制信號被啟動。
列位址多工器240可從位址暫存器220接收列位址ROW_ADDR，且可從刷新計數器245接收刷新列位址REF_ADDR。列位址多工器240可選擇性地輸出列位址ROW_ADDR或刷新列位址REF_ADDR作為列位址RA。從列位址多工器240輸出的列位址RA可被施加到第一記憶體庫列解碼器260a到第八記憶體庫列解碼器260h。
第一記憶體庫列解碼器260a到第八記憶體庫列解碼器260h中被記憶體庫控制邏輯230啟動的一者可對從列位址多工器240輸出的列位址RA進行解碼，並啟動與列位址RA對應的字元線。舉例來說，被啟動的記憶體庫列解碼器可向與列位址RA對應的字元線施加字元線驅動電壓。另外，被啟動的記憶體庫列解碼器可在將與列位址RA對應的字元線啟動的同時將與從修復控制電路400輸出的備用列位址SRA對應的備用字元線啟動。
行位址栓鎖器250可從位址暫存器220接收行位址COL_ADDR，並臨時儲存所接收的行位址COL_ADDR。在一些實施例中，在突發脈衝模式(burst mode)中，行位址栓鎖器250可產生從所接收的行位址COL_ADDR遞增的行位址。行位址栓鎖器250可將臨時儲存或產生的行位址施加到第一記憶體庫行解碼器270a到第八記憶體庫行解碼器270h。
第一記憶體庫行解碼器270a到第八記憶體庫行解碼器270h中被啟動的一者可通過輸入/輸出閘控電路290來將與記憶體庫位址BANK_ADDR及行位址COL_ADDR對應的感測放大器啟動。輸入/輸出閘控電路290可包括用於對輸入/輸出資料進行閘控的電路，且可還包括讀取資料栓鎖器及寫入驅動器，讀取資料栓 鎖器用於儲存從第一記憶體庫陣列310到第八記憶體庫陣列380輸出的資料，寫入驅動器用於將資料寫入到第一記憶體庫陣列310到第八記憶體庫陣列380。
從第一記憶體庫陣列310到第八記憶體庫陣列380中的一個記憶體庫陣列讀取的碼字CW可由耦合到從中讀取資料的所述一個記憶體庫陣列的感測放大器感測到，並儲存在讀取資料栓鎖器中。儲存在讀取資料栓鎖器中的碼字CW可在由糾錯電路280對碼字CW執行糾錯碼(error correction code，ECC)解碼之後通過資料輸入/輸出緩衝器295被提供到記憶體控制器100。將被寫入在第一記憶體庫陣列310到第八記憶體庫陣列380中的一個記憶體庫陣列中的資料DQ可從記憶體控制器100被提供到資料輸入/輸出緩衝器295且在由糾錯電路280對資料DQ執行ECC編碼之後通過寫入驅動器被寫入在一個記憶體庫陣列中。
資料輸入/輸出緩衝器295可基於時脈信號CLK在半導體記憶體裝置200的寫入操作中將資料DQ從記憶體控制器100提供到糾錯電路280且可在半導體記憶體裝置200的讀取操作中將資料DQ從糾錯電路280提供到記憶體控制器100。
在寫入操作中，糾錯電路280可基於來自資料輸入/輸出緩衝器295的資料DQ產生同位檢查位元，且可向輸入/輸出閘控電路290提供包含資料DQ及同位檢查位元的碼字CW。輸入/輸出閘控電路290可將碼字CW寫入在一個記憶體庫陣列中。
另外，在讀取操作中，糾錯電路280可從輸入/輸出閘控電路290接收從一個記憶體庫陣列讀取的碼字CW。糾錯電路280可基於碼字CW中的同位檢查位元對資料DQ執行ECC解碼，糾 正資料DQ中的單個位元錯誤或二個位錯誤並將經糾正的資料提供到資料輸入/輸出緩衝器295。
控制邏輯電路210可控制半導體記憶體裝置200的操作。舉例來說，控制邏輯電路210可為半導體記憶體裝置200產生控制信號以執行寫入操作或讀取操作。控制邏輯電路210可包括命令解碼器211及模式暫存器212，命令解碼器211對從記憶體控制器100接收的命令CMD進行解碼，模式暫存器212對半導體記憶體裝置200的操作模式進行設定。
舉例來說，命令解碼器211可通過對寫入使能信號、列位址選通信號、行位址選通信號、晶片選擇信號等進行解碼來產生與命令CMD對應的操作控制信號ACT、PCH、WR及RD。控制邏輯電路210可將操作控制信號ACT、PCH、WR及RD提供到定時控制電路500。操作控制信號ACT、PCH、WR及RD可包括現用信號ACT、預充電信號PCH、寫入信號WR及讀取信號RD。
定時控制電路500可響應於操作控制信號ACT、PCH、WR及RD產生用於控制字元線WL的電壓準位的第一控制信號CTL1以及用於控制位元線BL的電壓準位的第二控制信號CTL2，並將第一控制信號CTL1及第二控制信號CTL2提供到記憶單元陣列300。
修復控制電路400可基於位址(或存取位址ADDR)的列位址ROW_ADDR、行位址及字元線的熔絲資訊來產生用於控制記憶體庫陣列的第一單元區及第二單元區的修復操作的修復控制信號CRP、SEL、EN及SRA。修復控制電路400可將備用列位址SRA提供到對應的記憶體庫列解碼器，將行修復信號CRP提供到 對應的記憶體庫行解碼器以及將選擇信號SEL及使能信號EN提供到與對應的子陣列區塊相關聯的區塊控制電路。
也就是說，存取控制電路205可基於命令CMD、存取位址ADDR以及第一單元區及第二單元區的熔絲資訊而以不同的方式存取第一單元區與第二單元區。
圖3B示出圖3A所示半導體記憶體裝置中的第一記憶體庫陣列的實例。
參照圖3B，第一記憶體庫陣列310可包括正常單元陣列NCA及備用單元陣列SCA。正常單元陣列NCA可包括多條字元線WL1到WLm(其中m是大於二的自然數)、多條位元線BL1到BLn(其中n是大於二的自然數)以及設置在字元線WL1到WLm與位元線BL1到BLn之間的交叉部位處的多個記憶單元MC。備用單元陣列SCA可包括多條備用字元線SWL1到SWLr(其中r是大於二的自然數)、位元線BL1到BLn以及設置在備用字元線SWL1到SWLr與位元線BL1到BLn之間的交叉部位處的多個備用記憶單元SMC。
正常單元陣列NCA可基於字元線WL1到WLm中的每一條字元線的熔絲資訊而被劃分成第一單元區及第二單元區。第一單元區中的字元線的熔絲資訊可具有第二邏輯準位(邏輯低準位)。第二單元區中的字元線的熔絲資訊可具有第一邏輯準位(邏輯高準位)。備用單元陣列SCA中的備用記憶單元SMC可用於行修復操作。
在示例性實施例中，其他記憶體庫陣列320到380可只包括第一單元區，或者只包括第一單元區及第二單元區而可不包 括備用單元陣列SCA。
圖4示出根據示例性實施例的圖3A所示半導體記憶體裝置的配置方式。
參照圖4，半導體記憶體裝置200可包括第一記憶體庫陣列310到第八記憶體庫陣列380、第一記憶體庫列解碼器260a到第八記憶體庫列解碼器260h、第一記憶體庫行解碼器270a到第八記憶體庫行解碼器270h、定時控制電路500及修復控制電路400。根據示例性實施例，第一記憶體庫陣列到第八記憶體庫陣列可分佈在基板的核心區中。
第一記憶體庫陣列310及第三記憶體庫陣列330可排列在基板的第一區305中，第二記憶體庫陣列320及第四記憶體庫陣列340可排列在基板的第二區306中，第五記憶體庫陣列350及第七記憶體庫陣列370可排列在基板的第三區307中，且第六記憶體庫陣列360及第八記憶體庫陣列380可排列在基板的第四區308中。所屬領域中的一般技術人員應理解及瞭解，提供圖4所示配置方式是出於說明目的且本公開並非僅限於圖中所示結構。
第一記憶體庫列解碼器(或第一列解碼器)260a及第一記憶體庫行解碼器(或第一行解碼器)270a可鄰近第一記憶體庫陣列310設置，第二記憶體庫列解碼器260b及第二記憶體庫行解碼器270b可鄰近第二記憶體庫陣列320設置，第三記憶體庫列解碼器260c及第三記憶體庫行解碼器270c可鄰近第三記憶體庫陣列330設置，且第八記憶體庫列解碼器260h及第八記憶體庫行解碼器270h可鄰近第八記憶體庫陣列380設置。第一區305到第四 區308可對應於基板的核心區。
圖5是示出根據示例性實施例的圖3A所示半導體記憶體裝置200中的修復控制電路的方塊圖。
參照圖5，修復控制電路400可包括位址比較電路405、熔絲資訊電路450及信號產生器460。
位址比較電路405可將在記憶單元陣列300中出現的至少一個缺陷單元的位址資訊與列位址ROW_ADDR及行位址COL_ADDR進行比較並基於比較來輸出用於修復所述至少一個缺陷單元的行修復信號CRP。
位址比較電路405可包括故障位址儲存表410、列位址比較器420、儲存電路430及行位址比較器440。
故障位址儲存表410可儲存在記憶單元陣列300的正常單元區域NCA中出現的至少一個缺陷單元的列位址資訊FRAI及行位址資訊FCAI。故障位址儲存表410可包括用於儲存所述至少一個缺陷單元的位置資訊的非揮發性記憶體裝置。舉例來說，故障位址儲存表410可包括用於儲存所述至少一個缺陷單元的位置資訊的反熔絲(anti-fuse，AF)。儲存在故障位址儲存表410中的所述至少一個缺陷單元的位置資訊可被更新。
舉例來說，可在故障位址儲存表410中更新在連續地使用半導體記憶體裝置200時造成的在正常單元區域NCA中出現的缺陷單元的位置資訊。另外，可在故障位址儲存表410中更新在對半導體記憶體裝置200進行封裝之後出現的其他缺陷單元的位置資訊。缺陷單元的這種位置資訊可通過測試在半導體記憶體裝置200中是否出現故障位元來獲得。所述測試可在對半導體記憶 體裝置200進行封裝之前(即，在晶片級)執行或者可在對半導體記憶體裝置200進行封裝之後執行。可使用修復控制電路400執行封裝後修復(post-package repair，PPR)。
所述至少一個缺陷單元的位置資訊可為所述至少一個缺陷單元的列位址資訊FRAI及行位址資訊FCAI。
列位址比較器420可儲存從故障位址儲存表410接收的列位址資訊FRAI。列位址比較器420可在半導體記憶體裝置200被驅動的同時或者在半導體記憶體裝置200被驅動之後的期望時間段內從故障位址儲存表410接收列位址資訊FRAI。列位址比較器420可接收存取位址ADDR的列位址ROW_ADDR，將列位址ROW_ADDR與列位址資訊FRAI進行比較，且當列位址ROW_ADDR與列位址資訊FRAI匹配時輸出列匹配信號RM。
儲存電路430可儲存行位址資訊FCAI並根據列匹配信號RM輸出與存取位址ADDR的列位址ROW_ADDR匹配的缺陷單元的行位址資訊FCAI。行位址比較器440可將存取位址ADDR的行位址COL_ADDR與缺陷單元的行位址資訊FCAI進行比較且當行位址COL_ADDR與行位址資訊FCAI匹配時接著輸出用於修復缺陷單元的行修復信號CRP。
熔絲資訊電路450可儲存列位址ROW_ADDR、每一列位址ROW_ADDR的熔絲資訊及與列位址ROW_ADDR對應的備用列位址SRA，並根據熔絲資訊選擇性地輸出備用列位址SRA。
信號產生器460可基於列位址(或存取列位址)ROW_ADDR、備用列位址SRA及行修復信號CRP來產生選擇信號SEL及使能信號EN，選擇信號SEL用於選擇對應的子陣列區 塊，使能信號EN用於對對應的子陣列區塊進行選擇性地使能。
圖6示出圖5所示修復控制電路中的故障位址儲存表的實例。
參照圖6，故障位址儲存表410可包括反熔絲陣列411、控制單元412、感測單元413及暫存器單元414。
反熔絲陣列411可包括p×q個反熔絲(AF)，所述p×q個反熔絲分別連接到p個列與q個行的交叉部位，其中p及q是自然數。反熔絲陣列411可包括p條字元線AWL1到AWLp以對設置在p個列處的反熔絲(AF)進行存取，以及包括被設置成與q個行對應的q條位元線ABL1到ABLq以遞送從反熔絲(AF)讀取的信息。
控制單元412可對反熔絲陣列411中的缺陷單元的位置資訊進行程式設計或者從反熔絲陣列411讀取缺陷單元的位置資訊。感測單元413可感測並放大從反熔絲陣列411接收的缺陷單元的位置資訊並輸出放大的結果。暫存器單元414可臨時儲存從感測單元413接收的缺陷單元的位置資訊。暫存器單元414可將缺陷單元的列位址資訊FRAI及行位址資訊FCAI分別輸出到列位址比較器420及儲存電路430。
圖7示出圖5所示修復控制電路中的列位址比較器、儲存電路及行位址比較器。
參照圖7，列位址比較器420可為內容可定址記憶體(content addressable memory，CAM)。列位址比較器420可在其儲存空間中儲存缺陷單元的列位址資訊FRAI(1)到FRAI(k)。列位址比較器420可將列位址ROW_ADDR與缺陷單元的列位址資訊 FRAI(1)到FRAI(k)進行比較以判斷是否存在列位址資訊與列位址ROW_ADDR相同的缺陷單元。此處，k是大於一的自然數。
當存在列位址資訊與列位址ROW_ADDR相同的缺陷單元時，則列位址比較器420可輸出與列位址ROW_ADDR對應的列匹配信號RM。舉例來說，當出現缺陷單元的列的數目是k時，可輸出與這k個列對應的列匹配信號RM(1)到RM(k)。列匹配信號RM(1)到RM(k)分別將字元線SWL1到SWLk使能以將缺陷單元的行位址資訊FCAI(1)到FCAI(k)儲存在儲存電路430中，此將在下文中加以詳細闡述。
儲存電路430可為靜態隨機存取記憶體(static random access memory，SRAM)。儲存電路430可具有SRAM單元陣列，SRAM單元陣列連接到k條字元線SWL1到SWLk、g條位元線SBL[1]到SBL[g]以及g條互補位元線SBLB[1]到SBLB[g]的交叉部位。此處，`g`表示大於一的自然數。儲存電路430可將缺陷單元的行位址資訊FCAI(1)到FCAI(k)儲存在其儲存空間中。儲存電路430可根據列匹配信號RM(1)到RM(k)對與列匹配信號RM(1)到RM(k)對應的字元線SWL1到SWLk進行使能，且儲存電路430因此將與列位址ROW_ADDR匹配的缺陷單元的行位址資訊FCAI輸出到行位址比較器440。
行位址比較器440可使用互斥或閘441來實施。行位址比較器440可將存取位址ADDR的行位址COL_ADDR與從記憶單元122接收的缺陷單元的行位址資訊FCAI進行比較且當行位址COL_ADDR與行位址資訊FCAI匹配時向對應的行解碼器輸出用於修復缺陷單元的行修復信號CRP。行修復信號CRP可被設定成 使對應的行解碼器可對存取單元的行位址COL_ADDR進行去能並對冗餘行位址進行使能。
圖8示出圖5所示修復控制電路中的熔絲資訊電路。
參照圖8，熔絲資訊電路450可包括表指針454、儲存表451及感測單元453。
儲存表451可儲存每一條字元線的列位址ROW_ADDR、每一條字元線的熔絲資訊FI以及當熔絲資訊FI具有第一邏輯準位時與列位址ROW_ADDR對應的備用列位址SRA。表指針454可輸出指定列位址ROW_ADDR的表指向信號TPS，且當由表指向信號TPS指定的列位址ROW_ADDR的熔絲資訊FI具有第一邏輯準位時，儲存表451可將與列位址ROW_ADDR對應的備用列位址SRA輸出到感測單元453。感測單元453可將備用列位址SRA輸出到對應的列解碼器。
在圖8中，列位址ROW_ADDR1到ROW_ADDRm中的列位址ROW_ADDR3的熔絲資訊FI可具有第一邏輯準位(由“H”表示)，且與列位址ROW_ADDR3對應的備用列位址SRA1可被輸出到對應的列解碼器。因此，可通過同時啟動與列位址ROW_ADDR3對應的字元線和與備用列位址SRA1對應的備用字元線來執行行修復操作。
圖9是示出根據示例性實施例的圖3A所示半導體記憶體裝置中的定時控制電路的實例的方塊圖。
參照圖9，定時控制電路500可包括字元線控制信號產生器510及位元線控制信號產生器520。
字元線控制信號產生器510可基於與命令CMD對應的 操作控制信號ACT、WR及RD、及經解碼列位址DRA產生用於控制字元線的第一控制信號CTL1，第一控制信號CTL1包括第一字元線控制信號PXi及第二字元線控制信號PXiB。另外，字元線控制信號產生器510可向子字元線驅動器提供第一字元線控制信號PXi及第二字元線控制信號PXiB。
位元線控制信號產生器520可回應於操作控制信號ACT及PCH以及經解碼行位址DCA產生用於控制所選擇記憶單元的位元線對的電壓準位的第二控制信號CTL2(其包括信號LANG、LAPG及CSL)，且可將第二控制信號LANG、LAPG及CSL提供到位元線感測放大器。
圖10是圖3A所示半導體記憶體裝置中的一個記憶體庫陣列的架構的示例性圖。
在圖10中，示出第一記憶體庫陣列310以及與第一記憶體庫陣列310相關聯的電路。電路及對應的記憶體庫陣列的配置方式在其他記憶體庫陣列320到380中可為相似的。在圖10中，示出第一記憶體庫陣列310、第一行解碼器270a及第一列解碼器260a。
參照圖10，在第一記憶體庫陣列310中，在第一方向D1上可設置有I個子陣列區塊SCB，且在實質上垂直於第一方向D1的第二方向D2上可設置有J個子陣列區塊SCB。在每一子陣列區塊SCB中可設置有多條位元線、多條字元線及多個記憶單元。
另外，所述多個記憶單元可設置在位元線與字元線之間的交叉部位處，例如(舉例來說)在圖3B中所示。在第一方向D1上在各個子陣列區塊SCB之間可設置有I+1個子字元線驅動器 區SWB。在子字元線驅動器區SWB中可設置有子字元線驅動器。在第二方向D2上在各個子陣列區塊SCB之間可設置有例如J+1個位元線感測放大器區BLSAB。在位元線感測放大器區BLSAB中可設置有用於感測儲存在記憶單元中的資料的位元線感測放大器。
鄰近子字元線驅動器區SWB及位元線感測放大器區BLSAB可設置有多個結合區CONJ。在結合區CONJ中的每一者中可設置有區塊控制電路。區塊控制電路可接收選擇信號SEL及使能信號EN。第一行解碼器270a可接收行位址(或存取行位址COL_ADDR)及行修復信號CRP。第一列解碼器260a可接收存取列位址RA及備用列位址SRA。
圖11示出根據示例性實施例的圖10中的第一記憶體庫陣列的一部分。
參照圖10及圖11，在第一記憶體庫陣列310的一部分390(圖10所示)中，可設置有子陣列區塊SCB、位元線感測放大器區BLSAB、子字元線驅動器區SWB及結合區CONJ。
子陣列區塊SCB可包括在列方向(第一方向D1)上延伸的多條字元線WL1到WL4以及在行方向(第二方向D2)上延伸的多個位元線對BL1到BL2與BLB1到BLB2。子陣列區塊SCB可包括設置在字元線WL1到WL4和位元線對BL1到BL2與BLB1到BLB2之間的交叉部位處的多個記憶單元MC。
繼續參照圖10，子字元線驅動器區SWB可包括分別驅動字元線WL1到WL4的多個子字元線驅動器550、560、570及580。子字元線驅動器550及560可設置在相對於子陣列區塊SCB 而言位於左側(在此實例中)的子字元線驅動器區SWB中。另外，子字元線驅動器570及580可設置在相對於子陣列區塊SCB而言位於右側(在此實例中)的子字元線驅動器區SWB中。
位元線感測放大器區BLSAB可包括耦合到位元線對BL1到BL2與BLB1到BLB2的位元線感測放大器BLSA 650及650a以及本地感測放大器電路700及700a。位元線感測放大器650可感測並放大位元線對BL1與BLB1之間的電壓差以將經放大電壓差提供到本地輸入/輸出線對LIO1與LIOB1。
本地感測放大器電路700可響應於閘控使能信號GEN1及本地控制信號LCTL來控制本地輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接，且本地感測放大器電路700a可響應於對應的閘控使能信號及對應的本地控制信號來控制本地輸入/輸出線對LIO2與LIOB2和全域輸入/輸出線對GIO2與GIOB2之間的連接。
如圖11所示，位元線感測放大器650與位元線感測放大器650a可交替地設置在子陣列區塊SCB的上部部分及下部部分處。結合區CONJ可鄰近位元線感測放大器區BLSAB、子字元線驅動器區SWB及子陣列區塊SCB設置。在結合區CONJ中可設置有多個區塊控制電路610、620、630及640。
區塊控制電路610可響應於使能信號EN1及選擇信號SEL1向本地感測放大器電路700提供閘控使能信號GEN1，且本地感測放大器電路700可響應於閘控使能信號GEN1選擇性地提供或切斷和全域輸入/輸出線對GIO1與GIOB1的連接。
在圖11中，示出具有折疊位元線結構的第一記憶體庫 陣列310的部分390，參照圖11進行的說明可相同地應用於具有開口位元線結構的記憶體庫陣列。
在圖11中，對圖3B所示第一記憶體庫陣列中的正常單元陣列NCA中的子陣列區塊SCB進行了闡述，圖3B所示第一記憶體庫陣列中的備用單元陣列SCA中的子陣列區塊可具有與圖11所示子陣列區塊SCB實質上相同的配置。因此，當要修復第二單元區中的至少一個缺陷單元時，可對正常單元陣列NCA中包括缺陷單元的子陣列區塊中的本地感測放大器電路進行去能，且可對包括用於取代缺陷單元的記憶單元的子陣列區塊中的本地感測放大器電路進行使能。
圖12是示出根據示例性實施例的圖11中的位元線感測放大器的電路圖。
參照圖12，位元線感測放大器650可耦合到記憶單元陣列300中的記憶單元660及670中的每一者的位元線BL及BLB。圖12所示位元線感測放大器650可包括N型感測放大器(N-type sense amplifier，NSA)651、P型感測放大器(P-type sense amplifier，PSA)652、預充電電路653、行選擇開關654a及654b、NSA驅動器655及PSA驅動器656。
N型感測放大器651可在感測操作期間將位元線(或位元線對)BL與BLB中的低準位位元線放電到低準位。N型感測放大器651可包括兩個n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體NM1及NM2。NMOS電晶體NM1的閘極可連接到位元線(第二位元線)BLB，且NMOS電晶體NM1的汲極可連接到位元線(第一位元線)BL，且NMOS 電晶體NM1的源極可連接到感測使能線LAB。NMOS電晶體NM2可具有連接到位元線BL的閘極、連接到感測使能線LAB的汲極及連接到位元線BLB的源極。N型感測放大器651可將低準位位元線連接到感測使能線LAB。感測使能線LAB可連接到地電壓VSS。低準位位元線可根據所選擇記憶單元660或670中儲存的資料而為位元線BL及BLB中的一者。
P型感測放大器652可在感測操作中以電源電壓VDD準位對位元線BL及BLB的高電壓位元線進行充電。P型感測放大器652可包括兩個p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)電晶體PM1及PM2。PMOS電晶體PM1可具有連接到位元線BLB的閘極、連接到位元線BL的源極及連接到感測使能線LA的汲極。PMOS電晶體PM2可具有連接到位元線BL的閘極、連接到感測使能線LA的源極及連接到位元線BLB的汲極。
P型感測放大器652可使用向感測使能線LA提供的電源電壓VDD來對位元線BL及BLB的高電壓位元線進行充電。
PSA驅動器656可向感測使能線LA提供充電電壓VDD。因此，由於電晶體PM2的閘極耦合到通過電荷共用而使電壓增大的位元線，因此電晶體PM2可被關斷。
預充電電路653可在感測操作中響應於控制信號PEQ以一半電壓(half voltage)VDD/2對位元線BL及BLB進行預充電。當將控制信號PEQ啟動時，預充電電路653可向位元線BL及BLB供應位元線預充電電壓VBL。位元線預充電電壓VBL可為半電壓VDD/2。位元線BL及BLB可連接成使其電壓相等。如 果位元線BL及BLB由預充電準位VBL充電，則控制信號PEQ可被去啟動。預充電電路653可包括NMOS電晶體N3、N4及N5。
行選擇開關654a及654b可回應於行選擇信號CSL將由N型感測放大器651及P型感測放大器652感測到的資料連接到輸入/輸出線LIO1及LIOB1。行選擇開關654a及654b可被接通以使得所感測資料傳輸到輸入/輸出線LIO1及LIOB1。舉例來說，在讀取操作中，當N型感測放大器651及P型感測放大器652的感測準位達到穩定時，行選擇信號CSL可被啟動。接著，行選擇開關654a及654b可被接通以使得所感測資料傳輸到本地輸入/輸出線對LIO1與LIOB1。當位元線BL及BLB的電荷與輸入/輸出線LIO1及LIOB1共用時，位元線BL及BLB的電壓可發生變化。行選擇開關654a及654b可包括NMOS電晶體N6及N7。
NSA驅動器655可向N型感測放大器651的感測使能線LAB提供驅動信號。NSA驅動器655可從位元線控制信號產生器520(圖9所示)接收控制信號LANG。基於控制信號LANG，NSA驅動器655可使感測使能線LAB接地。NSA驅動器655可包括接地電晶體N1以控制感測使能線LAB的電壓。PSA驅動器656可向P型感測放大器652的感測使能線LA提供充電電壓VDD。PSA驅動器656可受來自位元線控制信號產生器520的控制信號LAPG的控制。控制信號LAPG與控制信號LANG可彼此互補。
圖13示出圖11所示本地感測放大器電路。
參照圖13，本地感測放大器電路700可包括本地感測放大器710、本地輸入/輸出線控制器720及啟動控制電路730。
啟動控制電路730可對閘控使能信號GEN1與第一本地 感測使能信號PLSAEN1、第一連接控制信號PMUXON1以及第二連接控制信號PMUXON2的每一者執行互斥或運算，並輸出第二本地感測使能信號PLSAEN2、第三連接控制信號PMUXON3及第四連接控制信號PMUXON4。因此，根據閘控使能信號GEN1的邏輯準位而定，第二本地感測使能信號PLSAEN2、第三連接控制信號PMUXON3及第四連接控制信號PMUXON4的每一邏輯準位可與第一本地感測使能信號PLSAEN1、第一連接控制信號PMUXON1及第二連接控制信號PMUXON2的每一邏輯準位相同或相反。啟動控制電路730可包括第一閘731、第二閘732及第三閘733。
本地感測放大器710可回應於第二本地感測使能信號PLSAEN2將本地輸入/輸出線對LIO1與LIOB1之間的電壓差放大以向全域輸入/輸出線對GIO1與GIOB1提供經放大的電壓差。本地輸入/輸出線控制器720可包括第一NMOS電晶體到第四NMOS電晶體721、722、723及724並回應於第三連接控制信號PMUXON3及第四連接控制信號PMUXON4來對本地輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接進行控制。
舉例來說，當第一本地感測使能信號PLSAEN1、第一連接控制信號PMUXON1及第二連接控制信號PMUXON2中的每一者處於高準位且閘控使能信號GEN1處於高準位時，第二本地感測使能信號PLSAEN2、第三連接控制信號PMUXON3及第四連接控制信號PMUXON4中的每一者可變成低準位。因此，本地感測放大器710可被去能且本地輸入/輸出線控制器720可切斷本地 輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接。
舉例來說，當第一本地感測使能信號PLSAEN1、第一連接控制信號PMUXON1及第二連接控制信號PMUXON2中的每一者處於高準位且閘控使能信號GEN1處於低準位時，第二本地感測使能信號PLSAEN2、第三連接控制信號PMUXON3及第四連接控制信號PMUXON4中的每一者可變成高準位。因此，本地感測放大器710可被使能且本地輸入/輸出線控制器720可提供本地輸入/輸出線對LIO1與LIOB1和全域輸入/輸出線對GIO1與GIOB1之間的連接。
圖14示出圖10所示第一記憶體庫陣列中用於傳輸使能信號及選擇信號的信號線的配置方式。
參照圖14，對於第一記憶體庫陣列310中的每一個子陣列區塊SCB而言，用於傳輸使能信號EN1到EN(J)的信號線可在第一方向D1上延伸且用於傳輸選擇信號SEL1到SELI的信號線可在第二方向D2上延伸。使能信號EN1到EN(J)中的每一者以及選擇信號SEL1到SELI中的每一者可被提供到結合區CONJ中對應的區塊控制電路，且對應的區塊控制電路可響應於使能信號EN1到EN(J)中對應的一者以及選擇信號SEL1到SELI中對應的一者來對相關聯的子陣列區塊SCB進行使能或去能。也就是說，修復控制電路400可以子陣列區塊為單位執行行修復操作。
圖15示出圖14所示記憶體庫陣列中的一個子陣列區塊。
參照圖15，子陣列區塊SCB可包括資料區DR及行冗 餘區CRR。行冗餘區CRR中的冗餘記憶單元可用于修復資料區DR中的缺陷單元。
在圖15中，資料區DR中的缺陷單元741與行冗餘區CRR中用於取代缺陷單元741的良好單元742可耦合到同一條字元線WLg。當字元線WLg的熔絲資訊FI處於低準位且行修復信號CRP被啟動時，資料區DR中的缺陷單元741可被行冗餘區CRR中的良好單元742取代，如參考編號743所表示。
圖16示出圖14所示記憶體庫陣列。
參照圖16，記憶體庫陣列可基於存取列位址被劃分成多個分段SEG1到SEG7。分段SEG5的熔絲信息FI可為高準位且分段SEG1到SEG4、SEG6及SEG7中的每一者的熔絲資訊FI可為低準位。因此，分段SEG1到SEG4、SEG6及SEG7可構成第一單元區且分段SEG5可構成第二單元區。備用分段SSEG可屬於第一單元區及第二單元區中的一者。
如上所述，子陣列區塊SCB可包括資料區DR及行冗餘區CRR，且備用分段SSEG中的每一子陣列區塊可包括用於修復分段SEG1到SEG7中的子陣列區塊的備用單元。
由於子陣列區塊SCB32屬於分段SEG3、耦合到字元線WLa並且包括缺陷單元，且子陣列區塊SCB32的熔絲資訊FI是低準位，因此子陣列區塊SCB32中的缺陷單元可被子陣列區塊SCB32中的行冗餘區CRR中的良好單元取代，如參考編號751所表示。
由於子陣列區塊SCB52屬於分段SEG5、耦合到字元線WLb並且包括缺陷單元，且子陣列區塊SCB52的熔絲資訊FI是 高準位，因此字元線WLa與備用分段SSEG中的備用字元線SWLc可被同時啟動。備用字元線SWLc可對應於字元線WLb。另外，子陣列區塊SCB52中的缺陷單元中的至少一者可被子陣列區塊SCB52中的行冗餘區CRR中的良好單元取代，如參考編號753所表示；且子陣列區塊SCB52中的缺陷單元中的至少另一者可被備用分段SSEG中的良好單元取代，如參考編號755所表示。備用分段SSEG的熔絲信息FI可為高準位或低準位。在另一個示例性實施例中，可將備用分段SSEG分配到記憶體庫陣列，而不論熔絲資訊FI如何。因此，半導體記憶體裝置200可提高在執行行修復操作時的靈活性。
圖17是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
參照圖2至圖17，在操作包括通過熔絲資訊進行識別的第一單元區及第二單元區的半導體記憶體裝置的方法中，修復控制電路400可接收存取位址ADDR(S210)。修復控制電路400中的位址比較電路405可將存取位址ADDR與故障位址資訊進行比較(S220)。
修復控制電路400可基於比較的結果來判斷是否對記憶單元陣列300中的至少一個缺陷單元執行行修復操作(S230)。當修復控制電路400確定不對至少一個缺陷單元執行行修復操作(S230中的“否”)時，控制邏輯電路210可對由存取位址ADDR指定的記憶單元執行正常記憶體操作(S250)。
當修復控制電路400確定對至少一個缺陷單元執行行修復操作(S230中的“是”)時，修復控制電路400可判斷由存取 位址指定的字元線的熔絲資訊FI是低準位還是高準位(S240)。當由存取位址指定的字元線的熔絲資訊FI是低準位時，可通過啟動由存取位址指定的字元線來執行行修復操作(S270)。然而，當由存取位址指定的字元線的熔絲資訊FI是高準位時，可通過同時啟動由存取位址指定的字元線與和所述字元線對應的備用字元線來執行行修復操作(S260)。備用字元線可為屬於第一單元區的字元線或者可為屬於第二單元區的字元線。
圖18是示出根據示例性實施例的操作半導體記憶體裝置的方法的流程圖。
參照圖2至圖16及圖18，在操作包括記憶單元陣列300(其包括多個記憶體庫陣列，所述多個記憶體庫陣列中的至少一者包括第一單元區及第二單元區)的半導體記憶體裝置200的方法中，半導體記憶體裝置200可從外部裝置(例如，記憶體控制器100)接收命令CMD及存取位址ADDR(S310)。
修復控制電路400可基於第一單元區中的字元線及第二單元區的字元線中的每一者的熔絲資訊FI來判斷存取位址ADDR指定第一單元區還是第二單元區(S320)。當存取位址ADDR指定第一單元區時，可通過啟動第一單元區中的字元線中的一者來執行行修復操作(S330)。當存取位址ADDR指定第二單元區時，可通過同時啟動第一單元區中的字元線中的一者以及與所述字元線對應的備用字元線來執行行修復操作(S340)。備用字元線可為第一單元區中的字元線中的一者、第二單元區中的字元線中的一者或者與第一單元區及第二單元區不同的第三單元區中的字元線中的一者。
圖19是示出根據示例性實施例的半導體記憶體裝置的結構圖。
參照圖19，半導體記憶體裝置800可包括第一半導體積體電路層LA1到第s半導體積體電路層LAs(其中s是大於二的自然數)，其中最下部第一半導體積體電路層LA1被假定為介面或控制晶片，且其他半導體積體電路層LA2到Las被假定為包括核心記憶體晶片的從晶片。第一半導體積體電路層LA1到第s半導體積體電路層LAs之間可通過矽穿孔(through-silicon-via，TSV)傳送及接收信號。作為介面或控制晶片的最下部第一半導體積體電路層LA1可通過形成在外部表面上的導電結構來與外部記憶體控制器進行通信。將通過主要使用第一半導體積體電路層LA1或810作為介面或控制晶片、以及使用第s半導體積體電路層LAs或820作為從晶片來對半導體記憶體裝置800的結構及操作進行說明。
第一半導體積體電路層810可包括用於驅動設置在第s半導體積體電路層820中的記憶體區821的各種週邊電路。舉例來說，第一半導體積體電路層810可包括用於驅動記憶體的字元線的列(X)驅動器8101、用於驅動記憶體的位元線的行(Y)驅動器8102、用於控制資料的輸入/輸出的資料輸入/輸出單元(Din/Dout)8103、用於從外部接收命令CMD並對命令CMD進行緩衝的命令緩衝器(CMD)8104、以及用於接收位址以及對位址進行緩衝的位址緩衝器(ADDR)8105。
第一半導體積體電路層810還可包括控制邏輯電路8107。控制邏輯電路8107可基於來自記憶體控制器的命令及位址 來對記憶體區821進行存取。在記憶體區821中可設置有結合區且上述區塊控制電路可設置在結合區中。
第s半導體積體電路層820可包括記憶體區821、用於控制記憶體區821中的至少一個缺陷單元的修復操作的修復控制電路822以及週邊區，在週邊區中，例如列解碼器、行解碼器及位元線感測放大器等週邊電路被設置成用於在記憶體區821中寫入/讀取資料。
如參照圖2至圖18所闡述，記憶體區821可包括由熔絲資訊進行識別的第一單元區及第二單元區。當修復控制電路822對第二單元區執行行修復操作時，修復控制電路822可通過啟動第二單元區中的字元線及另一條字元線來提高在執行行修復操作時的靈活性。
另外，在一些實施例中，在半導體記憶體裝置800中可設置有三維(three dimensional，3D)記憶陣列。以下併入本申請供參考的專利文獻闡述了三維記憶陣列的適宜的配置：美國專利第7,679,133號、第8,553,466號、第8,654,587號、第8,559,235號；以及美國專利公開第2011/0233648號，其中三維記憶陣列被配置為多個層級，在各層級之間共用字元線和/或位元線。
圖20是示出根據示例性實施例的包括半導體記憶體裝置的移動系統的方塊圖。
參照圖20，移動系統900可包括應用處理器910、連線性模組920、揮發性記憶體裝置950、非揮發性記憶體裝置940、使用者介面930及電源960。這些元件中的一者或多者可通過匯流排彼此連接及彼此通信。
應用處理器910可執行例如網頁流覽器、遊戲應用、視頻播放機等應用。連線性模組920可與外部裝置執行有線通信或無線通訊。揮發性記憶體裝置950可儲存由應用處理器910處理的資料或作為工作記憶體(即，主要儲存)運行。揮發性記憶體裝置950可採用圖3A所示半導體記憶體裝置200。揮發性記憶體裝置950可包括記憶單元陣列951及修復控制電路953。修復控制電路953可修復記憶單元陣列951中的至少一個缺陷單元。
非揮發性記憶體裝置940可儲存用於引導移動系統900的引導鏡像(boot image)。使用者介面930可包括至少一個輸入裝置(例如，小鍵盤、觸控式螢幕等)以及至少一個輸出裝置(例如，揚聲器、顯示裝置等)。電源960可向移動系統900供應電源電壓。
在一些實施例中，移動系統900和/或移動系統900的元件可以各種形式進行封裝。
如上所述，揮發性記憶體裝置950可通過同時啟動兩條字元線來提高在執行行修復操作時的靈活性。
本公開的各個方面可應用於使用半導體記憶體裝置的系統。
以上是對示例性實施例的例示，而不應被視為對示例性實施例的限制。儘管已闡述了幾個示例性實施例，但是所屬領域中的技術人員將容易地理解，在不實質上背離本公開的新穎教示內容及優點的條件下，在這些示例性實施例中可進行許多修改。因此，所有這些修改均旨在包含在由權利要求書所界定的本公開的範圍內。
261:列解碼器
301b:記憶單元陣列
FI:熔絲信息
MB1、MB2、MB3、MB4、MB5、MB6、MB7、MB8:記憶塊
SCA:備用單元陣列/子陣列區塊
WLi:第一字元線
WLk:第二字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：記憶單元陣列，包括多個記憶體庫陣列，所述多個記憶體庫陣列中的至少一者包括第一單元區及第二單元區；以及存取控制電路，被配置成基於命令、存取位址及識別所述第一單元區及所述第二單元區的熔絲資訊而以不同的方式存取所述第一單元區及所述第二單元區，其中所述命令及所述存取位址是從外部裝置提供，其中對於在所述第二單元區中所包含的字元線的每一者，所述熔絲資訊具有第一邏輯準位，以及其中對於在所述第一單元區中所包含的字元線的每一者，所述熔絲資訊具有第二邏輯準位。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中基於所述熔絲資訊，所述存取控制電路被配置成：當所述存取位址存取所述第一單元區時，啟動第一數目條字元線；以及當所述存取位址存取所述第二單元區時，啟動第二數目條字元線，且其中所述第一數目不同於所述第二數目。
  3. 如申請專利範圍第2項所述的半導體記憶體裝置，其中特徵在於，所述第二數目條字元線對應於在所述第一單元區及所述第二單元區中所包含的所有字元線中的一組字元線。
  4. 如申請專利範圍第3項所述的半導體記憶體裝置，其中所述存取控制電路更被配置成當所述存取位址存取所述第二單元區時，同時啟動第一字元線與第二字元線，所述第一字元線是由所述存取位址所指定且所述第二字元線與所述第一字元線相關聯，且其中所述第一字元線包含在所述第二單元區中，且所述第二字元線包含在所述第一單元區及所述第二單元區中的一者中。
  5. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述記憶單元陣列更包括不與所述熔絲資訊相關聯的第三單元區。
  6. 如申請專利範圍第5項所述的半導體記憶體裝置，其中基於所述熔絲資訊，所述存取控制電路更被配置成：當所述存取位址存取所述第一單元區時啟動第一數目條字元線；以及當所述存取位址存取所述第二單元區時啟動第二數目條字元線，且其中所述第一數目不同於所述第二數目。
  7. 如申請專利範圍第6項所述的半導體記憶體裝置，其中所述第二數目條字元線對應於在所述第二單元區、所述第三單元區及所述第一單元區中所包含的所有字元線中的一組字元線。
  8. 如申請專利範圍第7項所述的半導體記憶體裝置，其中所述存取控制電路更被配置成當所述存取位址存取所述第二單元 區時，同時啟動第一字元線與第二字元線，所述第一字元線是由所述存取位址所指定且所述第二字元線與所述第一字元線相關聯，且其中所述第一字元線包含在所述第二單元區中，且所述第二字元線包含在所述第一單元區、所述第二單元區、及所述第三單元區中的一者中。
  9. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述存取控制電路包括：控制邏輯電路，被配置成基於所述命令及所述存取位址來產生用於控制所述記憶單元陣列的操作的操作控制信號；修復控制電路，被配置成基於所述存取位址來產生用於控制所述第一單元區及所述第二單元區的修復操作的修復控制信號；以及定時控制電路，被配置成響應於所述操作控制信號來產生用於控制所述記憶單元陣列的字元線的第一控制信號及用於控制所述記憶單元陣列的位元線的第二控制信號。
  10. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述修復控制電路包括：位址比較電路，被配置成：將所述存取位址與在所述第一單元區及所述第二單元區中產生的至少一個缺陷單元的位址資訊進行比較；以及基於所述存取位址與所述位址資訊進行比較的結果來輸出用於修復所述至少一個缺陷單元的行修復信號；以及 熔絲資訊電路，被配置成：儲存對應於所述存取位址的列位址及用於替換所述列位址的備用列位址的所述熔絲資訊，以及根據所述熔絲資訊選擇性地輸出所述備用列位址。
  11. 如申請專利範圍第10項所述的半導體記憶體裝置，其中所述位址比較電路包括：故障位址儲存表，被配置成儲存所述至少一個缺陷單元的列位址資訊及行位址資訊；列位址比較器，被配置成：儲存所述至少一個缺陷單元的所述列位址資訊；以及基於所述存取位址的所述列位址與所述至少一個缺陷單元的所述列位址資訊的比較的結果來輸出列匹配信號；以及行位址比較器，被配置成：儲存所述至少一個缺陷單元的所述行位址資訊；以及基於所述存取位址的行位址與所述至少一個缺陷單元的所述行位址資訊的比較的結果來輸出所述行修復信號。
  12. 如申請專利範圍第10項所述的半導體記憶體裝置，其中所述熔絲資訊電路包括：熔絲表，被配置成儲存所述第一單元區中的所述字元線的第一列位址、所述第二單元區中的所述字元線的第二列位址、所述熔絲資訊及分別與所述第二列位址對應的備用列位址；以及感測電路，被配置成當所述存取位址的所述列位址的所述熔絲資訊具有所述第一邏輯準位時，輸出與所述存取位址的所述列 位址對應的所述備用列位址。
  13. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述多個記憶體庫陣列中的每一者包括：多個子陣列區塊，設置在基板的第一方向及與所述第一方向交叉的第二方向上；多個子字元線驅動器區，在所述第一方向上設置在所述多個子陣列區塊之間；多個位元線感測放大器區，在所述第二方向上設置在所述多個子陣列區塊之間；以及多個結合區，所述多個結合區中的每一者均鄰近所述多個子字元線驅動器區中的相應一者及所述多個位元線感測放大器區中的相應一者設置。
  14. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述多個記憶體庫陣列中的每一者更包括：多個區塊控制電路，設置在所述多個結合區中；以及多個本地感測放大器電路，設置在所述多個位元線感測放大器區中，且其中所述多個區塊控制電路中的每一者被配置成回應於所述修復控制信號的選擇信號及使能信號，通過選擇性地啟動對應的子陣列區塊中的所述多個本地感測放大器電路中的一者來執行行修復。
  15. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述修復控制電路更被配置成當所述存取位址指定所述第二單 元區中的所述字元線中的一者時，以子陣列區塊為單位執行行修復。
  16. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述多個記憶體庫陣列中的每一者包括所述第一單元區。
  17. 一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括記憶單元陣列，所述記憶單元陣列包括多個記憶體庫陣列的，所述多個記憶體庫陣列中的至少一者包括第一單元區及第二單元區，所述方法包括：從外部裝置接收命令及存取位址；基於所接收的所述命令，判斷所述存取位址是存取所述第一單元區還是所述第二單元區；以及基於判斷所述存取位址是存取所述第一單元區還是所述第二單元區以及識別所述第一單元區及所述第二單元區的熔絲資訊來以不同的方式存取所述第一單元區與所述第二單元區，其中對於在所述第二單元區中所包含的字元線的每一者，所述熔絲資訊具有第一邏輯準位，以及其中對於在所述第一單元區中所包含的字元線的每一者，所述熔絲資訊具有第二邏輯準位。
  18. 如申請專利範圍第17項所述的方法，其中以不同的方式存取所述第一單元區與所述第二單元區包括：當所述存取位址存取所述第一單元區時，基於所述熔絲資訊來啟動第一數目條字元線；以及當所述存取位址存取所述第二單元區時，基於所述熔絲資訊 來啟動第二數目條字元線，且其中所述第一數目不同於所述第二數目。
  19. 一種半導體記憶體裝置，包括：記憶單元陣列，包括多個記憶體庫陣列，所述多個記憶體庫陣列中的至少一者包括第一單元區及第二單元區；以及存取控制電路，被配置成基於存取位址及識別所述第一單元區及所述第二單元區的熔絲資訊來確定是同時啟動所述第一單元區與所述第二單元區還是啟動所述第一單元區及所述第二單元區中的一者，其中所述存取位址是從外部裝置提供，其中對於在所述第二單元區中所包含的字元線的每一者，所述熔絲資訊具有第一邏輯準位，以及其中對於在所述第一單元區中所包含的字元線的每一者，所述熔絲資訊具有第二邏輯準位。
  20. 如申請專利範圍第19項所述的半導體記憶體裝置，其中當確定同時存取所述第一單元區與所述第二單元區時，所述存取控制電路被配置成使用所述第一單元區中的正常單元來修復所述第二單元區中的缺陷單元。
TW107126746A 2017-09-26 2018-08-01 半導體記憶體裝置及操作半導體記憶體裝置的方法 TWI775912B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??10-2017-0124231 2017-09-26
KR10-2017-0124231 2017-09-26
KR1020170124231A KR102384733B1 (ko) 2017-09-26 2017-09-26 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템

Publications (2)

Publication Number Publication Date
TW201916056A TW201916056A (zh) 2019-04-16
TWI775912B true TWI775912B (zh) 2022-09-01

Family

ID=65807977

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107126746A TWI775912B (zh) 2017-09-26 2018-08-01 半導體記憶體裝置及操作半導體記憶體裝置的方法

Country Status (4)

Country Link
US (1) US10497460B2 (zh)
KR (1) KR102384733B1 (zh)
CN (1) CN109559779B (zh)
TW (1) TWI775912B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11288374B2 (en) * 2017-10-31 2022-03-29 Mitsubishi Heavy Industries Machinery Systems. Ltd. Information processing device, method for controlling information processing device, and program
US11037653B2 (en) 2018-10-05 2021-06-15 Samsung Electronics Co., Ltd. Memory devices performing repair operations and repair operation methods thereof
KR20200132035A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
CN110491785A (zh) * 2019-07-03 2019-11-22 成都皮兆永存科技有限公司 半导体存储器制备方法及半导体存储器
KR102669502B1 (ko) 2019-07-09 2024-05-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102654797B1 (ko) * 2019-07-12 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 불량 컬럼 리페어를 제공하는 메모리 디바이스 및 이를 동작시키는 방법
KR102410849B1 (ko) 2019-09-06 2022-06-21 포항공과대학교 산학협력단 뉴럴 네트워크를 구현하기 위한 전자 장치
KR102697631B1 (ko) * 2019-10-28 2024-08-23 삼성전자주식회사 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법
US11132470B2 (en) * 2019-11-07 2021-09-28 Micron Technology, Inc. Semiconductor device with secure access key and associated methods and systems
US11100986B2 (en) 2019-12-17 2021-08-24 Micron Technology, Inc. Discharge current mitigation in a memory array
US11417375B2 (en) 2019-12-17 2022-08-16 Micron Technology, Inc. Discharge current mitigation in a memory array
CN115116531A (zh) * 2021-03-19 2022-09-27 长鑫存储技术有限公司 存储器件修复方法及系统
EP4084005B1 (en) 2021-03-19 2023-06-07 Changxin Memory Technologies, Inc. Memory device repair method and system
KR102437329B1 (ko) * 2022-07-06 2022-08-30 주식회사 스퀴즈비츠 행렬곱 연산 장치 및 방법
CN118266029A (zh) * 2022-10-28 2024-06-28 长江先进存储产业创新中心有限责任公司 存储器设备及其寻址方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070285980A1 (en) * 2006-05-10 2007-12-13 Takahiro Shimizu Semiconductor memory device
KR20100133611A (ko) * 2009-06-12 2010-12-22 주식회사 하이닉스반도체 불휘발성 메모리 장치
TW201642273A (zh) * 2015-05-26 2016-12-01 愛思開海力士有限公司 智慧自修復裝置和方法
US9653181B1 (en) * 2016-01-25 2017-05-16 SK Hynix Inc. Smart self-repair device and method of self-repairing a package
US20170262647A1 (en) * 2016-03-10 2017-09-14 Kabushiki Kaisha Toshiba Data security management based on device locations and connection states

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6199177B1 (en) 1998-08-28 2001-03-06 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6421284B1 (en) 2000-05-26 2002-07-16 Hitachi, Limited Semiconductor device
KR100374633B1 (ko) 2000-08-14 2003-03-04 삼성전자주식회사 리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는반도체 메모리 장치
KR100410984B1 (ko) * 2001-06-04 2003-12-12 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 불량 구제 방법
KR100468315B1 (ko) 2002-07-15 2005-01-27 주식회사 하이닉스반도체 리페어 회로
KR20050037144A (ko) 2003-10-17 2005-04-21 주식회사 하이닉스반도체 메모리 장치의 컬럼 리페어 회로
WO2005081260A1 (ja) 2004-02-20 2005-09-01 Spansion Llc 半導体記憶装置および半導体記憶装置の冗長方法
US7215586B2 (en) * 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
WO2007086214A1 (ja) 2006-01-24 2007-08-02 Advantest Corporation 試験装置および選択装置
WO2010103567A1 (ja) 2009-03-10 2010-09-16 株式会社アドバンテスト 試験装置および試験方法
KR20140094668A (ko) * 2013-01-17 2014-07-30 삼성전자주식회사 리던던시 회로 및 이를 포함하는 반도체 메모리 장치
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
KR102117633B1 (ko) * 2013-09-12 2020-06-02 에스케이하이닉스 주식회사 셀프 리페어 장치
KR102204390B1 (ko) * 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
KR20160074211A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160120006A (ko) * 2015-04-07 2016-10-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160148347A (ko) * 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 셀프 리페어 장치 및 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070285980A1 (en) * 2006-05-10 2007-12-13 Takahiro Shimizu Semiconductor memory device
KR20100133611A (ko) * 2009-06-12 2010-12-22 주식회사 하이닉스반도체 불휘발성 메모리 장치
TW201642273A (zh) * 2015-05-26 2016-12-01 愛思開海力士有限公司 智慧自修復裝置和方法
US9653181B1 (en) * 2016-01-25 2017-05-16 SK Hynix Inc. Smart self-repair device and method of self-repairing a package
US20170262647A1 (en) * 2016-03-10 2017-09-14 Kabushiki Kaisha Toshiba Data security management based on device locations and connection states

Also Published As

Publication number Publication date
KR102384733B1 (ko) 2022-04-08
CN109559779B (zh) 2023-10-10
US10497460B2 (en) 2019-12-03
US20190096508A1 (en) 2019-03-28
TW201916056A (zh) 2019-04-16
CN109559779A (zh) 2019-04-02
KR20190035237A (ko) 2019-04-03

Similar Documents

Publication Publication Date Title
TWI775912B (zh) 半導體記憶體裝置及操作半導體記憶體裝置的方法
TWI761648B (zh) 半導體記憶元件以及操作半導體記憶元件的方法
US20150043288A1 (en) Semiconductor memory device having fuse cell array
US10910028B2 (en) Memory device in which locations of registers storing fail addresses are merged
US11450396B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
US10770154B2 (en) Semiconductor memory devices and memory systems having the same
US11508456B2 (en) Semiconductor memory device capable of increasing flexibility of a column repair operation
CN114649015A (zh) 在刷新时进行冗余匹配控制以禁用字线激活的设备和方法
JP2001351399A (ja) 半導体記憶装置
US20170242754A1 (en) Semiconductor device
TWI856784B (zh) 半導體記憶體裝置及半導體記憶體裝置的操作方法
JP2003203496A (ja) 半導体記憶装置
US20240221860A1 (en) Semiconductor memory device and method of operating semiconductor memory device
KR20190066685A (ko) 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법
JP2008269784A (ja) 半導体記憶装置
JP2001118398A (ja) 半導体記憶装置及びその検査方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent