CN117423376A - 存储控制电路、存储器、存储器的修复方法及电子设备 - Google Patents

Abstract

本申请提供了一种存储控制电路、存储器、存储器的修复方法及电子设备。其中，存储控制电路用于对存储器中的存储阵列进行控制。存储阵列包括多个存储区域，每一存储区域中均包括多行存储单元行。存储控制电路包括与多个存储区域一一对应的多个字线驱动电路，解码器和驱动控制电路。每一字线驱动电路中均包括多个驱动子电路，每一驱动子电路连接对应的存储区域中的一行存储单元行，用于向存储单元行发送驱动信号；驱动控制电路与每一字线驱动电路中至少部分驱动子电路连接；从而可以利用驱动控制电路对与其连接的任意驱动子电路进行独立的驱动，使与该驱动子电路连接的存储单元行进被激活，从而可以增加存储器中对存储单元行的控制灵活。

Description

存储控制电路、存储器、存储器的修复方法及电子设备

技术领域

本申请涉及存储技术领域，尤其涉及一种存储控制电路、存储器、存储器的修复方法及电子设备。

背景技术

现有很多电子产品采用动态随机存取存储器(dynamic random access memory，DRAM)作为系统内存，用于暂存中央处理器(Central Processing Unit，CPU)的运算数据，以及与硬盘等外部存储器交换的数据。

如图1所示，DRAM的存储空间一般包括多个库(Bank)，例如图1中的Bank1～Bank4，如图2所示，每个Bank为二维的存储阵列，存储阵列沿字线方向被分为多个存储区域A1～AX，每一存储区域Ax(x为1至X的任一整数)中均有多行存储单元行WL1～WLN，每一行存储单元行WLn(n为1至N的任一整数)连接一条字线和一个驱动电路SWDn，所有的驱动电路SWDn均与解码器连接。在进行数据写入或读取操作时，解码器一次仅能选中存储阵列中的一整行存储单元行，并向与该一整行存储单元行对应的多个驱动电路SWDn同时发送控制信号，以驱动该一整行存储单元行。即现有的DRAM，只能以一整行存储单元行为单位进行驱动，对不同存储单元行的进行灵活的控制受到限制。

发明内容

本申请提供一种存储控制电路、存储器、存储器的修复方法及电子设备，用于提高存储器的控制灵活性。

第一方面，本申请实施例提供的一种存储控制电路，该存储控制电路应用于存储器，用于对存储器中的存储阵列进行控制。示例性的，存储控制电路包括解码器，多个字线驱动电路和驱动控制电路。存储阵列中包括沿字线方向(也即存储单元行的延伸方向)排列的多个存储区域。每一个存储区域中均包括多行存储单元行。每一存储单元行连接一条字线。相当于将存储阵列中的每一行存储单元整行分成多份，每一份为一个存储区域中的一个存储单元行。即存储阵列的每一行存储单元整行均包括多个存储区域中的每一存储区域中的一个存储单元行。在本申请中，存储区域中每一行存储单元行对应连接一条字线，以通过字线向存储单元行传输驱动信号。当存储单元行接收到驱动信号时，该存储单元行被激活，即该存储单元行中的各存储单元被导通，然后通过位线(一般一个存储单元行中，每一存储单元均会连接一条位线，不同的存储单元连接不同的位线)就可以向该存储单元行中的各存储单元写入数据或者读取数据。每一个存储区域对应配置有一个字线驱动电路，每一个字线驱动电路中均包括多个驱动子电路，多个驱动子电路中每一驱动子电路连接对应的存储区域中的一行存储单元行，用于向该存储单元行发送驱动信号。解码器与多个字线驱动电路中每一字线驱动电路中的多个驱动子电路连接，即每一字线驱动电路中的每一个驱动子电路均与解码器连接。示例性的，解码器用于向多个字线驱动电路中每一字线驱动电路中被选中的其中一个驱动子电路同时发送第一控制信号，以控制被选中的各驱动子电路同时向对应的存储单元行发送驱动信。驱动控制电路与多个字线驱动电路中每一字线驱动电路中至少部分驱动子电路连接；驱动控制电路可以独立的向与其连接的任意驱动子电路发送第一控制信号，从而使接收到该第一控制信号的驱动子电路可以向与该驱动子电路连接的存储单元行发送驱动信号。本申请对驱动控制电路连接的驱动子电路的位置和数量均不作限定，例如，与驱动控制电路连接的属于不同字线驱动电路中的驱动子电路的数量可以相同，也可以不相同，与驱动控制电路连接的属于不同字线驱动电路中的驱动子电路的位置可以相同，也可以不相同，具体可以根据实际需求进行设计，在此不作限定。

可以理解的是，本申请中，解码器和驱动控制电路均可以向与其连接的驱动子电路发送第一控制信号，而驱动子电路在接收到该第一控制信号时可以向与该驱动子电路连接的存储单元行发送驱动信号。不同的是，解码器一次必须同时驱动每一个字线驱动电路中的一个驱动子电路，即在解码器的控制下，每一存储区域中均有一行存储单元行被激活。而驱动控制电路则可以对与其连接的任意驱动子电路进行独立控制，即驱动控制电路一次可以控制的驱动子电路的数量和位置均不受限定，可以根据实际需求进行选择。正是因为在存储器中增加了驱动控制电路，因此本申请提供的存储器可以利用驱动控制电路对与其连接的任意驱动子电路进行独立的驱动，使与该驱动子电路连接的存储单元行进被激活，从而可以增加存储器中对存储单元行的控制灵活。

示例性的，存储器中一般还包括地址缓冲器。其中，地址缓冲器可以接收外部输入的地址信息，然后根据该地址信息产生内部地址信息，并将产生的内部地址信息发送给解码器。从而解码器可以根据接收的内部地址信息向该内部地址信息选中的驱动子电路发送第一控制信号。

示例性的，在本申请中，每一存储区域中的多行存储单元行包括M行第一存储单元行和N行第二存储单元行，其中，N为大于或等于2且小于M的整数。其中，不同存储区域中的M行第一存储单元行的对应位置相同，例如每一存储区域中的M行第一存储单元行均为该存储区域中的第1行存储单元行至第M行存储单元行。不同存储区域中的N行第二存储单元行的对应位置相同，例如每一存储区域中的N行第二存储单元行均为该存储区域中的第M+1行存储单元行至第M+N行存储单元行。

其中，与第一存储单元行连接的驱动子电路为第一驱动子电路，与第二存储单元行连接的驱动子电路为第二驱动子电路。示例性的，驱动控制电路与每一字线驱动电路中的所有第二驱动子电路均连接。这样，在本申请中，每一第二驱动子电路不仅可以在接收到解码器发送的第一控制信号时向对应连接的存储单元行发送驱动信号，还可以在接收到驱动控制电路发送的第一控制信号时向对应连接的存储单元行发送驱动信号，即每一第二驱动子电路受解码器和驱动控制电路控制，只要解码器和驱动控制电路二者中其中一个向第二驱动子电路发送第一控制信号，该第二驱动子电路就可以向对应连接的存储单元行发送驱动信号。这样，利用解码器可以实现正常的读取或写入操作，对于各第二存储单元行，则可以利用驱动控制电路单独的控制任意一个第二存储单元行，从而增加对第二存储单元行的控制灵活性。

在具体实施时，存储阵列中存储单元整行的行数一般会比设定的行数多，例如存储阵列中设定的存储单元整行的行数为1024行，则存储阵列中实际上存在的存储单元整行的行数大于1024行，多出来的行一般称为冗余存储单元行，冗余存储单元主要用于进行修复。

示例性的，例如每一存储区域中的N行第二存储单元行均为冗余存储单元行，存储器在进行数据写入或读取操作时，解码器获取的内部地址信息只会选中第一存储单元行对应的行，即解码器只会向第一驱动子电路发送第一控制信号，不会向第二驱动子电路发送第一控制信号。

在具体实施时，当存储阵列中任意一行存储单元整行中，如有任意一个第一存储单元行中存在失效存储单元，现有技术中只能选择一整行的冗余存储单元行进行替换，即每一存储区域中均需要选择一行第二存储单元行进行替换。这样会浪费有限的冗余存储资源。

在本申请中，对于存在失效存储单元的任意一行第一存储单元行，可以仅在对应的存储区域中选择至少两行第二存储单元行进行修复。例如存储单元A发生失效后，会影响内存的数据保持(retention)能力并造成存储数据的翻转，如用户存储的是数据“1”，存储单元A应该是数据“1”的电荷状态，实际变成了数据“0”的电荷状态。当在选通该存储单元A时，如果不对存储单元A进行修复，实际输出为数据“0”的电荷状态。当在选通该存储单元A时，同时选通冗余存储单元B和C，即同时选通同一列上的三个存储单元，即使其中一个存储单元为失效存储单元，另外的两个存储单元的电荷与该失效存储单元的电荷进行共享。共享后的电荷量经过灵敏放大器(sense amplifier，SA)放大后也足以读出正确的数值。

在具体实施时，针对存在失效存储单元的任意一行第一存储单元行，对应的第二存储单元行的行数越多，修复准确率会提高，但是需要的冗余资源也会越多。一般情况下，对于一行存在失效存储单元的第一存储单元行，选择两行第二存储单元行进行修复即可。

因此，在一种实施例中，本申请利用驱动控制电路可以对存在失效存储单元的第一存储单元行进行修复。具体地，驱动控制电路用于对于任一存储区域，根据预存的第一驱动子电路和第二驱动子电路的对应关系，在解码器向第一子驱动电路发送控制信号时，选中与第一驱动子电路对应的第二驱动子电路，并向选中的第二驱动子电路发送第一控制信号；其中，每一第一驱动子电路对应至少两个第二驱动子电路，且不同第一驱动子电路对应的至少两个第二驱动子电路不相同。

以第1个存储区域的第1行存储单元行和第5行存储单元行存在失效存储单元，第2个存储区域的第2行存储单元行存在失效存储单元，第3个存储区域的第3行存储单元行存在失效存储单元，第4个存储区域的第4行存储单元行存在失效存储单元为例：针对第1个存储区域的第1行存储单元行，可以在第1个存储区域中选择两条第二存储单元行例如第M+1条存储单元行和第M+2条存储单元行对第1行存储单元行进行修复，即解码器在向每一存储区域的第1个驱动子电路发送第一控制信号时，驱动控制电路仅向第1个存储区域的第M+1个驱动子电路和第M+2个驱动子电路发送第一控制信号。针对第2个存储区域的第2行存储单元行，可以在第2个存储区域中选择两条第二存储单元行进行修复，为了节省冗余资源，可以同样选择第M+1条存储单元行和第M+2条存储单元行对第2行存储单元行进行修复，即解码器在向每一存储区域的第2个驱动子电路发送第一控制信号时，驱动控制电路仅向第2个存储区域的第M+1个驱动子电路和第M+2个驱动子电路发送第一控制信号。针对第3个存储区域的第3行存储单元行，可以在第3个存储区域中选择两条第二存储单元行进行修复，为了节省冗余资源，可以同样选择第M+1条存储单元行和第M+2条存储单元行对第3行存储单元行进行修复，即解码器在向每一存储区域的第3个驱动子电路发送第一控制信号时，驱动控制电路仅向第3个存储区域的第M+1个驱动子电路和第M+2个驱动子电路发送第一控制信号。针对第4个存储区域的第4行存储单元行，可以在第4个存储区域中选择两条第二存储单元行进行修复，为了节省冗余资源，可以同样选择第M+1条存储单元行和第M+2条存储单元行对第4行存储单元行进行修复，即解码器在向每一存储区域的第4个驱动子电路发送第一控制信号时，驱动控制电路仅向第4个存储区域的第M+1个驱动子电路和第M+2个驱动子电路发送第一控制信号。这样修复4行存储单元整行仅使用了两行冗余存储单元整行，而现有技术中则需要采用4行冗余存储单元整行，因此本申请中可以节约冗余资源。且存储阵列中的存储区域越多，节约的冗余资源越多，即冗余资源的利用率越高。

进一步地，针对第1个存储区域的第5行存储单元行，由于第5个存储区域中的第M+1条存储单元行和第M+2条存储单元行用于存储第1个存储区域中第1行存储单元行的数据，因此可以在第1个存储区域中选择除了第M+1条存储单元行和第M+2条存储单元行之外任意两条第二存储单元行对第5行存储单元行进行修复，例如选择第M+3条存储单元行和第M+4条存储单元行对第5行存储单元行进行修复。即解码器在向每一存储区域的第5个驱动子电路发送第一控制信号时，驱动控制电路仅向第1个存储区域的第M+3个驱动子电路和第M+4个驱动子电路发送第一控制信号。也就是说本申请中，对于存储区域中存在失效存储单元的任一第一存储单元行，都可以在该存储区域中选择任意至少两条第二存储单元行进行修复，但是对于不同的第一存储单元行，对应的至少两条第二存储单元行是不同的，即一条第二存储单元行只能对其中一行第一存储单元行进行修复。

在具体实施时，可以遵循上述原理，选择尽可能少的冗余资源对存在失效存储单元的存储单元行进行修复。

需要说明的是，本申请基于电荷共享的修复方式主要针对的是存储单元由于retention导致的失效。

在另一种实施例中，每一存储区域中的M行第一存储单元行均为冗余存储单元行，那么每一存储区域中的N行第二存储单元行则是存储器中设定的存储单元行，存储器在进行数据写入或读取操作时，解码器获取的内部地址信息只会选中第二存储单元行对应的行，即解码器只会向第二驱动子电路发送第一控制信号，不会向第一驱动子电路发送第一控制信号。在该实施例中，每一个第二驱动子电路还与驱动控制电路连接，即每一第二驱动子电路不仅在接收到解码器发送的第一控制信号时可以向对应的第二存储单元行发送驱动信号，而且每一第二驱动子电路还可以在接收到驱动控制电路发送的第一控制信号时向对应的第二存储单元行发送驱动信号。这样，存储器就可以实现同时驱动多行存储单元整行。

在又一种实施例中，驱动控制电路与每一字线驱动电路中的所有驱动子电路连接。即存储器中的任一驱动子电路，既可以在解码器的控制下向与其连接的存储单元行发送驱动信号，也可以在驱动控制电路的控制下向与其连接的存储单元行发送驱动信号。

示例性的，在本申请中，驱动控制电路可以包括开关选择电路、多个开关和电源电路；每一个开关的一端分别对应连接一个驱动子电路，每一个开关的另一端均与电源电路连接；开关选择电路分别与多个开关中各开关的控制端连接，用于根据接收的开关地址信息控制与该开关地址信息对应的开关处于导通状态；电源电路用于输出第一控制信号。例如，根据预存的第一驱动子电路和第二驱动子电路的对应关系，在解码器向第一子驱动电路发送控制信号时，开关选择电路接收的开关地址信息为与该第一子驱动电路对应的第二驱动子电路所连接的开关的地址，这样开关选择电路控制与该开关地址信息对应的开关处于导通状态，从而电源电路向与该第一子驱动电路对应的第二驱动子电路发送第一控制信号。

本申请中驱动控制电路中开关的数量等于该驱动控制电路所连接的驱动子电路的数量，每一开关连接一个驱动子电路。开关选择电路可以独立控制任一个开关的导通和截止。

在一种可行的实施方式中，开关选择电路可以为多路复用器，当然开关选择电路也可以是其它能够实现开关选择电路功能的电路结构，在此不作限定。

在具体实施时，存储器一般会在芯片中加入内置自我检测(Build-In-Self-Test，BIST)模块，内置自我分析(Build-In-Self-Analysis，BISA)模块和内置自我修复(Build-In-Self-Repair，BISR)模块。其中，BIST模块可精确地确认存储器中的失效存储单元，BISA模块可以根据存储器中的冗余结构，计算得到合适的修复方案，从而尽量少的资源的情况下修复更多的错误。BISR模块可以根据BISA模块确定的修复方案控制驱动控制电路实现修复。例如，BISR模块可以根据BISA模块确定的修复方案配置冗余控制信号，例如用于表征上述实施例提到的开关地址信息的信号。为了避免掉电丢失，BISR模块中的一次性可编程存储器(eFuse)模块用于存储冗余控制信息，例如本申请上述实施例提到的“预存的第一驱动子电路和第二驱动子电路的对应关系”。

第二方面，本申请还提供了一种存储器，该存储器包括存储阵列和如第一方面或第一方面的各种实施方式所述的存储控制电路。其中，存储阵列包括沿字线方向排列的多个存储区域，多个存储区域中每一存储区域中均包括多行存储单元行。存储控制电路包括解码器，多个字线驱动电路和驱动控制电路。多个字线驱动电路中每一字线驱动电路中均包括多个驱动子电路，多个驱动子电路中每一驱动子电路连接对应的存储区域中的一行存储单元行，用于向该存储单元行发送驱动信号。解码器与多个字线驱动电路中每一字线驱动电路中的多个驱动子电路连接；解码器用于向多个字线驱动电路中每一字线驱动电路中被选中的其中一个驱动子电路同时发送第一控制信号，以控制被选中的各驱动子电路同时向对应的存储单元行发送驱动信号。驱动控制电路与多个字线驱动电路中每一字线驱动电路中至少部分驱动子电路连接；驱动控制电路用于独立的向与其连接的任意驱动子电路发送第一控制信号,以控制该驱动子电路向对应的存储单元行发送驱动信号。在本申请中，解码器一次必须同时驱动每一个字线驱动电路中的一个驱动子电路，即在解码器的控制下，每一存储区域中均有一行存储单元行被激活。而驱动控制电路则可以对与其连接的任意驱动子电路进行独立控制，即驱动控制电路一次可以控制的驱动子电路的数量和位置均不受限定，可以根据实际需求进行选择。正是因为在存储器中增加了驱动控制电路，因此本申请提供的存储器可以利用驱动控制电路对与其连接的任意驱动子电路进行独立的驱动，使与该驱动子电路连接的存储单元行进被激活，从而可以增加存储器中对存储单元行的灵活控制。

第三方面，本申请还提供了一种电子设备，该电子设备包括处理器和与该处理器耦合如第二方面所述的存储器，该存储器用于存储处理器产生的数据。由于该电子设备解决问题的原理与前述一种存储器相似，因此该电子设备的实施可以参见前述存储器的实施，重复之处不再赘述。

上述第二方面和第三方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。

第四方面，本申请实施例还提供了一种存储器的修复方法，存储器包括多个存储区域，多个存储区域中每一存储区域中均包括多行存储单元行该修复方法可以包括以下步骤：首先获取每一存储区域中存在失效存储单元的存储单元行，为了便于理解，将存在失效存储单元的存储单元行称为故障行；然后在多个存储区域中每一存储区域中均选取M行存储单元行作为第一存储单元行；在多个存储区域中每一存储区域中均选取N行存储单元行作为第二存储单元行，其中，N为大于或等于2且小于M的整数，且第二存储单元行中不存在失效存储单元；针对所有第一存储单元行中存在的至少一行故障行，在故障行所在的存储区域中选择至少两行第二存储单元行作为故障行对应的修复行，其中不同故障行对应的修复行不相同；在驱动故障行时，同时驱动与该故障行对应的修复行。

需要说明的是，本申请失效存储单元是指存储单元由于retention导致的失效。

示例性的，多个存储区域中，不同存储区域中的M行第一存储单元行的排列位置均相同。例如，每一存储区域中，第1行至第M行的存储单元均为第一存储单元行，或者，每一存储区域中，第2行至第M+1行的存储单元均为第一存储单元行等。

示例性的，多个存储区域中，不同存储区域中的N行第二存储单元行的排列位置均相同。例如，每一存储区域中，第M+1行至第M+N行的存储单元均为第二存储单元行，或者，每一存储区域中，第M+2行至第M+N+1行的存储单元均为第二存储单元行等。

在具体实施时，例如第1个存储区域中存在多行故障行，针对其中两行故障行中的任意一行故障行，可以在第1个存储区域中的所有第二存储单元行中选择至少两行第二存储单元行作为该故障行对应的修复行，例如针对第一行故障行选择两行第二存储单元行作为该故障行对应的修复行，针对第二行故障行选择两行第二存储单元行作为该故障行对应的修复行，但是第一行故障行对应的两行修复行与第二行故障行对应的两行修复行是完全不相同的两行修复行。遵循采用尽量少的冗余资源修复尽量多的错误的原则，对于第1个存储区域中的其它故障行，也可以采用本申请提供的修复方法进行修复，或者也可能会采用其它的合适的修复方法进行修复，在此不作限定。

示例性的，在一种实施例中，在多个存储区域中，同一位置处属于不同存储区域的多个第一存储单元行中，故障行的数量小于或等于1。例如多个存储区域为X个存储区域，针对第一行第一存储单元行的位置，每一个存储区域存在一行第一行第一存储单元行，存储器存在X个第一行第一存储单元行，在该X个第一行第一存储单元行，故障行的数量不超过1，即该X个第一行第一存储单元行中均不存在失效存储单元，或者该X个第一行第一存储单元行中只能有一个存储区域中的第一行第一存储单元行中存在失效存储单元。这是因为，当该X个第一行第一存储单元行中有多个存储区域中的第一行第一存储单元行中存在失效存储单元，可以直接采用一行冗余的存储单元整行进行替换，而采用本申请提供的修复方法则需要至少两行第二存储单元行才能修复。因此，在本申请中，在选择第一存储单元行时，优选同一位置处属于不同存储区域的多个第一存储单元行中，故障行的数量小于或等于1。

附图说明

图1为本申请实施例提供的一种存储器的结构示意图；

图2为本申请一种实施例提供的库的结构示意图；

图3为本申请一种实施例提供的终端设置的结构示意图；

图4为本申请又一种实施例提供的存储器的结构示意图；

图5为本申请又一种实施例提供的存储器的结构示意图；

图6为本申请实施例提供的修复存储单元的原理示意图；

图7为本申请实施例提供的存储器的一种工作过程示意图；

图8为本申请实施例提供的存储器的另一种工作过程示意图；

图9为本申请实施例提供的存储器的又一种工作过程示意图；

图10为本申请实施例提供的存储器的又一种工作过程示意图；

图11为本申请实施例提供的存储器的又一种工作过程示意图；

图12为本申请又一种实施例提供的存储器的结构示意图；

图13为本申请又一种实施例提供的存储器的结构示意图；

图14为本申请一种实施例提供的存储器的修复方法的流程示意图；

图15为本申请又一种实施例提供的电子设备的结构示意图。

附图标记说明：

Sx-字线驱动电路；Ax-存储区域；SWDy-驱动子电路；WLy-存储单元行；11-解码器；12-驱动控制电路；13-地址缓冲器；121-开关选择电路；122-电源电路；Ky-开关；20-电子设备；210-处理器；220-存储器。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。

以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。

在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

为了方便理解本申请实施例提供的技术方案，下面首先介绍一下其应用场景。

图3为本申请实施例提供的一种电子设备的结构示意图。该电子设备可以包括处理器110，内部存储器111和外部存储器112。

1)处理器110，可以是一个中央处理器(central processing unit，CPU)，或者是特定集成电路(Application Specific Integrated Circuit，ASIC)，或者是被配置成的一个或多个集成电路。在一个实施例中，处理器110内还可以设置内存控制器1101和存储控制器1102。其中，内存控制器1101，用于管理内存以及与处理器110通信，在电子设备内，处理器110与内存之间通过内存控制器1101进行数据交换。同理，存储控制器1102，用于管理存储以及与处理器110通信，在电子设备内，处理器110与存储之间通过存储控制器1101进行数据交换。下文会对内存控制器1101和存储控制器1102进行具体介绍，此处不做重复说明。

2)内部存储器111，可以简称为内存，可以用于临时存储计算机可执行程序代码和数据。示例性地，可执行程序代码包括：操作系统(如Android、IOS等操作系统)、应用程序(比如相机应用、微信应用等)、至少一个功能所需的计算机程序(比如声音播放功能、麦克风功能)等的代码。数据包括：电子设备100使用过程中所创建的数据(比如相机应用采集的图像、视频等)等。

内存具有随时读写数据，速度很快等特点，可以与处理器110直接交换数据，可以作为正在运行的应用程序的临时数据存储空间。内存包含多种类型的存储器，例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、双倍数据速率同步动态随机存储器(Double Data Rate，DDR)等。

3)外部存储器112，可以是硬盘，硬盘是一种非易失性存储器，通常用于持久性地存储计算机可执行程序代码和数据。与内存不同的是，硬盘读写数据的速度比内存慢，一般的，在操作系统运行或应用程序运行时，硬盘中存储的程序代码和/或数据需要首先被读入到内存中，处理器110再从内存中获取程序代码和/或数据。对应的，处理器110通过运行存储在内存的代码，从而执行电子设备的各种应用以及数据处理。

在本申请一些实施例中，图3所示的电子设备100可以是用户设备(userequipment，UE)，包括手持式设备、车载设备、可穿戴设备或计算设备。诸如手机、平板电脑、具备无线通讯功能的可穿戴设备(如智能手表)等。便携式电子设备的示例性实施例包括但不限于搭载或者其他操作系统的便携式电子设备。电子设备100可以是个人计算机。另外，图3所示的结构并不构成对电子设备的具体限定。在本申请另一些实施例中，电子设备可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。这些部件可以以硬件，软件或软件和硬件的组合实现。

总而言之，内存是保证操作系统和应用程序稳定运行的关键的硬件资源。本申请下面实施中提到的存储器主要应用于内存。

参见图1，DRAM的存储空间一般包括多个Bank，例如图1中的Bank1～Bank4，如图2所示，每个Bank为二维的存储阵列，存储阵列沿字线方向被分为多个存储区域A1～AX，每一存储区域Ax(x为1至X的任一整数)中均有多行存储单元行WL1～WLN，每一行存储单元行WLn(n为1至N的任一整数)连接一条字线和一个驱动电路SWDn，所有的驱动电路SWDn均与解码器连接。在进行数据写入或读取操作时，解码器一次仅能选中存储阵列中的一整行存储单元行，并向与该一整行存储单元行对应的多个驱动电路SWDn同时发送控制信号，以驱动该一整行存储单元行。即现有的DRAM，只能以一整行存储单元行为单位进行驱动。

随着DRAM的尺寸不断缩小，产品在加工制造过程中存储单元发生失效的概率也在变大。为提高产品良率，每个bank中会包含一些冗余的存储单元行和存储单元列，对于失效的存储单元，也称作fail点，可以利用冗余存储单元进行替换，从而达到修复的目的。由于现有的DRAM，只能以一行存储单元整行为单位进行驱动，因此目前常用的修复方案有：行修复(即整行替换)，列修复(即整列替换)，行列组合修复。但是在这种修复方案中，即使只有一个存储区域中有一个存储单元失效，还是需要用一行存储单元整行来修复，这种修复方式是对有限的冗余修复资源有极大的浪费。

基于此，本申请实施例提供了一种存储控制电路、存储器、存储器的修复方法及电子设备，以提高存储器的控制灵活性。

图4示例性示出了本申请一种实施例提供的存储器的结构示意图。

参见图4，在本申请实施例中，存储器中包括存储阵列和存储控制电路。示例性的，存储控制电路包括：解码器11，多个字线驱动电路S1～SX和驱动控制电路12。

继续参见图4，存储阵列中包括沿字线方向(也即存储单元行的延伸方向)排列的多个存储区域A1～AX，本申请以X等于4为例进行示意说明。每一个存储区域Ax(x为1至X的任意整数)中均包括多行存储单元行WL1～WLY。每一存储单元行WLy(y为1至Y中的任意整数)连接一条字线。相当于将存储阵列中的每一行存储单元整行分成X份，每一份为一个存储区域Ax中的一行存储单元行WLy。即存储阵列的每一行存储单元整行均包括多个存储区域A1～AX中的每一存储区域Ax中的一行存储单元行WLy。可以理解的是，本申请中提到的一行存储单元整行包括多个存储区域A1～AX中的每一存储区域Ax中对应位置处的一行存储单元行WLy，即一行存储单元整行中包括X个存储单元行；例如第y行存储单元整行，是指第1个存储区域A1中的第y行存储单元行WLy，第2个存储区域A2中的第y行存储单元行WLy，第3个存储区域A3中的第y行存储单元行WLy，……以及第X个存储区域AX中的第y行存储单元行WLy。在本申请中，存储区域Ax中每一行存储单元行WLy对应连接一条字线(图中未示出)，以通过字线向存储单元行传输驱动信号。当存储单元行接收到驱动信号时，该存储单元行被激活，即该存储单元行中的各存储单元被导通，然后通过位线(图中未示出，一般一个存储单元行中，每一存储单元均会连接一条位线，不同的存储单元连接不同的位线)就可以向被激活的存储单元行中的各存储单元写入数据或者读取数据。

继续参见图4，每一个存储区域Ax对应配置有一个字线驱动电路Sx，示例性的，存储阵列中具X个存储区域A1～AX，则该存储阵列配置有X个字线驱动电路S1～SX。每一个字线驱动电路Sx中均包括多个驱动子电路SWD1～SWDY，多个驱动子电路SWD1～SWDY中每一驱动子电路SWDy连接对应的存储区域Ax中的一行存储单元行WLy，用于向该存储单元行WLy发送驱动信号，该存储单元行WLy则在接收到该驱动信号时被激活。

继续参见图4，存储器中还设置有地址缓冲器13，地址缓冲器13可以接收外部输入的地址信息，然后根据该地址信息产生内部地址信息，并将产生的内部地址信息发送给解码器11。从而解码器11可以根据接收的内部地址信息向该内部地址信息选中的驱动子电路Sx发送第一控制信号。在具体实施时，解码器11与多个字线驱动电路S1～SX中每一字线驱动电路Sx中的多个驱动子电路SWD1～SWDY连接，即每一字线驱动电路Sx中的每一个驱动子电路SWDy均与解码器11连接。示例性的，解码器11用于向多个字线驱动电路S1～SX中每一字线驱动电路Sx中被选中的其中一个驱动子电路SWDy同时发送第一控制信号，以控制被选中的各驱动子电路SWDy同时向对应的存储单元行WLy发送驱动信。即被选中的各驱动子电路SWDy同时接收到该第一控制信号，并同时向对应的存储单元行WLy发送该驱动信号。示例性的，与一行存储单元整行连接的各驱动子电路SWDy可以通过同一信号线Ly与解码器11电连接，即与一行存储单元整行连接的各驱动子电路SWDy接收到的解码器11发送的信号是相同的。在进行数据写入或读取操作时，解码器11一次只能选中一行存储单元整行。例如，解码器11根据内部地址信息确定与存储阵列中的第一行存储单元整行连接的驱动子电路SWD1为被选中的驱动子电路，则多个字线驱动电路S1～SX中每一字线驱动电路Sx中与第1行存储单元行WL1所连接的驱动子电路SWD1即为被选中的驱动子电路SWD1，解码器11就可以通过信号线L1同时向多个字线驱动电路S1～SX中每一字线驱动电路Sx中的驱动子电路SWD1发送第一控制信号，从而控制每一字线驱动电路Sx中的驱动子电路SWD1向对应存储区域Ax中的第一行存储单元行WL1发送驱动信号。

继续参见图4，驱动控制电路12与多个字线驱动电路S1～SX中每一字线驱动电路Sx中至少部分驱动子电路SWDy连接；驱动控制电路12可以独立的向与其连接的任意驱动子电路SWDy发送第一控制信号，从而使接收到该第一控制信号的驱动子电路SWDy可以向与该驱动子电路SWDy连接的存储单元行WLy发送驱动信号。本申请对驱动控制电路12连接的驱动子电路SWDy的位置和数量均不作限定，例如，与驱动控制电路12连接的属于不同字线驱动电路Sx中的驱动子电路SWDy的数量可以相同，也可以不相同，与驱动控制电路12连接的属于不同字线驱动电路Sx中的驱动子电路SWDy的位置可以相同，也可以不相同，具体可以根据实际需求进行设计，在此不作限定。

例如，图4中驱动控制电路12与多个字线驱动电路S1～SX中每一字线驱动电路Sx中的驱动子电路SWD1和驱动子电路SWD2连接，每一字线驱动电路Sx中的驱动子电路SWD1和驱动子电路SWD2均可以被驱动控制电路12单独控制，例如，驱动控制电路12可以仅向其中一个字线驱动电路Sx中的驱动子电路SWD1或驱动子电路SWD2发送第一控制信号，可以同时向其中一个字线驱动电路Sx中的驱动子电路SWD1和驱动子电路SWD2发送第一控制信号，可以同时向每一个字线驱动电路Sx中的驱动子电路SWD1或驱动子电路SWD2发送第一控制信号，还可以同时向每一个字线驱动电路Sx中的驱动子电路SWD1和驱动子电路SWD2均发送第一控制信号，在此不作限定。具体驱动控制电路需要控制的存储单元行的数量和位置，可以根据具体需求进行设计，在此不作限定。

可以理解的是，本申请中，解码器11和驱动控制电路12均可以向与其连接的驱动子电路SWDy发送第一控制信号，而驱动子电路SWDy在接收到该第一控制信号时可以向与该驱动子电路SWDy连接的存储单元行WLy发送驱动信号。不同的是，解码器11一次必须同时驱动每一个字线驱动电路中的一个驱动子电路，即在解码器11的控制下，每一存储区域中均有一行存储单元行被激活。而驱动控制电路12则可以对与其连接的任意驱动子电路进行独立控制，即驱动控制电路12一次可以控制的驱动子电路的数量和位置均不受限定，可以根据实际需求进行选择。正是因为在存储器中增加了驱动控制电路12，因此本申请提供的存储器可以利用驱动控制电路12对与其连接的任意驱动子电路进行独立的驱动，使与该驱动子电路连接的存储单元行进被激活，从而可以增加存储器中对存储单元行的灵活控制。

示例性的，参见图5，图5示例性示出了本申请另一种实施例提供的存储器的结构示意图。如图5所示，在本申请中，每一存储区域Ax中的多行存储单元行包括M行第一存储单元行(例如图5中的WL1至WLM)和N行第二存储单元行(例如图5中的WLM+1至WLM+N)，其中，N为大于或等于2且小于M的整数。其中，不同存储区域中的M行第一存储单元行的对应位置相同，例如每一存储区域Ax中的M行第一存储单元行均为该存储区域Ax中的第1行存储单元行WL1至第M行存储单元行WLM。不同存储区域中的N行第二存储单元行的对应位置相同，例如每一存储区域Ax中的N行第二存储单元行均为该存储区域Ax中的第M+1行存储单元行WLM+1至第M+N行存储单元行WLM+N。

其中，与第一存储单元行连接的驱动子电路为第一驱动子电路，与第二存储单元行连接的驱动子电路为第二驱动子电路；例如图5中，每一字线驱动电路Sx中，驱动子电路SWD1至SWDM均第一驱动子电路，驱动子电路SWDM+1至SWDM+N均第二驱动子电路。示例性的，驱动控制电路12与每一字线驱动电路Sx中的所有第二驱动子电路均连接。这样，在本申请中，每一第二驱动子电路不仅可以在接收到解码器11发送的第一控制信号时向对应连接的存储单元行发送驱动信号，还可以在接收到驱动控制电路12发送的第一控制信号时向对应连接的存储单元行发送驱动信号，即每一第二驱动子电路受解码器11和驱动控制电路12控制，只要解码器11和驱动控制电路12二者中其中一个向第二驱动子电路发送第一控制信号，该第二驱动子电路就可以向对应连接的存储单元行发送驱动信号。这样，利用解码器11可以实现正常的读取或写入操作，对于各第二存储单元行，则可以利用驱动控制电路12单独的控制任意一个第二存储单元行，从而增加对第二存储单元行的控制灵活性。

在具体实施时，存储阵列中存储单元整行的行数一般会比设定的行数多，例如存储阵列中设定的存储单元整行的行数为1024行，则存储阵列中实际上存在的存储单元整行的行数大于1024行，多出来的行一般称为冗余存储单元行，冗余存储单元主要用于进行修复。

示例性的，结合图5，例如每一存储区域Ax中的N行第二存储单元行均为冗余存储单元行，存储器在进行数据写入或读取操作时，解码器11获取的内部地址信息只会选中第一存储单元行对应的行，即解码器11只会向第一驱动子电路发送第一控制信号，不会向第二驱动子电路发送第一控制信号。

在具体实施时，当存储阵列中任意一行存储单元整行中，如有任意一个第一存储单元行中存在失效存储单元，现有技术中只能选择一整行的冗余存储单元行进行替换，即每一存储区域中均需要选择一行第二存储单元行进行替换。这样会浪费有限的冗余存储资源。

在本申请中，对于存在失效存储单元的任意一行第一存储单元行，可以仅在对应的存储区域中选择至少两行第二存储单元行进行修复。具体修复原理可以参见图6，例如存储单元A发生失效后，会影响内存的数据保持能力并造成存储数据的翻转，如用户存储的是数据“1”，存储单元A应该是数据“1”的电荷状态，实际变成了数据“0”的电荷状态。如图6中(a)所示，当在选通该存储单元A时，如果不对存储单元A进行修复，实际输出为数据“0”的电荷状态。如图6中(b)所示，当在选通该存储单元A时，选通冗余存储单元B和C，即同时选通同一列上的三个存储单元，即使其中一个存储单元为失效存储单元，另外的两个存储单元的电荷与该失效存储单元的电荷进行共享。如图6中(c)所示，共享后的电荷量经过灵敏放大器(SA)放大后也足以读出正确的数值。其中，图6中，“0”表示未被选通，“1”表示被选通。

在具体实施时，针对存在失效存储单元的任意一行第一存储单元行，对应的第二存储单元行的行数越多，修复准确率会提高，但是需要的冗余资源也会越多。一般情况下，对于一行存在失效存储单元的第一存储单元行，选择两行第二存储单元行进行修复即可。

因此，在一种实施例中，本申请利用驱动控制电路12可以对存在失效存储单元的第一存储单元行进行修复。具体地，驱动控制电路12用于对于任一存储区域，根据预存的第一驱动子电路和第二驱动子电路的对应关系，在解码器11向第一子驱动电路发送控制信号时，选中与第一驱动子电路对应的第二驱动子电路，并向选中的第二驱动子电路发送第一控制信号；其中，每一第一驱动子电路对应至少两个第二驱动子电路，且不同第一驱动子电路对应的至少两个第二驱动子电路不相同。

结合图7至图11所示，其中，图7至图11中，实线表示正在传输第一控制信号的导线，虚线表示没有第一控制信号的导线。图7至图11中以存储区域A1的第1行存储单元行WL1和第5行存储单元行WL5存在失效存储单元，存储区域A2的第2行存储单元行WL2存在失效存储单元，存储区域A3的第3行存储单元行WL3存在失效存储单元，存储区域A4的第4行存储单元行WL4存在失效存储单元为例进行示意。

参考图7，针对存储区域A1的第1行存储单元行WL1，可以在存储区域A1中选择两条第二存储单元行例如存储单元行WLM+1和存储单元行WLM+2对第1行存储单元行WL1进行修复，即解码器11在向每一存储区域Ax的驱动子电路S1发送第一控制信号时，驱动控制电路12仅向存储区域A1的驱动子电路SM+1和驱动子电路SM+2发送第一控制信号。

参考图8，针对存储区域A2的第2行存储单元行WL2，可以在存储区域A2中选择两条第二存储单元行进行修复，为了节省冗余资源，可以同样选择存储单元行WLM+1和存储单元行WLM+2对第2行存储单元行WL2进行修复，即解码器11在向每一存储区域Ax的驱动子电路S2发送第一控制信号时，驱动控制电路12仅向存储区域A2的驱动子电路SM+1和驱动子电路SM+2发送第一控制信号。

参考图9，针对存储区域A3的第3行存储单元行WL3，可以在存储区域A3中选择两条第二存储单元行进行修复，为了节省冗余资源，可以同样选择存储单元行WLM+1和存储单元行WLM+2对第3行存储单元行WL3进行修复，即解码器11在向每一存储区域Ax的驱动子电路S3发送第一控制信号时，驱动控制电路12仅向存储区域A3的驱动子电路SM+1和驱动子电路SM+2发送第一控制信号。

参考图10，针对存储区域A4的第4行存储单元行WL4，可以在存储区域A4中选择两条第二存储单元行进行修复，为了节省冗余资源，可以同样选择存储单元行WLM+1和存储单元行WLM+2对第4行存储单元行WL4进行修复，即解码器11在向每一存储区域Ax的驱动子电路S4发送第一控制信号时，驱动控制电路12仅向存储区域A4的驱动子电路SM+1和驱动子电路SM+2发送第一控制信号。这样修复4行存储单元整行仅使用了两行冗余存储单元整行，而现有技术中则需要采用4行冗余存储单元整行，因此本申请中可以节约冗余资源。且存储阵列中的存储区域越多，节约的冗余资源越多，即冗余资源的利用率越高。

参考图11，进一步地，针对存储区域A1的第5行存储单元行WL5，由于存储区域A1中的存储单元行WLM+1和存储单元行WLM+2中用于存储存储区域A1中第1行存储单元行WL1的数据，因此可以在存储区域A1中选择除了存储单元行WLM+1和存储单元行WLM+2的之外任意两条第二存储单元行对第5行存储单元行WL5进行修复，例如选择存储单元行WLM+3和存储单元行WLM+4对第5行存储单元行WL5进行修复。即解码器11在向每一存储区域Ax的驱动子电路S5发送第一控制信号时，驱动控制电路12仅向存储区域A1的驱动子电路SM+3和驱动子电路SM+4发送第一控制信号。也就是说本申请中，对于存储区域Ax中存在失效存储单元的任一第一存储单元行，都可以在存储区域Ax中选择任意至少两条第二存储单元行进行修复，但是对于不同的第一存储单元行，对应的至少两条第二存储单元行是不同的，即一条第二存储单元行只能对其中一行第一存储单元行进行修复。

在具体实施时，可以遵循上述原理，选择尽可能少的冗余资源对存在失效存储单元的存储单元行进行修复。

需要说明的是，本申请基于电荷共享的修复方式主要针对的是存储单元由于retention导致的失效。

在另一种实施例中，每一存储区域Ax中的M行第一存储单元行均为冗余存储单元行，那么每一存储区域Ax中的N行第二存储单元行则是存储器中设定的存储单元行，存储器在进行数据写入或读取操作时，解码器11获取的内部地址信息只会选中第二存储单元行对应的行，即解码器11只会向第二驱动子电路发送第一控制信号，不会向第一驱动子电路发送第一控制信号。在该实施例中，每一个第二驱动子电路还与驱动控制电路12连接，即每一第二驱动子电路不仅在接收到解码器11发送的第一控制信号时可以向对应的第二存储单元行发送驱动信号，而且每一第二驱动子电路还可以在接收到驱动控制电路12发送的第一控制信号时向对应的第二存储单元行发送驱动信号。这样，存储器就可以实现同时驱动多行存储单元整行。

在又一种实施例中，如图12所示，驱动控制电路12与每一字线驱动电路中的所有驱动子电路连接。即存储器中的任一驱动子电路，既可以在解码器11的控制下向与其连接的存储单元行发送驱动信号，也可以在驱动控制电路12的控制下向与其连接的存储单元行发送驱动信号。

示例性的，参见图13，在本申请中，驱动控制电路12可以包括开关选择电路121、多个开关Ky和电源电路122；每一个开关Ky的一端分别对应连接一个驱动子电路SWDy，每一个开关Ky的另一端均与电源电路122连接；开关选择电路121分别与多个开关ky中各开关ky的控制端连接，用于根据接收的开关地址信息控制与该开关地址信息对应的开关ky处于导通状态；电源电路122用于输出第一控制信号。例如，根据预存的第一驱动子电路和第二驱动子电路的对应关系，在解码器11向第一子驱动电路发送控制信号时，开关选择电路121接收的开关地址信息为与该第一子驱动电路对应的第二驱动子电路所连接的开关Ky的地址，这样开关选择电路121控制与该开关地址信息对应的开关ky处于导通状态，从而电源电路122向与该第一子驱动电路对应的第二驱动子电路发送第一控制信号。

需要说明的是，图13是以驱动控制电路12与每一字线驱动电路Sx中的所有驱动子电路SWD1～SWDY连接为例进行示意，本申请中驱动控制电路12中开关的数量等于该驱动控制电路12所连接的驱动子电路SWDy的数量，每一开关Ky连接一个驱动子电路SWDy。开关选择电路121可以独立控制任一个开关Ky的导通和截止。例如，开关选择电路121接收的开关地址信息是要求打开与存储区域A1中的驱动子电路SWD1连接的开关K1，则开关选择电路121可以通过信号线K11向与存储区域A1中的驱动子电路SWD1连接的开关K1发送导通信号，从而该开关导通，电源电路122输出的第一控制信号则传输给存储区域A1中的驱动子电路SWD1，从而存储区域A1中的驱动子电路SWD1向与其连接的存储单元行WL1发送驱动信号。例如，开关选择电路121接收的开关地址信息是要求打开与存储区域A1中的驱动子电路SWD1连接的开关K1、与存储区域A2中的驱动子电路SWD1连接的开关K1、与存储区域A3中的驱动子电路SWD1连接的开关K1以及与存储区域A4中的驱动子电路SWD1连接的开关K1均打开，则开关选择电路121可以通过信号线K11向与存储区域A1中的驱动子电路SWD1连接的开关K1发送导通信号使该开关K1处于导通状态；同时开关选择电路121可以通过信号线K21向与存储区域A2中的驱动子电路SWD1连接的开关K1发送导通信号使该开关K1处于导通状态；同时开关选择电路121可以通过信号线K31向与存储区域A3中的驱动子电路SWD1连接的开关K1发送导通信号使该开关K1处于导通状态；同时开关选择电路121可以通过信号线K41向与存储区域A4中的驱动子电路SWD1连接的开关K1发送导通信号使该开关K1处于导通状态；这样电源电路122输出的第一控制信号则同时传输给存储区域A1中的驱动子电路SWD1、存储区域A2中的驱动子电路SWD1、存储区域A3中的驱动子电路SWD1以及存储区域A4中的驱动子电路SWD1，从而存储区域A1～A4中的各驱动子电路SWD1向与其连接的各存储单元行WL1发送驱动信号。

在一种可行的实施方式中，开关选择电路可以为多路复用器，当然开关选择电路也可以是其它能够实现开关选择电路功能的电路结构，在此不作限定。

在具体实施时，本申请驱动控制电路中的电源电路可以是单独额外设置的，也可以由存储器中原本存在的电源电路复用，从而可以省去一个电源电路。

相应地，本申请实施例还提供了一种存储器的修复方法，存储器包括多个存储区域，多个存储区域中每一存储区域中均包括多行存储单元行，参见图14，该修复方法可以包括以下步骤：

步骤S101、获取每一存储区域中存在失效存储单元的存储单元行。

为了便于理解，将存在失效存储单元的存储单元行称为故障行。

需要说明的是，本申请失效存储单元是指存储单元由于retention导致的失效。

步骤S102、多个存储区域中每一存储区域中均选取M行存储单元行作为第一存储单元行；每一存储区域中均选取N行存储单元行作为第二存储单元行，其中，N为大于或等于2且小于M的整数，且第二存储单元行中不存在失效存储单元。

示例性的，多个存储区域中，不同存储区域中的M行第一存储单元行的排列位置均相同。例如，每一存储区域中，第1行至第M行的存储单元均为第一存储单元行，或者，每一存储区域中，第2行至第M+1行的存储单元均为第一存储单元行等。

示例性的，多个存储区域中，不同存储区域中的N行第二存储单元行的排列位置均相同。例如，每一存储区域中，第M+1行至第M+N行的存储单元均为第二存储单元行，或者，每一存储区域中，第M+2行至第M+N+1行的存储单元均为第二存储单元行等。

步骤S103、针对所有第一存储单元行中存在的至少一行故障行，在故障行所在的存储区域中选择至少两行第二存储单元行作为故障行对应的修复行，其中不同故障行对应的修复行不相同。

步骤S104、驱动故障行时，同时驱动与故障行对应的修复行。

在具体实施时，例如存储区域A1中存在多行故障行，针对其中两行故障行中的任意一行故障行，可以在存储区域A1中的所有第二存储单元行中选择至少两行第二存储单元行作为该故障行对应的修复行，例如针对第一行故障行选择两行第二存储单元行作为该故障行对应的修复行，针对第二行故障行选择两行第二存储单元行作为该故障行对应的修复行，但是第一行故障行对应的两行修复行与第二行故障行对应的两行修复行是完全不相同的两行修复行。遵循采用尽量少的冗余资源修复尽量多的错误的原则，对于存储区域A1中的其它故障行，也可以采用本申请提供的修复方法进行修复，或者也可能会采用其它的合适的修复方法进行修复，在此不作限定。

示例性的，在一种实施例中，在多个存储区域中，同一位置处属于不同存储区域的多个第一存储单元行中，故障行的数量小于或等于1。例如多个存储区域为X个存储区域，针对第一行第一存储单元行的位置，每一个存储区域存在一个第一行第一存储单元行，存储器存在X个第一行第一存储单元行，在该X个第一行第一存储单元行，故障行的数量不超过1，即该X个第一行第一存储单元行中均不存在失效存储单元，或者该X个存储区域中的第一行第一存储单元行中只能有一个存储区域中的第一行第一存储单元行中存在失效存储单元。这是因为，当该X个存储区域中的第一行第一存储单元行中有多个存储区域中的第一行第一存储单元行中存在失效存储单元，可以直接采用一行冗余的存储单元整行进行替换，而采用本申请提供的修复方法则需要至少两行第二存储单元行才能修复。因此，在本申请中，在选择第一存储单元行时，优选同一位置处属于不同存储区域的多个第一存储单元行中，故障行的数量小于或等于1。

在具体实施时，存储器一般会在芯片中加入BIST模块，BISA模块和BISR模块。其中，BIST模块可以执行步骤S101，以精确地确认存储器中的失效存储单元，BISA模块可以执行步骤S102和S103，会根据存储器中的冗余结构，计算得到合适的修复方案，从而尽量少的资源的情况下修复更多的错误。BISR模块可以根据BISA模块确定的修复方案控制驱动控制电路实现修复。例如，BISR模块可以根据BISA模块确定的修复方案配置冗余控制信号，例如用于表征上述实施例提到的开关地址信息的信号。为了避免掉电丢失，BISR模块中的eFuse模块用于存储冗余控制信息，例如本申请上述实施例提到的“预存的第一驱动子电路和第二驱动子电路的对应关系”。

图15示出了一种电子设备20的结构示意图。其中，该设备可以是图3所示的实施例中的电子设备，或者位于电子设备中，可以用于实现电子设备的功能。电子设备20可以是硬件结构或硬件结构加软件模块。

如图15所示，电子设备20包括处理器210和与该处理器210耦合的存储器220。存储器220用于存储处理器210产生的数据，其中存储器220的结构可以参见图4、图5、图12和图13，存储器包括储阵列和存储控制电路。存储阵列包括沿字线方向排列的多个存储区域A1～AX，多个存储区域A1～AX中每一存储区域Ax中均包括多行存储单元行WL1～WLY。存储控制电路包括解码器11，多个字线驱动电路S1～SX和驱动控制电路12。多个字线驱动电路S1～SX中每一字线驱动电路Sx中均包括多个驱动子电路SWD1～SWDY，多个驱动子电路SWD1～SWDY中每一驱动子电路SWDy连接对应的存储区域Ax中的一行存储单元行WLy，用于向该存储单元行发送驱动信号。解码器11与多个字线驱动电路S1～SX中每一字线驱动电路Sx中的多个驱动子电路SWD1～SWDY连接；解码器用于向多个字线驱动电路S1～SX中每一字线驱动电路Sx中被选中的其中一个驱动子电路SWDy同时发送第一控制信号，以控制被选中的各驱动子电路SWDy同时向对应的存储单元行WLy发送驱动信号。驱动控制电路12与多个字线驱动电路S1～SX中每一字线驱动电路Sx中至少部分驱动子电路SWDy连接；驱动控制电路12用于独立的向与其连接的任意驱动子电路SWDy发送第一控制信号,以控制该驱动子电路SWDy向对应的存储单元行WLy发送驱动信号。即本申请中，解码器11和驱动控制电路12均可以向与其连接的驱动子电路SWDy发送第一控制信号，而驱动子电路SWDy在接收到该第一控制信号时可以向与该驱动子电路SWDy连接的存储单元行WLy发送驱动信号。不同的是，解码器11一次必须同时驱动每一个字线驱动电路中的一个驱动子电路，即在解码器11的控制下，每一存储区域中均有一行存储单元行被激活。而驱动控制电路12则可以对与其连接的任意驱动子电路进行独立控制，即驱动控制电路12一次可以控制的驱动子电路的数量和位置均不受限定，可以根据实际需求进行选择。正是因为在存储器中增加了驱动控制电路12，因此本申请提供的存储器可以利用驱动控制电路12对与其连接的任意驱动子电路进行独立的驱动，使与该驱动子电路连接的存储单元行进被激活，从而可以增加存储器中对存储单元行的灵活控制。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (14)

1.一种存储控制电路，其特征在于，所述存储控制电路用于对存储器中的存储阵列进行控制，其中，所述存储阵列包括沿字线方向排列的多个存储区域，所述多个存储区域中每一所述存储区域中均包括多行存储单元行；所述存储控制电路包括：

与所述多个存储区域一一对应的多个字线驱动电路；所述多个字线驱动电路中每一所述字线驱动电路中均包括多个驱动子电路，所述多个驱动子电路中每一所述驱动子电路连接对应的所述存储区域中的一行所述存储单元行，用于向所述存储单元行发送驱动信号；

解码器，所述解码器与所述多个字线驱动电路中每一所述字线驱动电路中的所述多个驱动子电路连接；

驱动控制电路，所述驱动控制电路与所述多个字线驱动电路中每一所述字线驱动电路中至少部分所述驱动子电路连接；所述驱动控制电路用于独立的向与其连接的任意所述驱动子电路发送第一控制信号,以控制所述驱动子电路向对应的所述存储单元行发送所述驱动信号。

2.如权利要求1所述的存储控制电路，其特征在于，所述驱动控制电路包括开关选择电路、多个开关和电源电路；

每一个所述开关的一端分别对应连接一个所述驱动子电路，每一个所述开关的另一端均与所述电源电路连接；

所述开关选择电路分别与所述多个开关的控制端连接，用于根据接收的开关地址信息控制与所述开关地址信息对应的所述开关处于导通状态；

所述电源电路用于输出所述第一控制信号。

3.如权利要求2所述的存储控制电路，其特征在于，所述开关选择电路为多路复用器。

4.如权利要求1-3任一项所述的存储控制电路，其特征在于，所述驱动子电路用于在接收到所述第一控制信号时向对应的所述存储单元行发送所述驱动信号，所述存储单元行用于在接收到所述驱动信号时被激活。

5.如权利要求1-4任一项所述的存储控制电路，其特征在于，每一所述存储区域中的所述多行存储单元行包括M行第一存储单元行和N行第二存储单元行，其中，N为大于或等于2且小于M的整数；

不同所述存储区域中的所述M行第一存储单元行的对应位置相同，不同所述存储区域中的所述N行第二存储单元行的对应位置相同；

与所述第一存储单元行连接的所述驱动子电路为第一驱动子电路，与所述第二存储单元行连接的所述驱动子电路为第二驱动子电路；

所述驱动控制电路与每一所述字线驱动电路中的所有所述第二驱动子电路均连接。

6.如权利要求5所述的存储控制电路，其特征在于，每一所述存储区域中的所述N行第二存储单元行均为冗余存储单元行。

7.如权利要求6所述的存储控制电路，其特征在于，所述驱动控制电路还用于：

对于任一所述存储区域，根据预存的所述第一驱动子电路和所述第二驱动子电路的对应关系，在所述解码器向所述第一子驱动电路发送控制信号时，选中与所述第一驱动子电路对应的所述第二驱动子电路，并向选中的所述第二驱动子电路发送所述第一控制信号；其中，每一所述第一驱动子电路对应至少两个所述第二驱动子电路，且不同所述第一驱动子电路对应的至少两个所述第二驱动子电路不相同。

8.如权利要求5所述的存储控制电路，其特征在于，所述驱动控制电路还与每一所述字线驱动电路中的所有所述第一驱动子电路均连接。

9.一种存储器，其特征在于，包括存储阵列和用于对存储阵列进行控制的、如权利要求1-8任一项所述的存储控制电路。

10.一种电子设备，其特征在于，所述电子设备包括处理器和与所述处理器耦合的如权利要求9所述的存储器，所述存储器用于存储所述处理器产生的数据。

11.一种存储器的修复方法，其特征在于，所述存储器包括多个存储区域，所述多个存储区域中每一所述存储区域中均包括多行存储单元行，所述修复方法包括：

获取每一所述存储区域中存在失效存储单元的所述存储单元行；

所述多个存储区域中每一所述存储区域中均选取M行所述存储单元行作为第一存储单元行；

在所述多个存储区域中每一所述存储区域中均选取N行所述存储单元行作为第二存储单元行，其中，N为大于或等于2且小于M的整数，且所述第二存储单元行中不存在所述失效存储单元；

针对所有所述第一存储单元行中至少一行存在失效存储单元的所述存储单元行，在所述存在失效存储单元的所述存储单元行所在的所述存储区域中选择至少两行所述第二存储单元行作为所述存在失效存储单元的所述存储单元行对应的修复行，其中不同的所述存在失效存储单元的所述存储单元行对应的所述修复行不相同；

驱动所述存在失效存储单元的所述存储单元行时，同时驱动与所述存在失效存储单元的所述存储单元行对应的所述修复行。

12.如权利要求11所述的修复方法，其特征在于，在所述多个存储区域中，同一位置处属于不同所述存储区域的多个所述第一存储单元行中，所述存在失效存储单元的所述存储单元行的数量小于或等于1。

13.如权利要求11或12所述的修复方法，其特征在于，所述多个存储区域中，不同所述存储区域中的M行所述第一存储单元行的排列位置均相同。

14.如权利要求11或12所述的修复方法，其特征在于，所述多个存储区域中，不同所述存储区域中的N行所述第二存储单元行的排列位置均相同。