KR100856828B1 - 리드 액세스와 라이트 액세스를 동시에 수행하는 메모리장치 - Google Patents

리드 액세스와 라이트 액세스를 동시에 수행하는 메모리장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드(read) 액세스(access)와 라이트(write) 액세스를 동시에 독립적으로 수행할 수 있는 메모리 장치에 관한 것이다.
본 발명에 따른 메모리 장치는 글로벌 센스앰프와 글로벌 비트라인을 통해 다수의 데이터를 엑세스할 수 있으며 리드 제어부와 라이트 제어부를 통해 글로벌 비트라인과 비트라인 센스앰프를 독립적으로 접속 제어하여 리드 액세스와 라이트 액세스를 동시에 수행할 수 있다.
Figure R1020070039578
반도체, 메모리, 센스앰프, RAM, DRAM

Description

리드 액세스와 라이트 액세스를 동시에 수행하는 메모리 장치{Semiconductor memory device capable of performing read access and write access simultaneously}
도 1은 종래기술에 의한 메모리 장치의 대략적인 블럭 구성도이다.
도 2는 도 1에 도시된 비트라인 센스앰프부 및 셀블럭의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 블록 구성도를 도시하고 있다.
도 4는 도 3에 도시되어 있는 기본셀블록의 일부분을 보다 자세히 도시하고 있다.
도 5는 본 발명의 일 예에 따른 제어부의 회로도를 도시하고 있다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드(read) 액세스(access)와 라이트(write) 액세스를 동시에 독립적으로 수행할 수 있는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)으로 구분할 수가 있다.
램(RAM)은 1개의 트랜지스터(transister)와 1개의 캐패시터가 하나의 단위셀(unit cell)을 구성하는 다이나믹 램(Dynimic RAM)과, 6개의 트랜지스터 또는 4개의 트랜지스터 및 2개의 부하 저항으로 구성되는 스태틱램(Static RAM)으로 나뉘어 지는데, 집적도면에서나 제조공정에서 효율적인 다이나믹 램이 컴퓨터의 메인 메모리 등 여러 분야에 널리 사용되고 있다.
도 1은 종래기술에 의한 메모리 장치의 대략적인 블럭 구성도이다.
도 1을 참조하여 살펴보면, 메모리 장치는 외부에서 입력되는 다수의 명령어신호(/RAS,/CAS,/WE,/CS,CKE,CK등)를 입력받아 뱅크(100)에서 수행되는 동작(예컨대 리드(read), 라이트(write), 리프레쉬(refresh) 동작)을 제어하기 위한 명령어제어부(200), 로우 어드레스 디코더(row address decoder)와 칼럼 어드레스 디코더(column address decoder)를 구비하며 입력되는 어드레스에 대응하는 단위셀의 데이터를 리드하여 출력하거나 상기 단위셀에 입력되는 데이터를 라이트하는 동작을 수행하기 위한 뱅크(100), 뱅크(100)로부터 입,출력되는 데이터를 버퍼링하여 외부로 입출력하기 위한 데이터 입출력 버퍼(300)를 구비한다.
통상 메모리 장치는 다수의 뱅크(예컨대 4개의 뱅크)를 구비하고 있는데, 각각의 뱅크는 같은 구조를 가지기 때문에, 도 1에는 하나의 뱅크(100)만 도시하였다. 또한 도 1은 메모리 장치에 구비되는 블럭중에서 본 발명을 설명하기 위해 필요한 최소한의 블럭만을 도시한 것이다.
하나의 뱅크(100)에는 각각 다수의 셀블럭을 구비하고 있는 8개의 세그먼트(120a ~ 120h), 세그먼트(120a ~ 120h)에서 출력되는 데이터를 증폭하여 데이터 입출력버퍼(300)로 전달하거나 데이터 입출력버퍼(300)에서 입력되는 데이터를 세그먼트로 전달하기 위한 I/O 센스앰프부(110,130)를 구비하고 있다.
하나의 세그먼트(예컨대 120a)는 로우 어드레스를 디코딩(decoding)하여 셀영역(120a_1)으로 출력하는 로우 어드레스 디코더부(121), 컬럼 어드레스를 디코딩하여 셀영역(120a_1)으로 출력하는 컬럼 어드레스 디코더부(122), 다수의 단위셀로 구성되는 셀영역(120a_1)을 구비하고 있다.
셀영역(120a_1)은 통상적으로 다수개의 단위셀을 각각 구비하는 다수의 셀블럭(Cell block)(124a~124h), 셀블럭에서 출력되는 데이터를 감지 증폭하기 위해 셀블럭(124a~124h)간에 배치된 비트라인 센스앰프부(123a~123i)를 구비하고 있다.
도 1에 도시된 메모리 장치는 용량이 256Mb인 경우를 나타내고 있는데, 4개의 뱅크로 구성되는 경우 하나의 뱅크에는 64Mb의 단위셀을 구비하며, 하나의 세그먼트는 8Mb로 총 8개의 세그먼트가 하나의 뱅크를 구성한다. 하나의 세그먼트(예컨대 123a)에는 총 8개의 셀블럭(124a~124h)을 구비하고 있고, 하나의 셀블럭(예컨대 124a)은 256개의 워드라인(Word Line)과 4K(4 * 1024)개의 비트라인을 구비한다. 또한, 하나의 셀블럭에는 256 * 4K개의 단위셀(예컨대 124a)을 구비한다. 이하에서는 전술한 바와 같이 하나의 세그먼트가 8Mb이고, 8개의 셀블럭이 각각 256개의 워드라인을 구비한 것으로 가정하고 설명한다.
도 2는 도 1에 도시된 비트라인 센스앰프부 및 셀블럭의 일 예를 나타내는 회로도로서, 특히 제1 셀블럭 및 제2 셀블럭(124a,124b)과 비트라인 센스앰프부(123b)의 일부분을 도시하고 있다.
도 2를 참조하여 살펴보면, 제1 셀블럭(124a)에는 하나의 모스트랜지스터와 하나의 캐패시터로 구성된 단위셀이 256 * 4k개 구비되어 있고, 워드라인(WL)이 각 단위셀을 구성하는 모스트랜지스터의 게이트단으로 연결되고, 비트라인(BL, /BL)이 워드라인과 교차하면서 단위셀을 구성하는 모스트랜지스터의 드레인단으로 연결되어 있다. 단위셀을 구성하는 각각의 모스트랜지스터는 소스단이 단위셀을 구성하는 캐패시터의 일측과 각각 연결되고, 캐패시터의 타측은 셀플레이트 전원(예컨대 접지전원)과 각각 연결되어 있다. 도시되지 않았지만 제2 셀블럭(124b)에서도 제1 셀블럭(124a)과 같은 구성이다.
비트라인 센스앰프부(123b)는 비트라인 센스앰프 인에이블신호(RTO, /S)에 의해 인에이블되어, 비트라인(예컨대 BL0,/BL0)에 인가되는 신호 차이를 증폭하기 위한 비트라인 센스앰프(123b_4), 비트라인 센스앰프(123b_4)가 디스에이블일 때에 출력되는 프리차지 인에이블신호(BLEQ')에 인에이블되어 비트라인 프리차지 전압(Vblp)으로 비트라인(예컨대 BL0, /BL0)을 프리차지하기 위한 프리차지부(123b_3), 이퀄라이제이션 신호(BLEQ)에 의해 인에이블되어 제1 셀블럭(124a)에 연결된 한쌍의 비트라인(예컨대 BL0,/BL0) 전압레벨을 같게 하기 위한 이퀄라이제이션부(123b_2), 칼럼 어드레스에 의해 생성되는 컬럼 제어신호(예컨대 CD0)에 의해서 비트라인 센스앰프(123b_4)에 의해 증폭된 데이터신호를 데이터 라인(DB0, /DB0)으로 출력하기 위한 데이터출력부(123b_5), 비트라인 센스앰프(123b_4)를 이 웃한 셀블럭(124a,124b)과 선택적으로 연결하기 위한 연결부(123b_1,123b_6)를 구비한다.
여기서 비트라인 센스앰프부(123b)에 구비되는 센스앰프의 수는 이웃한 셀블럭에 구비되는 비트라인쌍 수에 따라 정해지고, 센스앰프 연결신호(BISH,BISL)에 의해서 제1 셀블럭(124a) 또는 제2 셀블럭(124b)에 비트라인 센스앰프부(123b)가 연결된다. 도 2의 비트라인쌍(BL1,/BL1)은 도시되지는 않았지만 비트라인 센스앰프부(도1의 123a 참조)에 구비된 센스앰프에 연결된다.
도 1과 도 2에 도시되어 있는 종래기술에 의한 메모리 장치에서 셀블록으로부터 데이터를 리드하기 위해서는 먼저 워드라인을 인에이블하고 인에이블한 워드라인에 접속되어 있는 셀블록의 데이터를 데이터 라인으로 출력한다. 한편, 셀블록에 데이터를 라이트하기 위해서는 워드라인을 인에이블하고 인에이블한 워드라인에 접속되어 있는 셀블록에 데이터 라인을 통해 제공되는 데이터를 기록한다.
종래 기술에 의한 메모리 장치는 액세스 모드에 따라 데이터 라인을 통해 데이터를 라이트하거나 리드하기 때문에 라이트 액세스와 리드 액세스를 동시에 독립적으로 수행할 수 없는 문제점이 있다.
따라서 본 발명이 이루고자 하는 목적은 동일한 셀블록 또는 서로 다른 셀블록에 데이터를 라이트 액세스하면서 동시에 리드 액세스할 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 목적은 동일한 셀블록 또는 서로 다른 셀블록 에서 라이트 액세스와 리드 액세스를 독립적으로 제어할 수 있는 메모리 장치를 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명에 따른 메모리 장치는 단위셀블록에 라이트(write) 액세스하기 위한 다수의 데이터를 래치하는 제1 글로벌 센스앰프, 단위셀블록에서 리드(read) 액세스한 다수의 데이터를 래치하는 제2 글로벌 센스앰프, 제1 글로벌 센스앰프와 비트라인 센스앰프 사이에서 데이터를 전송하는 제1 글로벌 비트라인, 제2 글로벌 센스앰프와 비트라인 센스앰프 사이에서 데이터를 전송하는 제2 글로벌 비트라인 및 액세스 모드에 따라 비트라인 센스앰프와 제1 글로벌 비트라인의 제1 접속 및 비트라인 센스앰프와 제2 글로벌 비트라인의 제2 접속을 각각 독립적으로 제어하는 제어부를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조로 본 발명에 따른 메모리 장치를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 블록 구성도를 도시하고 있다.
도 3을 참조하여 살펴보면, 본 발명의 메모리 장치는 서로 같은 구성을 가지는 다수의 기본셀블록(10_1, 10_2,...,10_N), 기본셀블록(10_1, 10_2,...,10_N)의 각 단위셀에 엑세스되는 다수의 데이터를 래치하는 글로벌 센스앰프부(14, 14_1) 및 글로벌 센스앰프부(14, 14_1)와 기본셀블록(10_1, 10_2,...,10_N) 사이에서 데이터를 전송하는 글로벌 비트라인(GBL_W, GBL_R)을 구비하고 있다.
기본셀블록은 다수의 단위셀을 구비하는 단위셀블럭(11), 단위셀블럭(11)의 일측에 구비되어 단위셀블럭(11)의 일부 데이터(제1 데이터)를 감지하여 증폭하기 위한 제1 비트라인 센스앰프부(12), 단위셀블럭(11)의 타측에 구비되어 단위셀블럭(11)의 나머지 데이터(제2 데이터)를 감지하여 증폭하기 위한 제2 비트라인 센스앰프부(12_1)를 구비한다. 또한, 기본셀블록은 액세스 모드에 따라 상기 제1 및 제2 비트라인 센스앰프부(12, 12_1)와 제1 글로벌 비트라인(GBL_W)의 제1 접속 및 상기 제1 및 제2 비트라인 센스앰프(12, 12_1)와 제2 글로벌 비트라인(GBL_R)의 제2 접속을 독립적으로 제어하는 제어부(13, 13_1)를 구비한다. 제1 및 제2 제어부(13, 13_1)는 각각 라이트 액세스시 비트라인 센스앰프부(12, 12_1)와 제1 글로벌 비트라인(GBL_W)의 제1 접속을 제어하는 라이트 제어부와 리드 액세스시 비트라인 센스앰프부(12, 12_1)와 제2 글로벌 비트라인(GBL_R)의 제2 접속을 제어하는 리드 제어부를 포함한다. 제어부(13, 13_1)는 제1 접속과 제2 접속을 각각 독립적으로 제어하며 또한 제1 접속과 제2 접속을 동시에 제어함으로써, 동일한 단위셀블록 또는 서로 다른 단위셀블록에 데이터를 라이트 액세스하는 동시에 리드 액세스할 수 있다.
한편, 글로벌 센스앰프부는 단위셀블록에 라이트하고자 하는 데이터를 감지 증폭하여 래치하기 위한 제1 글로벌 센스앰프부(14), 비트라인 센스앰프부(12, 12_1)에서 감지 증폭된 데이터를 래치하기 위한 제2 글로벌 센스앰프부(14_1)를 구비한다.
도 4는 도 3에 도시되어 있는 메모리 장치의 일부분을 보다 자세히 도시하고 있다. 도 4를 참조하여 기본셀블록(10_1a)에 데이터를 라이트 액세스하는 동시에 다른 기본셀블록(10_2a)으로부터 데이터를 리드 액세스하는 동작을 보다 자세히 설명한다.
<라이트(write) 엑세스 모드>
라이트하고자 하는 데이터 신호는 제1 글로벌 센스앰프(14a)를 통해 감지되어 증폭되며 증폭된 데이터 신호는 제1 글로벌 비트라인(GBL_W)을 통해 기본셀블록(10_1a)의 비트라인 센스앰프부(12_1a)로 입력된다. 제어부(13_1a)의 라이트 제어부는 제1 글로벌 비트라인(GBL_W)을 통해 전송되는 데이터 신호가 단위셀블록(11a)에 엑세스될 수 있도록 제1 글로벌 비트라인(GBL_W)과 비트라인 센스앰프부(12_1a)를 접속 제어한다.
<리드(read) 엑세스 모드>
단위셀블록(11b)에 저장되어 있는 데이터를 리드 액세스하고자 하는 경우, 비트라인 센스앰프부(12_1b)는 비트라인 센스앰프의 인에이블 신호에 의해 인에이블되어 비트라인에 인가된 데이터 신호를 감지하고 증폭한다. 제어부(13_1b)의 리드 제어부는 증폭된 데이터 신호가 제2 글로벌 비트라인(GBL_R)을 통해 글로벌 센스앰프(14_1a)로 전송될 수 있도록 제2 글로벌 비트라인(GBL_R)과 비트라인 센스앰프(12_1b)를 접속 제어한다.
제2 글로벌 비트라인(GBL_R)을 통해 전송된 데이터 신호는 글로벌 센스앰프(14_1a)를 통해 감지되고 증폭된다. 글로벌 센스앰프(14_1a)에는
Figure 112007030765822-pat00001
VDD의 기준전압을 가지는 더미(dummy) 커패시터(15_1a)가 부착되어 있으며 기준전압과 증폭된 데이터 신호를 비교하여 증폭된 데이터 신호의 값을 리드한다.
라이트 액세스하고자 하는 경우 라이트 제어부는 단위셀블록에 기록하고자 하는 데이터가 제1 글로벌 비트라인(GBL_W)을 통해 비트라인 센스앰프로 전송되도록 접속 제어하며 리드 액세스하고자 하는 경우 리드 제어부는 단위셀블록에서 리드한 데이터가 비트라인 센스앰프부를 통해 제2 글로벌 비트라인(GBL_R)로 전송되도록 접속 제어한다.
도 5는 본 발명의 일 예에 따른 제어부의 회로도를 도시하고 있다.
제어부는 라이트 액세스를 제어하는 신호(write, write_b)와 리드 액세스를 제어하는 신호(read)를 생성하며, 생성한 제어 신호를 제어 단자(W0/W1, R0)로 출력한다. 제1 글로벌 비트라인(GBL_W)과 제2 글로벌 비트라인(GBL_R)은 하나의 비트라인 쌍(BL, /BL)마다 존재하여, 라이트 액세스 제어 신호(write, write_b)에 따라 제1 글로벌 비트라인(GBL_W)과 비트라인 센스앰프를 접속시켜 제1 글로벌 비트라인(GBL_W)을 통해 제공되는 데이터를 라이트하거나, 리드 액세스 제어 신호(read)에 따라 제2 글로벌 비트라인(GBL_R)과 비트라인 센스앰프를 접속시켜 제2 글로벌 비트라인(GBL_R)으로 리드한 데이터를 출력한다.
도 5를 참조로 본 발명의 일 예에 따른 제어부의 회로도를 보다 구체적으로 살펴보면, 제어 신호(W1)를 출력하는 단자는 모스 트랜지스터(M2)의 게이트단과 모스 트랜지스터(M3)의 게이트단에 연결되어 있다. 모스 트랜지스터(M2)의 소스단은 제1 글로벌 비트라인(GBL_W)에 연결되어 있고 드레인단은 모스 트랜지스터(M3)의 소스단과 모스 트랜지스터(M4)의 게이트단에 연결되어 있다. 또한, 모스 트랜지스터(M3)와 모스 트랜지스터(M4)의 드레인단은 접지되어 있으며 모스 트랜지스터(M4) 의 소스단은 비트라인(/BL)의 데이터 신호를 증폭하여 출력하는 비트라인 센스엠프부와 모스 트랜지스터(M5)의 소스단에 연결되어 있다.
제어 신호(W0)를 출력하는 단자는 모스 트랜지스터(M1)의 게이트에 연결되어 있으며 모스 트랜지스터(M1)의 소스단은 제1 글로벌 비트라인(GBL_W)에 연결되어 있고 드레인단은 비트라인(BL)의 데이터를 증폭하여 출력하는 비트라인 센스엠프부에 연결되어 있다.
제어 신호(R0)을 출력하는 단자는 모스 트랜지스터(M5)의 게이트단에 연결되어 있으며 모스 트랜지스터(M5)의 드레인단은 제2 글로벌 비트라인(GBL_R)에 연결되어 있고 소스단은 비트라인(/BL)의 데이터 신호를 증폭하여 출력하는 비트라인 센스엠프부에 연결되어 있다.
이하에서 도 5에 도시되어 있는 제어부의 회로도에서 라이트 엑세스 모드와 리드 엑세스 모드의 동작을 보다 구체적으로 설명한다.
<라이트 엑세스 모드의 동작>
라이트 엑세스 모드에서 제어신호(W0)는 하이값을 가지고 제어신호(W1)와 제어신호(R0)은 로우값을 가진다. 제어신호(W, W1, R0)의 신호값에 의해 모스 트랜지스터(M1, M2)는 온 상태로 제어되며 모스 트랜지스터(M3, M5)는 오프 상태로 제어된다.
따라서 제1 글로벌 비트라인(GBL_W)으로 하이값을 가지는 데이터 신호가 전송되는 경우 모스 트랜지스터(M4)는 온 상태로 제어되며 비트라인 센스앰프의 비트라인(BL)으로는 하이값이 입력되고 비트라인(/BL)으로는 로우값이 입력되어 단위셀 에 데이터 '1'을 라이트한다. 한편, 제1 글로벌 비트라인(GBL_W)으로 로우값을 가지는 데이터 신호가 전송되는 경우 모스 트랜지스터(M4)는 오프 상태로 제어되며 비트라인 센스앰프의 비트라인(BL)으로는 로우값이 입력되어 데이터 '0'을 라이트한다.
<리드 액세스 모드의 동작>
리드 액세스 모드시 제어신호(W0)은 로우값을 가지며 제어신호(W1, R0)는 하이값을 가진다. 제어신호(W, W1, R0)의 신호값에 의해 모스 트랜지스터(M1, M2, M4)는 오프 상태로 제어되며 모스 트랜지스터(M3, M5)는 온 상태로 제어된다.
따라서 비트라인 센스앰프의 비트라인(/BL)을 통해 단위셀에 저장되어 있는 데이터 값이 출력되어 제2 글로벌 비트라인(GBL_R)으로 전송되며 제2 글로벌 비트라인(GBL_R)을 통해 전송되는 데이터를 더미 캐패시터의 기준 전압과 비교하여 데이터 값을 리드한다.
본 발명에 따른 메모리 장치는 글로벌 센스앰프와 글로벌 비트라인을 통해 다수의 데이터를 엑세스할 수 있으며 리드 제어부와 라이트 제어부를 통해 글로벌 비트라인과 비트라인 센스앰프를 독립적으로 접속 제어하여 리드 액세스와 라이트 액세스를 동시에 수행할 수 있다.

Claims (5)

  1. 복수의 단위셀로 이루어진 단위셀블록을 복수 개 구비하는 메모리 장치에 있어서,
    상기 단위셀블록의 일측에 구비되어 단위셀블록의 제1 데이터를 감지하여 증폭하는 제1 비트라인 센스앰프부와,
    상기 단위셀블록의 타측에 구비되어 단위셀블록의 제2 데이터를 감지하여 증폭하는 제2 비트라인 센스앰프부와,
    상기 단위셀블록에 라이트(write) 액세스하기 위한 다수의 데이터를 래치하는 제1 글로벌 센스앰프;
    상기 단위셀블록에서 리드(read) 액세스한 다수의 데이터를 래치하는 제2 글로벌 센스앰프;
    상기 제1 글로벌 센스앰프와 상기 제1 비트라인 센스앰프부 사이에서 또는 상기 제1 글로벌 센스앰프와 상기 제2 비트라인 센스앰프부 사이에서 하나의 비트라인 쌍마다 존재하여 데이터를 전송하는 제1 글로벌 비트라인;
    상기 제2 글로벌 센스앰프와 상기 제1 비트라인 센스앰프부 사이에서 또는 상기 제2 글로벌 센스앰프와 상기 제2 비트라인 센스앰프부 사이에서 하나의 비트라인 쌍마다 존재하여 데이터를 전송하는 제2 글로벌 비트라인;
    액세스 모드에 따라 상기 제1 비트라인 센스앰프부와 상기 제1 글로벌 비트라인 간의 제1 접속 및 상기 제1 비트라인 센스앰프부와 상기 제2 글로벌 비트라인 간의 제2 접속을 제어하는 제1 제어부; 및
    액세스 모드에 따라 상기 제2 비트라인 센스앰프부와 상기 제1 글로벌 비트라인 간의 제1 접속 및 상기 제2 비트라인 센스앰프부와 상기 제2 글로벌 비트라인 간의 제2 접속을 제어하는 제2 제어부를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 제어부는 라이트 액세스시 상기 제1 비트라인 센스앰프부와 상기 제1 글로벌 비트라인을 접속시키고 상기 제1 비트라인 센스앰프부와 상기 제2 글로벌 비트라인을 접속 차단시키며,
    리드 액세스시 상기 제1 비트라인 센스앰프부와 상기 제1 글로벌 비트라인을 접속 차단시키고 상기 제1 비트라인 센스앰프부와 상기 제2 글로벌 비트라인을 접속시키는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 제어부는 하이 신호를 라이트하기 위해 상기 제1 글로벌 비트라인을 통해 전송되는 하이 신호와 그 보상 신호인 로우 신호를 상기 제1 비트라인 센스앰프부로 제공하며, 로우 신호를 라이트하기 위해 상기 제1 글로벌 비트라인을 통해 전송되는 로우 신호를 상기 제1 비트라인 센스앰프부로 제공하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 제어부는 라이트 액세스시 상기 제2 비트라인 센스앰프부와 상기 제1 글로벌 비트라인을 접속시키고 상기 제2 비트라인 센스앰프부와 상기 제2 글로벌 비트라인을 접속 차단시키며,
    리스 액세스시 상기 제2 비트라인 센스앰프부와 상기 제1 글로벌 비트라인을 접속 차단시키고 상기 제2 비트라인 센스앰프부와 상기 제2 글로벌 비트라인을 접속시키는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 제어부는 하이 신호를 라이트하기 위해 상기 제1 글로벌 비트라인을 통해 전송되는 하이 신호와 그 보상 신호인 로우 신호를 상기 제2 비트라인 센스앰프부로 제공하며, 로우 신호를 라이트하기 위해 상기 제1 글로벌 비트라인을 통해 전송되는 로우 신호를 상기 제2 비트라인 센스앰프부로 제공하는 메모리 장치.
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