KR20070021512A - 메모리 셀 어레이 - Google Patents

메모리 셀 어레이 Download PDF

Info

Publication number
KR20070021512A
KR20070021512A KR1020050075808A KR20050075808A KR20070021512A KR 20070021512 A KR20070021512 A KR 20070021512A KR 1020050075808 A KR1020050075808 A KR 1020050075808A KR 20050075808 A KR20050075808 A KR 20050075808A KR 20070021512 A KR20070021512 A KR 20070021512A
Authority
KR
South Korea
Prior art keywords
bit line
sense amplifier
unit
line sense
cell array
Prior art date
Application number
KR1020050075808A
Other languages
English (en)
Inventor
김경태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050075808A priority Critical patent/KR20070021512A/ko
Publication of KR20070021512A publication Critical patent/KR20070021512A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치에서 비트라인 센스앰프부가 차지하는 면적을 줄이는 동시에, 오픈 비트라인 구조를 갖는 메모리 셀 어레이에서 USD(Unlimited Sensing Delay) 테스트 모드를 실행할 수 있는 메모리 셀 어레이에 관한 것이다. 상기 오픈 비트라인 구조를 갖는 다수의 단위 메모리 셀 어레이로 구성된 메모리 셀 어레이에 있어서, 상기 다수의 단위 셀 어레이는 각각, 제 1 비트라인쌍; 제 2 비트라인쌍; 비트라인 센스앰프부; 상기 제 1 비트라인쌍과 상기 비트라인 센스앰프부를 선택적으로 연결하는 제 1 스위치부; 및 상기 제 2 비트라인쌍과 상기 비트라인 센스앰프부를 선택적으로 연결하는 제 2 스위치부;를 구비하는 것을 특징으로 한다.

Description

메모리 셀 어레이{MEMORY CELL ARRAY}
도 1은 종래의 메모리 장치의 대략적인 블럭도.
도 2는 도 1에 도시된 메모리 셀 어레이의 일예를 도시한 부분 회로도.
도 3은 도 1에 도시된 메모리 셀 어레이의 다른 일예를 도시한 부분 회로도.
도 4는 본 발명에 따른 메모리 셀 어레이의 부분 회로도.
도 5는 본 발명에 따른 메모리 셀 어레이의 부분 배치도.
* 도면의 주요 부분에 대한 부호의 설명 *
2100 : 비트라인 센스앰프부 2200 : 제 1 스위치부
2300 : 제 2 스위치부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치에서 비트라인 센스앰프부가 차지하는 면적을 줄이는 동시에, 오픈 비트라인 구조를 갖는 메모리 셀 어레이에서 USD(Unlimited Sensing Delay) 테스트 모드를 실행할 수 있는 메모리 셀 어레이에 관한 것이다.
주지된 바와 같이, 반도체 메모리 장치는 다수의 단위 셀을 구비하여 다수의 데이터를 저장할 수 있는 반도체 장치이다. 반도체 메모리 장치 중 가장 널리 사용되는 디램(DRAM)은 캐패시터에 전하를 축적함으로써 데이터를 저장할 수 있는 메모리 장치로서, 캐패시터와 스위치 역할을 하는 MOS 트랜지스터가 하나의 단위 셀을 이루고 있다.
메모리 장치는 기술이 발달하면서 더욱 고속 동작하도록, 더욱 고집적화되도록 발전하며, 특히 디램의 고집적화를 위해서 면적의 대부분을 차지하는 다수의 단위 셀로 이루어진 셀 블럭의 면적을 줄이는 것이 필요하다. 이를 위해, 디램은 단위 셀에 구비된 캐패시터가 데이터가 유지될 수 있을 정도의 최소한의 전하량만을 축적하도록 구성된다. 이에 따라, 캐패시터에 저장된 전하량은 매우 작으므로, 단위 셀에 저장된 데이터를 유지하는 신호를 외부로 출력할 때에는 비트라인 센스앰프부를 통하여 증폭하여 출력한다.
한편, 초기에는 하나의 단위 셀에 하나의 비트라인 센스앰프부가 대응되는 오픈 비트라인(open bit line) 구조의 메모리 셀 어레이를 사용하였다. 그러나, 디램이 고집적화되면서 하나의 캐패시터와 하나의 MOS 트랜지스터로 구성된 단위 셀과, 4개의 MOS 트랜지스터로 구성된 비트라인 센스앰프를 각각 대응시켜 배치하는 데 큰 어려움이 생겼다. 즉, 오픈 비트라인 구조의 메모리 셀 어레이는 비트라인 센스앰프부에 연결된 비트라인(BL)이 하나의 셀 블럭과 연결되고, 상기 비트라인 센스앰프부에 연결된 비트라인바(/BL)가 다른 하나의 셀 블럭과 연결되어, 메모리에서 비트라인 센스앰프가 차지하는 면적이 큰 문제점이 있다.
이를 해결하기 위해, 종래에는 2개의 단위 셀당 하나의 비트라인 센스앰프가 대응되도록 하는 폴디드 비트라인(folded bit line) 구조가 제안되었다. 여기서, 폴디드 비트라인 구조란 비트라인(BL)과 비트라인바(/BL)가 나란히 위치하는 구조이며, 하나의 비트라인 센스앰프부에 두 개의 단위 셀이 연결되어 배치된다.
도 1은 종래의 메모리 장치의 대략적인 블럭도이다.
도시한 바와 같이, 종래의 메모리 장치는 독립적으로 로우 디코더(row decoder)와 칼럼 디코더(column decoder)를 구비하여, 입력되는 어드레스에 대응하는 단위 셀의 데이터를 리드(read) 또는 라이트(write)하는 뱅크(1100); 외부에서 입력되는 다수의 명령어 신호(/RAS,/CAS,/WE,/CS,CKE,CK 등)를 입력받아, 뱅크(1100)에서 수행되는 동작(리드,라이트,리프레쉬 동작 등)을 제어하는 명령어 제어부(1200); 및 뱅크(1100)로부터 입/출력되는 데이터를 버퍼링하여 외부로 출력하기 위한 데이터 입/출력 버퍼(1300);를 구비한다.
참고로, 종래의 메모리 장치는 다수의 뱅크를 구비하고 있는데, 각각의 뱅크는 같은 구조를 가지므로, 도 1에는 하나의 뱅크(1100)만을 도시한다. 또한, 도 1은 메모리 장치에 구비되는 블럭 중에서 본 발명을 설명하기 위해 필요한 최소한의 블럭만을 도시한 것이다.
하나의 뱅크(1100)는 각각 다수의 셀 블럭을 구비하는 8개의 세그먼트(1120a~1120h)와, 세그먼트(1120a~1120d,1120e~1120h)에서 출력되는 데이터를 증폭하여 데이터 입/출력 버퍼(1300)로 전달하거나, 데이터 입/출력 버퍼(1300)에서 입력되는 데이터를 세그먼트(1120a~1120d,1120e~1120h)로 전달하는 입/출력 센스앰프부(1110,1130)를 구비한다.
하나의 세그먼트(1120a)는 로우 어드레스를 디코딩(decoding)하여 셀 어레이(1120a_1)로 출력하는 로우 어드레스 디코더부(1121), 컬럼 어드레스를 디코딩하여 셀 어레이(1120a_1)로 출력하는 컬럼 어드레스 디코더부(1122), 및 다수의 단위 셀 어레이로 구성된 셀 어레이(1120a_1)를 구비한다.
셀 어레이(1120a_1)는 다수의 단위 셀을 각각 구비하는 다수의 셀 블럭(1124a~1124h)과, 셀 블럭(1124a~1124h)에서 출력되는 데이터를 감지 증폭하기 위해 셀 블럭(1124a~1124h)간에 배치된 비트라인 센스앰프부(1123a~1123i)를 구비한다.
참고로, 도 1에 도시된 메모리 장치는 용량이 256Mb인 경우를 나타내고 있는데, 4개의 뱅크로 구성되는 경우, 하나의 뱅크는 64Mb의 단위 셀을 구비하며, 하나의 세그먼트는 8Mb로 총 8개의 세그먼트가 하나의 뱅크를 구성한다. 그리고, 하나의 세그먼트(1120a)는 총 8개의 셀 블럭(1124a~1124h)을 구비하며, 하나의 셀 블럭(1124a)은 256개의 워드라인과 4K(4*1024)개의 비트라인을 구비한다. 또한, 하나의 셀 블럭(1124a)은 256*4K개의 단위 셀을 구비한다.
이하에서는 전술한 바와 같이 하나의 세그먼트가 8Mb이고, 8개의 셀 블럭이 각각 256개의 워드라인을 구비한 것으로 가정하고 설명한다.
도 2는 도 1에 도시된 메모리 셀 어레이의 일예를 도시한 부분 회로도로서, 특히, 제 1 및 제 2 셀 블럭(1124a,1124b)과 비트라인 센스앰프부(1123b)를 도시한다.
참고로, 도 2에 도시된 비트라인 센스앰프부(1123b)는 8F2 구조를 갖는다. 여기서, 8F2 구조는 폴디드 비트라인 셀 배열 구조로서, 단위 셀 면적의 라인 및 스페이스(space)를 모두 최소기능 사이즈 'F'로 가정할 경우, 최소기능 사이즈가 갖고 있는 면적의 8배에 해당하는 면적을 나타낸다.
도시한 바와 같이, 제 1 셀 블럭(1124a)은 하나의 MOS 트랜지스터와 하나의 캐패시터로 구성된 단위 셀을 256*4k개 구비하고, 워드라인이 각 단위 셀을 구성하는 MOS 트랜지스터의 게이트 단자와 연결되며, 비트라인(B1,/B1)이 워드라인과 교차하면서 단위 셀을 구성하는 MOS 트랜지스터의 드레인 단자와 연결된다. 여기서, 단위 셀을 구성하는 각각의 MOS 트랜지스터는 소오스 단자가 단위 셀을 구성하는 캐패시터의 일측과 각각 연결되고, 캐패시터의 타측은 셀플레이트 전원(예컨데 접지전원)과 각각 연결된다. 참고로, 제 2 셀 블럭(1124b)은 제 1 셀 블럭(1124a)과 동일한 구성으로 이루어진다.
또한, 비트라인 센스앰프부(1123b)는 센스앰프 인에이블 신호(SAP,SAN)에 의해 인에이블되며, 비트라인(B1,/B1)에 인가되는 신호 차이를 증폭하는 비트라인 센스앰프(1123b_5); 비트라인 센스앰프(1123b_5)가 디스에이블일 때 비트라인 프리차지 전압(VBLP)으로 비트라인을 프리차지하는 프리차지부(1123b_1); 등화 신호(EQ)에 의해 인에이블되어 한 쌍의 비트라인(B1,/B1)의 전압레벨을 같게 하는 등화부(1123b_2); 비트라인 센스앰프(1123b_5)를 이웃한 셀 블럭(1124a,1124b)과 선택적으로 연결하는 연결부(1123b_3); 및 컬럼 어드레스에 의해 생성되는 컬럼 스트로브 신호(YS0)에 의해 선택된 데이터신호를 비트라인 센스앰프(1123b_5)를 통하여 증폭한 후 증폭된 데이터신호를 로컬 입출력 라인(LIO1,LIO1B)으로 출력하는 데이터 출력부(1123b_4);를 구비한다.
여기서, 비트라인 센스앰프부(1123b)는 이웃한 두 셀 블럭(1124a,1124b)에 공유되며, 센스앰프 연결신호(SHL,SHR)에 의해서 각 셀 블럭(1124a 또는 1124b)과 선택적으로 연결된다.
이하, 도 1 및 도 2를 참조하여 종래의 일예에 따른 메모리 장치의 리드 동작에 따른 제 1 및 제 2 셀 블럭(1124a,1124b)과 비트라인 센스앰프부(1123b)의 동작을 살펴보기로 한다.
종래의 일예에 따른 메모리 장치는 리드 동작시, 리드 명령어와 그에 대응하여 입력된 뱅크 어드레스에 의해서 하나의 뱅크(1100)가 선택되고, 이후, 리드 명령어에 대응하여 입력된 로우 어드레스가 선택된 뱅크(1100)의 각 세그먼트에 구비된 로우 어드레스 디코더부(1121)로 입력된다.
이어서, 종래의 일예에 따른 메모리 장치는 로우 어드레스 디코더부(1121)를 통해 입력된 로우 어드레스에서 셀 블럭 어드레스와 로컬 어드레스를 감지하고, 감지된 셀 블럭 어드레스에 의해 뱅크(1100)에 구비된 하나의 세그먼트(1120a)와 세그먼트(1120a)내에서 하나의 셀 블럭(1124a)을 선택한다.
이어서, 종래의 일예에 따른 메모리 장치는 선택된 셀 블럭(1124a)에 구비된 비트라인쌍(B1,/B1)이 프리차지부(1123b_1)에 의해 프리차지되어 있는 상태에서, 로우 어드레스 디코더부(1121)에서 출력되는 로컬 어드레스에 의해서 256개의 워드 라인 중 하나의 워드라인을 활성화시킨다.
이어서, 종래의 일예에 따른 메모리 장치는 활성화된 워드라인에 연결된 4K개의 단위 셀에 각각 저장되어 있던 4K개의 데이터가 각각의 비트라인(B1, B2,...,B1024*4)에 인가된다. 이때, 센스앰프 연결신호(SHL)는 인에이블 상태이고, 센스앰프 연결신호(SHR)는 디스에이블 상태가 되어 비트라인 센스앰프부(1123b)는 제 1 셀 블럭(1124a)과 연결된 상태이다.
이어서, 비트라인 센스앰프(1123b_5)는 비트라인(B1,/B1)에 인가된 데이터 신호를 감지/증폭한다.
이어서, 컬럼 어드레스 디코더부(1122)는 리드 명령어에 대응하여 입력된 컬럼 어드레스를 디코딩하여 비트라인 센스앰프부(1123b)의 컬럼 스트로브 신호(YS0)를 출력하고, 이후, 데이터 출력부(1123b_4)는 로컬 입/출력 라인(LIO1,LIO1B)을 통해 비트라인 센스앰프(1123b_5)에 의해 증폭이 끝난 4K의 데이터 중에서 컬럼 스트로브 신호(YS0)에 의해 선택된 데이터를 입/출력 센스앰프부(1100)로 출력한다.
이어서, 입/출력 센스앰프부(1100)는 긴 데이터 라인으로 인해 줄어든 데이터 신호를 한번 더 증폭하여 데이터 입/출력 버퍼(1300)로 전달하고, 이후, 데이터 입/출력 버퍼(1300)는 각 뱅크에서 출력되는 데이터를 프리패치하여 외부로 출력한다.
도 3은 도 1에 도시된 메모리 셀 어레이의 다른 일예를 도시한 부분 회로도이다.
참고로, 도 3에 도시된 비트라인 센스앰프부(1123b')는 6F2 구조를 갖는다. 여기서, 6F2 구조는 오픈 비트라인 셀 배열 구조로서, 단위 셀 면적의 라인 및 스페이스(space)를 모두 최소기능 사이즈 'F'로 가정할 경우, 최소기능 사이즈가 갖고 있는 면적의 6배에 해당하는 면적을 나타낸다.
도시한 바와 같이, 종래의 다른 일예에 따른 비트라인 센스앰프부(1123b')는 센스앰프 인에이블 신호(CSP,CSN)에 의해 인에이블되며, 비트라인(예컨데 B1,/B1)에 인가되는 신호 차이를 증폭하는 비트라인 센스앰프(1123b_5'); 비트라인 센스앰프(1123b_5')가 디스에이블일 때 출력되는 등화 신호(BLEQ)에 인에이블되어 비트라인 프리차지 전압(VBLP)으로 비트라인을 프리차지하는 프리차지부(1123b_1'); 등화 신호(BLEQ)에 의해 인에이블되어 한 쌍의 비트라인(B1,/B1)의 전압레벨을 같게 하는 등화부(1123b_2'); 및 컬럼 어드레스에 의해 생성되는 컬럼 스트로브 신호(YS0)에 의해 선택된 데이터신호를 비트라인 센스앰프(1123b_5')를 통하여 증폭한 후 증폭된 데이터신호를 로컬 입출력 라인(LIO1,LIO1B)으로 출력하는 데이터 출력부(1123b_4');를 구비한다.
도 3에 도시된 비트라인 센스앰프부(1123b')는 도 2에 도시된 비트라인 센스앰프부(1123b)와 달리, 셀 블럭당 하나의 비트라인 센스앰프부가 연결된 구조이다. 이에 따라, 종래의 다른 일예에 따른 비트라인 센스앰프부(1123b')는 비트라인 센스앰프를 이웃한 셀 블럭과 선택적으로 연결하는 연결부를 구비하지 않는다.
이와 같이, 종래의 다른 일예에 따른 메모리 셀 어레이는 셀 블럭당 하나의 비트라인 센스앰프부가 각각 연결되므로, 메모리 장치에서 비트라인 센스앰프부가 차지하는 면적이 늘어난다. 이에 따라, 종래의 다른 일예에 따른 메모리 셀 어레이를 구비한 반도체 메모리 장치는 고속 동작 및 고집적화에 불리한 문제점이 있다.
또한, 종래의 다른 일예에 따른 메모레 셀 어레이는 비트라인 센스앰프부에서 이웃한 셀 블럭과 선택적으로 연결하는 연결부를 구비하지 않으므로, USD(Unlimited Sensing Delay) 테스트 모드를 구현할 수 없는 문제점이 있다. 여기서, USD 테스트 모드란, 비트라인의 오동작(fail)을 테스트하는 동작이다.
이를 상세히 설명하기 위해, 도 2에 도시된 비트라인 센스앰프부(1123b)의 동작을 예로 들어보면, 비트라인 센스앰프부(1123b)는 워드라인이 인에이블된 후, 전하 공유(charge sharing)에 의하여 한 쌍의 비트라인(B1,/B1)에 미세한 전압 차이가 실린다. 이후, 오랜 시간이 지난 뒤, 비트라인 센스앰프부(1123b)는 비트라인의 오동작을 테스트하기 위해 연결부를 동작시켜 비트라인 센스앰프부(1123b)와 비트라인의 연결을 차단한다. 다시 말해, 비트라인 센스앰프부(1123b)는 비트라인 센스앰프(1123b_5)가 인에이블되어 비트라인(B1,/B1)에 인가된 전압 차이를 증폭하기 전에, 즉, 센싱 동작 이후, 오랜 시간이 지난 뒤, 연결부의 동작을 통하여 비트라인 센스앰프(1123b_5)를 차단시켜, 비트라인(B1,/B1)의 오동작을 테스트할 수 있다.
그러나, 종래의 다른 일예에 따른 비트라인 센스앰프부(1123b')는 연결부를 구비하지 않으므로, 비트라인 센스앰프(1123b_5')의 오동작과 비트라인(예컨데 B1,/B1)의 오동작을 구별할 수 없다. 따라서, 종래의 다른 일예에 따른 메모리 셀 어레이는 USD 테스트 모드를 실행할 수 없는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 오픈 비트라인 구조를 갖는 메모리 셀 어레이에서 비트라인 센스앰프부가 차지하는 면적을 줄이는 동시에 USD 테스트 모드를 실행할 수 있는 메모리 셀 어레이를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 오픈 비트라인 구조를 갖는 다수의 단위 메모리 셀 어레이로 구성된 메모리 셀 어레이가 제공되며: 상기 다수의 단위 셀 어레이는 각각, 제 1 비트라인쌍; 제 2 비트라인쌍; 비트라인 센스앰프부; 상기 제 1 비트라인쌍과 상기 비트라인 센스앰프부를 선택적으로 연결하는 제 1 스위치부; 및 상기 제 2 비트라인쌍과 상기 비트라인 센스앰프부를 선택적으로 연결하는 제 2 스위치부;를 구비하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 비트라인쌍은 상기 비트라인 센스앰프부와 인접한 셀 블럭과 연결되고, 상기 제 2 비트라인쌍은 상기 단위 메모리 셀 어레이와 인접한 셀 블럭과 연결되는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 4는 본 발명에 따른 메모리 셀 어레이의 부분 회로도로서, 특히, 셀 어레이에 구비된 단위 셀 어레이를 도시한다. 참고로, 도 4의 굵은 점선은 추가된 메탈 라인, 즉, 추가된 비트라인(예컨데 B1_M2,/B1_M2)을 도시한다.
도시한 바와 같이, 본 발명에 따른 단위 셀 어레이는 제 1 비트라인쌍(B0_BL,/B0_BL); 제 2 비트라인쌍(B1_M2,/B1_M2); 비트라인 센스앰프부(2100); 제 1 비트라인쌍(B0_BL,/B0_BL)과 비트라인 센스앰프부(2100)를 선택적으로 연결하는 제 1 스위치부(2200); 및 제 2 비트라인쌍(B1_M2,/B1_M2)과 비트라인 센스앰프부(2100)를 선택적으로 연결하는 제 2 스위치부(2300);를 구비한다.
여기서, 비트라인 센스앰프부(2100)는 센스앰프 인에이블 신호(CSP,CSN)에 의해 인에이블되며, 한 쌍의 비트라인(예컨데 B0_BL,/B0_BL)에 인가되는 신호 차이를 증폭하는 비트라인 센스앰프(2140); 비트라인 센스앰프(2140)가 디스에이블일 때 출력되는 등화 신호(BLEQ)에 인에이블되어 비트라인 프리차지 전압(VBLP)으로 비트라인을 프리차지하는 프리차지부(2110); 등화 신호(BLEQ)에 의해 인에이블되어 한 쌍의 비트라인(예컨데 B0_BL,/B0_BL)의 전압레벨을 같게 하는 등화부(2120); 및 컬럼 어드레스에 의해 생성되는 컬럼 스트로브 신호(YS0)에 의해 선택된 데이터신호를 비트라인 센스앰프(2140)를 통하여 증폭한 후 증폭된 데이터신호를 로컬 입출력 라인(LIO1,LIO1B)으로 출력하는 데이터 출력부(2130);를 구비한다.
그리고, 제 1 스위치부(2200)는 NMOS 트랜지스터로 구성되며, NMOS 트랜지스터의 게이트 단자로 인가되는 제어신호(SW_BL)에 따라 제 1 비트라인쌍(B0_BL,/B0_BL)과 비트라인 센스앰프부(2140)를 선택적으로 연결한다.
또한, 제 2 스위치부(2300)는 NMOS 트랜지스터로 구성되며, NMOS 트랜지스터의 게이트 단자로 인가되는 제어신호(SW_M2)에 따라 제 2 비트라인쌍(B1_M2,/B1_M2)과 비트라인 센스앰프부(2140)를 선택적으로 연결한다.
이하, 도 4를 참조하여 본 발명에 따른 메모리의 리드 동작에 따른 단위 셀 어레이의 동작에 대해 살펴보기로 한다.
본 발명에 따른 단위 셀 어레이는 활성화된 워드라인과 연결된 단위 셀에 각각 저장되어 있던 데이터가 각각의 비트라인에 인가된다. 이때, 비트라인 센스앰프부(2140)는 제 1 및 제 2 스위치부(2200,2300)를 통하여 제 1 및 제 2 비트라인쌍(B0_BL,/B0_BL,B1_M2,/B1_M2)과 선택적으로 연결된다.
이를 상세히 살펴보면, 본 발명에 따른 단위 셀 어레이는 선택된 셀 블럭(2400,2500)에 구비된 비트라인쌍(B0_BL,/B0_BL)이 프리차지부(2110)에 의해 프리차지되어 있는 상태에서, 로우 어드레스 디코더부(도시 안됨)에서 출력되는 로컬 어드레스에 의해서 두 개의 워드라인을 활성화시킨다. 이하, 활성화된 두 개의 워드라인은 제 1 비트라인쌍(B0_BL,/B0_BL)과 연결된 것으로 가정한다.
이후, 활성화된 워드라인과 연결된 단위 셀에 각각 저장되어 있던 데이터는 제 1 비트라인쌍(B0_BL,/B0_BL)에 인가된다. 이때, 제 1 스위치부(2200)는 제어신호(SW_BL)에 의해 턴 온되고, 이에 따라, 비트라인 센스앰프부(2140)는 제 1 비트라인쌍(B0_BL,/B0_BL)과 연결된다. 반면에, 제 2 스위치부(2300)는 제어신호(SW_M2)에 의해 턴 오프되고, 이에 따라, 비트라인 센스앰프부(2140)는 제 2 비트라인쌍(B1_M2,/B1_M2)과 단락된다.
다시 말해, 제 1 비트라인쌍(B0_BL,/B0_BL)과 연결된 두 개의 워드라인이 활성화되면, 비트라인 센스앰프부(2140)는 제 1 스위치부(2200)를 통하여 제 1 비트라인쌍(B0_BL,/B0_BL)과 연결되고, 제 2 비트라인쌍(B1_M2,/B1_M2)과 연결된 두 개의 워드라인이 활성화되면, 비트라인 센스앰프부(2140)는 제 2 스위치부(2300)를 통하여 제 2 비트라인쌍(B1_M2,/B1_M2)과 연결된다.
이어서, 비트라인 센스앰프(2140)는 제 1 비트라인쌍(B0_BL,/B0_BL)에 인가된 데이터 신호를 감지/증폭한다.
이어서, 컬럼 어드레스 디코더부(도시 안됨)는 리드 명령어에 대응하여 입력된 컬럼 어드레스를 디코딩하여 비트라인 센스앰프부(2140)의 컬럼 스트로브 신호(YS0)를 출력하고, 이후, 데이터 출력부(2130)는 로컬 입/출력 라인(LIO1,LIO1B)을 통해 컬럼 스트로브 신호(2130)에 의해 선택된 데이터를 입/출력 센스앰프부(도시 안됨)로 출력한다.
도 5는 본 발명에 따른 메모리 셀 어레이의 부분 배치도로서, 특히, 하나의 워드라인(WL1)이 활성화될 때, 워드라인(WL1)과 연결된 다수의 비트라인 센스앰프부(3010~3080)의 동작을 설명하기 위한 배치도이다. 참고로, 도 5의 점선 부분은 추가된 비트라인을 표시한다.
도시한 바와 같이, 본 발명에 따른 메모리 셀 어레이는 워드라인(WL1)이 활성화될 때, 8개의 비트라인 센스앰프부(3010~3080)가 동작한다. 즉, 본 발명에 따른 메모리 셀 어레이는 제 2 셀 블럭(3200)에 구비된 하나의 워드라인(WL1)이 활성화되면, 제 1 셀 블럭(3100)과 인접한 비트라인 센스앰프부(3010~3040)와, 제 3 셀 블럭(3300)과 인접한 비트라인 센스앰프부(3050~3080)가 모두 동작한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 셀 어레이는 하나의 비트라인 센스앰프에 두 쌍의 비트라인이 연결된 구조를 갖는다. 이를 위해, 본 발명에 따른 메모리 셀 어레이는 비트라인 방향으로 3F, 워드라인 방향으로 2F로 하여, 총 6F2의 면적을 갖는다. 이에 따라, 본 발명에 따른 메모리 셀 어레이는 종래의 오픈 구조를 갖는 메모리 셀 어레이와 달리, 다수의 비트라인 사이에 비트라인을 추가할 수 있는 구조로 이루어진다. 따라서, 본 발명에 따른 메모리 셀 어레이는 각각의 비트라인 사이에 비트라인을 추가하고, 추가된 비트라인을 각각의 비트라인 센스앰프에 연결하여, 하나의 비트라인 센스앰프에 두 쌍의 비트라인이 연결된 구조를 갖는다.
이와 같이, 본 발명에 따른 메모리 셀 어레이는 하나의 비트라인 센스앰프에 두 쌍의 비트라인이 연결되며, 스위칭부를 통해 네 개의 셀 블럭 중 두 개의 셀 블럭과 선택적으로 연결된다. 이에 따라, 본 발명에 따른 메모리 셀 어레이는, 종래의 오픈 비트라인 구조를 갖는 메모리 셀 어레이보다 메모리 셀 어레이에서 비트라인 센스앰프가 차지하는 면적이 줄어드는 효과가 있다.
아울러, 본 발명에 따른 메모리 셀 어레이는 스위칭부를 통해 비트라인 센스앰프와 비트라인의 연결을 제어할 수 있으므로, USD 테스트가 가능하다.
이를 도 4를 참조하여 상세히 살펴보면, 비트라인 센스앰프부(2100)는 워드라인이 인에이블된 후, 전하 공유에 의하여 한 쌍의 비트라인(B0_BL, /B0_BL)에 미 세한 전압 차이가 실린다. 이후, 오랜 시간이 지난 뒤, 비트라인 센스앰프부(2100)는 비트라인의 오동작을 테스트하기 위해 스위칭부(2200)를 동작시켜, 비트라인 센스앰프부(2100)와 비트라인(B0_BL,/B0_BL)의 연결을 차단시킨다.
즉, 본 발명에 따른 메모리 셀 어레이는 비트라인 센스앰프부(2100)의 센싱 동작 이후, 스위칭부(2200,2300)의 동작을 통하여 비트라인 센스앰프부(2100)를 차단시켜, 비트라인(B0_BL,/B0_BL,B1_M2,/B1_M2)의 오동작을 테스트할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 상기 비트라인쌍마다 스위칭부를 구비한 메모리 셀 어레이에서, 상기 스위칭부를 통하여 메모리 장치에서 비트라인 센스앰프부가 차지하는 면적을 줄이는 동시에, 오픈 비트라인 구조를 갖는 메모리 셀 어레이에서 USD 테스트 모드를 실행할 수 있는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (2)

  1. 오픈 비트라인 구조를 갖는 다수의 단위 메모리 셀 어레이로 구성된 메모리 셀 어레이에 있어서,
    상기 다수의 단위 셀 어레이는 각각,
    제 1 비트라인쌍;
    제 2 비트라인쌍;
    비트라인 센스앰프부;
    상기 제 1 비트라인쌍과 상기 비트라인 센스앰프부를 선택적으로 연결하는 제 1 스위치부; 및
    상기 제 2 비트라인쌍과 상기 비트라인 센스앰프부를 선택적으로 연결하는 제 2 스위치부;를 구비하는 것을 특징으로 하는 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 제 1 비트라인쌍은 상기 비트라인 센스앰프부와 인접한 셀 블럭과 연결되고, 상기 제 2 비트라인쌍은 상기 단위 메모리 셀 어레이와 인접한 셀 블럭과 연결되는 것을 특징으로 하는 메모리 셀 어레이.
KR1020050075808A 2005-08-18 2005-08-18 메모리 셀 어레이 KR20070021512A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050075808A KR20070021512A (ko) 2005-08-18 2005-08-18 메모리 셀 어레이

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050075808A KR20070021512A (ko) 2005-08-18 2005-08-18 메모리 셀 어레이

Publications (1)

Publication Number Publication Date
KR20070021512A true KR20070021512A (ko) 2007-02-23

Family

ID=43653531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050075808A KR20070021512A (ko) 2005-08-18 2005-08-18 메모리 셀 어레이

Country Status (1)

Country Link
KR (1) KR20070021512A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912969B1 (ko) * 2008-03-28 2009-08-25 주식회사 하이닉스반도체 유에스디 테스트 모드를 지원하는 반도체 메모리 장치
KR100949890B1 (ko) * 2007-12-11 2010-03-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100980415B1 (ko) * 2008-11-27 2010-09-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 위한 테스트 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100949890B1 (ko) * 2007-12-11 2010-03-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7800197B2 (en) 2007-12-11 2010-09-21 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same
KR100912969B1 (ko) * 2008-03-28 2009-08-25 주식회사 하이닉스반도체 유에스디 테스트 모드를 지원하는 반도체 메모리 장치
KR100980415B1 (ko) * 2008-11-27 2010-09-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 위한 테스트 회로
US8120972B2 (en) 2008-11-27 2012-02-21 Hynix Semiconductor Inc. Semiconductor memory apparatus and test circuit therefor

Similar Documents

Publication Publication Date Title
KR100546307B1 (ko) 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
KR100709533B1 (ko) 한 쌍의 셀에 데이터를 기억하는 동적램
US7656732B2 (en) Semiconductor storage device
US7616510B2 (en) Dynamic semiconductor storage device and method for operating same
KR100197757B1 (ko) 다이나믹형 반도체메모리장치
US7499367B2 (en) Semiconductor memory device having stacked bank structure
JP2001291389A5 (ko)
JP2012084219A (ja) データ感知のための半導体メモリ装置
JP5127435B2 (ja) 半導体記憶装置
KR100242998B1 (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
KR960002817B1 (ko) 반도체기억장치
KR940008202B1 (ko) 다이내믹형 반도체 기억장치
KR100813526B1 (ko) 반도체 메모리 장치
KR970003209A (ko) 캐쉬메모리로서 센스앰프를 사용하는 다이내믹형 반도체기억장치
US6480434B1 (en) Memory device with precharge reinforcement circuit
US7679970B2 (en) Semiconductor memory device for simultaneously performing read access and write access
KR20190072971A (ko) 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조
KR100780954B1 (ko) 감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고데이터 센싱 방법
KR20070021512A (ko) 메모리 셀 어레이
US6330202B1 (en) Semiconductor memory device having write data line
JP2003100080A (ja) 半導体記憶装置
US6728122B2 (en) Semiconductor memory device capable of rewriting data signal
US7609571B2 (en) Semiconductor memory device having a control unit receiving a sensing block selection address signal and related method
KR100990140B1 (ko) 반도체 메모리 소자
US5828613A (en) Random-access memory

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application