KR100980415B1 - 반도체 메모리 장치 및 이를 위한 테스트 회로 - Google Patents

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Abstract

오픈 비트라인 구조 반도체 메모리 장치의 테스트 회로로서, 테스트 대상 셀 매트에 포함된 복수의 메모리 셀로부터 독출된 테스트 데이터 및 압축 제어 신호 생성부로부터 출력되는 압축 제어 신호에 응답하여, 센스앰프 블록을 공유하는 메모리 셀들로부터 독출된 테스트 데이터를 각각 압축하여 순차적으로 압축 테스트 신호를 출력하는 압축부를 포함한다.
오픈 비트라인, 테스트

Description

반도체 메모리 장치 및 이를 위한 테스트 회로{Semiconductor Memory Apparatus and Test Circuit Therefor}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이를 위한 테스트 회로에 관한 것이다.
반도체 메모리 장치의 고집적화를 실현하기 위하여 최근에는 오픈 비트라인 구조(6F2)로 반도체 메모리 장치를 구현하고 있다.
오픈 비트라인 구조는 비트라인 및 비트라인-바가 동일한 셀 매트에 구비되어 있는 기존의 폴디드(Folded) 비트라인 구조와 달리, 비트라인 및 비트라인-바가 서로 다른 셀 매트에 존재한다.
도 1은 일반적인 오픈 비트라인 반도체 메모리 장치의 구조를 설명하기 위한 도면이다.
도시한 것과 같이, 반도체 메모리 장치는 복수의 셀 매트(10-1, 10-2, 10-3)를 포함하고, 각 셀 매트(10-1, 10-2, 10-3)는 워드라인(WL0~WLi) 및 오픈 비트라인(BL0~BLj)에 접속되어 있는 복수의 메모리 셀(C)을 구비한다. 아울러, 각 셀 매트(10-1, 10-2, 10-3) 간에는 센스앰프 블록(20-1, 20-2)이 배치되며, 각각의 센스 앰프(SA)에는 인접하는 두 셀 매트의 메모리 셀에 접속된 비트라인(BL0/BLb0~BLj/BLbj)이 공통 접속된다.
즉, 셀 매트(10-1)에 포함되어 있는 메모리 셀(C)에 접속된 워드라인(예를 들어 WL1)이 선택되고 비트라인(예를 들어 BL3)이 활성화된 경우, 센스앰프(SA)는 해당 메모리 셀(C)에 접속된 비트라인(BL3) 및 인접 셀 매트(10-3)에 존재하는 비트라인-바(BLb3) 간의 전위차에 따라 해당 메모리 셀에 기록된 데이터를 증폭하여 출력하게 된다.
이러한 오픈 비트라인 구조에서 각 메모리 셀의 불량 여부를 확인하기 위한 테스트 모드시, 셀 매트(10-1)에 포함된 모든 메모리 셀에 기록된 데이터는 센스앰프(SA)에서 증폭된 후 로컬 입출력 라인(LIO<0:n>/LIOb<0:n>)을 통해 출력된다. 그리고, 각 로컬 입출력 라인(LIO<0:n>/LIOb<0:n>)으로부터 출력되는 데이터를 하나로 통합하여 불량 여부를 확인한다.
만약, 특정 메모리 셀(CF)에 불량이 발생한 경우, 제 1 센스앰프 블록(20-1) 및 제 2 센스앰프 블록(20-2)과 연결된 로컬 입출력 라인(LIO<0:n>/LIOb<0:n>)으로부터 출력되는 데이터의 통합 결과는 기준이 되는 데이터와 다르게 나타난다. 이 경우, 해당 셀 매트(10-1)에 불량이 발생한 것으로 판단하여 셀 매트 단위로 리페어를 수행하게 되면 비트라인과 비트라인-바가 각각 독립적으로 리페어되거나 둘 중 하나만 리페어되어 반도체 메모리 장치의 신뢰성이 저하된다.
따라서, 불량이 발생한 메모리 셀이 포함된 셀 매트(10-1) 및 비트라인을 공유하고 있는 인접 셀 매트(10-2, 10-3)를 함께 리페어하여야 한다. 즉, 불량이 발 생한 메모리 셀(CF)은 제 1 셀 매트(10-1)에 비트라인이 존재하고 제 2 셀 매트(10-2)에 비트라인-바가 존재함에도 불구하고, 제 3 셀 매트(10-3)까지 리페어가 수행되는 것이다.
이와 같이, 각 셀 매트에 포함된 모든 메모리 셀의 데이터를 통합하여 불량 여부를 판단함에 따라, 불필요한 셀 매트에 대한 리페어가 이루어져 리페어 효율 및 수율이 저하되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 오픈 비트라인 구조의 반도체 메모리 장치에서 불량이 발생한 메모리 셀과 센스 앰프를 공유하는 셀 매트만을 리페어할 수 있는 반도체 메모리 장치 및 이를 위한 테스트 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 오픈 비트라인 구조의 반도체 메모리 장치에서 리페어 효율을 향상시킬 수 있는 반도체 메모리 장치 및 이를 위한 테스트 회로를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 회로는 오픈 비트라인 구조 반도체 메모리 장치의 테스트 회로로서, 테스트 대상 셀 매트에 포함된 복수의 메모리 셀로부터 독출된 테스트 데이터 및 압축 제어 신호 생성부로부터 출력되는 압축 제어 신호에 응답하여, 센스앰프 블록을 공유하는 메모리 셀들로부터 상기 독출된 테스트 데이터를 각각 압축하여 순차적으로 압축 테스트 신호를 출력하는 압축부를 포함한다.
한편, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 복수의 메모리 셀을 구비하는 복수의 셀 매트; 상기 복수의 셀 매트 사이에 각각 배치되며, 인접하는 두 셀 매트의 메모리 셀에 접속된 비트라인이 공통 접속되는 복수의 센스앰프 블록; 테스트 동작을 위한 압축 제어 신호 생성부로부터 출력되는 압축 제어 신호 에 응답하여, 상기 센스앰프 블록을 공유하는 메모리 셀들로부터 독출된 테스트 데이터를 각각 압축하여 압축 테스트 신호를 순차적으로 출력하는 압축부;를 포함한다.
본 발명에 의하면 오픈 비트라인 구조의 반도체 메모리 장치에서, 불량이 발생한 셀에 접속된 비트라인 및 비트라인-바가 형성된 셀 매트만을 리페어함으로써 셀 매트가 불필요하게 리페어되는 것을 방지할 수 있다.
이에 따라 반도체 메모리 장치의 리페어 효율을 향상시킴과 함께 수율을 증대시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2는 본 발명에 의한 반도체 메모리 장치의 테스트 회로의 구성도이다.
도시한 것과 같이, 본 발명에 의한 테스트 회로는 오픈 비트라인 구조 반도체 메모리 장치의 테스트 모드시, 각 셀 매트에 포함된 메모리 셀로부터 독출된 데이터(이하, 테스트 데이터)(TMIO<0:n>) 및 압축 제어 신호(TMIOMX_CTRL)를 입력받아, 센스앰프 블록을 공유하는 메모리 셀들로부터 독출된 테스트 데이터(TMIO<even>, TMIO<odd>)를 각각 압축하여 압축 테스트 신호(TMIO_COMP)를 출력하는 압축부(100)를 포함한다.
보다 구체적으로, 테스트 모드시 제 1 셀 매트의 워드라인(WL0~WLi)이 선택 되고, 비트라인(BL0~BLj)이 활성화되면, 각 센스앰프(SA)는 비트라인 및 비트라인-바 간의 전위차에 따라 각 메모리 셀에 저장된 데이터를 로컬 입출력 라인으로 출력한다.
이 때, 제 1 셀 매트에 포함된 복수의 메모리 셀 중 일부(예를 들어 짝수 번째 메모리 셀)은 인접하는 제 2 셀 매트에 비트라인-바가 형성되어 제 2 셀 매트에 포함된 메모리 셀과 센스앰프 블록을 공유하고, 나머지 일부(예를 들어 홀수 번째 메모리 셀)은 인접하는 제 3 셀 매트에 비트라인-바가 형성되어 제 3 셀 매트에 포함된 메모리 셀과 센스앰프 블록을 공유한다.
따라서, 공유하고 있는 센스앰프 블록에 연결된 로컬 입출력 라인으로부터 출력되는 데이터끼리 압축하여 어떤 센스앰프 블록에 연결된 메모리 셀에 불량이 발생하였는지 확인하는 것이다.
따라서, 불량이 발생한 것으로 확인되는 2개의 셀 매트만을 교체할 수 있어 리페어 효율을 향상시킬 수 있다.
도 3은 도 2에 도시한 압축부의 상세 구성도이다.
본 발명에 의한 압축부(100)는 특정 셀 매트에 포함된 메모리 셀 중 절반으로부터 출력되는 테스트 데이터(TMIO<even>)를 입력받아 하나의 데이터로 압축하는 제 1 압축 유닛(110), 특정 셀 매트에 포함된 메모리 셀 중 나머지 절반으로부터 출력되는 테스트 데이터(TMIO<odd>)를 입력받아 하나의 데이터로 압축하는 제 2 압축 유닛(120), 제 1 및 제 2 압축 유닛(110, 120)의 출력 데이터와 압축 제어 신호(TMIOMX_CTRL)에 응답하여 제 1 압축 유닛(110)의 출력 데이터 및 제 2 압축 유 닛(120)의 출력 데이터를 압축 테스트 신호(TMIO_COMP)로서 순차적으로 출력하는 출력 유닛(130)을 포함한다.
도 4는 도 3에 도시한 압축부의 상세 회로도이다.
도시한 것과 같이, 제 1 및 제 2 압축 유닛(110, 120)은 각각 입력 데이터를 하나의 레벨로 통합한다. 본 발명의 바람직한 실시예에서, 제 1 및 제 2 압축 유닛(110, 120)은 입력 레벨이 모두 동일한 경우 로우 레벨의 신호를 출력하는 배타적 OR(XOR) 연산 소자가 될 수 있다.
여기에서, 제 1 압축 유닛(110)으로는 특정 셀 매트에 포함된 메모리 셀 중 짝수 번째 비트라인에 연결된 메모리 셀로부터 독출되는 테스트 데이터(TMIO<0>, TMIO<2>, … , TMIO<n-1>)가 입력되고, 제 2 압축 유닛(120)으로는 홀수 번째 비트라인에 연결된 메모리 셀로부터 독출되는 테스트 데이터(TMIO<1>, TMIO<3>, … , TMIO<n>)가 입력될 수 있다.
제 1 압축 유닛(110)으로부터 출력되는 제 1 압축 데이터(TMIO_COMP_HA) 및 제 2 압축 유닛(120)으로부터 출력되는 제 2 압축 데이터(TMIO_COMP_HB)는 압축 제어 신호(TMIOMX_CTRL)에 의해 구동되는 출력 유닛(130)으로 입력된다.
출력 유닛(130)은 압축 제어 신호(TMIOMX_CTRL)에 응답하여 제 1 압축 데이터(TMIO_COMP_HA) 및 제 2 압축 데이터(TMIO_COMP_HB)를 순차적으로 출력하기 위한 전송기를 포함한다.
보다 구체적으로, 출력 유닛(130)은 압축 제어 신호(TMIOMX_CTRL) 및 그 반전 신호에 의해 구동되어 제 1 압축 데이터(TMIO_COMP_HA)를 패스시키는 제 1 전송 트랜지스터(T1) 및 제 1 전송 트랜지스터(T1)의 구동 신호를 반전시킨 신호에 의해 구동되어 제 2 압축 데이터(TMIO_COMP_HB)를 패스시키는 제 2 전송 트랜지스터(T2)를 포함한다.
여기에서, 테스트 데이터(TMIO<0:n>)는 테스트 모드 신호(TMHIO)가 인에이블됨에 따라 각 메모리 셀로부터 독출되며, 도 5를 참조하여 설명하면 다음과 같다.
도 5는 테스트 데이터 생성부의 상세 회로도이다.
로컬 입출력 라인(LIO<0:n>/LIOb<0:n>)에 인가된 데이터는 각각 메인 앰프로 입력되며, 테스트 모드 신호(TMHIO)가 디스에이블 상태 일 때, 즉 노멀 동작 모드일 때 각 메인 앰프로부터는 메인 데이터(MIO)가 출력된다.
그리고, 불량 셀을 검출하기 위한 테스트 모드 신호(TMHIO)가 인에이블되면, 메인 앰프로부터는 테스트 데이터(TMIO<0:n>)가 출력되어 제 1 및 제 2 압축 유닛(110, 120)으로 입력된다.
한편, 압축 제어 신호(TMIOMX_CTRL)는 리드 명령(RD)에 의해 발생되는 리드 펄스(RDP) 및 테스트 모드 신호(TMHIO)에 응답하여 생성되며, 도 6을 참조하여 설명하면 다음과 같다.
도 6은 압축 제어 신호 생성부의 상세 회로도이다.
도시한 것과 같이, 압축 제어 신호 생성부(200)는 입력 유닛(210), 전송 유닛(220) 및 출력 유닛(230)을 포함한다.
입력 유닛(210)은 리드 명령(RD)시 발생하는 펄스 신호(RDP) 및 테스트 모드 신호(TMHIO)를 입력으로 하여, 입력 신호가 모두 하이 레벨일 때 하이 레벨의 신호 를 출력한다. 입력 유닛(210)은 예를 들어 낸드 게이트(212) 및 인버터(214)를 직렬 연결하여 구성할 수 있다.
전송 유닛(220)은 입력 유닛(210)의 출력 신호를 일정 시간 지연시켜 출력하며, 입력 유닛(210)의 출력 신호에 따라 구동되어 출력 노드의 전위 레벨을 반전시키는 인버터(222), 인버터의 출력 신호를 반전 지연하는 제 1 래치부(224) 및 입력 유닛(210)의 출력 신호에 따라 구동되어 제 1 래치부(224)에 저장된 신호를 출력하는 전송 트랜지스터(226)를 포함한다.
한편, 출력 유닛(230)은 전송 유닛(220)의 출력 신호를 일정 시간 지연시켜 출력 노드로 출력하기 위한 것으로 제 2 래치부(234)를 포함한다. 여기에서, 제 2 래치부(234)의 출력 신호는 인버터(236)에 의해 반전시켜 압축 제어 신호(TMIOMX_CTRL)로 출력할 수 있다.
본 발명의 바람직한 실시예에서, 압축 제어 신호 생성부(200)는 전송 유닛(220)의 출력단과 접지단자 간에 접속되며, 리셋 신호(RST)에 의해 구동되는 초기화 유닛(240)을 더 구비한다. 아울러, 초기화 유닛(240)은 리셋 신호(RST)에 의해 구동되는 스위칭 소자로 구성할 수 있다.
상술한 테스트 회로의 동작을 설명하면 다음과 같다.
도 7은 본 발명에 의한 테스트 회로의 동작을 설명하기 위한 타이밍도이다.
오픈 비트라인 구조 반도체 메모리 장치에서 불량 셀 확인을 위한 테스트 모드시 리드 명령(RD)은 2회 입력된다.
테스트 모드 신호(TMHIO)가 인에이블되고, 이어서 첫번째 리드 명령(RD01)이 입력됨에 따라 특정 셀 매트에 포함된 메모리 셀로부터 독출된 테스트 데이터(TMIO<0:n>)가 메인 앰프로부터 출력된다. 그리고, 테스트 데이터 중 절반(TMIO<even>)은 제 1 압축 유닛(110)으로 입력되고, 나머지 절반(TMIO<odd>)는 제 2 압축 유닛(120)으로 입력된다.
아울러, 리드 명령(RD01)에 의해 리드 펄스(RDP)가 인에이블됨에 따라, 압축 제어 신호(TMIOMX_CTRL)가 하이 레벨로 출력된다. 이 압축 제어 신호(TMIOMX_CTRL)에 의해 출력 유닛(130)이 구동되어, 제 1 압축 데이터(TMIO_COMP_HA)가 압축 테스트 신호(TMIO_COMP)(HA(0))로서 출력된다.
이후, 리드 펄스(RDP)가 디스에이블되면, 압축 제어 신호(TMIOMX_CTRL)가 로우 레벨이 되며, 이때 두번째 리드 명령(RD02)이 입력됨에 따라 메모리 셀로부터 독출된 테스트 데이터(TMIO<0:n>)가 메인 앰프로부터 출력된다.
마찬가지로, 테스트 데이터 중 절반(TMIO<even>)은 제 1 압축 유닛(110)으로 입력되고, 나머지 절반(TMIO<odd>)는 제 2 압축 유닛(120)으로 입력되며, 로우 레벨의 압축 제어 신호(TMIOMX_CTRL)에 의해 제 2 압축 데이터(TMIO_COMP_HB)가 압축 테스트 신호(TMIO_COMP)(HB(0))로서 출력된다.
다음 리드 명령(RD11, RD12)에 대해서도 동일하게 동작하여 다른 셀 매트에 대한 압축 테스트 신호(HA(1), HB(1))가 출력됨은 물론이다.
본 발명에서는 센스앰프 블록을 공유하는 메모리 셀 그룹으로부터 출력되는 테스트 데이터끼리 압축하여 불량 셀 또는 불량 비트라인이 발생한 경우, 센스앰프 블록을 공유하는 셀 매트 단위로 리페어가 이루어지도록 한다.
따라서, 불필요한 리페어를 방지하여 반도에 메모리 장치의 수율을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
오픈 비트라인 구조는 반도체 메모리 장치를 고집적화하는 데 효과적인 구조이다. 본 발명에 의한 테스트 회로는 불량 발생시 해당 메모리 셀과 센스앰프를 공유하는 셀 매트를 용이하게 검출할 수 있다. 따라서 리페어되는 셀 매트의 개수를 줄여 리페어 효율을 향상시킬 수 있고 제품 생산성을 개선할 수 있다.
도 1은 일반적인 오픈 비트라인 반도체 메모리 장치의 구조를 설명하기 위한 도면,
도 2는 본 발명에 의한 반도체 메모리 장치의 테스트 회로의 구성도,
도 3은 도 2에 도시한 압축부의 상세 구성도,
도 4는 도 3에 도시한 압축부의 상세 회로도,
도 5는 테스트 데이터 생성부의 상세 회로도,
도 6은 압축 제어 신호 생성부의 상세 회로도,
도 7은 본 발명에 의한 테스트 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 압축부 110 : 제 1 압축 유닛
120 : 제 2 압축 유닛 130 : 출력 유닛

Claims (22)

  1. 오픈 비트라인 구조 반도체 메모리 장치의 테스트 회로로서,
    테스트 대상 셀 매트에 포함된 복수의 메모리 셀로부터 독출된 테스트 데이터 및 압축 제어 신호 생성부로부터 출력되는 압축 제어 신호에 응답하여, 센스앰프 블록을 공유하는 메모리 셀들로부터 상기 독출된 테스트 데이터를 각각 압축하여 순차적으로 압축 테스트 신호를 출력하는 압축부를 포함하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    상기 압축부는, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 일부로부터 각각 출력되는 테스트 데이터를 입력받아 하나의 데이터로 압축하는 제 1 압축 유닛;
    상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 나머지로부터 각각 출력되는 테스트 데이터를 입력받아 하나의 데이터로 압축하는 제 2 압축 유닛;
    상기 제 1 및 제 2 압축 유닛의 출력 데이터와 상기 압축 제어 신호에 응답하여, 상기 제 1 압축 유닛의 출력 데이터 및 상기 제 2 압축 유닛의 출력 데이터를 순차적으로 출력하는 출력 유닛;
    을 포함하는 반도체 메모리 장치의 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제 1 압축 유닛은, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 일부로부터 각각 출력되는 테스트 데이터를 입력받아 제 1 압축 데이터를 출력하는 제 1 배타적 OR 연산 소자인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  4. 제 3 항에 있어서,
    상기 제 1 배타적 OR 연산 소자는, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 짝수번째 비트라인에 연결된 메모리 셀로부터 각각 출력되는 테스트 데이터를 입력받아 상기 제 1 압축 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 압축 유닛은, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 나머지 메모리 셀로부터 각각 출력되는 테스트 데이터를 입력받아 제 2 압축 데이터를 출력하는 제 2 배타적 OR 연산 소자인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  6. 제 5 항에 있어서,
    상기 제 2 배타적 OR 연산 소자는, 상기 테스트 대상 셀 매트에 포함된 복수 의 메모리 셀 중 홀수 번째 비트라인에 연결된 메모리 셀로부터 각각 출력되는 테스트 데이터를 입력받아 상기 제 2 압축 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  7. 제 2 항에 있어서,
    상기 출력 유닛은, 상기 압축 제어 신호에 응답하여 상기 제 1 압축 유닛의 출력 신호 및 상기 제 2 압축 유닛의 출력 신호를 순차적으로 출력하는 전송기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  8. 제 7 항에 있어서,
    상기 전송기는, 상기 압축 제어 신호 및 그 반전 신호에 의해 구동되어 상기 제 1 압축 유닛의 출력 신호를 패스시키는 제 1 전송 트랜지스터; 및
    상기 제 1 전송 트랜지스터의 구동 신호를 반전시킨 신호에 의해 구동되어 상기 제 2 압축 유닛의 출력 신호를 패스시키는 제 2 전송 트랜지스터;
    를 포함하는 반도체 메모리 장치의 테스트 회로.
  9. 제 1 항에 있어서,
    상기 압축 제어 신호 생성부는,
    리드 명령에 따라 인에이블되는 리드 펄스 신호 및 테스트 모드 신호를 비교하여 출력하는 입력 유닛;
    상기 입력 유닛의 출력 신호를 기 설정된 시간 지연시켜 출력하는 전송 유닛; 및
    상기 전송 유닛의 출력 신호를 기 설정된 시간 지연시켜 출력 노드를 통해 상기 압축 제어 신호를 출력하는 출력 유닛;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  10. 제 9 항에 있어서,
    상기 전송 유닛은, 상기 입력 유닛의 출력 신호에 따라 구동되어 상기 출력 노드의 전위 레벨을 반전시키는 인버터;
    상기 인버터의 출력 신호를 반전 지연하는 제 1 래치부; 및
    상기 입력 유닛의 출력 신호에 따라 구동되어 상기 제 1 래치부에 저장된 신호를 출력하는 전송 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  11. 제 10 항에 있어서,
    상기 압축 제어 신호 생성부는, 상기 전송 유닛의 출력단과 접지단자 간에 접속되며, 리셋 신호(RST)에 의해 구동리셋 신호에 의해 구동되는 초기화 유닛을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  12. 복수의 메모리 셀을 구비하는 복수의 셀 매트;
    상기 복수의 셀 매트 사이에 각각 배치되며, 인접하는 두 셀 매트의 메모리 셀에 접속된 비트라인이 공통 접속되는 복수의 센스앰프 블록;
    테스트 동작을 위한 압축 제어 신호 생성부로부터 출력되는 압축 제어 신호에 응답하여, 상기 센스앰프 블록을 공유하는 메모리 셀들로부터 독출된 테스트 데이터를 각각 압축하여 압축 테스트 신호를 순차적으로 출력하는 압축부;를 포함하며,
    상기 압축부는, 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 일부로부터 각각 출력되는 상기 테스트 데이터를 입력받아 하나의 데이터로 압축하는 제 1 압축 유닛;
    상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 나머지로부터 각각 출력되는 상기 테스트 데이터를 입력받아 하나의 데이터로 압축하는 제 2 압축 유닛;
    상기 제 1 및 제 2 압축 유닛의 출력 데이터와 상기 압축 제어 신호에 응답하여, 상기 제 1 압축 유닛의 출력 데이터 및 상기 제 2 압축 유닛의 출력 데이터를 순차적으로 출력하는 출력 유닛;
    을 포함하는 반도체 메모리 장치.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 제 1 압축 유닛은, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 일부로부터 각각 출력되는 테스트 데이터를 입력받아 제 1 압축 데이터를 출력하는 제 1 배타적 OR 연산 소자인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 배타적 OR 연산 소자는, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 짝수번째 비트라인에 연결된 메모리 셀로부터 각각 출력되는 테스트 데이터를 입력받아 상기 제 1 압축 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항 또는 제 14 항에 있어서,
    상기 제 2 압축 유닛은, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 나머지로부터 각각 출력되는 테스트 데이터를 입력받아 제 2 압축 데이터를 출력하는 제 2 배타적 OR 연산 소자인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 2 배타적 OR 연산 소자는, 상기 테스트 대상 셀 매트에 포함된 복수의 메모리 셀 중 홀수 번째 비트라인에 연결된 메모리 셀로부터 각각 출력되는 테스트 데이터를 입력받아 상기 제 2 압축 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 출력 유닛은, 상기 압축 제어 신호에 응답하여 상기 제 1 압축 유닛의 출력 신호 및 상기 제 2 압축 유닛의 출력 신호를 순차적으로 출력하는 전송기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 전송기는, 상기 압축 제어 신호 및 그 반전 신호에 의해 구동되어 상기 제 1 압축 유닛의 출력 신호를 패스시키는 제 1 전송 트랜지스터; 및
    상기 제 1 전송 트랜지스터의 구동 신호를 반전시킨 신호에 의해 구동되어 상기 제 2 압축 유닛의 출력 신호를 패스시키는 제 2 전송 트랜지스터;
    를 포함하는 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 압축 제어 신호 생성부는,
    리드 명령에 따라 인에이블되는 리드 펄스 신호 및 테스트 모드 신호를 비교하여 출력하는 입력 유닛;
    상기 입력 유닛의 출력 신호를 기 설정된 시간 지연시켜 출력하는 전송 유닛; 및
    상기 전송 유닛의 출력 신호를 기 설정된 시간 지연시켜 출력 노드를 통해 상기 압축 제어 신호를 출력하는 출력 유닛;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 전송 유닛은, 상기 입력 유닛의 출력 신호에 따라 구동되어 상기 출력 노드의 전위 레벨을 반전시키는 인버터;
    상기 인버터의 출력 신호를 반전 지연하는 제 1 래치부; 및
    상기 입력 유닛의 출력 신호에 따라 구동되어 상기 제 1 래치부에 저장된 신호를 출력하는 전송 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 압축 제어 신호 생성부는, 상기 전송 유닛의 출력단과 접지단자 간에 접속되며, 리셋 신호(RST)에 의해 구동리셋 신호에 의해 구동되는 초기화 유닛을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012043486A (ja) * 2010-08-13 2012-03-01 Elpida Memory Inc 半導体装置
KR20170088600A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치
KR102471601B1 (ko) * 2016-05-17 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법
KR20210024880A (ko) * 2019-08-26 2021-03-08 에스케이하이닉스 주식회사 테스트 회로, 이를 포함하는 반도체 장치 및 테스트 시스템
CN114203230B (zh) 2020-09-18 2023-09-15 长鑫存储技术有限公司 一种列选择信号单元电路、位线感测电路及存储器
EP4231301A4 (en) * 2020-09-18 2024-06-19 Changxin Memory Technologies, Inc. BITLINE SCANNING CIRCUIT AND MEMORY

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089900A (ko) * 2004-03-06 2005-09-09 주식회사 하이닉스반도체 병렬 테스트 회로를 포함하는 메모리 장치
KR20070021512A (ko) * 2005-08-18 2007-02-23 주식회사 하이닉스반도체 메모리 셀 어레이

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
US5488583A (en) * 1994-09-22 1996-01-30 Micron Technology, Inc. Memory integrated circuits having on-chip topology logic driver, and methods for testing and producing such memory integrated circuits
JP2001243795A (ja) * 1999-12-24 2001-09-07 Nec Corp 半導体記憶装置
JP4421045B2 (ja) * 2000-01-27 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US6307790B1 (en) * 2000-08-30 2001-10-23 Micron Technology, Inc. Read compression in a memory
JP2002093162A (ja) 2000-09-20 2002-03-29 Toshiba Corp 半導体メモリ集積回路
JP2002230998A (ja) 2001-02-01 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
JP3967704B2 (ja) 2003-09-25 2007-08-29 株式会社東芝 半導体記憶装置とそのテスト方法
DE102005009360B3 (de) 2005-03-01 2006-09-21 Infineon Technologies Ag Integrierter Halbleiterspeicher mit aktivierbaren Leseverstärkern

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089900A (ko) * 2004-03-06 2005-09-09 주식회사 하이닉스반도체 병렬 테스트 회로를 포함하는 메모리 장치
KR20070021512A (ko) * 2005-08-18 2007-02-23 주식회사 하이닉스반도체 메모리 셀 어레이

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