KR102471601B1 - 반도체 메모리 장치 및 그의 위크 셀 검출 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그의 위크 셀 검출 방법에 관한 것으로, 본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수 개의 메모리 블록; 상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되며, 활성화된 워드 라인에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 복수 개의 비트 라인 센스 앰프; 테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화시키는 워드 라인 구동부; 및 상기 테스트 모드 시, 상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하여 출력하는 워크 셀 검출 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그의 위크 셀 검출 방법{SEMICONDUCTOR MEMORY DEVICE AND WEAK CELL DETECTION METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 반도체 메모리 장치의 위크 셀을 검출하는 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 메모리 셀은 스위치 역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉, 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나, MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작이 주기적으로 반복되어야 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 메모리 컨트롤러로부터 메모리로 리프레쉬 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레쉬 커맨드를 입력한다. 예를 들어, 메모리의 데이터 유지 시간(data retention time)이 64ms이고, 리프레쉬 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레쉬 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레쉬 커맨드를 메모리 장치로 입력한다.
한편, 메모리 장치의 테스트 과정에서 메모리 장치에 포함된 일부 메모리 셀들의 데이터 유지 시간(data retention time)이 규정된 기준 시간을 초과하지 못하는 경우 해당 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치는 버려져야 한다.
데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀(즉, 위크 셀)을 포함하는 메모리 장치를 모두 페일로 처리하는 경우 수율이 하락하는 문제점이 있다. 또한 테스트를 통과한 메모리 장치라도 사후적인 요인에 의해 위크 셀이 발생하면 오류를 일으킬 수 있다.
더욱이, 하나의 칩에 집적되는 셀(cell)의 수가 수천 만개 이상으로 초고집적화 되어감에 따라 제조 공정의 발달에도 불구하고 위크 셀의 존재 가능성은 더욱 커지고 있다고 할 수 있다. 만일 이러한 위크 셀에 대하여 정확한 테스트가 이루어지지 않는다면 반도체 메모리 장치의 신뢰성을 확보할 수 없게 된다.
따라서, 위크 셀을 검출하여 스크린하는 스킴이 다양한 방법으로 연구되고 있다.
본 발명의 실시 예가 해결하고자 하는 기술적 과제는 고속 테스트 동작을 수행하여 위크 셀 검출이 가능한 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 반도체 메모리 장치는 복수 개의 메모리 블록; 상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되며, 활성화된 워드 라인에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 복수 개의 비트 라인 센스 앰프; 테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화시키는 워드 라인 구동부; 및 상기 테스트 모드 시, 상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하여 출력하는 워크 셀 검출 회로를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 반도체 메모리 장치는 복수 개의 메모리 블록; 상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되며, 활성화된 워드 라인에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 복수 개의 비트 라인 센스 앰프; 상기 복수 개의 세그먼트 데이터 라인으로 전달되는 데이터를 감지 증폭하여 복수 개의 로컬 데이터 라인으로 각각 전달하는 복수 개의 로컬 센스 앰프; 테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화시키는 워드 라인 구동부; 및 상기 복수 개의 비트 라인 센스 앰프 각각에 대응되는 복수 개의 위크 셀 검출부를 포함하며, 상기 위크 셀 검출부 각각은, 상기 테스트 모드 시, 상기 세그먼트 데이터 라인을 통해 해당 비트 라인 센스 앰프로부터 전달되는 데이터를 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 상기 복수 개의 로컬 데이터 라인 중 하나에 맵핑시켜 출력할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 반도체 메모리 장치의 위크 셀 검출 방법은 복수 개의 메모리 블록 및 상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되는 복수 개의 비트 라인 센스 앰프를 구비하는 반도체 메모리 장치에 있어서, 테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화 시키는 단계; 상기 활성화된 워드 라인들에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 상기 복수 개의 비트 라인 센스 앰프를 통해 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 단계; 및 상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하고, 압축 데이터를 토대로 위크 셀을 검출하는 단계를 포함할 수 있다
제안된 실시 예에 따른 반도체 메모리 장치는, 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 동시에 활성화시켜 독출되는 데이터를 토대로 위크 셀을 검출 함으로써 테스트 시간을 단축할 수 있는 효과가 있다.
또한, 제안된 실시 예에 따른 반도체 메모리 장치는, 별도의 데이터 라인의 추가 없이 기존의 스킴을 이용하여 위크 셀을 검출할 수 있어 칩 수율(chip yield)과 칩 신뢰도(chip reliability)를 동시에 향상시킬 수 있다는 효과가 있다.
도 1 은 오픈 비트 라인 구조를 채택한 반도체 메모리 장치를 설명하기 위한 도면 이다.
도 2 는 반도체 메모리 장치의 배치를 설명하기 위한 도면 이다.
도 3 은 반도체 메모리 장치의 배치에 따른 데이터 입출력 라인을 설명하기 위한 도면 이다.
도 4 는 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 도면 이다.
도 5 는 도 4 의 일부 영역을 확대한 도면 이다.
도 6a 및 도 6b 는 본 발명의 제 1 실시 예에 따른 위크 셀 검출 회로를 설명하기 위한 회로도 이다.
도 7 은 도 6a 및 도 6b 의 위크 셀 검출 회로가 적용된 반도체 메모리 장치를 설명하기 위한 도면 이다.
도 8 은 본 발명의 제 2 실시 예에 따른 위크 셀 검출 회로를 설명하기 위한 회로도 이다.
도 9 는 본 발명의 제 3 실시 예에 따른 위크 셀 검출 회로를 설명하기 위한 회로도 이다.
도 10 은 본 발명의 제 4 실시 예에 따른 위크 셀 검출 회로를 설명하기 위한 회로도 이다.
도 11 은 본 발명의 제 5 실시 예에 따른 위크 셀 검출 회로를 설명하기 위한 회로도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예들을 첨부 도면을 참조하여 설명하고자 한다.
DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내에는 무수히 많은 메모리 셀(memory cell)이 구비되어 있으며, 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라 그 메모리 셀의 개수 역시 증가하고 있다. 이러한 메모리 셀은 규칙적으로 배열된 메모리 셀 어레이(memory cell array)를 이루며, 이를 셀 매트(memory cell mat) 혹은 메모리 블록이라고 한다.
한편, 반도체 메모리 장치의 메모리 셀 구조는 크게 폴디드 비트 라인(folded bit line) 구조와 오픈 비트 라인(open bit line) 구조로 나뉠 수 있다.
우선, 폴디드 비트 라인 구조는 반도체 메모리 장치의 코어(core) 영역에 배치되는 비트 라인 감지 증폭기(bit line sense amplifier)를 기준으로 동일한 셀 매트에 데이터가 구동되는 비트 라인(이하, 구동 비트 라인)과 증폭 동작시 기준이 되는 비트 라인(이하, 기준 비트 라인)이 배치된다. 때문에, 구동 비트 라인과 기준 비트 라인에 동일한 노이즈(noise)가 반영되고, 이렇게 발생한 노이즈는 서로 상쇄 작용을 한다. 이러한 상쇄 동작을 통해 폴디드 비트 라인 구조는 노이즈에 대하여 안정적인 동작을 보장한다.
반면, 오픈 비트 라인 구조는 비트 라인 감지 증폭기를 기준으로 서로 다른 셀 매트에 구동 비트 라인과 기준 비트 라인이 배치된다. 따라서, 구동 비트 라인에 발생하는 노이즈와 기준 비트 라인에 발생하는 노이즈가 서로 다르기 때문에 오픈 비트 라인 구조는 이러한 노이즈에 열악하다. 하지만, 폴디드 비트 라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설계되며, 오픈 비트 라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이러한 단위 메모리 셀 구조는 반도체 메모리 장치의 크기를 결정하는 요소가 되며, 동일한 데이터 저장량을 대비하여 볼 때 오픈 비트 라인 구조를 가지는 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치보다 작게 설계될 수 있다. 따라서, 반도체 메모리 장치의 고집적화를 실현하기 위하여 최근에는 오픈 비트라인 구조로 반도체 메모리 장치를 구현하고 있다.
이하에서는, 오픈 비트 라인 구조를 채택한 반도체 메모리 장치를 토대로 본 발명의 특징을 설명한다. 하지만, 본 발명의 특징에 이에 한정되는 것은 아니며, 본 발명은 오픈 비트 라인 구조뿐만 아니라 폴디드 비트 라인 구조에도 적용될 수 있다.
도 1 은 오픈 비트 라인 구조를 채택한 반도체 메모리 장치를 설명하기 위한 도면 이다.
도 1 을 참조하면, 반도체 메모리 장치는 제 1 셀 매트(10)와, 제1 셀 매트(10)에 배치된 워드 라인(WL)을 액티브시키기 위한 다수의 제 1 워드 라인 구동부(20)와, 제 2 셀 매트(30)와, 제 2 셀 매트(30)에 배치된 워드 라인(WL)을 액티브시키기 위한 다수의 제 2 워드 라인 구동부(40)와, 셀 매트 사이에 배치되는 제 1 및 제 2 감지 증폭부(50, 60)를 구비한다. 이어서, 제 2 셀 매트(30)의 아래쪽에는 제 1 셀 매트(10)와 동일한 구조를 가지는 제 3 셀 매트(미도시)가 배치될 수 있다. 제 1 셀 매트(10)와 제 2 셀 매트(30) 사이에 배치되는 제 1 감지 증폭부(50)는 제 1 셀 매트(10)에 배치된 비트 라인과 제 2 셀 매트(30)에 배치된 비트 라인에 의해 공유되어, 해당하는 비트 라인들을 통해 전달된 데이터를 감지 증폭한다.
예컨대, 제 1 셀 매트(10)의 워드 라인(WL)을 제어하는 제 1 워드 라인 구동부(20)가 특정 워드 라인(WL)을 액티브 시키면, 제 1 셀 매트(10)에 배치되고 제1 감지 증폭부(50)와 연결된 비트 라인(A)에 데이터가 전달된다. 즉, 비트 라인(A)이 구동 비트 라인이 되며, 제 2 셀 매트(30)에 배치되고 제 1 감지 증폭부(50)와 연결된 비트 라인(B)은 기준 비트 라인이 된다. 이 때, 제 2 셀 매트(30)의 워드 라인(WL)을 제어하는 제 2 워드 라인 구동부(40)는 해당 워드 라인(WL)을 모두 비활성화시킬 수 있다. 이 후, 제 1 감지 증폭부(50)는 'A' 비트 라인을 통해 전달되는 데이터와 'B' 비트 라인의 전압 레벨을 감지하여 증폭 동작을 수행한다. 이러한 감지 증폭 동작은 'A' 비트 라인이 기준 비트 라인으로 사용되는 경우에도 동일하게 이루어진다.
한편, 상기와 같은 셀 매트, 워드 라인 구동부 및 감지 증폭부들은 코어 어레이 영역에 배치될 수 있다. 이하, 도면을 참조하여 반도체 메모리 장치의 배치를 설명하기로 한다.
도 2 는 반도체 메모리 장치의 배치를 설명하기 위한 도면 이다.
도 2 를 참조하면, 반도체 메모리 장치는 코어 어레이 영역(70) 및 X 홀 영역(80)을 포함할 수 있다.
코어 어레이 영역(70)에는, 비트 라인 센스 앰프 영역(BLSA, 74) 및 서브 홀 영역(SUB-HOLE, S/H, 78)과, 복수의 셀 매트(72) 및 서브 워드 라인 드라이버 영역 (SWD, 76)이 수직 방향으로 교차적으로 배치될 수 있다. 비트 라인 센스 앰프 영역(74) 및 서브 홀 영역(78)은 수평 방향으로 교차적으로 배치되어 셀 매트(72)의 비트 라인 쌍들(미도시)의 데이터를 증폭하여 제공하거나, 비트 라인 센스 앰프 영역(74)에 구동 전압을 제공할 수 있다. 복수의 셀 매트(72)는 메모리 셀들이 규칙적으로 배열된 메모리 셀 어레이(memory cell array)를 나타내며, 반도체 메모리 장치의 설계에 따라 상이한 구성을 가질 수 있다. 서브 워드 라인 드라이버 어레이(76)는 셀 매트(72)의 메모리 셀들의 워드 라인들과 연결되어 구동 신호를 제공한다.
코어 어레이 영역(70)의 각 구성들은 X 홀 영역(X-HOLE, 80)으로부터 제공되는 메인 워드 라인 구동 신호(MWLB) 및 로컬 워드 라인 구동 신호(FXB)에 기초하여 동작할 수 있다.
X 홀 영역(80)은 커맨드 신호(CMD)에 기초하여 상이한 논리 연산을 수행할 수 있으며, 어드레스 신호(ADDR)에 기초하여 코어 어레이 영역(70)의 특정한 위치의 메모리 셀들에 구동 신호를 제공할 수 있다. X 홀 영역(80)은 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 메인 워드 라인 구동 신호(MWLB) 및 로컬 워드 라인 구동 신호(FXB)를 생성하여 제공할 수 있다.
코어 어레이 영역(70)에 포함된 복수의 메모리 셀들은 메인 워드 라인들과, 각각의 메인 워드 라인에 연결된 복수의 서브 워드 라인들에 계층적으로 연결될 수 있다. 서브 워드 라인 드라이버 어레이(76)는 메인 워드 라인 구동 신호(MWLB) 및 로컬 워드 라인 구동 신호(FXB)에 응답하여 특정한 메모리 셀에 구동 신호를 제공할 수 있다. 따라서, 코어 어레이 영역(70)에 포함된 메모리 셀은 메인 워드 라인 구동 신호(MWLB) 및 로컬 워드 라인 구동 신호(FXB)에 응답하여 구동될 수 있다.
도 3 은 반도체 메모리 장치의 배치에 따른 데이터 입출력 라인을 설명하기 위한 도면 이다.
도 3 을 참조하면, 로오와 칼럼 방향으로 배치된 복수 개의 셀 매트(MAT)를 포함하는 뱅크(90)가 도시되어 있다.
컨트롤러(미도시)로부터 어드레스(ADDR)가 인가되어 특정 워드 라인이 활성화되면, 활성화된 워드 라인에 연결된 각 셀 매트(MAT)의 메모리 셀에 저장된 데이터는 비트 라인 쌍(BL)에 로딩되고, 비트 라인 센스 앰프(BLSA)는 메모리 셀에 저장되어 있던 전하에 해당하는 전압을 감지 증폭한다. 그리고, 비트 라인 센스 앰프(BLSA)에 의해 감지 증폭된 데이터는 컬럼 선택신호(YI)에 응답하여 세그먼트 입출력 라인 쌍(SIO)으로 전달된다.
그리고, 로컬 센스 앰프(LSA, 미도시)는 세그먼트 입출력 라인 쌍(SIO)에 로딩된 데이터를 감지 증폭하여 로컬 입출력 라인 쌍(LIO)으로 전송한다. 이후, 로컬 입출력 라인 쌍(LIO)으로 전송된 데이터는 입출력 센스 앰프(IOSA, 미도시)를 통해 다시 감지 증폭되어 글로벌 입출력 라인(GIO)으로 전송되어 입출력 버퍼(미도시)를 통해 외부로 출력될 수 있다. 이 때, 세그먼트 입출력 라인 쌍(SIO)과 로컬 입출력 라인 쌍(LIO)을 연결하는 로컬 센스 앰프(LSA)는 설계에 따라 도 2 의 비트 라인 센스 앰프 영역(BLSA, 74) 혹은 서브 홀 영역(S/H, 78)에 위치할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시 예에 따라, 상기와 같은 구조를 가지는 반도체 메모리 장치에서 위크 셀 검출을 위한 테스트 시간을 단축시키는 방법에 대해 알아보고자 한다. 특히, 본 발명에서는, 비트 라인 센스 앰프를 공유하지 않는 셀 매트들(즉, 메모리 블록들)의 각 워드 라인을 동시에 활성화시켜 데이터를 독출함으로써 짧은 시간 안에 테스트 동작을 수행하는 방법에 대해 논의하고자 한다.
도 4 는 본 발명의 실시 예에 따른 테스트 방법을 설명하기 위한 도면 이다. 도 5 는 도 4 의 일부 영역을 확대한 도면 이다.
도 4 를 참조하면, 하나의 비트 라인 센스 앰프를 두 개의 셀 매트가 공유하는 구조를 가지는 반도체 메모리 장치가 도시되어 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수 개의 셀 매트(즉, 메모리 블록)(MAT1~MAT7), 복수 개의 셀 매트 중 인접한 셀 매트에 의해 공유되며, 활성화된 워드 라인(WL)에 연결된 메모리 셀들로부터 비트 라인 쌍(BL, BLB)을 통해 독출되는 데이터를 감지 증폭하여 복수 개의 세그먼트 데이터 라인 쌍(SIO, SIOB)으로 출력하는 복수 개의 비트 라인 센스 앰프(BLSA1~BLSA8), 테스트 모드 시, 비트 라인 센스 앰프를 공유하지 않는 셀 매트들의 각 워드 라인을 활성화시키는 워드 라인 구동부(도 1 의 20, 40 혹은 도 2 의 76) 및 테스트 모드 시, 복수 개의 세그먼트 데이터 라인 쌍(SIO, SIOB)을 통해 전달되는 데이터를 압축하고, 압축 데이터를 출력하는 워크 셀 검출 회로(미도시)를 포함할 수 있다.
설명의 편의를 위해, 도 4 에는 7 개의 셀 매트와 인접한 두 개의 셀 매트에 의해 공유되는 8 개의 비트 라인 센스 앰프가 도시되어 있다. 예를 들어, 제 2 비트 라인 센스 앰프(BLSA2)는 제 1 셀 매트(MAT1) 및 제 2 셀 매트(MAT2)에 의해 공유되고, 제 3 비트 라인 센스 앰프(BLSA3)는 제 2 셀 매트(MAT2) 및 제 3 셀 매트(MAT3)에 의해 공유될 수 있다. 이 때, 도면에 도시되지 않았지만, 제 1 비트 라인 센스 앰프(BLSA1)는 제 1 매트(MAT1)의 비트 라인 외에도 최상부에 위치한 더미 매트(미도시)의 비트 라인에 연결되어 있고, 제 8 비트 라인 센스 앰프(BLSA8)는 제 5 매트(MAT5)의 비트 라인 외에도 최하부에 위치한 더미 매트(미도시)의 비트 라인에 연결될 수 있다.
본 발명의 실시 예에서는, 테스트 모드 시에, 다수의 메모리 셀에 동일한 데이터(예를 들어, 로직 하이 레벨)를 라이트 한 이후, 저장된 데이터를 출력할 때 비트 라인 센스 앰프를 공유하지 않는 셀 매트들의 각 워드 라인(WL)을 동시에 활성화 시킬 수 있다. 예를 들어, 도 4 에 도시된 바와 같이, 비트 라인 센스 앰프를 공유하지 않는 제 1 매트(MAT1), 제 3 매트(MAT3), 제 5 매트(MAT5), 제 7 매트(MAT7)의 각 워드 라인(WL)이 동시에 활성화될 수 있다. 이 경우, 제 1 매트(MAT1), 제 3 매트(MAT3), 제 5 매트(MAT5), 제 7 매트(MAT7)의 각 워드 라인(WL)이 활성화되면, 활성화된 워드 라인(WL)에 연결된 메모리 셀들의 데이터가 비트 라인들(BL, BLB)을 통해 각 매트의 상하부에 위치한 해당 비트 라인 센스 앰프들로 전달된다. 이 때, 제 2 매트(MAT2), 제 4 매트(MAT4) 및 제 6 매트(MAT6)의 워드 라인들은 모두 비활성화시킬 수 있다.
예를 들어, 도 5 를 참조하면, 제 1 매트(MAT1)의 워드 라인(WL)이 활성화되면, 활성화된 워드 라인(WL)에 연결된 메모리 셀들의 데이터가 비트 라인들(BL, BLB)을 통해 제 1 비트 라인 센스 앰프(BLSA1) 및 제 2 비트 라인 센스 앰프(BLSA2)로 전달될 수 있다. 제 1 비트 라인 센스 앰프(BLSA1)는 비트 라인들(BL, BLB)를 통해 전달되는 데이터를 감지 증폭하고, 컬럼 선택신호(YI)에 응답하여 증폭된 데이터를 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)으로 전달할 수 있다. 제 2 비트 라인 센스 앰프(BLSA2)는 비트 라인들(BL, BLB)를 통해 전달되는 데이터를 감지 증폭하고, 컬럼 선택신호(YI)에 응답하여 증폭된 데이터를 하부 세그먼트 입출력 라인 쌍(SIO<4:7>, SIOB<4:7>)으로 전달할 수 있다.
상기와 같은 방법으로, 제 1, 제 3, 제 5, 제 7 비트 라인 센스 앰프(BLSA1, BLSA3, BLSA5, BLSA7)에 의해 감지 증폭된 데이터는 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 로컬 입출력 라인(LIO)으로 전달될 수 있다. 또한, 제 2, 제 4, 제 6, 제 8 비트 라인 센스 앰프(BLSA2, BLSA4, BLSA6, BLSA8)에 의해 감지 증폭된 데이터는 하부 세그먼트 입출력 라인 쌍(SIO<4:7>, SIOB<4:7>)을 통해 로컬 입출력 라인(LIO)으로 전달될 수 있다.
이후, 워크 셀 검출 회로는, 상부 및 하부 세그먼트 입출력 라인 쌍(SIO<0:7>, SIOB<0:7>)으로 전달되는 데이터를 입력 받아 위크 셀을 검출할 수 있다. 이하, 도면을 참조하여, 상부 및 하부 세그먼트 입출력 라인 쌍(SIO<0:7>, SIOB<0:7>)을 통해 전달되는 데이터를 압축하여 위크 셀을 검출하는 워크 셀 검출 회로의 실시 예들에 대해 설명한다.
도 6a 및 도 6b 는 본 발명의 제 1 실시 예에 따른 위크 셀 검출 회로를 설명하기 위한 회로도 이다.
본 발명의 실시 예에 따른 위크 셀 검출 회로는, 복수 개의 라인 센스 앰프들에 각각 대응되는 복수 개의 위크 셀 검출부(110A, 110B)를 구비할 있다. 복수 개의 위크 셀 검출부(110A, 110B) 각각은, 대응되는 세그먼트 입출력 라인(SIO<0:7>)을 통해 전달되는 데이터를 압축하고, 압축 데이터를 로컬 입출력 라인(LIO<0:7>) 중 하나에 맵핑시켜 출력함으로써 위크 셀을 검출할 수 있다.
도 6a 는 제 1 비트 라인 센스 앰프(BLSA1)에 의해 감지 증폭되어 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터를 압축하여 위크 셀을 검출하는 위크 셀 검출부(110A)를 보여 주고 있다.
도 6a 를 참조하면, 위크 셀 검출부(110A)는, 제 1 데이터 압축부(112A) 및 제 1 로컬 라인 맵핑부(114A)를 포함할 수 있다.
제 1 데이터 압축부(112A)는, 상부 세그먼트 입출력 라인(SIO<0:3>)으로 전달되는 데이터를 압축하여 제 1 압축 데이터(SIO_SUM<0>)를 출력할 수 있다. 제 1 데이터 압축부(112A)는, 상부 세그먼트 입출력 라인(SIO<0:3>)으로 전달되는 데이터를 입력받아 앤드 연산하는 낸드 게이트(ND1) 및 인버터(INV1)로 구현되어, 상부 세그먼트 입출력 라인(SIO<0:3>)으로 전달되는 데이터 중 하나라도 로직 로우 레벨의 데이터가 있으면 제 1 압축 데이터(SIO_SUM<0>)를 로직 로우 레벨로 출력하여 위크 셀이 있음을 알릴 수 있다. 제 1 로컬 라인 맵핑부(114A)는, 테스트 모드 시 턴온되어, 제 1 데이터 압축부(112A)로부터 출력되는 제 1 압축 데이터(SIO_SUM<0>)를 상부 로컬 입출력 라인(LIO<0:3>) 중 하나(예를 들어, 제 1 로컬 입출력 라인(LIO<0>))로 맵핑할 수 있다.
노멀 모드에서 입출력 제어 신호(IOSW)가 활성화되면, 제 1 노멀 입출력 스위치(SW_UP1~SW_UP4) 및 제 2 노멀 입출력 스위치(SW_UPB1~SW_UPB4)가 턴온되고, 제 1 내지 제 4 로컬 센스 앰프(LSA1~LSA4)는 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터는 감지 증폭하여 상부 로컬 입출력 라인 쌍(LIO<0:3>, LIOB<0:3>)으로 전달할 수 있다. 예를 들어, 입출력 제어 신호(IOSW)가 활성화되면, 제 1 노멀 입출력 스위치(SW_UP1) 및 제 2 노멀 입출력 스위치(SW_UPB1)가 턴온되고, 제 1 로컬 센스 앰프(LSA1)는 상부 세그먼트 입출력 라인 쌍(SIO<0>, SIOB<0>)을 통해 전달되는 데이터는 감지 증폭하여 상부 로컬 입출력 라인 쌍(LIO<0>, LIOB<0>)으로 전달할 수 있다.
반면, 테스트 모드에서 테스트 모드 신호(SIO_TM)가 활성화되면, 제 1 데이터 압축부(112A)는 상부 세그먼트 입출력 라인(SIO<0:3>)으로 전달되는 데이터를 입력받아 제 1 압축 데이터(SIO_SUM<0>)를 로직 하이 또는 로우 레벨로 출력하고, 제 1 로컬 라인 맵핑부(114A)는 턴온되어 제 1 압축 데이터(SIO_SUM<0>)를 상부 로컬 입출력 라인(LIO<0:3>) 중 하나(예를 들어, 제 1 로컬 입출력 라인(LIO<0>))로 맵핑시켜 전달할 수 있다. 일 실시 예에서, 테스트 모드 시, 제 1 내지 제 4 로컬 센스 앰프(LSA1~LSA4)는 비활성화되어 동작하지 않을 수 있다. 즉, 제 1 압축 데이터(SIO_SUM<0>)는 로직 하이 또는 로우 레벨을 가지는 디지털 신호이므로 증폭되지 않고 해당 로컬 입출력 라인으로 전달될 수 있다.
도 6b 는 제 3 비트 라인 센스 앰프(BLSA3)에 의해 감지 증폭되어 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터를 압축하여 위크 셀을 검출하는 위크 셀 검출부(110B)를 보여 주고 있다.
도 6b 에 도시된 위크 셀 검출부(110B)는 제 2 데이터 압축부(112B) 및 제 2 로컬 라인 맵핑부(114B)를 포함하며, 도 6a 에 도시된 위크 셀 검출부(110A)와 실질적으로 동일하다. 단, 도 6a 의 위크 셀 검출부(110A)는 제 1 압축 데이터(SIO_SUM<0>)를 제 1 로컬 입출력 라인(LIO<0>)로 전달하는 반면, 도 6b 의 위크 셀 검출부(110B)는 제 2 압축 데이터(SIO_SUM<1>)를 제 2 로컬 입출력 라인(LIO<1>)로 전달할 수 있다.
노멀 모드에서 입출력 제어 신호(IOSW)가 활성화되면, 제 3 노멀 입출력 스위치(SW_UP5~SW_UP8) 및 제 4 노멀 입출력 스위치(SW_UPB5~SW_UPB8)가 턴온되고, 제 5 내지 제 8 로컬 센스 앰프(LSA5~LSA8)는 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터는 감지 증폭하여 상부 로컬 입출력 라인 쌍(LIO<0:3>, LIOB<0:3>)으로 전달할 수 있다.
반면, 테스트 모드에서 테스트 모드 신호(SIO_TM)가 활성화되면, 제 2 데이터 압축부(112B)는 상부 세그먼트 입출력 라인(SIO<0:3>)으로 전달되는 데이터를 입력받아 제 2 압축 데이터(SIO_SUM<1>)를 로직 하이 또는 로우 레벨로 출력하고, 제 2 로컬 라인 맵핑부(114B)는 턴온되어 제 2 압축 데이터(SIO_SUM<1>)를 상부 로컬 입출력 라인(LIO<0:3>) 중 하나(예를 들어, 제 1 로컬 입출력 라인(LIO<1>))로 전달할 수 있다. 테스트 모드 시, 제 5 내지 제 8 로컬 센스 앰프(LSA5~LSA8)는 비활성화되어 동작하지 않을 수 있다.
이하, 도 7 을 참조하여, 위크 셀 검출부(110A, 110B)가 적용된 도 6a 및 도 6b 의 구성(100A, 100B)을 포함하여, 세그먼트 입출력 라인 쌍(SIO<0:7>, SIOB<0:7>)을 통해 전달되는 데이터를 압축하여 위크 셀을 검출하기 위한 반도체 메모리 장치의 구성을 살펴보기로 한다.
도 7 은 도 6a 및 도 6b 의 위크 셀 검출 회로(110A, 110B)가 적용된 반도체 메모리 장치를 설명하기 위한 도면 이다. 도 7 에는 위크 셀 검출부(110A, 110B)를 포함하는 도 6a 및 도 6b 의 구성(100A, 100B)이 도시되어 있다.
도 7 을 참조하면, 테스트 모드에서, 위크 셀 검출부(도 6a 의 110A)는, 제 1 비트 라인 센스 앰프(BLSA1)에 의해 감지 증폭되어 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터를 압축하여 생성된 제 1 압축 데이터(SIO_SUM<0>)를 제 1 상부 로컬 입출력 라인(LIO<0>)으로 맵핑시켜 전달할 수 있다. (도 6a 참조) 또한, 테스트 모드에서, 로컬 센스 앰프부(100B)의 위크 셀 검출부(110B)는, 제 3 비트 라인 센스 앰프(BLSA3)에 의해 감지 증폭되어 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터를 압축하여 생성된 제 2 압축 데이터(SIO_SUM<1>)를 제 2 상부 로컬 입출력 라인(LIO<1>)으로 맵핑시켜 전달할 수 있다. (도 6b 참조)
마찬가지로, 구성(100C, 100D) 내에는, 제 5 및 제 7 비트 라인 센스 앰프(BLSA5, BLSA7)에 의해 감지 증폭되어 상부 세그먼트 입출력 라인 쌍(SIO<0:3>, SIOB<0:3>)을 통해 전달되는 데이터를 압축하여 위크 셀을 검출하는 위크 셀 검출부(미도시)가 구비될 수 있다. 로컬 센스 앰프부(100C, 100D)의 위크 셀 검출부는, 도 6a 및 도 6b 에 도시된 구성과 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 구성(100D) 내의 위크 셀 검출부는, 제 7 비트 라인 센스 앰프(BLSA7)에 의해 감지 증폭되어 상부 세그먼트 입출력 라인(SIO<0:3>)으로 전달되는 데이터를 압축하여 생성된 제 4 압축 데이터(SIO_SUM<3>)를 제 4 상부 로컬 입출력 라인(LIO<3>)으로 맵핑시켜 전달할 수 있다.
또한, 구성(200A~200D) 내에는, 제 2, 제 4, 제 6, 제 8 비트 라인 센스 앰프(BLSA2, BLSA4, BLSA6, BLSA8)에 의해 감지 증폭되어 하부 세그먼트 입출력 라인 쌍(SIO<4:7>, SIOB<4:7>)을 통해 전달되는 데이터를 압축하여 위크 셀을 검출하는 위크 셀 검출 회로(미도시)가 구비될 수 있다. 구성(200A~200D)의 위크 셀 검출부는, 도 6a 및 도 6b 에 도시된 구성과 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 구성(200B)의 위크 셀 검출부는, 제 4 비트 라인 센스 앰프(BLSA4)에 의해 감지 증폭되어 하부 세그먼트 입출력 라인(SIO<4:7>)으로 전달되는 데이터를 압축하여 생성된 제 6 압축 데이터(SIO_SUM<5>)를 제 6 상부 로컬 입출력 라인(LIO<5>)으로 맵핑시켜 전달할 수 있다.
한편, 도 6a 내지 도 7 에 도시된 위크 셀 검출부들은 도 2 에서 설명한 서브 홀 영역(SUB-HOLE, S/H, 78)에 위치할 수 있다.
상기와 같이, 본 발명의 제 1 실시 예에 따른 위크 셀 검출 회로는, 기존에 구비된 세그먼트 입출력 라인 쌍(SIO<0:7>, SIOB<0:7>)과 로컬 입출력 라인 쌍(LIO<0:7>, LIOB<0:7>)을 이용하여, 위크 셀이 있음을 알리는 압축 데이터(SIO_SUM<0:7>)를 로컬 입출력 라인(LIO<0:7>)에 맵핑시켜 출력할 수 있다. 따라서, 별도의 데이터 라인 추가 없이 기존의 데이터 라인들을 이용하여 위크 셀을 검출할 수 있어 칩 수율(chip yield)을 향상시킬 수 있다는 효과가 있다. 더구나, 로컬 입출력 라인(LIO<0:7>)을 통해 전달되는 데이터를 토대로, 동시에 활성화된 워드 라인들에 연결된 메모리 셀들에 대한 위크 셀 정보를 셀 매트 별로 알아낼 수 있어 정확한 위크 셀 검출이 가능하여 칩 신뢰도(chip reliability)를 향상시킬 수 있다는 효과가 있다.
한편, 상기의 배치들은 하나의 실시 예일 뿐이며, 본 발명의 기술적 사상은 이에 한정되지 않는다.
이하에서는, 서브 홀 영역(SUB-HOLE, S/H)에 위치한 데이터 압축부를 이용하여 위크 셀을 검출하는 위크 셀 검출 회로에 대해 논의 한다.
도 8 은 본 발명의 제 2 실시 예에 따른 위크 셀 검출 회로(300)를 설명하기 위한 회로도 이다.
도 8 을 참조하면, 위크 셀 검출 회로(300)는, 복수 개의 비트 라인 센스 앰프들에 각각 대응하는 제 1 내지 제 8 데이터 압축부(310~380)를 포함할 수 있다. 제 1 내지 제 8 데이터 압축부(310~380)는 직렬 연결되어, 최종 단의 데이터 압축부, 즉, 제 8 데이터 압축부(380)에서 출력되는 제 8 압축 데이터(SIO_SUM<7>)는 최종 테스트 결과(TEST_OUT)로 출력될 수 있다.
제 2 내지 제 8 데이터 압축부(320~380)는 각각, 상부 세그먼트 입출력 라인(SIO<0:3>) 혹은 하부 세그먼트 입출력 라인(SIO<4:7>) 중 해당 라인을 통해 전달되는 데이터와 이전 단의 데이터 압축부에서 출력되는 압축 데이터(SIO_SUM<0:6>)를 함께 압축하여 해당 압축 데이터(SIO_SUM<1:7>)를 출력할 수 있다. 예를 들어, 제 2 데이터 압축부(320)는, 하부 세그먼트 입출력 라인(SIO<4:7>)을 통해 전달되는 데이터와 이전 단의 데이터 압축부(즉, 제 1 데이터 압축부(310))에서 출력되는 제 1 압축 데이터(SIO_SUM<0>)를 함께 압축하여 제 2 압축 데이터(SIO_SUM<1>)로 출력할 수 있다.
한편, 도 8 에서는, 제 2 내지 제 8 데이터 압축부(320~380)가 바로 이전 단의 데이터 압축부에서 출력되는 압축 데이터(SIO_SUM<0:6>)를 입력받는 것으로 도시되어 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 제 1 내지 제 8 데이터 압축부(310~380)는 각각 상부 세그먼트 입출력 라인(SIO<0:3>) 혹은 하부 세그먼트 입출력 라인(SIO<4:7>) 중 해당 라인을 통해 전달되는 데이터와 자신을 제외한 나머지 데이터 압축부(310~380) 중 하나에서 출력되는 압축 데이터(SIO_SUM<0:7>)를 입력 받아 함께 압축하여 최종 테스트 결과(TEST_OUT)를 출력할 수 있다.
상기와 같이, 본 발명의 제 2 실시 예에 따른 위크 셀 검출 회로(300)는, 비트 라인 센스 앰프를 공유하지 않는 셀 매트들의 각 워드 라인을 동시에 활성화시켜 독출된 데이터를 세그먼트 입출력 라인(SIO<0:7>)을 통해 입력받고, 이를 압축하여, 최종적으로 최종 테스트 결과(TEST_OUT)로 출력할 수 있다. 이 때, 위크 셀 검출 회로(300)의 제 1 내지 제 8 데이터 압축부(310~380)는 서브 홀 영역(SUB-HOLE, S/H)에 위치함으로써 최소한의 데이터 라인(즉, 최종 테스트 결과(TEST_OUT)를 출력하기 위한 데이터 라인) 추가로도 고속 테스트 동작을 수행하여 위크 셀을 검출할 수 있다는 효과가 있다.
도 9 는 본 발명의 제 3 실시 예에 따른 위크 셀 검출 회로(400)를 설명하기 위한 회로도 이다.
도 9 를 참조하면, 위크 셀 검출 회로(400)는, 복수 개의 비트 라인 센스 앰프들에 각각 대응하는 제 1 내지 제 8 데이터 압축부(410~480)를 포함할 수 있다. 제 1 내지 제 8 데이터 압축부(410~480)는 직렬 연결되어, 최종 단의 데이터 압축부, 즉, 제 8 데이터 압축부(480)에서 출력되는 제 8 압축 데이터(SIO_SUM<7>)는 최종 테스트 결과(TEST_OUT)로 출력될 수 있다.
제 2 내지 제 8 데이터 압축부(420~480)는 각각 상부 세그먼트 입출력 라인(SIO<0:3>) 혹은 하부 세그먼트 입출력 라인(SIO<4:7>) 중 해당 라인을 통해 전달되는 데이터와 이전 단의 데이터 압축부에서 출력되는 압축 데이터(SIO_SUM<0:6>)를 함께 압축하여 해당 압축 데이터(SIO_SUM<1:7>)를 출력할 수 있다. 또한, 위크 셀 검출 회로(400)는, 각 셀 매트 별로 압축된 데이터, 즉, 제 2 압축 데이터(SIO_SUM<1>), 제 4 압축 데이터(SIO_SUM<3>) 및 제 6 압축 데이터(SIO_SUM<5>)를 추가로 출력할 수 있다. 따라서, 위크 셀 검출 회로(400)는, 최종 테스트 결과(TEST_OUT)가 위크 셀이 있음을 알리는 경우, 함께 독출된 제 2 압축 데이터(SIO_SUM<1>), 제 4 압축 데이터(SIO_SUM<3>) 및 제 6 압축 데이터(SIO_SUM<5>)를 토대로 어느 셀 매트에서 위크 셀이 발생했는지 판단할 수 있다.
한편, 도 9 에서는, 위크 셀 검출 회로(400)가, 압축 데이터(SIO_SUM<0:6>)를 두 개씩 그룹핑하여 셀 매트 별로 위크 셀 정보를 추출하는 경우를 도시하였지만, 본 발명은 이에 한정되지 않는다. 즉, 제 1 내지 제 8 데이터 압축부(410~480)는 필요한 정보에 따라 소정 개수로 그룹핑되어, 각 그룹핑된 데이터 압축부 마다 압축 데이터가 추가로 추출될 수 있다. 또한, 도 9 에서는, 제 1 내지 제 8 데이터 압축부(410~480)는 바로 이전 단의 데이터 압축부에서 출력되는 압축 데이터(SIO_SUM<0:6>)를 입력받는 것으로 도시되어 있지만, 자신을 제외한 나머지 데이터 압축부 중 어느 하나에서 출력되는 압축 데이터(SIO_SUM<0:7>)를 입력 받을 수 있다.
상기와 같이, 본 발명의 제 3 실시 예에 따른 위크 셀 검출 회로(400)는, 비트 라인 센스 앰프를 공유하지 않는 셀 매트들의 각 워드 라인을 동시에 활성화시켜 독출된 데이터를 세그먼트 입출력 라인(SIO<0:7>)을 통해 입력받고, 이를 압축하여, 최종적으로 최종 테스트 결과(TEST_OUT)로 출력할 수 있다. 이 때, 최종 테스트 결과(TEST_OUT)가 위크 셀이 있음을 알리는 경우, 압축 데이터(SIO_SUM<0:7>)의 일부를 함께 독출하여 셀 매트 별로 위크 셀 정보를 추출할 수 있다. 따라서, 고속 테스트 동작으로도 정확한 위크 셀 검출이 가능하여 칩 신뢰도(chip reliability)를 향상시킬 수 있다는 효과가 있다.
도 10 은 본 발명의 제 4 실시 예에 따른 위크 셀 검출 회로(500)를 설명하기 위한 회로도 이다.
도 10 을 참조하면, 위크 셀 검출 회로(500)는, 데이터 압축부(510) 및 쉬프트 레지스터(520)를 포함할 수 있다.
데이터 압축부(510)는, 복수 개의 비트 라인 센스 앰프들에 각각 대응하는 제 1 내지 제 8 데이터 압축부(510A~510H)를 포함할 수 있다. 제 1 내지 제 8 데이터 압축부(510A~510H)는 상부 세그먼트 입출력 라인(SIO<0:3>) 혹은 하부 세그먼트 입출력 라인(SIO<4:7>) 중 해당 라인을 통해 전달되는 데이터를 압축하여 해당 압축 데이터(SIO_SUM<0:7>)로 출력한다.
쉬프트 레지스터(520)는, 제 1 내지 제 8 데이터 압축부(510A~510H)에 일대일 대응되는 다수 개의 래치(520A~520H)를 포함할 수 있다. 다수 개의 래치(520A~520H)는, 제 1 내지 제 8 압축 데이터(SIO_SUM<0:7>) 중 대응되는 압축 데이터를 입력받아 동시에 저장하고, 쉬프트 신호(SHIFT)(예를 들어, 클럭 신호(CLK))에 응답하여 래치된 신호를 다음 단의 래치로 출력할 수 있다. 따라서, 쉬프트 레지스터(520)는, 쉬프트 신호(SHIFT)가 입력될 때마다, 동시에 활성화된 워드 라인들에 연결된 메모리 셀들에 대한 위크 셀 정보를 순차적으로 출력할 수 있다.
상기와 같이, 본 발명의 제 4 실시 예에 따른 위크 셀 검출 회로(500)는, 비트 라인 센스 앰프를 공유하지 않는 셀 매트들의 각 워드 라인을 동시에 활성화시켜 독출된 데이터를 세그먼트 입출력 라인(SIO<0:7>)을 통해 입력받고, 이를 압축하여, 압축 데이터(SIO_SUM<0:7>)를 출력할 수 있다. 이 때, 위크 셀 검출 회로(500)는 쉬프트 레지스터(520)를 구비하여 압축 데이터(SIO_SUM<0:7>)를 쉬프트 신호(SHIFT)(예를 들어, 클럭 신호(CLK))가 입력될 때마다 순차적으로 출력할 수 있다. 따라서, 동시에 활성화된 워드 라인들에 연결된 메모리 셀들에 대한 위크 셀 정보를 셀 매트 별로 알아낼 수 있어 정확한 위크 셀 검출이 가능하여 칩 신뢰도(chip reliability)를 향상시킬 수 있다는 효과가 있다.
한편, 반도체 메모리 장치는 레이아웃 상 서브 홀 영역(SUB-HOLE, S/H)에 많은 면적을 할당하지 않으므로 데이터 라인과 구동 회로들을 배치하는 데 한계가 있다. 따라서, 면적의 효율성을 고려하여, 제 4 실시 예에 따른 위크 셀 검출 회로(500)는 다음과 같이 분산 배치 될 수 있다.
도 11 은 본 발명의 제 5 실시 예에 따른 위크 셀 검출 회로(600)를 설명하기 위한 회로도 이다.
도 11 을 참조하면, 위크 셀 검출 회로(600)의 구성은 도 10 의 위크 셀 검출 회로(500)와 실질적으로 동일하다. 즉, 위크 셀 검출 회로(600)는 복수 개의 비트 라인 센스 앰프들에 각각 대응하는 제 1 내지 제 8 데이터 압축부(610A~610H)를 포함하는 데이터 압축부(610) 및 제 1 내지 제 8 데이터 압축부(610A~610H)에 일대일 대응되는 다수 개의 래치(620A~620H)를 포함하는 쉬프트 레지스터(620)를 포함한다. 단, 제 5 실시 예에 따른 위크 셀 검출 회로(600)의 데이터 압축부(610)는 서브 홀 영역(SUB-HOLE, S/H, 도 2 의 78)에 배치되는 반면, 쉬프트 레지스터(620)는 X 홀 영역(X-HOLE, 도 2 의 80)에 배치될 수 있다.
따라서, 소자의 밀집도를 해소하고 면적의 효율성을 향상 시킬 수 있다.
일반적으로 소자 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천 만개의 셀에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리 소자의 개발기간의 단축과 아울러 제품 출하까지 테스트 시간의 단축 여부가 곧바로 제품 비용(cost)에 영향을 미치기 때문에 테스트 시간의 단축은 생산의 효율성 및 제조 업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다. 본 발명의 실시 예에서는, 센스 앰프를 공유하지 않는 셀 매트들의 각 워드 라인을 동시에 활성화시켜 독출되는 데이터를 토대로 위크 셀을 검출 함으로써 테스트 시간을 단축할 수 있는 효과가 있다. 또한, 별도의 데이터 라인의 추가 없이 기존의 스킴을 이용하여 위크 셀을 검출할 수 있어 칩 수율(chip yield)과 칩 신뢰도(chip reliability)를 동시에 향상시킬 수 있다는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10: 제 1 셀 매트 20: 제 1 워드 라인 구동부
30: 제 2 셀 매트 40: 제 2 워드 라인 구동부
50: 제 1 감지 증폭부 60: 제 2 감지 증폭부
70: 코어 어레이 영역 80: X 홀 영역

Claims (19)

  1. 복수 개의 메모리 블록;
    상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되며, 활성화된 워드 라인에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 복수 개의 비트 라인 센스 앰프;
    테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화시키는 워드 라인 구동부; 및
    상기 테스트 모드 시, 상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하여 출력하는 위크 셀 검출 회로
    를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수 개의 비트 라인 센스 앰프는 제 1 영역에 배치되고,
    상기 위크 셀 검출 회로는 제 2 영역에 배치되고,
    상기 복수 개의 메모리 블록은 제 3 영역에 배치되고,
    상기 워드 라인 구동부는 제 4 영역에 배치되고,
    상기 제 1 및 제 2 영역은, 상기 제 3 및 제 4 영역과 수직 방향으로 교차적으로 배치된 것
    을 특징으로 하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 2 영역은,
    서브 홀 영역 인 것을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 위크 셀 검출 회로는,
    상기 복수 개의 비트 라인 센스 앰프 각각에 대응되는 복수 개의 위크 셀 검출부를 포함하며,
    상기 복수 개의 위크 셀 검출부 각각은,
    상기 테스트 모드 시, 대응되는 비트 라인 센스 앰프로부터 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 전달되는 데이터를 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 복수 개의 로컬 데이터 라인 중 하나에 맵핑시켜 출력하는 것
    을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 복수 개의 위크 셀 검출부 각각은,
    상기 대응되는 비트 라인 센스 앰프로부터 상기 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 전달되는 데이터를 압축하여 상기 압축 데이터를 출력하는 데이터 압축부; 및
    상기 테스트 모드 시 턴온되어, 상기 압축 데이터를 상기 복수 개의 로컬 데이터 라인 중 하나로 맵핑시켜 출력하는 로컬 라인 맵핑부
    를 포함하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 위크 셀 검출 회로는,
    상기 복수 개의 비트 라인 센스 앰프 각각에 대응되며, 직렬 연결된 복수 개의 데이터 압축부를 포함하며,
    최종 단의 데이터 압축부에서 출력되는 압축 데이터를 최종 테스트 결과로 출력하는 것
    을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 복수 개의 데이터 압축부 각각은,
    대응되는 비트 라인 센스 앰프로부터 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 전달되는 적어도 하나의 데이터와 나머지 데이터 압축부들 중 하나에서 출력되는 압축 데이터를 함께 압축하여 해당 압축 데이터로 출력하는 것
    을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 위크 셀 검출 회로는,
    상기 복수 개의 데이터 압축부를 소정 개수로 그룹핑하고, 각 그룹핑된 데이터 압축부 마다 압축 데이터를 추가로 출력하는 것
    을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 위크 셀 검출 회로는,
    상기 복수 개의 비트 라인 센스 앰프 각각에 대응되며, 대응되는 비트 라인 센스 앰프로부터 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 전달되는 데이터를 압축하여 복수 개의 압축 데이터로 출력하는 복수 개의 데이터 압축부; 및
    상기 복수 개의 압축 데이터를 동시에 저장하고, 쉬프트 신호에 응답하여 순차적으로 출력하는 쉬프트 레지스터
    를 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수 개의 데이터 압축부는 서브 홀 영역에 배치되고,
    상기 쉬프트 레지스터는 X 홀 영역에 배치되는 것
    을 특징으로 하는 반도체 메모리 장치.
  11. 복수 개의 메모리 블록;
    상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되며, 활성화된 워드 라인에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 복수 개의 비트 라인 센스 앰프;
    상기 복수 개의 세그먼트 데이터 라인으로 전달되는 데이터를 감지 증폭하여 복수 개의 로컬 데이터 라인으로 각각 전달하는 복수 개의 로컬 센스 앰프;
    테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화시키는 워드 라인 구동부; 및
    상기 복수 개의 비트 라인 센스 앰프 각각에 대응되는 복수 개의 위크 셀 검출부를 포함하며,
    상기 위크 셀 검출부 각각은,
    상기 테스트 모드 시, 상기 세그먼트 데이터 라인을 통해 해당 비트 라인 센스 앰프로부터 전달되는 데이터를 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 상기 복수 개의 로컬 데이터 라인 중 하나에 맵핑시켜 출력하는
    를 포함하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수 개의 비트 라인 센스 앰프는 제 1 영역에 배치되고,
    상기 복수 개의 위크 셀 검출부는 제 2 영역에 배치되고,
    상기 복수 개의 메모리 블록은 제 3 영역에 배치되고,
    상기 워드 라인 구동부는 제 4 영역에 배치되고,
    상기 제 1 및 제 2 영역은, 상기 제 3 및 제 4 영역과 수직 방향으로 교차적으로 배치된 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 영역은,
    서브 홀 영역 인 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수 개의 위크 셀 검출부 각각은,
    상기 대응되는 비트 라인 센스 앰프로부터 상기 세그먼트 데이터 라인 중 해당 라인을 통해 전달되는 데이터를 압축하여 상기 압축 데이터를 출력하는 데이터 압축부; 및
    상기 테스트 모드 시 턴온되어, 상기 압축 데이터를 상기 복수 개의 로컬 데이터 라인 중 하나로 맵핑시켜 출력하는 로컬 라인 맵핑부
    를 포함하는 반도체 메모리 장치.
  15. 복수 개의 메모리 블록 및 상기 복수 개의 메모리 블록 중 인접한 메모리 블록에 의해 공유되는 복수 개의 비트 라인 센스 앰프를 구비하는 반도체 메모리 장치에 있어서,
    테스트 모드 시, 상기 비트 라인 센스 앰프를 공유하지 않는 메모리 블록들의 각 워드 라인을 활성화 시키는 단계;
    상기 활성화된 워드 라인들에 연결된 메모리 셀들로부터 비트 라인을 통해 독출되는 데이터를 상기 복수 개의 비트 라인 센스 앰프를 통해 감지 증폭하여 복수 개의 세그먼트 데이터 라인으로 출력하는 단계; 및
    상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하고, 압축 데이터를 토대로 위크 셀을 검출하는 단계
    를 포함하는 반도체 메모리 장치의 위크 셀 검출 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하고, 압축 데이터를 토대로 위크 셀을 검출하는 단계는,
    상기 압축 데이터를 복수 개의 로컬 데이터 라인에 맵핑시켜 출력하는 단계
    를 포함하는 반도체 메모리 장치의 위크 셀 검출 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 압축 데이터를 복수 개의 로컬 데이터 라인에 맵핑시켜 출력하는 단계는,
    대응되는 비트 라인 센스 앰프로부터 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 각각 전달되는 데이터를 압축하여 복수 개의 압축 데이터를 출력하는 단계; 및
    상기 복수 개의 압축 데이터 각각을 상기 복수 개의 로컬 데이터 라인 중 하나에 맵핑시켜 출력하는 단계
    를 포함하는 반도체 메모리 장치의 위크 셀 검출 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하고, 압축 데이터를 토대로 위크 셀을 검출하는 단계는,
    대응되는 비트 라인 센스 앰프로부터 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 전달되는 적어도 하나의 데이터와, 나머지 비트 라인 센스 앰프 중 하나로부터 생성된 압축 데이터를 함께 압축하여 출력하는 단계
    를 포함하는 반도체 메모리 장치의 위크 셀 검출 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수 개의 세그먼트 데이터 라인을 통해 전달되는 데이터를 압축하고, 압축 데이터를 토대로 위크 셀을 검출하는 단계는,
    대응되는 비트 라인 센스 앰프로부터 상부 및 하부 세그먼트 데이터 라인 중 해당 라인을 통해 각각 전달되는 데이터를 압축하여 복수 개의 압축 데이터를 출력하는 단계; 및
    상기 복수 개의 압축 데이터를 동시에 저장하고, 쉬프트 신호에 응답하여 순차적으로 출력하는 단계
    를 포함하는 반도체 메모리 장치의 위크 셀 검출 방법.
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US15/299,157 US9824776B1 (en) 2016-05-17 2016-10-20 Semiconductor memory device and weak cell detection method thereof
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method
KR20200068942A (ko) * 2018-12-06 2020-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US11698758B2 (en) * 2018-12-17 2023-07-11 Micron Technology, Inc. Selective compression circuitry in a memory device
US11552084B2 (en) 2020-03-31 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Shared bit lines for memory cells
TWI801832B (zh) * 2020-03-31 2023-05-11 台灣積體電路製造股份有限公司 記憶體電路、記憶體單元以及記憶體單元的操作方法
KR20210147132A (ko) * 2020-05-27 2021-12-07 삼성전자주식회사 메모리 장치 및 메모리 장치를 포함하는 메모리 모듈
US11971829B2 (en) 2021-09-16 2024-04-30 Sandisk Technologies Llc On-the-fly compression scheme for soft bit data in non-volatile memory
US11894068B2 (en) 2021-09-16 2024-02-06 Sandisk Technologies Llc Efficient sensing of soft bit data for non-volatile memory
US11971826B2 (en) 2021-09-16 2024-04-30 Sandisk Technologies Llc Architecture and data path options for compression of soft bit data in non-volatile memories
US11776589B2 (en) 2021-09-16 2023-10-03 Sandisk Technologies Llc Vertical compression scheme for compressed soft bit data in non-volatile memories with data latch groups
US11901019B2 (en) * 2021-09-16 2024-02-13 Sandisk Technologies Llc Use of data latches for compression of soft bit data in non-volatile memories
US11907545B2 (en) 2021-09-16 2024-02-20 Sandisk Technologies Llc On-the-fly multiplexing scheme for compressed soft bit data in non-volatile memories
CN117542389B (zh) * 2024-01-10 2024-05-03 长鑫存储技术(西安)有限公司 半导体存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100128540A1 (en) 2008-11-27 2010-05-27 Seung Bong Kim Semiconductor memory apparatus and test circuit therefor
US20140157066A1 (en) 2012-12-04 2014-06-05 Micron Technology, Inc. Methods and apparatuses for memory testing with data compression
US20140301149A1 (en) 2013-04-09 2014-10-09 Elite Semiconductor Memory Technology Inc. Semiconductor memory device having compression test mode
US20150012791A1 (en) 2013-07-05 2015-01-08 SK Hynix Inc. Parallel test device and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535025B2 (en) * 2000-02-02 2003-03-18 Broadcom Corp. Sense amplifier with offset cancellation and charge-share limited swing drivers
KR100382546B1 (ko) * 2000-12-04 2003-05-09 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀검출방법
JP2006520511A (ja) * 2003-03-12 2006-09-07 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 弱いｓｒａｍセルのテスト
GB0426005D0 (en) * 2004-11-26 2004-12-29 Koninkl Philips Electronics Nv Sram test method and sram test arrangement
KR100691007B1 (ko) * 2005-05-11 2007-03-09 주식회사 하이닉스반도체 메모리 장치의 테스트 방법
KR20070004333A (ko) 2005-07-04 2007-01-09 삼성전자주식회사 멀티 워드라인 디스터브 테스트 동작을 수행하는 반도체메모리 장치
KR20100076812A (ko) * 2008-12-26 2010-07-06 주식회사 하이닉스반도체 데이터 압축 테스트 가능한 메모리 장치
US8553482B2 (en) * 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
KR101895420B1 (ko) * 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
US9037949B1 (en) * 2012-06-21 2015-05-19 Rambus Inc. Error correction in a memory device
KR20150064950A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160063726A (ko) 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100128540A1 (en) 2008-11-27 2010-05-27 Seung Bong Kim Semiconductor memory apparatus and test circuit therefor
US20140157066A1 (en) 2012-12-04 2014-06-05 Micron Technology, Inc. Methods and apparatuses for memory testing with data compression
US20140301149A1 (en) 2013-04-09 2014-10-09 Elite Semiconductor Memory Technology Inc. Semiconductor memory device having compression test mode
US20150012791A1 (en) 2013-07-05 2015-01-08 SK Hynix Inc. Parallel test device and method

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