TW201742079A - 半導體記憶體裝置及其弱記憶胞檢測方法 - Google Patents

半導體記憶體裝置及其弱記憶胞檢測方法 Download PDF

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Abstract

一種半導體記憶體裝置，包括：多個記憶體區塊；多個位元線感測放大器，所述位元線感測放大器被所述多個記憶體區塊中相鄰的記憶體區塊共用，並且適用於感測並放大經由位元線從耦接至被啟動的字元線的記憶胞讀取的資料，以及經由多個分段資料線輸出放大資料；字元線驅動器，所述字元線驅動器適用於在測試模式期間啟動不共用所述位元線感測放大器的記憶體區塊的字元線；以及弱記憶胞檢測電路，所述弱記憶胞檢測電路適用於：在所述測試模式期間，壓縮經由所述多個分段資料線傳輸的所述放大資料以產生壓縮資料，以及基於所述壓縮資料來檢測弱記憶胞。

Description

半導體記憶體裝置及其弱記憶胞檢測方法
本發明主張的優先權為在2016年3月17日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2016-0060016，在此併入其全部參考內容。
本發明的示例性實施例總體涉及一種半導體設計技術，更具體地，涉及一種用於在半導體記憶體裝置內檢測弱記憶胞(weak cell)的方法。
半導體記憶體裝置（諸如動態隨機存取記憶體（DRAM）裝置）的每個記憶胞通常包括用於以電荷形式儲存資料的電容器以及起開關作用的電晶體，所述電晶體用於控制來自電容器和到電容器的電荷的流量。資料是在“高邏輯”位準（即，邏輯“1”）還是在“低邏輯”位準（即，邏輯“0”），取決於電容器是否儲存有電荷，換言之，電容器的終端電壓是高還是低。
資料的保留僅表示在電容器中維持累積電荷的狀態。理論上，在這個狀態不消耗電能。然而，由於因MOS電晶體的PN接面導致的洩漏電流，所以儲存在電容器中的電荷的初始數量可以大量減少或完全消失。因此，在沒有補充儲存的電荷的情況下，儲存在電容器中的資料可能丟失。為了防止資料丟失，記憶胞的資料必須在資料丟失以前被讀取以產生讀取資訊，然後電容器必須根據讀取資訊再充電，以保持電荷的初始數量。這個操作必須定期執行以保留資料，這被稱為“刷新操作”。
每當刷新命令被從記憶體控制器輸入記憶體時，執行刷新操作。考慮到記憶體的資料參考保留時間，記憶體控制器以預定週期將刷新命令輸入到記憶體。例如，當假定記憶體的資料保留時間是約64ms以及記憶體裝置的所有記憶胞可以回應於約8000次刷新命令而被刷新時，記憶體控制器必須在約64ms內將刷新命令輸入到記憶體裝置約8000次。
同時，當包括在記憶體裝置中的弱記憶胞的個體資料保留時間少於所述裝置的參考保留時間時，資料錯誤可能發生在記憶體裝置的弱記憶胞內，因此包括弱記憶胞的記憶體裝置應該被檢測到並且被拋棄。
由於缺少用於在半導體記憶體裝置中檢測弱記憶胞的精確測試，因此將損害半導體記憶體裝置的可靠性。而且，通常由於弱記憶胞造成的可靠性問題會隨著記憶胞密度增加而更加惡化。因為這個原因，最近，學術界和工業研究兩者都已經在開發用於在記憶體裝置內檢測和篩選弱記憶胞的各種方案。
本發明的實施例涉及一種半導體記憶體裝置，其中弱記憶胞能透過高速度的測試操作來檢測。
根據本發明的一個實施例，一種半導體記憶體裝置，包括：多個記憶體區塊；多個位元線感測放大器，所述位元線感測放大器被所述多個記憶體區塊中相鄰的記憶體區塊共用，並且適用於感測並放大記憶胞讀取的資料，所述記憶胞經由位元線耦接至被啟動的字元線，以及適用於經由多個分段資料線（segment data line）輸出放大資料；字元線驅動器，所述字元線驅動器適用於在測試模式期間啟動不共用所述位元線感測放大器的記憶體區塊的字元線；以及弱記憶胞檢測電路，所述弱記憶胞檢測電路適用於：在所述測試模式期間，壓縮經由所述多個分段資料線傳輸的所述放大資料以產生壓縮資料，以及基於所述壓縮資料來檢測弱記憶胞。
根據本發明的另一個實施例，一種半導體記憶體裝置，包括：多個記憶體區塊；多個位元線感測放大器，所述位元線感測放大器被所述多個記憶體區塊中相鄰的記憶體區塊共用，並且適用於感測並放大經由位元線從耦接至被啟動的字元線的記憶胞讀取的資料，以及經由多個分段資料線將放大資料輸出為第一放大資料；多個局部感測放大器，每個所述局部感測放大器適用於感測並放大經由所述多個分段資料線中對應的一個分段資料線傳輸的所述第一放大資料中的對應的一個第一放大資料，以及經由多個局部資料線將放大的第一放大資料輸出為第二放大資料；字元線驅動器，所述字元線驅動器適用於在測試模式期間啟動不共用所述位元線感測放大器的記憶體區塊的字元線；以及多個弱記憶胞檢測器，所述多個弱記憶胞檢測器分別與所述多個位元線感測放大器相對應，其中，在所述測試模式期間，所述多個弱記憶胞檢測器中的每個弱記憶胞檢測器壓縮來自所述多個位元線感測放大器中的對應的一個位元線感測放大器經由所述多個分段資料線中的對應的一個分段資料線傳輸的所述第一放大資料中的對應的一個第一放大資料以產生壓縮資料，以及將壓縮資料輸出到所述多個局部資料線中對應的一個局部資料線。
根據本發明的又另一個實施例，一種用於在半導體記憶體裝置中檢測弱記憶胞的方法，所述半導體記憶體裝置包括多個記憶體區塊和多個位元線感測放大器，所述位元線感測放大器被多個記憶體區塊中相鄰的記憶體區塊共用，所述方法包括：啟動所述多個記憶體區塊中不共用所述位元線感測放大器的記憶體區塊的字元線；感測並放大經由位元線從耦接至被啟動的字元線的記憶胞傳輸的資料，以及經由多個分段資料線輸出放大資料；以及壓縮經由所述多個分段資料線傳輸的所述放大資料以產生壓縮資料，以及基於所述壓縮資料來檢測弱記憶胞。
下面將參照附圖來更詳細地描述本發明的各種實施例。然而，本發明可以以不同的形式來實施，而不應當被解釋為僅限於本文中所闡述的實施例。相反地，這些實施例被提供以使得本公開將徹底且完整，並且將本發明充分傳達給本發明所屬技術領域中具有通常知識者。貫穿本公開，相同的元件符號在本發明的各種附圖和實施例中始終指代相同的部分。
半導體記憶體裝置（諸如雙倍資料率同步動態隨機存取記憶體（DDR SDRAM））包括大量的記憶胞，並且隨著半導體記憶體裝置的集成度迅速增加，記憶胞的數量也在增加。記憶胞形成記憶胞陣列（也稱為記憶體矩陣），其中記憶胞以行和列有規律地佈置。
圖1圖示使用開放位元線結構的半導體記憶體裝置。
半導體記憶體裝置的記憶胞結構可以主要被分為折疊位元線結構和開放位元線結構。
折疊位元線結構是如下的結構：基於設置在半導體記憶體裝置的核心區域內的位元線感測放大器，被施加資料的位元線（以下被稱為驅動位元線）和在放大操作期間成為參考的位元線（以下被稱為參考位元線）設置在相同單元矩陣內。因此，相同的干擾(noise)被反射到驅動位元線和參考位元線，而且干擾被彼此抵消。透過抵消操作，折疊位元線結構可以保護防範干擾的穩定運行。
另一方面，開放位元線結構是如下的結構：基於位元線感測放大器，驅動位元線和參考位元線設置在不同的單元矩陣內。因此，由於發生在驅動位元線內的干擾和發生在參考位元線內的干擾是不同的，所以開放位元線結構對干擾是敏感的。然而，在折疊位元線結構的情況下，單位記憶胞是以8F2來設計的，而在開放位元線結構中單位記憶胞是以6F2來設計的。單位記憶胞的結構是用於決定半導體記憶體裝置的尺寸的主要因素，並且就相同的資料儲存容量而言，開放位元線結構的半導體記憶體裝置可以設計得比折疊位元線結構的半導體記憶體裝置小。因此，目前半導體記憶體裝置被設計為具有開放位元線結構以實現高度集成的半導體記憶體裝置。
下文中，參考使用開放位元線結構的半導體記憶體裝置來描述本發明的特徵。然而，本發明不限於開放位元線結構半導體裝置。對本發明所屬技術領域中具有通常知識者明顯地是本發明可以同樣地應用到具有折疊位元線結構的半導體記憶體裝置。
現在參考圖1，圖示的半導體記憶體裝置包括第一記憶胞矩陣10、用於啟動設置在第一記憶胞矩陣10內的字元線WL的多個第一字元線驅動器20、第二記憶胞矩陣30、用於啟動設置在第二記憶胞矩陣30內的字元線WL的多個第二字元線驅動器40、以及第一感測放大器50和第二感測放大器60。第一感測放大器50設置在第一記憶胞矩陣10和第二記憶胞矩陣30之間。其後，具有與第一記憶胞矩陣10相同結構的第三記憶胞矩陣（圖未示）可以設置在第二記憶胞矩陣30的下面，其中第二感測放大器60設置在第二記憶胞矩陣和第三記憶胞矩陣之間。設置在第一記憶胞矩陣10和第二記憶胞矩陣30之間的第一感測放大器50被設置在第一記憶胞矩陣10內的位元線和設置在第二記憶胞矩陣30內的位元線共用，並且感測和放大透過設置在第一儲存單元矩陣10和第二儲存單元矩陣30內的位元線傳輸的資料。
例如，當控制第一記憶胞矩陣10的字元線WL的第一字元線驅動器20啟動預定字元線WL時，資料傳輸到設置在第一記憶胞矩陣10內並且耦接至第一感測放大器50的位元線A。換言之，位元線A變成驅動位元線，而設置在第二記憶胞矩陣30內並且耦接至第一感測放大器50的位元線B變成參考位元線。在此，控制第二記憶胞矩陣30的字元線WL的第二字元線驅動器40可以停用所有對應的字元線WL。其後，第一感測放大器50感測透過位元線A傳輸的資料和位元線B的電壓位準，並執行放大操作。可以對透過位元線B傳輸的資料執行感測和放大操作，其中位元線A用作參考位元線、而位元線B用作驅動位元線。
記憶胞矩陣、字元線驅動器和感測放大器可以設置在核心陣列區域內。
以下，參考圖2描述半導體記憶體裝置的配置。
參考圖2，半導體記憶體裝置包括核心陣列區域70和X-孔洞區域80。
核心陣列區域被劃分為以在第一方向上延伸的三行1st R、2nd R和3rd R和在第二方向上延伸的四列1st C、2nd C、3rd C和4th C佈置的12個小區域。第二方向可以垂直於第一方向，如圖2所示。然而，本發明不限於這種方式。
更具體地，核心陣列區域70包括中心行2nd R，所述中心行2nd R包括沿第一方向交替設置的一對位元線感測放大區域1st BLSA 74和2nd BLSA 74以及一對子孔洞區域1st S/H 78和2nd S/H 78。核心陣列區域70也可以包括沿第一方向延伸在中心行2nd R兩側的兩個側行1st R和3rd R。每個側行1st R和3rd R包括在中心行兩側沿第一方向交替設置的一對單元矩陣區域CELL MAT 72以及一對子字元線驅動器區域SWD 76。
上述區域被以四列佈置。靠近X-孔洞區域80的第一列1st C包括第一字元線驅動器區域1st SWD 76和第二字元線驅動器區域2nd SWD 76以及設置在第一字元線驅動器區域1st SWD 76和第二字元線驅動器區域2nd SWD 76之間的第一子孔洞區域1st S/H 78。緊接著第一列1st C的第二列2nd C包括第一單元矩陣區域1st CELL MAT和第二單元矩陣區域2nd CELL MAT以及設置在第一單元矩陣區域1st CELL MAT和第二單元矩陣區域2nd CELL MAT之間的第一位元線感測放大區域1st BLSA 74。緊接著第二列2nd C的第三列3rd C包括第三字元線驅動器區域3rd SWD 76和第四字元線驅動器區域4th SWD 76以及設置在第三字元線驅動器區域3rd SWD 76和第四字元線驅動器區域4th SWD 76之間的第二子孔洞區域2nd S/H 78。緊接著第三列3rd C的第四列4th C包括第三單元矩陣3rd CELL MAT 72和第四單元矩陣4th CELL MAT 72以及設置在第三單元矩陣3rd CELL MAT 72和第四單元矩陣4th CELL MAT 72之間的第二位元線感測放大區域2nd BLSA 74。
位元線感測放大區域BLSA 74可以放大單元矩陣72的位元線對（圖未示）的資料，並且接收驅動電壓。單元矩陣72表示記憶胞按規律佈置的記憶胞矩陣，並且單元矩陣72可以根據半導體記憶體裝置如何設計而具有不同結構。子字元線驅動器區域SWD 76耦接至單元矩陣72的記憶胞的字元線WL，並為它們提供驅動訊號。
核心陣列區域70的元件可以透過從X-孔洞區域80提供的主字元線驅動訊號MWLB和局部字元線驅動訊號FXB來操作。
X-孔洞區域80可以根據命令訊號CMD執行不同的邏輯操作，並且根據位址訊號ADDR為核心陣列區域70內的特別記憶胞提供驅動訊號。X-孔洞區域80可以基於命令訊號CMD和位址訊號ADDR來產生並輸出主字元線驅動訊號MWLB和局部字元線驅動訊號FXB。
在核心陣列區域70內包括的記憶胞可以分等級地耦接至主字元線以及多個耦接至相應的主字元線的子字元線。子字元線驅動器區域SWD 76可以根據主字元線驅動訊號MWLB和局部字元線驅動訊號FXB來為特別記憶胞提供驅動訊號。因此，在核心陣列區域70內包括的記憶胞可以根據主字元線驅動訊號MWLB和局部字元線驅動訊號FXB來驅動。
圖3圖示根據所述半導體記憶體裝置的配置的資料輸入/輸出線。
圖3示出庫90，所述庫90包括在第一方向和第二方向上設置的多個單元矩陣MAT。
當從控制器（圖未示）施加位址訊號ADDR並且特定字元線被啟動時，儲存在耦接至啟動的字元線的相應的單元矩陣MAT的記憶胞內的資料被載入到位元線對BL，並且位元線感測放大器BLSA感測並放大與儲存在記憶胞內的電荷（即資料）相對應的電壓。回應於列選擇訊號YI，被位元線感測放大器BLSA感測和放大的資料傳輸到分段輸入/輸出線對（segment input/output line pair）SIO。
局部感測放大器LSA（圖未示）感測並放大被載入到分段輸入/輸出線對SIO的資料，以及將被放大的資料傳輸到局部輸入/輸出線對LIO。其後，被傳輸到局部輸入/輸出線對LIO的資料被輸入/輸出感測放大器IOSA（圖未示）再次感測並放大，並且被放大的資料傳輸到全域輸入/輸出線GIO（圖未示），然後透過輸入/輸出緩衝器（圖未示）輸出到外部設備（例如主機）。將分段輸入/輸出線對SIO耦接至局部輸入/輸出線對LIO的局部感測放大器LSA可以被設計為設置在如圖2所示的位元線感測放大區域BLSA 74內或子孔洞區域S/H 78內。
此後，參考圖4描述根據本發明的一個實施例的用於減少在具有上述結構的半導體記憶體裝置中檢測弱記憶胞的測試操作所花費時間的方法。在本發明的一個實施例中，可以透過同時啟動不共用位元線感測放大器的單元矩陣（為記憶體區塊）的字元線以及從被啟動的字元線讀取資料來在短時間內執行測試操作。
圖4示出根據本發明的一個實施例的用於測試半導體記憶體裝置的方法。圖5更詳細地示出圖4的部分A。
參考圖4，根據本發明的一個實施例的半導體記憶體裝置可以包括多個單元矩陣MAT1到MAT7（每個單元矩陣為記憶體區塊）、多個位元線感測放大器BLSA1到BLSA8、字元線驅動器（見圖1的“20”和“40”或圖2的“76”）以及弱記憶胞檢測電路（圖未示）。相應的位元線感測放大器BLSA1到BLSA8被多個單元矩陣MAT1到MAT7中的相鄰的單元矩陣共用，而且感測並放大經由位元線對BL和BLB從經由被啟動的字元線WL耦接至相鄰的單元矩陣的記憶胞讀取的資料，以及將被放大的資料輸出到多個分段輸入/輸出線對SIO。
根據本發明的圖示實施例，在測試模式期間，字元線驅動器啟動不共用位元線感測放大器的單元矩陣的字元線。在測試模式期間，弱記憶胞檢測電路壓縮經由多個分段輸入/輸出線對SIO傳輸的資料，以及輸出壓縮資料。
圖4示例七個單元矩陣MAT1到MAT7以及由單元矩陣MAT1到MAT7中相鄰的的兩個單元矩陣共用的八個位元線感測放大器BLSA1到BLSA8。例如，第二位元線感測放大器BLSA2可以被第一單元矩陣MAT1和第二記憶胞矩陣MAT2共用，以及第三位元線感測放大器BLSA3可以被第二記憶胞矩陣MAT2和第三單元矩陣MAT3共用。第一位元線感測放大器BLSA1可以耦接至設置在最上部的虛設矩陣（圖未示）的位元線以及第一單元矩陣MAT1的位元線，而第八位元線感測放大器BLSA8可以耦接至設置在最下部的虛設矩陣（圖未示）的位元線以及第七單元矩陣MAT7的位元線。
根據本發明的一個實施例，在測試模式期間，當測試資料（例如高邏輯位準的資料）被寫入多個記憶胞且然後輸出儲存的資料時，不共用位元線感測放大器的單元矩陣的字元線WL可以同時被啟動。
例如，如圖4所示，不共用位元線感測放大器的第一單元矩陣MAT1、第三單元矩陣MAT3、第五單元矩陣MAT5以及第七單元矩陣MAT7的字元線WL可以同時被啟動。在這種情況下，當第一單元矩陣MAT1、第三單元矩陣MAT3、第五單元矩陣MAT5以及第七單元矩陣MAT7的字元線WL被啟動時，耦接至被啟動的字元線WL的記憶胞的資料經由位元線BL和BLB被傳輸到設置在相應的奇數單元矩陣MAT1、MAT3、MAT5和MAT7的上部和下部的一對對應的位元線感測放大器BLSA1到BLSA8。在此，第二記憶胞矩陣MAT2、第四單元矩陣MAT4以及第六單元矩陣MAT6的字元線WL可以被全部停用。
參考圖5，作為圖4的半導體記憶體裝置的一部分，圖5示出了被啟動的第一單元矩陣MAT1、被停用的第二記憶胞矩陣MAT2以及與第一單元矩陣MAT1相對應的第一位元線感測放大器BLSA1和第二位元線感測放大器BLSA2。當第一單元矩陣MAT1的字元線WL被啟動時，耦接至被啟動的字元線WL的記憶胞的資料可以經由位元線BL和BLB被傳輸到第一位元線感測放大器BLSA1和第二位元線感測放大器BLSA2。第一位元線感測放大器BLSA1可以感測並放大經由位元線BL傳輸的資料，並且回應於列選擇訊號YI將放大資料傳輸到上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞。第二位元線感測放大器BLSA2可以感測並放大經由位元線BLB傳輸的資料，並且回應於列選擇訊號YI將放大資料傳輸到下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞。
如上所述，同時被啟動的奇數單元矩陣MAT1、MAT3、MAT5和MAT7的資料可以被設置在相應的奇數單元矩陣MAT1、MAT3、MAT5和MAT7的上部和下部的位元線感測放大器BLSA1到BLSA8感測並放大，然後經由上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞以及下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞來傳輸到局部輸入/輸出線LIO。
當奇數單元矩陣MAT1、MAT3、MAT5和MAT7被停用時，也可以對不共用位元線感測放大器BLSA1到BLSA8的同時被啟動的偶數單元矩陣MAT2、MAT4、MAT6和MAT8執行實質上相同的操作。
此後，弱記憶胞檢測電路可以接收被傳輸到上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞及下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞的資料，並且檢測弱記憶胞。下面參考附圖描述根據本發明的實施例的弱記憶胞檢測電路，所述弱記憶胞檢測電路用於透過壓縮經由上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞及下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞傳輸的資料來檢測弱記憶胞。
圖6是圖示根據本發明的第一實施例的弱記憶胞檢測電路100A的電路圖。
根據本發明的第一實施例的弱記憶胞檢測電路100A可以包括分別與多個位元線感測放大器BLSA1到BLSA8相對應的多個弱記憶胞檢測器110A。每個弱記憶胞檢測器110A可以透過壓縮經由對應的上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞及下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞傳輸的資料以及將壓縮資料映射並輸出到局部輸入/輸出線LIO＜0:7＞中的一個來檢測弱記憶胞。
圖6示出透過壓縮資料來檢測弱記憶胞的弱記憶胞檢測器110A，所述資料被奇數位元線感測放大器BLSA1、BLSA3、BLSA5和BLSA7中的對應的一個（如第一位元線感測放大器BLSA1）感測並放大以及經由上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞來傳輸。除了上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞及下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞之外，與下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞或與偶數位元線感測放大器BLSA2、BLSA4和BLSA6相對應的弱記憶胞檢測器110A可以與上述弱記憶胞檢測器110A相同。如上參考圖4和圖5所述，奇數位元線感測放大器BLSA1、BLSA3、BLSA5和BLSA7和偶數位元線感測放大器BLSA2、BLSA4和BLSA6可以被設置在不共用位元線感測放大器BLSA1到BLSA8的同時被啟動的奇數單元矩陣MAT1、MAT3、MAT5和MAT7的上部和下部。
參考圖6，弱記憶胞檢測器110A可以包括第一資料壓縮單元112A和第一局部線映射單元114A。弱記憶胞檢測器110A可以被設置在圖2的子孔洞區域S/H 78。
第一資料壓縮單元112A可以壓縮傳輸到上分段輸入/輸出線SIO＜0:3＞的資料，然後輸出與第一位元線感測放大器BLSA1相對應的第一壓縮資料SIO_SUM＜0＞。分別與其它奇數位元線感測放大器BLSA3、BLSA5和BLSA7相對應的或與上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞相對應的弱記憶胞檢測器110A可以輸出多個壓縮資料SIO_SUM＜1＞到SIO_SUM＜3＞。分別與偶數位元線感測放大器BLSA2、BLSA4和BLSA6相對應的或與下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞相對應的弱記憶胞檢測器110A可以輸出多個壓縮資料SIO_SUM＜4＞到SIO_SUM＜7＞。第一資料壓縮單元112A包括接收經由上分段輸入/輸出線SIO＜0:3＞傳輸的資料並且執行及（AND）操作的反及（NAND）閘ND1、和反相器INV1。當被傳輸的資料的任意一個具有低邏輯位準時，第一資料壓縮單元112A可以輸出具有低邏輯位準的第一壓縮資料SIO_SUM＜0＞，由此告知在對應的單元矩陣內包括一個或多個弱記憶胞。第一局部線映射單元114A可以在測試模式期間被導通，然後可以將從第一資料壓縮單元112A輸出的第一壓縮資料SIO_SUM＜0＞映射到上局部輸入/輸出線LIO＜0:3＞中的一個（例如第一局部輸入/輸出線LIO＜0＞）。與位元線感測放大器BLSA1到BLSA8相對應的弱記憶胞檢測器110A可以將壓縮資料SIO_SUM＜0＞到SIO_SUM＜7＞分別映射到上局部輸入/輸出線對LIO＜0:3＞和LIOB＜0:3＞和下局部輸入/輸出線對LIO＜4:7＞和LIOB＜4:7＞，後面將參考圖7來描述。
當在正常模式期間輸入/輸出控制訊號IOSW致能時，第一正常輸入/輸出開關SW_UP1到SW_UP4和第二正常輸入/輸出開關SW_UPB1到SW_UPB4可以被導通，並且第一局部感測放大器LSA1到第四局部感測放大器LSA4可以感測並放大經由上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞傳輸的資料，以及將放大資料傳輸到上局部輸入/輸出線對LIO＜0:3＞和LIOB＜0:3＞。例如，當輸入/輸出控制訊號IOSW致能時，第一正常輸入/輸出開關SW_UP1和第二正常輸入/輸出開關SW_UPB1可以被導通，並且第一局部感測放大器LSA1可以感測並放大經由上分段輸入/輸出線對SIO＜0＞和SIOB＜0＞傳輸的資料，以及將放大資料傳輸到上局部輸入/輸出線對LIO＜0＞和LIOB＜0＞。
當在測試模式期間測試模式訊號SIO_TM致能時，第一資料壓縮單元112A可以接收經由上分段輸入/輸出線SIO＜0:3＞傳輸的資料，以及根據在對應的單元矩陣內是否包括一個或多個弱記憶胞來輸出具有高邏輯位準或低邏輯位準的第一壓縮資料SIO_SUM＜0＞。然後第一局部線映射單元114A可以被導通，並且可以將第一壓縮資料SIO_SUM＜0＞映射到上局部輸入/輸出線LIO＜0:3＞中的一個（例如第一局部輸入/輸出線LIO＜0＞）。
在本發明的這個實施例中，在測試模式期間，第一局部感測放大器LSA1到第四局部感測放大器LSA4可以被停用，而且為了不放大第一壓縮資料SIO_SUM＜0＞而可以不操作。
圖7圖示包括弱記憶胞檢測電路100A到200D的半導體記憶體裝置，弱記憶胞檢測電路100A到200D每個包括參考圖6描述的弱記憶胞檢測器110A。弱記憶胞檢測電路100A到100D與奇數位元線感測放大器BLSA1、BLSA3、BLSA5和BLSA7相對應或與上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞相對應，並且可以將多個壓縮資料SIO_SUM＜1＞到SIO_SUM＜3＞分別輸出到上局部輸入/輸出線對LIO＜0:3＞和LIOB＜0:3＞。弱記憶胞檢測電路200A到200D與偶數位元線感測放大器BLSA2、BLSA4和BLSA6相對應或與下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞相對應，並且可以將多個壓縮資料SIO_SUM＜4＞到SIO_SUM＜7＞分別輸出到下局部輸入/輸出線對LIO＜4:7＞和LIOB＜4:7＞。如上參考圖4和圖5所述，奇數位元線感測放大器BLSA1、BLSA3、BLSA5和BLSA7和偶數位元線感測放大器BLSA2、BLSA4和BLSA6可以被設置在不共用位元線感測放大器BLSA1到BLSA8的同時被啟動的奇數單元矩陣MAT1、MAT3、MAT5和MAT7的上部和下部。
參考圖7，在測試模式期間，基於經由上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞及下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞而從對應的單元矩陣傳輸的資料，弱記憶胞檢測電路100A到200D可以將壓縮資料SIO_SUM＜0＞到SIO_SUM＜7＞分別映射並傳輸到上局部輸入/輸出線對LIO＜0:3＞和LIOB＜0:3＞及下局部輸入/輸出線對LIO＜4:7＞和LIOB＜4:7＞。
例如，弱記憶胞檢測電路200B可以將第六壓縮資料SIO_SUM＜5＞映射並傳輸到第六上局部輸入/輸出線LIO＜5＞，所述第六壓縮資料SIO_SUM＜5＞表示被第四位元線感測放大器BLSA4感測並放大並且經由下分段輸入/輸出線SIO＜4:7＞傳輸的資料。
如上所述，根據本發明的第一實施例的弱記憶胞檢測電路可以透過使用現有的分段輸入/輸出線對SIO＜0:7＞和SIOB＜0:7＞和局部輸入/輸出線對LIO＜0:7＞和LIOB＜0:7＞來將壓縮資料SIO_SUM＜0:7＞（其告知存在弱記憶胞）映射並輸出到局部輸入/輸出線LIO＜0:7＞。因此，包括弱記憶胞檢測電路的半導體記憶體裝置可以在沒有任何附加於其的附加資料線的情況下透過使用現有的資料線來檢測弱記憶胞。此外，由於可以基於經由局部輸入/輸出線LIO＜0:7＞傳輸的資料而針對每個單元矩陣來獲得關於耦接至同時被啟動的字元線的記憶胞的弱記憶胞資訊，所以可以精確檢測弱記憶胞並且因此提高晶片可靠性。
上述配置是本發明的示例。對本發明所屬技術領域中具有通常知識者明顯的是，本發明不限於此。
圖8是圖示根據本發明的第二實施例的弱記憶胞檢測電路300的電路圖。
參考圖8，弱記憶胞檢測電路300可以包括分別與多個位元線感測放大器BLSA1到BLSA8相對應的多個資料壓縮單元310到380。多個資料壓縮單元310到380可以彼此串聯耦接，並且多個資料壓縮單元310到380的最後一個（例如第八資料壓縮單元380）可以將對應的壓縮資料SIO_SUM＜7＞輸出到最後的下局部輸入/輸出線對LIO＜7＞和LIOB＜7＞作為最終測試結果TEST_OUT。
相應的資料壓縮單元310到380可以接收從對應的上分段輸入/輸出線對SIO＜0:3＞和SIOB＜0:3＞和下分段輸入/輸出線對SIO＜4:7＞和SIOB＜4:7＞提供的資料。而且，除了最先設置的資料壓縮單元（例如圖8的第一資料壓縮單元310），相應的資料壓縮單元310到380可以接收從上一級的串聯耦接的資料壓縮單元提供的壓縮資料。資料壓縮單元310到380可以壓縮被提供的資料，以及將壓縮資料SIO_SUM＜0＞到SIO_SUM＜7＞分別輸出到下一級的串聯耦接的資料壓縮單元，除了最後設置的資料壓縮單元（例如圖8的第八資料壓縮單元380）。例如，第二資料壓縮單元320可以將從下分段輸入/輸出線SIO＜4:7＞提供的資料與從上一級的第一資料壓縮單元310提供的第一壓縮資料SIO_SUM＜0＞一起壓縮以用於產生第二壓縮資料SIO_SUM＜1＞並將第二壓縮資料SIO_SUM＜1＞輸出到下一級的第三資料壓縮單元330。
同時，儘管圖8示出了第二資料壓縮單元320到第八資料壓縮單元380接收從上一級的資料壓縮單元（其在對應的資料壓縮單元的正前面）輸出的壓縮資料SIO_SUM＜0:6＞。然而，對本發明所屬技術領域中具有通常知識者明顯的是本發明的範圍不限於此。例如，第一資料壓縮單元310到第八資料壓縮單元380可以接收經由上分段輸入/輸出線SIO＜0:3＞或下分段輸入/輸出線SIO＜4:7＞中對應的線傳輸的資料以及從除了對應的資料壓縮單元以外的其它資料壓縮單元310到380中的一個輸出的壓縮資料，並且將兩種資料一起壓縮，以及輸出最後的測試結果TEST_OUT。
如上所述，根據本發明的第二實施例的弱記憶胞檢測電路300可以透過同時啟動不共用位元線感測放大器的單元矩陣的字元線並經由分段輸入/輸出線SIO＜0:7＞來接收資料、壓縮資料、以及輸出最後的測試結果TEST_OUT。在此，由於弱記憶胞檢測電路300的第一資料壓縮單元310到第八資料壓縮單元380被設置在子孔洞區域S/H內，所以弱記憶胞檢測電路300可以執行高速度的測試操作，並且透過添加最少量的資料線（即用於輸出最終測試結果TEST_OUT的資料線）來檢測弱記憶胞。
圖9是圖示根據本發明的第三實施例的弱記憶胞檢測電路400的電路圖。
參考圖9，弱記憶胞檢測電路400可以包括分別與多個位元線感測放大器BLSA1到BLSA8相對應的多個資料壓縮單元410到480。多個資料壓縮單元410到480可以彼此串聯耦接，並且多個資料壓縮單元410到480的最後一個（例如第八資料壓縮單元480）可以將對應的壓縮資料SIO_SUM＜7＞輸出到最後的下局部輸入/輸出線對LIO＜7＞和LIOB＜7＞作為最終測試結果TEST_OUT。
第二資料壓縮單元420到第八資料壓縮單元480可以將經由上分段輸入/輸出線SIO＜0:3＞或下分段輸入/輸出線SIO＜4:7＞中對應的線傳輸的資料以及從上一級的資料壓縮單元輸出的壓縮資料一起壓縮以產生對應的級的壓縮資料SIO_SUM＜1:7＞，以及輸出壓縮資料SIO_SUM＜1:7＞。而且，弱記憶胞檢測電路400可以針對每個單元矩陣另外輸出壓縮資料。換言之，弱記憶胞檢測電路400可以另外輸出壓縮資料SIO_SUM＜1＞、SIO_SUM＜3＞和SIO_SUM＜5＞。因此，當最後的測試結果TEST_OUT告知存在弱記憶胞時，弱記憶胞檢測電路400可以基於一起被讀出的壓縮資料SIO_SUM＜1＞、SIO_SUM＜3＞和SIO_SUM＜5＞來檢測哪個單元矩陣包括弱記憶胞。
同時，儘管圖9示出了透過將壓縮資料SIO_SUM＜0:6＞分成兩組來提取用於每個單元矩陣的弱記憶胞資訊。然而，對本發明所屬技術領域中具有通常知識者明顯的是，本發明的範圍不限於此。例如，第一資料壓縮單元410到第八資料壓縮單元480可以根據所需資訊的種類被分組為預定數量，而且可以對每組資料壓縮單元另外產生壓縮資料。並且，儘管圖9示出了第一資料壓縮單元410到第八資料壓縮單元480接收從上一級的資料壓縮單元（其在對應的資料壓縮單元的正前面）輸出的壓縮資料SIO_SUM＜0:6＞。然而，對本發明所屬技術領域中具有通常知識者明顯的是，本發明的範圍不限於此。例如，第一資料壓縮單元410到第八資料壓縮單元480可以接收從除了對應的資料壓縮單元以外的其它資料壓縮單元410到480中的一個資料壓縮單元輸出的壓縮資料SIO_SUM＜0:7＞。
如上所述，根據本發明的第三實施例的弱記憶胞檢測電路400可以透過同時啟動不共用位元線感測放大器的單元矩陣的字元線並經由分段輸入/輸出線SIO＜0:7＞來接收資料、壓縮資料、以及輸出最終的測試結果TEST_OUT。在此，如果最終的測試結果TEST_OUT告知存在弱記憶胞，則壓縮資料SIO_SUM＜0:7＞中的一些可以一起被讀出，而且用於每個單元矩陣的弱記憶胞資訊可以被提取。因此，弱記憶胞檢測電路400可以僅透過執行高速度的測試操作來精確地檢測弱記憶胞，從而提高晶片可靠性。
圖10是圖示根據本發明的第四實施例的弱記憶胞檢測電路500的電路圖。
參考圖10，弱記憶胞檢測電路500可以包括資料壓縮器510和位移暫存器520。
資料壓縮器510可以包括分別與多個位元線感測放大器BLSA1到BLSA8相對應的多個資料壓縮單元510A到510H。多個資料壓縮單元510A到510H可以將經由上分段輸入/輸出線SIO＜0:3＞和下分段輸入/輸出線SIO＜4:7＞中對應的線傳輸的資料壓縮以用於產生並輸出壓縮資料SIO_SUM＜0:7＞。除了多個資料壓縮單元510A到510H不是彼此串聯耦接的、因此多個資料壓縮單元510A到510H不接收從上一級的串聯耦接的資料壓縮單元提供的壓縮資料、並且不將壓縮資料SIO_SUM＜0＞到SIO_SUM＜7＞輸出到下一級的串聯耦接的資料壓縮單元之外，多個資料壓縮單元510A到510H可以與圖8的多個資料壓縮單元310到380一樣。
位移暫存器520可以包括分別與多個資料壓縮單元510A到510H相對應的多個鎖存器單元520A到520H。鎖存器單元520A到520H可以接收壓縮資料SIO_SUM＜0:7＞中對應的壓縮資料，同時儲存接收的壓縮資料SIO_SUM＜0:7＞，以及回應於位移訊號SHIFT（例如時鐘訊號CLK）將鎖存訊號輸出到下一級的鎖存器單元。因此，每當輸入位移訊號SHIFT時，位移暫存器520可以依次地輸出關於同時被啟動的單元矩陣（其不共用位元線感測放大器）的記憶胞的弱記憶胞資訊。
如上所述，根據本發明的第四實施例的弱記憶胞檢測電路500可以經由分段輸入/輸出線SIO＜0:7＞來接收透過同時啟動不共用位元線感測放大器的單元矩陣的字元線所讀取的資料，可以壓縮接收的資料，以及可以輸出壓縮資料SIO_SUM＜0:7＞。在此，每當輸入位移訊號SHIFT時，弱記憶胞檢測電路500使用位移暫存器520可以依次地輸出壓縮資料SIO_SUM＜0:7＞。因此，可以獲得關於耦接至同時被啟動的字元線的記憶胞的弱記憶胞資訊，使得可以精確檢測弱記憶胞並且提高晶片可靠性。
圖10示例了在半導體記憶體裝置的佈局中設置在子孔洞區域S/H（即，圖2的子孔洞區域S/H 78）內的在弱記憶胞檢測電路500中的資料壓縮器510和位移暫存器520。在另一個實施例中，資料壓縮器510和位移暫存器520可以被不同地設置在半導體記憶體裝置的佈局中。例如，資料壓縮器510可以被設置到子孔洞區域S/H而位移暫存器520被設置在圖2的X-孔洞區域80內。
圖11是圖示根據本發明的第五實施例的弱記憶胞檢測電路600的電路圖。
參考圖11，弱記憶胞檢測電路600的結構實質上與在圖10示出的弱記憶胞檢測電路500相同。簡言之，弱記憶胞檢測電路600包括資料壓縮器610和位移暫存器620。資料壓縮器610可以包括分別與多個位元線感測放大器相對應的第一資料壓縮單元610A到第八資料壓縮單元610H。位移暫存器620可以包括分別與第一資料壓縮單元610A到第八資料壓縮單元610H一對一相對應的多個鎖存器單元620A到620H。如果有任何不同，則位移暫存器620可以被設置在X-孔洞區域X-HOLE（見圖2的“80”），而根據本發明的第五實施例的弱記憶胞檢測電路600的資料壓縮單元610被設置在子孔洞區域S/H（見圖2的“78”）內。
用這種方式，減輕高設備密度，提高面積利用率。
根據本發明的實施例，透過基於同時啟動不共用位元線感測放大器的單元矩陣的字元線而讀取的資料來檢測弱記憶胞可以縮短測試設備所花費的時間。而且，由於在沒有附加於其的任何附加資料線的情況下使用現有方案來檢測弱記憶胞，所以晶片可靠性可以被提高。
雖然已經就特定的實施例對本發明進行了描述，但是對本發明所屬技術領域中具有通常知識者明顯的是：在不脫離所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以做出各種改變和修改。
10‧‧‧第一記憶胞矩陣
20‧‧‧第一字元線驅動器
30‧‧‧第二記憶胞矩陣
40‧‧‧第二字元線驅動器
50‧‧‧第一感測放大器
60‧‧‧第二感測放大器
70‧‧‧核心陣列區域
80‧‧‧X-孔洞區域
90‧‧‧庫
100A, 100B, 100C, 100D‧‧‧弱記憶胞檢測電路
110A‧‧‧弱記憶胞檢測器
112A‧‧‧第一資料壓縮單元
114A‧‧‧第一局部線映射單元
200A, 200B, 200C, 200D‧‧‧弱記憶胞檢測電路
300‧‧‧弱記憶胞檢測電路
310-380‧‧‧資料壓縮單元
400‧‧‧弱記憶胞檢測電路
410-480‧‧‧資料壓縮單元
500‧‧‧弱記憶胞檢測電路
510‧‧‧資料壓縮器
510A-510H‧‧‧資料壓縮單元
520A-520H‧‧‧鎖存器單元
600‧‧‧弱記憶胞檢測電路
610‧‧‧資料壓縮器
610A-610H‧‧‧資料壓縮單元
620‧‧‧位移暫存器
620A-620H‧‧‧鎖存器單元
A‧‧‧位元線
ADDR‧‧‧位址訊號
B‧‧‧位元線
BL/BLB‧‧‧位元線對
BLSA, BLSA1-BLSA8‧‧‧位元線感測放大區域
1stBLSA 74‧‧‧位元線感測放大區域
2ndBLSA 74‧‧‧位元線感測放大區域
1stC‧‧‧第一列
2ndC‧‧‧第二列
3rdC‧‧‧第三列
4thC‧‧‧第四列
CELL MAT 72‧‧‧單元矩陣區域
CLK‧‧‧時鐘訊號
CMD‧‧‧命令訊號
1stCELL MAT 72‧‧‧第一單元矩陣區域
2ndCELL MAT 72‧‧‧第二單元矩陣區域
3rdCELL MAT 72‧‧‧第三單元矩陣區域
4thCELL MAT 72‧‧‧第四單元矩陣區域
FXB‧‧‧局部字元線驅動訊號
GIO‧‧‧全域輸入/輸出線
LIO/LIOB‧‧‧局部輸入/輸出線對
LSA, LSA1- LSA4‧‧‧局部感測放大器
INV1‧‧‧反相器
IOSA‧‧‧輸入/輸出感測放大器
IOSW‧‧‧輸入/輸出控制訊號
MAT, MAT1-MAT7‧‧‧單元矩陣
MWLB‧‧‧主字元線驅動訊號
ND1‧‧‧反及（NAND）閘
1stR‧‧‧側行
2ndR‧‧‧中心行
3rdR‧‧‧側行
S/H 78‧‧‧子孔洞區域
1stS/H 78‧‧‧第一子孔洞區域
2ndS/H 78‧‧‧第二子孔洞區域
SHIFT‧‧‧位移訊號
SIO/SIOB‧‧‧分段輸入/輸出線對
SIO＜0:3＞‧‧‧上分段輸入/輸出線
SIO＜4:7＞‧‧‧下分段輸入/輸出線
SIO_SUM‧‧‧壓縮資料
SIO_TM‧‧‧測試模式訊號
SWD‧‧‧字元線驅動器區域
1stSWD 76‧‧‧第一字元線驅動器區域
2ndSWD 76‧‧‧第二字元線驅動器區域
3rdSWD 76‧‧‧第三字元線驅動器區域
4thSWD 76‧‧‧第四字元線驅動器區域
SW_UP1-SW_UP4‧‧‧第一正常輸入/輸出開關
SW_UPB1- SW_UPB4‧‧‧第二正常輸入/輸出開關
TEST_OUT‧‧‧最終測試結果
WL‧‧‧字元線
YI‧‧‧列選擇訊號
透過參照附圖詳細地描述其中的各種實施例，上述內容和本發明的其它特徵及優點對於本發明所屬領域技術人員變得更加明顯，其中： ［圖1］圖示使用開放位元線結構的半導體記憶體裝置。 ［圖2］圖示半導體記憶體裝置的配置。 ［圖3］圖示根據圖2的半導體記憶體裝置的配置的資料輸入/輸出線。 ［圖4］圖示根據本發明的一個實施例的用於測試半導體記憶體裝置的方法。 ［圖5］更詳細地示出圖4的一部分。 ［圖6］是圖示根據本發明的第一實施例的弱記憶胞檢測電路的電路圖。 ［圖7］圖示包括圖6的弱記憶胞檢測電路的半導體記憶體裝置。 ［圖8］是圖示根據本發明的第二實施例的弱記憶胞檢測電路的電路圖。 ［圖9］是圖示根據本發明的第三實施例的弱記憶胞檢測電路的電路圖。 ［圖10］是圖示根據本發明的第四實施例的弱記憶胞檢測電路的電路圖。 ［圖11］是圖示根據本發明的第五實施例的弱記憶胞檢測電路的電路圖。
A‧‧‧位元線
BL/BLB‧‧‧位元線對
BLSA1-BLSA8‧‧‧位元線感測放大區域
LIO/LIOB‧‧‧局部輸入/輸出線對
MAT1-MAT7‧‧‧單元矩陣
SIO/SIOB‧‧‧分段輸入/輸出線對
S/H‧‧‧子孔洞區域
WL‧‧‧字元線

Claims (19)

  1. 一種半導體記憶體裝置，包括： 多個記憶體區塊； 多個位元線感測放大器，所述位元線感測放大器被所述多個記憶體區塊中相鄰的記憶體區塊共用，並且適用於：感測並放大記憶胞讀取的資料，所述記憶胞經由位元線耦接至被啟動的字元線，以及適用於：經由多個分段資料線輸出放大資料； 字元線驅動器，所述字元線驅動器適用於：在測試模式期間，啟動不共用所述位元線感測放大器的記憶體區塊的字元線；以及 弱記憶胞檢測電路，所述弱記憶胞檢測電路適用於：在所述測試模式期間，壓縮經由所述多個分段資料線傳輸的所述放大資料以產生壓縮資料，以及基於所述壓縮資料來檢測弱記憶胞。
  2. 如請求項1所述之半導體記憶體裝置， 其中，所述多個位元線感測放大器被設置在第一區域， 所述弱記憶胞檢測電路被設置在第二區域， 所述多個記憶體區塊被設置在第三區域， 所述字元線驅動器被設置在第四區域，以及 一對第一區域和第二區域以及一對第三區域和第四區域被交替設置在第一方向上。
  3. 如請求項2所述之半導體記憶體裝置，其中，所述第二區域是子孔洞區域。
  4. 如請求項1所述之半導體記憶體裝置， 其中，所述弱記憶胞檢測電路包括分別與所述多個位元線感測放大器相對應的多個弱記憶胞檢測器，以及 在所述測試模式期間，所述多個弱記憶胞檢測器的每個弱記憶胞檢測器壓縮資料以產生壓縮資料，以及將所述壓縮資料傳輸到多個局部資料線中對應的一個局部資料線，所述資料來自對應的位元線感測放大器且經由所述多個分段資料線中對應的一個分段資料線提供。
  5. 如請求項4所述之半導體記憶體裝置，其中，所述多個弱記憶胞檢測器的每個弱記憶胞檢測器包括： 資料壓縮單元，所述資料壓縮單元適用於壓縮來自所述對應的位元線感測放大器經由所述對應的分段資料線傳輸的所述資料以產生所述壓縮資料；以及 局部線映射單元，所述局部線映射單元在所述測試模式期間是可操作的，並且適用於將所述壓縮資料輸出到所述對應的局部資料線。
  6. 如請求項1所述之半導體記憶體裝置， 其中，所述弱記憶胞檢測電路包括多個資料壓縮單元，所述多個資料壓縮單元彼此串聯耦接並且分別與所述多個位元線感測放大器相對應，以及 其中，所述弱記憶胞檢測電路將來自所述多個資料壓縮單元中最後級的資料壓縮單元的壓縮資料輸出為最終測試結果。
  7. 如請求項6所述之半導體記憶體裝置， 其中，所述多個資料壓縮單元中的每個資料壓縮單元壓縮來自對應的位元線感測放大器經由所述多個分段資料線中對應的一個分段資料線提供的資料以及壓縮從其它資料壓縮單元中的一個資料壓縮單元提供的壓縮資料以產生它自己的壓縮資料。
  8. 如請求項6所述之半導體記憶體裝置，其中，在所述測試模式期間，與不共用所述位元線感測放大器的記憶體區塊相對應的一個或更多個弱記憶胞檢測電路還將它們自己的所述壓縮資料傳輸到多個局部資料線中對應的局部資料線。
  9. 如請求項1所述之半導體記憶體裝置，其中，所述弱記憶胞檢測電路包括： 多個資料壓縮單元，所述多個資料壓縮單元分別與所述多個位元線感測放大器相對應，每個資料壓縮單元適用於壓縮資料以產生壓縮資料，所述資料來自對應的位元線感測放大器且經由所述多個分段資料線中對應的一個分段資料線提供；以及 位移暫存器，所述位移暫存器適用於：同時儲存從所述多個資料壓縮單元提供的多個所述壓縮資料，以及回應於位移訊號依次地輸出所述多個壓縮資料。
  10. 如請求項9所述之半導體記憶體裝置，其中，所述多個資料壓縮單元被設置在子孔洞區域，而所述位移暫存器被設置在X-孔洞區域。
  11. 一種半導體記憶體裝置，包括： 多個記憶體區塊； 多個位元線感測放大器，所述位元線感測放大器被所述多個記憶體區塊中相鄰的記憶體區塊共用，並且適用於：感測並放大記憶胞讀取的資料，所述記憶胞經由位元線耦接至被啟動的字元線，以及適用於：經由多個分段資料線將放大資料輸出為第一放大資料； 多個局部感測放大器，每個所述局部感測放大器適用於：感測並放大所述第一放大資料中的對應的一個第一放大資料，所述對應的一個第一放大資料經由所述多個分段資料線中對應的一個分段資料線傳輸，以及適用於：經由多個局部資料線將放大的第一放大資料輸出為第二放大資料； 字元線驅動器，所述字元線驅動器適用於：在測試模式期間，啟動不共用所述位元線感測放大器的記憶體區塊的字元線；以及 多個弱記憶胞檢測器，所述多個弱記憶胞檢測器分別與所述多個位元線感測放大器相對應， 其中，在所述測試模式期間，所述多個弱記憶胞檢測器中的每個弱記憶胞檢測器壓縮所述第一放大資料中的對應的一個第一放大資料以產生壓縮資料，所述對應的一個第一放大資料來自所述多個位元線感測放大器中的對應的一個位元線感測放大器且經由所述多個分段資料線中的對應的一個分段資料線傳輸，以及將壓縮資料輸出到所述多個局部資料線中對應的一個局部資料線。
  12. 如請求項11所述之半導體記憶體裝置， 其中，所述多個位元線感測放大器被設置在第一區域， 所述弱記憶胞檢測電路被設置在第二區域， 所述多個記憶體區塊被設置在第三區域， 所述字元線驅動器被設置在第四區域，以及 一對第一區域和第二區域以及一對第三區域和第四區域被交替設置在第一方向上。
  13. 如請求項12所述之半導體記憶體裝置，其中，所述第二區域是子孔洞區域。
  14. 如請求項11所述之半導體記憶體裝置，其中，所述多個弱記憶胞檢測器的每個弱記憶胞檢測器包括： 資料壓縮單元，所述資料壓縮單元適用於：壓縮來自所述對應的位元線感測放大器經由所述對應的分段資料線傳輸的所述資料以產生壓縮資料；以及 局部線映射單元，所述局部線映射單元在所述測試模式期間是可操作的，並且適用於將所述壓縮資料輸出到所述對應的局部資料線。
  15. 一種用於在半導體記憶體裝置中檢測弱記憶胞的方法，所述半導體記憶體裝置包括多個記憶體區塊和多個位元線感測放大器，所述位元線感測放大器被所述多個記憶體區塊中相鄰的記憶體區塊共用，所述方法包括： 啟動所述多個記憶體區塊中不共用所述位元線感測放大器的記憶體區塊的字元線； 感測並放大經由位元線從耦接至被啟動的字元線的記憶胞傳輸的資料，以及經由多個分段資料線輸出放大資料；以及 壓縮經由所述多個分段資料線傳輸的所述放大資料以產生壓縮資料，以及基於所述壓縮資料來檢測弱記憶胞。
  16. 如請求項15所述之方法，其中，檢測所述弱記憶胞包括將所述壓縮資料輸出到多個局部資料線。
  17. 如請求項16所述之方法， 其中，壓縮所述放大資料包括壓縮來自所述多個位元線感測放大器中對應的一個位元線感測放大器且經由所述分段資料線中對應的一個分段資料線傳輸的所述放大資料，以及 輸出所述壓縮資料包括將所述壓縮資料輸出到所述多個局部資料線中對應的一個局部資料線。
  18. 如請求項15所述之方法， 其中，壓縮所述放大資料包括壓縮來自對應的位元線感測放大器且經由所述多個分段資料線中對應的一個分段資料線提供的資料以及從其它所述位元線感測放大器中的一個位元線感測放大器提供的壓縮資料以產生第二壓縮資料。
  19. 如請求項15所述之方法， 其中，壓縮所述放大資料包括：壓縮來自對應的位元線感測放大器經由所述多個分段資料線中對應的一個分段資料線提供的資料以產生多個壓縮資料，以及輸出所述多個壓縮資料；以及 輸出所述壓縮資料包括：同時儲存所述多個壓縮資料，以及回應於位移訊號依次地輸出所述多個壓縮資料。
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