CN107393595A - 半导体存储器件及其弱单元检测方法 - Google Patents

半导体存储器件及其弱单元检测方法 Download PDF

Info

Publication number
CN107393595A
CN107393595A CN201611242723.8A CN201611242723A CN107393595A CN 107393595 A CN107393595 A CN 107393595A CN 201611242723 A CN201611242723 A CN 201611242723A CN 107393595 A CN107393595 A CN 107393595A
Authority
CN
China
Prior art keywords
data
bit line
line
weak
cell detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611242723.8A
Other languages
English (en)
Other versions
CN107393595B (zh
Inventor
金六姬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN107393595A publication Critical patent/CN107393595A/zh
Application granted granted Critical
Publication of CN107393595B publication Critical patent/CN107393595B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种半导体存储器件，包括：多个存储块；多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，并且适用于感测并放大经由位线从耦接至被激活的字线的存储单元读取的数据，以及经由多个分段数据线输出放大数据；字线驱动器，所述字线驱动器适用于在测试模式期间激活不共享所述位线感测放大器的存储块的字线；以及弱单元检测电路，所述弱单元检测电路适用于：在所述测试模式期间，压缩经由所述多个分段数据线传输的所述放大数据以产生压缩数据，以及基于所述压缩数据来检测弱单元。

Description

半导体存储器件及其弱单元检测方法
相关申请的交叉引用
本申请要求2016年5月17日提交的申请号为10-2016-0060016的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例总体涉及一种半导体设计技术，更具体地，涉及一种用于在半导体存储器件内检测弱单元的方法。
背景技术
半导体存储器件(诸如动态随机存取存储(DRAM)器件)的每个存储单元通常包括用于以电荷形式储存数据的电容器以及起开关作用的晶体管，所述晶体管用于控制来自电容器和到电容器的电荷的流量。数据是在“高逻辑”电平(即，逻辑“1”)还是在“低逻辑”电平(即，逻辑“0”)，取决于电容器是否储存有电荷，换言之，电容器的终端电压是高还是低。
数据的保留仅表示在电容器中维持累积电荷的状态。理论上，在这个状态不消耗电能。然而，由于因MOS晶体管的PN结导致的泄漏电流，所以储存在电容器中的电荷的初始数量可以大量减少或完全消失。因此，在没有补充储存的电荷的情况下，储存在电容器中的数据可以丢失。为了防止数据丢失，存储单元的数据必须在数据丢失以前被读取以产生读取信息，然后电容器必须根据读取信息再充电，以保持电荷的初始数量。这个操作必须定期执行以保留数据，这被称为“刷新操作”。
每当刷新命令被从存储器控制器输入存储器时，执行刷新操作。考虑到存储器的数据参考保留时间，存储器控制器以预定周期将刷新命令输入到存储器。例如，当假定存储器的数据保留时间是约64ms以及存储器件的所有存储单元可以响应于约8000次刷新命令而被刷新时，存储器控制器必须在约64ms内将刷新命令输入到存储器件约8000次。
同时，当包括在存储器件中的弱存储单元的个体数据保留时间少于所述器件的参考保留时间时，数据错误可以发生在存储器件的弱单元内，因此包括弱存储单元的存储器件应该被检测到并且被抛弃。
在没有用于在半导体存储器件中检测弱存储单元的精确测试的情况下，半导体存储器件的可靠性被损坏。而且，通常由于弱存储单元造成的可靠性问题可以随着存储单元密度增加而更加恶化。因为这个原因，最近，学术界和工业研究两者都已经在开发用于在存储器件内检测和筛选弱单元的各种方案。
发明内容
本发明的实施例涉及一种半导体存储器件，其中弱单元能通过高速度的测试操作来检测。
根据本发明的一个实施例，一种半导体存储器件，包括：多个存储块；多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，并且适用于感测并放大经由位线从耦接至被激活的字线的存储单元读取的数据，以及经由多个分段数据线(segment data line)输出放大数据；字线驱动器，所述字线驱动器适用于在测试模式期间激活不共享所述位线感测放大器的存储块的字线；以及弱单元检测电路，所述弱单元检测电路适用于：在所述测试模式期间，压缩经由所述多个分段数据线传输的所述放大数据以产生压缩数据，以及基于所述压缩数据来检测弱单元。
根据本发明的另一个实施例，一种半导体存储器件，包括：多个存储块；多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，并且适用于感测并放大经由位线从耦接至被激活的字线的存储单元读取的数据，以及经由多个分段数据线将放大数据输出为第一放大数据；多个局部感测放大器，每个所述局部感测放大器适用于感测并放大经由所述多个分段数据线中对应的一个分段数据线传输的所述第一放大数据中的对应的一个第一放大数据，以及经由多个局部数据线将放大的第一放大数据输出为第二放大数据；字线驱动器，所述字线驱动器适用于在测试模式期间激活不共享所述位线感测放大器的存储块的字线；以及多个弱单元检测器，所述多个弱单元检测器分别与所述多个位线感测放大器相对应，其中，在所述测试模式期间，所述多个弱单元检测器中的每个弱单元检测器压缩来自所述多个位线感测放大器中的对应的一个位线感测放大器经由所述多个分段数据线中的对应的一个分段数据线传输的所述第一放大数据中的对应的一个第一放大数据以产生压缩数据，以及将压缩数据输出到所述多个局部数据线中对应的一个局部数据线。
根据本发明的又另一个实施例，一种用于在半导体存储器件中检测弱单元的方法，所述半导体存储器件包括多个存储块和多个位线感测放大器，所述位线感测放大器被多个存储块中相邻的存储块共享，所述方法包括：激活所述多个存储块中不共享所述位线感测放大器的存储块的字线；感测并放大经由位线从耦接至被激活的字线的存储单元传输的数据，以及经由多个分段数据线输出放大数据；以及压缩经由所述多个分段数据线传输的所述放大数据以产生压缩数据，以及基于所述压缩数据来检测弱单元。
附图说明
通过参照附图详细地描述其中的各种实施例，上述内容和本发明的其它特征及优点对于本发明所属领域技术人员变得更加明显，其中：
图1图示使用开放位线结构的半导体存储器件。
图2图示半导体存储器件的配置。
图3图示根据图2的半导体存储器件的配置的数据输入/输出线。
图4图示根据本发明的一个实施例的用于测试半导体存储器件的方法。
图5更详细地示出图4的一部分。
图6是图示根据本发明的第一实施例的弱单元检测电路的电路图。
图7图示包括图6的弱单元检测电路的半导体存储器件。
图8是图示根据本发明的第二实施例的弱单元检测电路的电路图。
图9是图示根据本发明的第三实施例的弱单元检测电路的电路图。
图10是图示根据本发明的第四实施例的弱单元检测电路的电路图。
图11是图示根据本发明的第五实施例的弱单元检测电路的电路图。
具体实施方式
下面将参照附图来更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为仅限于本文中所阐述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整，并且将本发明充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
半导体存储器件(诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM))包括大量的存储单元，并且随着半导体存储器件的集成度迅速增加，存储单元的数量也在增加。存储单元形成存储单元阵列(也称为存储器矩阵)，其中存储单元以行和列有规律地布置。
图1图示使用开放位线结构的半导体存储器件。
半导体存储器件的存储单元结构可以主要被分为折叠位线结构和开放位线结构。
折叠位线结构是如下的结构：基于设置在半导体存储器件的核心区域内的位线感测放大器，被施加数据的位线(以下被称为驱动位线)和在放大操作期间成为参考的位线(以下被称为参考位线)设置在相同单元矩阵内。因此，相同的噪音被反射到驱动位线和参考位线，而且噪音被彼此抵消。通过抵消操作，折叠位线结构可以保护防范噪音的稳定运行。
另一方面，开放位线结构是如下的结构：基于位线感测放大器，驱动位线和参考位线设置在不同的单元矩阵内。因此，由于发生在驱动位线内的噪音和发生在参考位线内的噪音是不同的，所以开放位线结构对噪音是敏感的。然而，在折叠位线结构的情况下，单位存储单元是以8F2来设计的，而在开放位线结构中单位存储单元是以6F2来设计的。单位存储单元的结构是用于决定半导体存储器件的尺寸的主要因素，并且就相同的数据储存容量而言，开放位线结构的半导体存储器件可以设计得比折叠位线结构的半导体存储器件小。因此，目前半导体存储器件被设计为具有开放位线结构以实现高度集成的半导体存储器件。
下文中，参考使用开放位线结构的半导体存储器件来描述本发明的特征。然而，本发明不限于开放位线结构半导体器件。对本发明所属领域的技术人员明显地是本发明可以同样地应用到具有折叠位线结构的半导体存储器件。
现在参考图1，图示的半导体存储器件包括第一存储单元矩阵10、用于激活设置在第一存储单元矩阵10内的字线WL的多个第一字线驱动器20、第二存储单元矩阵30、用于激活设置在第二存储单元矩阵30内的字线WL的多个第二字线驱动器40、以及第一感测放大器50和第二感测放大器60。第一感测放大器50设置在第一存储单元矩阵10和第二存储单元矩阵30之间。其后，具有与第一存储单元矩阵10相同结构的第三存储单元矩阵(未示出)可以设置在第二存储单元矩阵30的下面，其中第二感测放大器60设置在第二存储单元矩阵和第三存储单元矩阵之间。设置在第一存储单元矩阵10和第二存储单元矩阵30之间的第一感测放大器50被设置在第一存储单元矩阵10内的位线和设置在第二存储单元矩阵30内的位线共享，并且感测和放大通过设置在第一储存单元矩阵10和第二储存单元矩阵30内的位线传输的数据。
例如，当控制第一存储单元矩阵10的字线WL的第一字线驱动器20激活预定字线WL时，数据传输到设置在第一存储单元矩阵10内并且耦接至第一感测放大器50的位线A。换言之，位线A变成驱动位线，而设置在第二存储单元矩阵30内并且耦接至第一感测放大器50的位线B变成参考位线。在此，控制第二存储单元矩阵30的字线WL的第二字线驱动器40可以去激活所有对应的字线WL。其后，第一感测放大器50感测通过位线A传输的数据和位线B的电压电平，并执行放大操作。可以对通过位线B传输的数据执行感测和放大操作，其中位线A用作参考位线、而位线B用作驱动位线。
存储单元矩阵、字线驱动器和感测放大器可以设置在核心阵列区域内。
以下，参考图2描述半导体存储器件的配置。
参考图2，半导体存储器件包括核心阵列区域70和X-孔洞区域80。
核心阵列区域被划分为以在第一方向上延伸的三行1st R、2nd R和3rd R和在第二方向上延伸的四列1st C、2nd C、3rd C和4th C布置的12个小区域。第二方向可以垂直于第一方向，如图2所示。然而，本发明不限于这种方式。
更具体地，核心阵列区域70包括中心行2ndR，所述中心行2ndR包括沿第一方向交替设置的一对位线感测放大区域1st BLSA 74和2nd BLSA 74以及一对子孔洞区域1st S/H78和2nd S/H 78。核心阵列区域70也可以包括沿第一方向延伸在中心行2nd R两侧的两个侧行1stR和3rd R。每个侧行1st R和3rd R包括在中心行两侧沿第一方向交替设置的一对单元矩阵区域CELL MAT 72以及一对子字线驱动器区域SWD 76。
上述区域被以四列布置。靠近X-孔洞区域80的第一列1st C包括第一字线驱动器区域1st SWD 76和第二字线驱动器区域2nd SWD 76以及设置在第一字线驱动器区域1st SWD76和第二字线驱动器区域2nd SWD 76之间的第一子孔洞区域1st S/H 78。紧接着第一列1stC的第二列2nd C包括第一单元矩阵区域1st CELL MAT和第二单元矩阵区域2nd CELL MAT以及设置在第一单元矩阵区域1st CELL MAT和第二单元矩阵区域2nd CELL MAT之间的第一位线感测放大区域1st BLSA 74。紧接着第二列2nd C的第三列3rd C包括第三字线驱动器区域3rd SWD 76和第四字线驱动器区域4th SWD 76以及设置在第三字线驱动器区域3rd SWD 76和第四字线驱动器区域4th SWD 76之间的第二子孔洞区域2nd S/H 78。紧接着第三列3rd C的第四列4th C包括第三单元矩阵3rd CELL MAT 72和第四单元矩阵4th CELL MAT 72以及设置在第三单元矩阵3rd CELL MAT 72和第四单元矩阵4th CELL MAT 72之间的第二位线感测放大区域2nd BLSA 74。
位线感测放大区域BLSA 74可以放大单元矩阵72的位线对(未示出)的数据，并且接收驱动电压。单元矩阵72表示存储单元按规律布置的存储单元矩阵，并且单元矩阵72可以根据半导体存储器件如何设计而具有不同结构。子字线驱动器区域SWD 76耦接至单元矩阵72的存储单元的字线WL，并为它们提供驱动信号。
核心阵列区域70的元件可以通过从X-孔洞区域80提供的主字线驱动信号MWLB和局部字线驱动信号FXB来操作。
X-孔洞区域80可以根据命令信号CMD执行不同的逻辑操作，并且根据地址信号ADDR为核心阵列区域70内的特别存储单元提供驱动信号。X-孔洞区域80可以基于命令信号CMD和地址信号ADDR来产生并输出主字线驱动信号MWLB和局部字线驱动信号FXB。
在核心阵列区域70内包括的存储单元可以分等级地耦接至主字线以及多个耦接至相应的主字线的子字线。子字线驱动器区域SWD 76可以根据主字线驱动信号MWLB和局部字线驱动信号FXB来为特别存储单元提供驱动信号。因此，在核心阵列区域70内包括的存储单元可以根据主字线驱动信号MWLB和局部字线驱动信号FXB来驱动。
图3图示根据所述半导体存储器件的配置的数据输入/输出线。
图3示出存储体90，所述存储体90包括在第一方向和第二方向上设置的多个单元矩阵MAT。
当从控制器(未示出)施加地址信号ADDR并且特定字线被激活时，储存在耦接至激活的字线的相应的单元矩阵MAT的存储单元内的数据被加载到位线对BL，并且位线感测放大器BLSA感测并放大与储存在存储单元内的电荷(即数据)相对应的电压。响应于列选择信号YI，被位线感测放大器BLSA感测和放大的数据传输到分段输入/输出线对(segmentinput/output line pair)SIO。
局部感测放大器LSA(未示出)感测并放大被加载到分段输入/输出线对SIO的数据，以及将被放大的数据传输到局部输入/输出线对LIO。其后，被传输到局部输入/输出线对LIO的数据被输入/输出感测放大器IOSA(未示出)再次感测并放大，并且被放大的数据传输到全局输入/输出线GIO(未示出)，然后通过输入/输出缓冲器(未示出)输出到外部设备(例如主机)。将分段输入/输出线对SIO耦接至局部输入/输出线对LIO的局部感测放大器LSA可以被设计为设置在如图2所示的位线感测放大区域BLSA 74内或子孔洞区域S/H 78内。
此后，参考图4描述根据本发明的一个实施例的用于减少在具有上述结构的半导体存储器件中检测弱单元的测试操作所花费时间的方法。在本发明的一个实施例中，可以通过同时激活不共享位线感测放大器的单元矩阵(为存储块)的字线以及从被激活的字线读取数据来在短时间内执行测试操作。
图4示出根据本发明的一个实施例的用于测试半导体存储器件的方法。图5更详细地示出图4的部分A。
参考图4，根据本发明的一个实施例的半导体存储器件可以包括多个单元矩阵MAT1到MAT7(每个单元矩阵为存储块)、多个位线感测放大器BLSA1到BLSA8、字线驱动器(见图1的“20”和“40”或图2的“76”)以及弱单元检测电路(未示出)。相应的位线感测放大器BLSA1到BLSA8被多个单元矩阵MAT1到MAT7中的相邻的单元矩阵共享，而且感测并放大经由位线对BL和BLB从经由被激活的字线WL耦接至相邻的单元矩阵的存储单元读取的数据，以及将被放大的数据输出到多个分段输入/输出线对SIO。
根据本发明的图示实施例，在测试模式期间，字线驱动器激活不共享位线感测放大器的单元矩阵的字线。在测试模式期间，弱单元检测电路压缩经由多个分段输入/输出线对SIO传输的数据，以及输出压缩数据。
图4示例七个单元矩阵MAT1到MAT7以及由单元矩阵MAT1到MAT7中相邻的的两个单元矩阵共享的八个位线感测放大器BLSA1到BLSA8。例如，第二位线感测放大器BLSA2可以被第一单元矩阵MAT1和第二存储单元矩阵MAT2共享，以及第三位线感测放大器BLSA3可以被第二存储单元矩阵MAT2和第三单元矩阵MAT3共享。第一位线感测放大器BLSA1可以耦接至设置在最上部的虚设矩阵(未示出)的位线以及第一单元矩阵MAT1的位线，而第八位线感测放大器BLSA8可以耦接至设置在最下部的虚设矩阵(未示出)的位线以及第七单元矩阵MAT7的位线。
根据本发明的一个实施例，在测试模式期间，当测试数据(例如高逻辑电平的数据)被写入多个存储单元且然后输出储存的数据时，不共享位线感测放大器的单元矩阵的字线WL可以同时被激活。
例如，如图4所示，不共享位线感测放大器的第一单元矩阵MAT1、第三单元矩阵MAT3、第五单元矩阵MAT5以及第七单元矩阵MAT7的字线WL可以同时被激活。在这种情况下，当第一单元矩阵MAT1、第三单元矩阵MAT3、第五单元矩阵MAT5以及第七单元矩阵MAT7的字线WL被激活时，耦接至被激活的字线WL的存储单元的数据经由位线BL和BLB被传输到设置在相应的奇数单元矩阵MAT1、MAT3、MAT5和MAT7的上部和下部的一对对应的位线感测放大器BLSA1到BLSA8。在此，第二存储单元矩阵MAT2、第四单元矩阵MAT4以及第六单元矩阵MAT6的字线WL可以被全部去激活。
参考图5，作为图4的半导体存储器件的一部分，图5示出了被激活的第一单元矩阵MAT1、被去激活的第二存储单元矩阵MAT2以及与第一单元矩阵MAT1相对应的第一位线感测放大器BLSA1和第二位线感测放大器BLSA2。当第一单元矩阵MAT1的字线WL被激活时，耦接至被激活的字线WL的存储单元的数据可以经由位线BL和BLB被传输到第一位线感测放大器BLSA1和第二位线感测放大器BLSA2。第一位线感测放大器BLSA1可以感测并放大经由位线BL传输的数据，并且响应于列选择信号YI将放大数据传输到上分段输入/输出线对SIO<0:3>和SIOB<0:3>。第二位线感测放大器BLSA2可以感测并放大经由位线BLB传输的数据，并且响应于列选择信号YI将放大数据传输到下分段输入/输出线对SIO<4:7>和SIOB<4:7>。
如上所述，同时被激活的奇数单元矩阵MAT1、MAT3、MAT5和MAT7的数据可以被设置在相应的奇数单元矩阵MAT1、MAT3、MAT5和MAT7的上部和下部的位线感测放大器BLSA1到BLSA8感测并放大，然后经由上分段输入/输出线对SIO<0:3>和SIOB<0:3>以及下分段输入/输出线对SIO<4:7>和SIOB<4:7>来传输到局部输入/输出线LIO。
当奇数单元矩阵MAT1、MAT3、MAT5和MAT7被去激活时，也可以对不共享位线感测放大器BLSA1到BLSA8的同时被激活的偶数单元矩阵MAT2、MAT4、MAT6和MAT8执行实质上相同的操作。
此后，弱单元检测电路可以接收被传输到上分段输入/输出线对SIO<0:3>和SIOB<0:3>及下分段输入/输出线对SIO<4:7>和SIOB<4:7>的数据，并且检测弱单元。下面参考附图描述根据本发明的实施例的弱单元检测电路，所述弱单元检测电路用于通过压缩经由上分段输入/输出线对SIO<0:3>和SIOB<0:3>及下分段输入/输出线对SIO<4:7>和SIOB<4:7>传输的数据来检测弱单元。
图6是图示根据本发明的第一实施例的弱单元检测电路100A的电路图。
根据本发明的第一实施例的弱单元检测电路100A可以包括分别与多个位线感测放大器BLSA1到BLSA8相对应的多个弱单元检测器110A。每个弱单元检测器110A可以通过压缩经由对应的上分段输入/输出线对SIO<0:3>和SIOB<0:3>及下分段输入/输出线对SIO<4:7>和SIOB<4:7>传输的数据以及将压缩数据映射并输出到局部输入/输出线LIO<0:7>中的一个来检测弱单元。
图6示出通过压缩数据来检测弱单元的弱单元检测器110A，所述数据被奇数位线感测放大器BLSA1、BLSA3、BLSA5和BLSA7中的对应的一个(如第一位线感测放大器BLSA1)感测并放大以及经由上分段输入/输出线对SIO<0:3>和SIOB<0:3>来传输。除了上分段输入/输出线对SIO<0:3>和SIOB<0:3>及下分段输入/输出线对SIO<4:7>和SIOB<4:7>之外，与下分段输入/输出线对SIO<4:7>和SIOB<4:7>或与偶数位线感测放大器BLSA2、BLSA4和BLSA6相对应的弱单元检测器110A可以与上述弱单元检测器110A相同。如上参考图4和图5所述，奇数位线感测放大器BLSA1、BLSA3、BLSA5和BLSA7和偶数位线感测放大器BLSA2、BLSA4和BLSA6可以被设置在不共享位线感测放大器BLSA1到BLSA8的同时被激活的奇数单元矩阵MAT1、MAT3、MAT5和MAT7的上部和下部。
参考图6，弱单元检测器110A可以包括第一数据压缩单元112A和第一局部线映射单元114A。弱单元检测器110A可以被设置在图2的子孔洞区域S/H 78。
第一数据压缩单元112A可以压缩传输到上分段输入/输出线SIO<0:3>的数据，然后输出与第一位线感测放大器BLSA1相对应的第一压缩数据SIO_SUM<0>。分别与其它奇数位线感测放大器BLSA3、BLSA5和BLSA7相对应的或与上分段输入/输出线对SIO<0:3>和SIOB<0:3>相对应的弱单元检测器110A可以输出多个压缩数据SIO_SUM<1>到SIO_SUM<3>。分别与偶数位线感测放大器BLSA2、BLSA4和BLSA6相对应的或与下分段输入/输出线对SIO<4:7>和SIOB<4:7>相对应的弱单元检测器110A可以输出多个压缩数据SIO_SUM<4>到SIO_SUM<7>。第一数据压缩单元112A包括接收经由上分段输入/输出线SIO<0:3>传输的数据并且执行与(AND)操作的与非(NAND)门ND1、和反相器INV1。当被传输的数据的任意一个具有低逻辑电平时，第一数据压缩单元112A可以输出具有低逻辑电平的第一压缩数据SIO_SUM<0>，由此报告在对应的单元矩阵内包括一个或多个弱单元。第一局部线映射单元114A可以在测试模式期间被导通，然后可以将从第一数据压缩单元112A输出的第一压缩数据SIO_SUM<0>映射到上局部输入/输出线LIO<0:3>中的一个(例如第一局部输入/输出线LIO<0>)。与位线感测放大器BLSA1到BLSA8相对应的弱单元检测器110A可以将压缩数据SIO_SUM<0>到SIO_SUM<7>分别映射到上局部输入/输出线对LIO<0:3>和LIOB<0:3>和下局部输入/输出线对LIO<4:7>和LIOB<4:7>，后面将参考图7来描述。
当在正常模式期间输入/输出控制信号IOSW使能时，第一正常输入/输出开关SW_UP1到SW_UP4和第二正常输入/输出开关SW_UPB1到SW_UPB4可以被导通，并且第一局部感测放大器LSA1到第四局部感测放大器LSA4可以感测并放大经由上分段输入/输出线对SIO<0:3>和SIOB<0:3>传输的数据，以及将放大数据传输到上局部输入/输出线对LIO<0:3>和LIOB<0:3>。例如，当输入/输出控制信号IOSW使能时，第一正常输入/输出开关SW_UP1和第二正常输入/输出开关SW_UPB1可以被导通，并且第一局部感测放大器LSA1可以感测并放大经由上分段输入/输出线对SIO<0>和SIOB<0>传输的数据，以及将放大数据传输到上局部输入/输出线对LIO<0>和LIOB<0>。
当在测试模式期间测试模式信号SIO_TM使能时，第一数据压缩单元112A可以接收经由上分段输入/输出线SIO<0:3>传输的数据，以及根据在对应的单元矩阵内是否包括一个或多个弱单元来输出具有高逻辑电平或低逻辑电平的第一压缩数据SIO_SUM<0>。然后第一局部线映射单元114A可以被导通，并且可以将第一压缩数据SIO_SUM<0>映射到上局部输入/输出线LIO<0:3>中的一个(例如第一局部输入/输出线LIO<0>)。
在本发明的这个实施例中，在测试模式期间，第一局部感测放大器LSA1到第四局部感测放大器LSA4可以被去激活，而且为了不放大第一压缩数据SIO_SUM<0>而可以不操作。
图7图示包括弱单元检测电路100A到200D的半导体存储器件，弱单元检测电路100A到200D每个包括参考图6描述的弱单元检测器110A。弱单元检测电路100A到100D与奇数位线感测放大器BLSA1、BLSA3、BLSA5和BLSA7相对应或与上分段输入/输出线对SIO<0:3>和SIOB<0:3>相对应，并且可以将多个压缩数据SIO_SUM<1>到SIO_SUM<3>分别输出到上局部输入/输出线对LIO<0:3>和LIOB<0:3>。弱单元检测电路200A到200D与偶数位线感测放大器BLSA2、BLSA4和BLSA6相对应或与下分段输入/输出线对SIO<4:7>和SIOB<4:7>相对应，并且可以将多个压缩数据SIO_SUM<4>到SIO_SUM<7>分别输出到下局部输入/输出线对LIO<4:7>和LIOB<4:7>。如上参考图4和图5所述，奇数位线感测放大器BLSA1、BLSA3、BLSA5和BLSA7和偶数位线感测放大器BLSA2、BLSA4和BLSA6可以被设置在不共享位线感测放大器BLSA1到BLSA8的同时被激活的奇数单元矩阵MAT1、MAT3、MAT5和MAT7的上部和下部。
参考图7，在测试模式期间，基于经由上分段输入/输出线对SIO<0:3>和SIOB<0:3>及下分段输入/输出线对SIO<4:7>和SIOB<4:7>而从对应的单元矩阵传输的数据，弱单元检测电路100A到200D可以将压缩数据SIO_SUM<0>到SIO_SUM<7>分别映射并传输到上局部输入/输出线对LIO<0:3>和LIOB<0:3>及下局部输入/输出线对LIO<4:7>和LIOB<4:7>。
例如，弱单元检测电路200B可以将第六压缩数据SIO_SUM<5>映射并传输到第六上局部输入/输出线LIO<5>，所述第六压缩数据SIO_SUM<5>表示被第四位线感测放大器BLSA4感测并放大并且经由下分段输入/输出线SIO<4:7>传输的数据。
如上所述，根据本发明的第一实施例的弱单元检测电路可以通过使用现有的分段输入/输出线对SIO<0:7>和SIOB<0:7>和局部输入/输出线对LIO<0:7>和LIOB<0:7>来将压缩数据SIO_SUM<0:7>(其报告存在弱单元)映射并输出到局部输入/输出线LIO<0:7>。因此，包括弱单元检测电路的半导体存储器件可以在没有任何附加于其的附加数据线的情况下通过使用现有的数据线来检测弱单元。此外，由于可以基于经由局部输入/输出线LIO<0:7>传输的数据而针对每个单元矩阵来获得关于耦接至同时被激活的字线的存储单元的弱单元信息，所以精确检测弱单元并且因此提高芯片可靠性是可能的。
上述配置是本发明的示例。对本发明所属领域的技术人员明显的是本发明不限于此。
图8是图示根据本发明的第二实施例的弱单元检测电路300的电路图。
参考图8，弱单元检测电路300可以包括分别与多个位线感测放大器BLSA1到BLSA8相对应的多个数据压缩单元310到380。多个数据压缩单元310到380可以彼此串联耦接，并且多个数据压缩单元310到380的最后一个(例如第八数据压缩单元380)可以将对应的压缩数据SIO_SUM<7>输出到最后的下局部输入/输出线对LIO<7>和LIOB<7>作为最终测试结果TEST_OUT。
相应的数据压缩单元310到380可以接收从对应的上分段输入/输出线对SIO<0:3>和SIOB<0:3>和下分段输入/输出线对SIO<4:7>和SIOB<4:7>提供的数据。而且，除了最先设置的数据压缩单元(例如图8的第一数据压缩单元310)，相应的数据压缩单元310到380可以接收从上一级的串联耦接的数据压缩单元提供的压缩数据。数据压缩单元310到380可以压缩被提供的数据，以及将压缩数据SIO_SUM<0>到SIO_SUM<7>分别输出到下一级的串联耦接的数据压缩单元，除了最后设置的数据压缩单元(例如图8的第八数据压缩单元380)。例如，第二数据压缩单元320可以将从下分段输入/输出线SIO<4:7>提供的数据与从上一级的第一数据压缩单元310提供的第一压缩数据SIO_SUM<0>一起压缩以用于产生第二压缩数据SIO_SUM<1>并将第二压缩数据SIO_SUM<1>输出到下一级的第三数据压缩单元330。
同时，尽管图8示出了第二数据压缩单元320到第八数据压缩单元380接收从上一级的数据压缩单元(其在对应的数据压缩单元的正前面)输出的压缩数据SIO_SUM<0:6>。然而，对本领域技术人员明显的是本发明的范围不限于此。例如，第一数据压缩单元310到第八数据压缩单元380可以接收经由上分段输入/输出线SIO<0:3>或下分段输入/输出线SIO<4:7>中对应的线传输的数据以及从除了对应的数据压缩单元以外的其它数据压缩单元310到380中的一个输出的压缩数据，并且将两种数据一起压缩，以及输出最后的测试结果TEST_OUT。
如上所述，根据本发明的第二实施例的弱单元检测电路300可以通过同时激活不共享位线感测放大器的单元矩阵的字线并经由分段输入/输出线SIO<0:7>来接收数据、压缩数据、以及输出最后的测试结果TEST_OUT。在此，由于弱单元检测电路300的第一数据压缩单元310到第八数据压缩单元380被设置在子孔洞区域S/H内，所以弱单元检测电路300可以执行高速度的测试操作，并且通过添加最少量的数据线(即用于输出最终测试结果TEST_OUT的数据线)来检测弱单元。
图9是图示根据本发明的第三实施例的弱单元检测电路400的电路图。
参考图9，弱单元检测电路400可以包括分别与多个位线感测放大器BLSA1到BLSA8相对应的多个数据压缩单元410到480。多个数据压缩单元410到480可以彼此串联耦接，并且多个数据压缩单元410到480的最后一个(例如第八数据压缩单元480)可以将对应的压缩数据SIO_SUM<7>输出到最后的下局部输入/输出线对LIO<7>和LIOB<7>作为最终测试结果TEST_OUT。
第二数据压缩单元420到第八数据压缩单元480可以将经由上分段输入/输出线SIO<0:3>或下分段输入/输出线SIO<4:7>中对应的线传输的数据以及从上一级的数据压缩单元输出的压缩数据一起压缩以产生对应的级的压缩数据SIO_SUM<1:7>，以及输出压缩数据SIO_SUM<1:7>。而且，弱单元检测电路400可以针对每个单元矩阵另外输出压缩数据。换言之，弱单元检测电路400可以另外输出压缩数据SIO_SUM<1>、SIO_SUM<3>和SIO_SUM<5>。因此，当最后的测试结果TEST_OUT报告存在弱单元时，弱单元检测电路400可以基于一起被读出的压缩数据SIO_SUM<1>、SIO_SUM<3>和SIO_SUM<5>来检测哪个单元矩阵包括弱单元。
同时，尽管图9示出了通过将压缩数据SIO_SUM<0:6>分成两组来提取用于每个单元矩阵的弱单元信息。然而，对本领域技术人员明显的是本发明的范围不限于此。例如，第一数据压缩单元410到第八数据压缩单元480可以根据所需信息的种类被分组为预定数量，而且可以对每组数据压缩单元另外产生压缩数据。并且，尽管图9示出了第一数据压缩单元410到第八数据压缩单元480接收从上一级的数据压缩单元(其在对应的数据压缩单元的正前面)输出的压缩数据SIO_SUM<0:6>。然而，对本领域技术人员明显的是本发明的范围不限于此。例如，第一数据压缩单元410到第八数据压缩单元480可以接收从除了对应的数据压缩单元以外的其它数据压缩单元410到480中的一个数据压缩单元输出的压缩数据SIO_SUM<0:7>。
如上所述，根据本发明的第三实施例的弱单元检测电路400可以通过同时激活不共享位线感测放大器的单元矩阵的字线并经由分段输入/输出线SIO<0:7>来接收数据、压缩数据、以及输出最终的测试结果TEST_OUT。在此，如果最终的测试结果TEST_OUT报告存在弱单元，则压缩数据SIO_SUM<0:7>中的一些可以一起被读出，而且用于每个单元矩阵的弱单元信息可以被提取。因此，弱单元检测电路400可以仅通过执行高速度的测试操作来精确地检测弱单元，从而提高芯片可靠性。
图10是图示根据本发明的第四实施例的弱单元检测电路500的电路图。
参考图10，弱单元检测电路500可以包括数据压缩器510和移位寄存器520。
数据压缩器510可以包括分别与多个位线感测放大器BLSA1到BLSA8相对应的多个数据压缩单元510A到510H。多个数据压缩单元510A到510H可以将经由上分段输入/输出线SIO<0:3>和下分段输入/输出线SIO<4:7>中对应的线传输的数据压缩以用于产生并输出压缩数据SIO_SUM<0:7>。除了多个数据压缩单元510A到510H不是彼此串联耦接的、因此多个数据压缩单元510A到510H不接收从上一级的串联耦接的数据压缩单元提供的压缩数据、并且不将压缩数据SIO_SUM<0>到SIO_SUM<7>输出到下一级的串联耦接的数据压缩单元之外，多个数据压缩单元510A到510H可以与图8的多个数据压缩单元310到380一样。
移位寄存器520可以包括分别与多个数据压缩单元510A到510H相对应的多个锁存器单元520A到520H。锁存器单元520A到520H可以接收压缩数据SIO_SUM<0:7>中对应的压缩数据，同时储存接收的压缩数据SIO_SUM<0:7>，以及响应于移位信号SHIFT(例如时钟信号CLK)将锁存信号输出到下一级的锁存器单元。因此，每当输入移位信号SHIFT时，移位寄存器520可以依次地输出关于同时被激活的单元矩阵(其不共享位线感测放大器)的存储单元的弱单元信息。
如上所述，根据本发明的第四实施例的弱单元检测电路500可以经由分段输入/输出线SIO<0:7>来接收通过同时激活不共享位线感测放大器的单元矩阵的字线所读取的数据，可以压缩接收的数据，以及可以输出压缩数据SIO_SUM<0:7>。在此，每当输入移位信号SHIFT时，弱单元检测电路500使用移位寄存器520可以依次地输出压缩数据SIO_SUM<0:7>。因此，可以获得关于耦接至同时被激活的字线的存储单元的弱单元信息，使得精确检测弱单元并且提高芯片可靠性成为可能。
图10示例了在半导体存储器件的布局中设置在子孔洞区域S/H(即，图2的子孔洞区域S/H 78)内的在弱单元检测电路500中的数据压缩器510和移位寄存器520。在另一个实施例中，数据压缩器510和移位寄存器520可以被不同地设置在半导体存储器件的布局中。例如，数据压缩器510可以被设置到子孔洞区域S/H而移位寄存器520被设置在图2的X-孔洞区域80内。
图11是图示根据本发明的第五实施例的弱单元检测电路600的电路图。
参考图11，弱单元检测电路600的结构实质上与在图10示出的弱单元检测电路500相同。简言之，弱单元检测电路600包括数据压缩器610和移位寄存器620。数据压缩器610可以包括分别与多个位线感测放大器相对应的第一数据压缩单元610A到第八数据压缩单元610H。移位寄存器620可以包括分别与第一数据压缩单元610A到第八数据压缩单元610H一对一相对应的多个锁存器单元620A到620H。如果有任何不同，则移位寄存器620可以被设置在X-孔洞区域X-HOLE(见图2的“80”)，而根据本发明的第五实施例的弱单元检测电路600的数据压缩单元610被设置在子孔洞区域S/H(见图2的“78”)内。
用这种方式，减轻高设备密度，提高面积利用率。
根据本发明的实施例，通过基于同时激活不共享位线感测放大器的单元矩阵的字线而读取的数据来检测弱单元可以缩短测试设备所花费的时间。而且，由于在没有附加于其的任何附加数据线的情况下使用现有方案来检测弱单元，所以芯片可靠性可以被提高。
虽然已经就特定的实施例对本发明进行了描述，但是对本领域技术人员明显的是：在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

Claims (19)

1.一种半导体存储器件，包括：
多个存储块；
多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，并且适用于：感测并放大经由位线从耦接至被激活的字线的存储单元读取的数据，以及经由多个分段数据线输出放大数据；
字线驱动器，所述字线驱动器适用于：在测试模式期间，激活不共享所述位线感测放大器的存储块的字线；以及
弱单元检测电路，所述弱单元检测电路适用于：在所述测试模式期间，压缩经由所述多个分段数据线传输的所述放大数据以产生压缩数据，以及基于所述压缩数据来检测弱单元。
2.如权利要求1所述的半导体存储器件，
其中，所述多个位线感测放大器被设置在第一区域，
所述弱单元检测电路被设置在第二区域，
所述多个存储块被设置在第三区域，
所述字线驱动器被设置在第四区域，以及
一对第一区域和第二区域以及一对第三区域和第四区域被交替设置在第一方向上。
3.如权利要求2所述的半导体存储器件，其中，所述第二区域是子孔洞区域。
4.如权利要求1所述的半导体存储器件，
其中，所述弱单元检测电路包括分别与所述多个位线感测放大器相对应的多个弱单元检测器，以及
在所述测试模式期间，所述多个弱单元检测器的每个弱单元检测器压缩来自对应的位线感测放大器经由所述多个分段数据线中对应的一个分段数据线提供的数据以产生压缩数据，以及将所述压缩数据传输到多个局部数据线中对应的一个局部数据线。
5.如权利要求4所述的半导体存储器件，其中，所述多个弱单元检测器的每个弱单元检测器包括：
数据压缩单元，所述数据压缩单元适用于压缩来自所述对应的位线感测放大器经由所述对应的分段数据线传输的所述数据以产生所述压缩数据；以及
局部线映射单元，所述局部线映射单元在所述测试模式期间是可操作的，并且适用于将所述压缩数据输出到所述对应的局部数据线。
6.如权利要求1所述的半导体存储器件，
其中，所述弱单元检测电路包括多个数据压缩单元，所述多个数据压缩单元彼此串联耦接并且分别与所述多个位线感测放大器相对应，以及
其中，所述弱单元检测电路将来自所述多个数据压缩单元中最后级的数据压缩单元的压缩数据输出为最终测试结果。
7.如权利要求6所述的半导体存储器件，
其中，所述多个数据压缩单元中的每个数据压缩单元压缩来自对应的位线感测放大器经由所述多个分段数据线中对应的一个分段数据线提供的数据以及从其它数据压缩单元中的一个数据压缩单元提供的压缩数据以产生它自己的压缩数据。
8.如权利要求6所述的半导体存储器件，其中，在所述测试模式期间，与不共享所述位线感测放大器的存储块相对应的一个或更多个弱单元检测电路还将它们自己的所述压缩数据传输到多个局部数据线中对应的局部数据线。
9.如权利要求1所述的半导体存储器件，其中，所述弱单元检测电路包括：
多个数据压缩单元，所述多个数据压缩单元分别与所述多个位线感测放大器相对应，每个数据压缩单元适用于压缩来自对应的位线感测放大器经由所述多个分段数据线中对应的一个分段数据线提供的数据以产生压缩数据；以及
移位寄存器，所述移位寄存器适用于：同时储存从所述多个数据压缩单元提供的多个所述压缩数据，以及响应于移位信号依次地输出所述多个压缩数据。
10.如权利要求9所述的半导体存储器件，其中，所述多个数据压缩单元被设置在子孔洞区域，而所述移位寄存器被设置在X-孔洞区域。
11.一种半导体存储器件，包括：
多个存储块；
多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，并且适用于：感测并放大经由位线从耦接至被激活的字线的存储单元读取的数据，以及经由多个分段数据线将放大数据输出为第一放大数据；
多个局部感测放大器，每个所述局部感测放大器适用于：感测并放大经由所述多个分段数据线中对应的一个分段数据线传输的所述第一放大数据中的对应的一个第一放大数据，以及经由多个局部数据线将放大的第一放大数据输出为第二放大数据；
字线驱动器，所述字线驱动器适用于：在测试模式期间，激活不共享所述位线感测放大器的存储块的字线；以及
多个弱单元检测器，所述多个弱单元检测器分别与所述多个位线感测放大器相对应，
其中，在所述测试模式期间，所述多个弱单元检测器中的每个弱单元检测器压缩来自所述多个位线感测放大器中的对应的一个位线感测放大器经由所述多个分段数据线中的对应的一个分段数据线传输的所述第一放大数据中的对应的一个第一放大数据以产生压缩数据，以及将压缩数据输出到所述多个局部数据线中对应的一个局部数据线。
12.如权利要求11所述的半导体存储器件，
其中，所述多个位线感测放大器被设置在第一区域，
所述弱单元检测电路被设置在第二区域，
所述多个存储块被设置在第三区域，
所述字线驱动器被设置在第四区域，以及
一对第一区域和第二区域以及一对第三区域和第四区域被交替设置在第一方向上。
13.如权利要求12所述的半导体存储器件，其中，所述第二区域是子孔洞区域。
14.如权利要求11所述的半导体存储器件，其中，所述多个弱单元检测器的每个弱单元检测器包括：
数据压缩单元，所述数据压缩单元适用于：压缩来自所述对应的位线感测放大器经由所述对应的分段数据线传输的所述数据以产生压缩数据；以及
局部线映射单元，所述局部线映射单元在所述测试模式期间是可操作的，并且适用于将所述压缩数据输出到所述对应的局部数据线。
15.一种用于在半导体存储器件中检测弱单元的方法，所述半导体存储器件包括多个存储块和多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，所述方法包括：
激活所述多个存储块中不共享所述位线感测放大器的存储块的字线；
感测并放大经由位线从耦接至被激活的字线的存储单元传输的数据，以及经由多个分段数据线输出放大数据；以及
压缩经由所述多个分段数据线传输的所述放大数据以产生压缩数据，以及基于所述压缩数据来检测弱单元。
16.如权利要求15所述的方法，其中，检测所述弱单元包括将所述压缩数据输出到多个局部数据线。
17.如权利要求16所述的方法，
其中，压缩所述放大数据包括压缩来自所述多个位线感测放大器中对应的一个位线感测放大器经由所述分段数据线中对应的一个分段数据线传输的所述放大数据，以及
输出所述压缩数据包括将所述压缩数据输出到所述多个局部数据线中对应的一个局部数据线。
18.如权利要求15所述的方法，
其中，压缩所述放大数据包括压缩来自对应的位线感测放大器经由所述多个分段数据线中对应的一个分段数据线提供的数据以及从其它所述位线感测放大器中的一个位线感测放大器提供的压缩数据以产生第二压缩数据。
19.如权利要求15所述的方法，
其中，压缩所述放大数据包括：压缩来自对应的位线感测放大器经由所述多个分段数据线中对应的一个分段数据线提供的数据以产生多个压缩数据，以及输出所述多个压缩数据；以及
输出所述压缩数据包括：同时储存所述多个压缩数据，以及响应于移位信号依次地输出所述多个压缩数据。
CN201611242723.8A 2016-05-17 2016-12-29 半导体存储器件及其弱单元检测方法 Active CN107393595B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160060016A KR102471601B1 (ko) 2016-05-17 2016-05-17 반도체 메모리 장치 및 그의 위크 셀 검출 방법
KR10-2016-0060016 2016-05-17

Publications (2)

Publication Number Publication Date
CN107393595A true CN107393595A (zh) 2017-11-24
CN107393595B CN107393595B (zh) 2020-12-29

Family

ID=60303233

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611242723.8A Active CN107393595B (zh) 2016-05-17 2016-12-29 半导体存储器件及其弱单元检测方法

Country Status (4)

Country Link
US (1) US9824776B1 (zh)
KR (1) KR102471601B1 (zh)
CN (1) CN107393595B (zh)
TW (1) TWI700701B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110310680A (zh) * 2018-03-20 2019-10-08 台湾积体电路制造股份有限公司 存储器电路及其配置方法、以及从弱单元读取数据的方法
CN111292789A (zh) * 2018-12-06 2020-06-16 爱思开海力士有限公司 半导体存储器件及其操作方法
US20230081623A1 (en) * 2021-09-16 2023-03-16 Sandisk Technologies Llc Use of data latches for compression of soft bit data in non-volatile memories
US11776589B2 (en) 2021-09-16 2023-10-03 Sandisk Technologies Llc Vertical compression scheme for compressed soft bit data in non-volatile memories with data latch groups
US11894068B2 (en) 2021-09-16 2024-02-06 Sandisk Technologies Llc Efficient sensing of soft bit data for non-volatile memory
CN117542389A (zh) * 2024-01-10 2024-02-09 长鑫存储技术(西安)有限公司 半导体存储器
US11907545B2 (en) 2021-09-16 2024-02-20 Sandisk Technologies Llc On-the-fly multiplexing scheme for compressed soft bit data in non-volatile memories
US11971829B2 (en) 2021-09-16 2024-04-30 Sandisk Technologies Llc On-the-fly compression scheme for soft bit data in non-volatile memory
US11971826B2 (en) 2021-09-16 2024-04-30 Sandisk Technologies Llc Architecture and data path options for compression of soft bit data in non-volatile memories

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11698758B2 (en) * 2018-12-17 2023-07-11 Micron Technology, Inc. Selective compression circuitry in a memory device
US11552084B2 (en) 2020-03-31 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Shared bit lines for memory cells
CN113205844A (zh) * 2020-03-31 2021-08-03 台湾积体电路制造股份有限公司 存储器电路、存储器单元以及存储器单元的操作方法
KR20210147132A (ko) * 2020-05-27 2021-12-07 삼성전자주식회사 메모리 장치 및 메모리 장치를 포함하는 메모리 모듈

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020093846A1 (en) * 2000-12-04 2002-07-18 Kang Hee Bok Nonvolatile ferroelectric memory device and method for detecting weak cell using the same
CN1759452A (zh) * 2003-03-12 2006-04-12 皇家飞利浦电子股份有限公司 用于弱sram单元的检测
US20070025168A1 (en) * 2005-05-11 2007-02-01 Shim Young B Method for testing memory device
CN101065809A (zh) * 2004-11-26 2007-10-31 皇家飞利浦电子股份有限公司 用于检测薄弱单元的sram测试方法和sram测试配置
US20100128540A1 (en) * 2008-11-27 2010-05-27 Seung Bong Kim Semiconductor memory apparatus and test circuit therefor
US20150234707A1 (en) * 2012-06-21 2015-08-20 Rambus Inc. Error Correction In A Memory Device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535025B2 (en) * 2000-02-02 2003-03-18 Broadcom Corp. Sense amplifier with offset cancellation and charge-share limited swing drivers
KR20070004333A (ko) 2005-07-04 2007-01-09 삼성전자주식회사 멀티 워드라인 디스터브 테스트 동작을 수행하는 반도체메모리 장치
KR20100076812A (ko) * 2008-12-26 2010-07-06 주식회사 하이닉스반도체 데이터 압축 테스트 가능한 메모리 장치
US8553482B2 (en) * 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
KR101895420B1 (ko) * 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
US9443615B2 (en) 2012-12-04 2016-09-13 Micron Technology, Inc. Methods and apparatuses for memory testing with data compression
US9484117B2 (en) 2013-04-09 2016-11-01 Elite Semiconductor Memory Technology Inc. Semiconductor memory device having compression test mode
KR102077072B1 (ko) 2013-07-05 2020-02-14 에스케이하이닉스 주식회사 병렬 테스트 장치 및 방법
KR20150064950A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160063726A (ko) 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020093846A1 (en) * 2000-12-04 2002-07-18 Kang Hee Bok Nonvolatile ferroelectric memory device and method for detecting weak cell using the same
CN1759452A (zh) * 2003-03-12 2006-04-12 皇家飞利浦电子股份有限公司 用于弱sram单元的检测
CN101065809A (zh) * 2004-11-26 2007-10-31 皇家飞利浦电子股份有限公司 用于检测薄弱单元的sram测试方法和sram测试配置
US20070025168A1 (en) * 2005-05-11 2007-02-01 Shim Young B Method for testing memory device
US20100128540A1 (en) * 2008-11-27 2010-05-27 Seung Bong Kim Semiconductor memory apparatus and test circuit therefor
US20150234707A1 (en) * 2012-06-21 2015-08-20 Rambus Inc. Error Correction In A Memory Device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HAO WANG等: "Efficiently Realizing Weak Cell Aware DRAM Error Tolerance for Sub-20nm Technology Nodes", 《2015 IEEE INTERNATIONAL MEMORY WORKSHOP (IMW)》 *
MYOUNG JIN LEE等: "A mechanism for asymmetric data writing failure", 《SOLID-STATE ELECTRONICS》 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110310680B (zh) * 2018-03-20 2023-11-10 台湾积体电路制造股份有限公司 存储器电路及其配置方法、以及从弱单元读取数据的方法
CN110310680A (zh) * 2018-03-20 2019-10-08 台湾积体电路制造股份有限公司 存储器电路及其配置方法、以及从弱单元读取数据的方法
CN111292789A (zh) * 2018-12-06 2020-06-16 爱思开海力士有限公司 半导体存储器件及其操作方法
CN111292789B (zh) * 2018-12-06 2023-09-26 爱思开海力士有限公司 半导体存储器件及其操作方法
US11894068B2 (en) 2021-09-16 2024-02-06 Sandisk Technologies Llc Efficient sensing of soft bit data for non-volatile memory
US11776589B2 (en) 2021-09-16 2023-10-03 Sandisk Technologies Llc Vertical compression scheme for compressed soft bit data in non-volatile memories with data latch groups
US20230081623A1 (en) * 2021-09-16 2023-03-16 Sandisk Technologies Llc Use of data latches for compression of soft bit data in non-volatile memories
US11901019B2 (en) * 2021-09-16 2024-02-13 Sandisk Technologies Llc Use of data latches for compression of soft bit data in non-volatile memories
US11907545B2 (en) 2021-09-16 2024-02-20 Sandisk Technologies Llc On-the-fly multiplexing scheme for compressed soft bit data in non-volatile memories
US11971829B2 (en) 2021-09-16 2024-04-30 Sandisk Technologies Llc On-the-fly compression scheme for soft bit data in non-volatile memory
US11971826B2 (en) 2021-09-16 2024-04-30 Sandisk Technologies Llc Architecture and data path options for compression of soft bit data in non-volatile memories
CN117542389A (zh) * 2024-01-10 2024-02-09 长鑫存储技术(西安)有限公司 半导体存储器
CN117542389B (zh) * 2024-01-10 2024-05-03 长鑫存储技术(西安)有限公司 半导体存储器

Also Published As

Publication number Publication date
TWI700701B (zh) 2020-08-01
CN107393595B (zh) 2020-12-29
US9824776B1 (en) 2017-11-21
US20170337986A1 (en) 2017-11-23
TW201742079A (zh) 2017-12-01
KR20170129386A (ko) 2017-11-27
KR102471601B1 (ko) 2022-11-29

Similar Documents

Publication Publication Date Title
CN107393595A (zh) 半导体存储器件及其弱单元检测方法
CN104376868B (zh) 存储器和包括其的存储器系统
CN1700356B (zh) 半导体存储器
US8274855B2 (en) Semiconductor device for performing a refresh operation
KR101343557B1 (ko) 반도체 장치 및 그 테스트 방법
US8824231B2 (en) Reduced noise DRAM sensing
CN102479543A (zh) 验证半导体存储器器件的多周期自刷新操作及其测试
KR100232336B1 (ko) 반도체 기억장치
CN101231883B (zh) 动态随机存取存储器的高效操作的方法及装置
US8861294B2 (en) Storage cell bridge screen technique
KR101079201B1 (ko) 반도체 메모리 장치
US7492653B2 (en) Semiconductor memory device capable of effectively testing failure of data
US9455049B2 (en) Semiconductor memory device and method of testing the same
KR102115450B1 (ko) 반도체 장치
CN100359596C (zh) 具有增强测试能力的半导体存储设备
US7663962B2 (en) Semiconductor memory device
CN107958691A (zh) 存储器件及其操作方法
US6721230B2 (en) Integrated memory with memory cells in a plurality of memory cell blocks, and method of operating such a memory
US6728122B2 (en) Semiconductor memory device capable of rewriting data signal
US20080212394A1 (en) Write driving circuit and semiconductor memory apparatus using the same
US7529144B2 (en) Hierarchical semiconductor memory device capable of carrying out a disturb refresh test on a memory array basis
US20240127879A1 (en) Memory device and operation method thereof
KR100856068B1 (ko) 반도체 메모리 소자
US20150302899A1 (en) Semiconductor memory device
CN110379446A (zh) 输出入多工器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant