CN110310680A - 存储器电路及其配置方法、以及从弱单元读取数据的方法 - Google Patents

存储器电路及其配置方法、以及从弱单元读取数据的方法 Download PDF

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Abstract

一种存储器电路包括数据线、存储器阵列的第一行中的第一单元以及存储器阵列的第二行中的第二单元。第一单元与数据线电连接并且第二单元与数据线电连接。该电路配置为在对第一行进行的第一读取操作中将数据同时从第一单元和第二单元传输至数据线。本发明的实施例还提供了存储器电路的配置方法以及从弱单元读取数据的方法。

Description

存储器电路及其配置方法、以及从弱单元读取数据的方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器电路及其配置方法、以及从弱单元读取数据的方法。
背景技术
存储器阵列数据访问包括读取操作和写入操作，其中，读取操作和写入操作具有取决于存储器单元类型、存储器电路设计、工作电压以及温度和制造工艺变化的速度。包括存储器阵列的系统的总体速度有时基于存储器访问速度。
在许多应用中，存储器电路在低电压下操作以限制功耗和发热。随着工作电压的降低，电路速度并且因此内存访问速度通常会降低。
发明内容
根据本发明的一方面，提供了一种存储器电路，包括：数据线；存储器阵列的第一行中的第一单元，所述第一单元与所述数据线电连接；以及所述存储器阵列的第二行中的第二单元，所述第二单元与所述数据线电连接，其中，所述电路配置为在所述第一行的第一读取操作中，同时将数据从所述第一单元和所述第二单元传输至所述数据线。
根据本发明的另一方面，提供了一种从弱单元读取数据的方法，所述方法包括：接收地址信号，其中，所述地址信号包括与存储器阵列的第一行的地址相对应的地址信息，所述存储器阵列的第一行包括所述弱单元；以及响应于接收的包括所述地址信息的所述地址信号：从所述弱单元读取数据位；以及同时从所述存储器阵列的第二行中的单元读取匹配的数据位。
根据本发明的又一方面，提供了一种配置存储器电路的方法，所述方法包括：基于满足第一速度标准的对弱行的测试读取操作的速度来识别所述存储器电路的单元中的所述弱行；将与所述弱行的地址相对应的地址信息存储在存储器件中；以及在对所述弱行的后续读取操作期间，基于所存储的地址信息同时从所述弱行和从所述存储器电路的单元的第二行读取数据。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据一些实施例的存储器电路的示图。
图1B和图1C是根据一些实施例的存储器电路操作参数的曲线图。
图2是根据一些实施例的存储器电路的示图。
图3是根据一些实施例的存储器电路的示图。
图4是根据一些实施例的存储器电路的示图。
图5A-图5C是根据一些实施例的地址解码电路的示图。
图6是根据一些实施例的从弱单元读取数据的方法的流程图。
图7是根据一些实施例的配置存储器电路的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，基于测试读取操作的速度来识别存储器电路的行中的弱单元，并且将与该行的地址相对应的地址信息存储在存储器件中。在对包括弱单元的行进行的后续读取操作期间，基于存储的地址信息同时从弱单元和从存储器电路的第二行中的单元读取数据，从而提高后续读取操作的速度。
在各个实施例中，存储器电路包括包含弱单元的存储器单元的第一行和存储器单元的第二行，第二行配置为在对存储器单元的第一行进行读取和写入操作期间被启用(enabled，又称使能)。通过将第二行与第一行进行配对并且使第一行能够以增加的读取操作速度进行工作，增加了存储器电路的总体操作速度并且能够降低存储器电路的工作电压。
图1A是根据一些实施例的存储器电路100的示图。存储器电路100包括存储器阵列110、通过读取/写入(R/W)信号总线115与存储器阵列110通信连接的地址解码电路120、通过控制信号总线125与地址解码电路120通信连接的控制电路130以及通过控制信号总线125与控制电路130通信连接并且通过参考地址总线145与地址解码电路120通信连接的存储器件140。
两个或多个电路元件可被视为基于两个或多个电路元件之间的直接信号连接或包括位于两个或多个电路元件之间的一个或多个逻辑器件(例如，反相器或逻辑门)的间接信号连接进行的通信连接。在一些实施例中，通过一个或多个逻辑器件能够修改(例如，反相或有条件地改变)两个或多个通信连接的电路元件之间的信号通信。
在一些实施例中，存储器电路100是存储器宏。在一些实施例中，存储器电路100是包括一个或多个额外的组件(例如，除了存储器阵列110之外的至少一个存储器阵列(未示出))的存储器宏的子组。
存储器阵列110包括存储器单元112的阵列。存储器单元112是配置为存储由逻辑状态表示的数据的电、机电、电磁或其他器件。存储器单元112的逻辑状态能够在写入操作中被编程并且在读取操作中被检测。
在各个实施例中，逻辑状态对应于存储在存储器单元112中的电荷的电压电平、存储器单元112的组件的物理性质(例如电阻或磁取向)、或存储器单元112的另一可配置方面。
在一些实施例中，存储器单元112是静态随机存取存储器(SRAM)单元。在一些实施例中，存储器单元112是八晶体管(8T)SRAM存储器单元(例如，下面相对于图3讨论的存储器单元300)。在一些实施例中，存储器单元112是九晶体管(9T)SRAM存储器单元(例如，下面相对于图4讨论的存储器单元400)。
在一些实施例中，存储器单元112是动态随机存取存储器(DRAM)单元。
存储器单元112布置为行组110A和行组110B。在图1A所示的实施例中，行组110A和行组110B中的每组包括两行存储器单元112。在一些实施例中，行组110A或行组110B中的一组或两组包括一行存储器单元112。
在图1A所示的实施例中，存储器阵列110不包括位于行组110A和行组110B之间的存储器单元112的额外行。在一些实施例中，存储器阵列110包括位于行组110A和行组110B之间的存储器单元112的一个或多个额外行。
在图1A所示的实施例中，存储器电路100具有仅基于行组110A中的行数的数据存储容量，并且行组110B配置为对行组110A补充的行组。在一些实施例中，存储器电路100具有基于行组110A和行组110B中的总行数的数据存储容量。
在图1A所示的实施例中，行组110A包括存储器单元112的总共两行。在一些实施例中，行组110A包括大于2的行数。在一些实施例中，行组110A包括在4至1024的范围内变化的行数。在一些实施例中，行组110A包括在128至512的范围内变化的行数。
在图1A所示的实施例中，行组110B包括存储器单元112的总共两行。在一些实施例中，行组110B包括大于2的行数。在一些实施例中，行组110B包括在4至32的范围内变化的行数。
在图1A所示的实施例中，行组110A和行组110B中的每行包括四个存储器单元112。在各个实施例中，行组110A和行组110B中的每行包括少于或多于四个存储器单元112。在一些实施例中，行组110A和行组110B中的每行包括在4至128的范围内变化的存储器单元112的数量。在一些实施例中，行组110A和行组110B中的每行包括在32至64的范围内变化的存储器单元112的数量。
读取数据线114是存储器阵列110中的导线，其中，读取数据线114定向为垂直于或相交于行组110A和行组110B中的每行。在图1A所示的实施例中，每个存储器单元112与一条读取数据线114相交。在一些实施例中，每个存储器单元112与大于一条的读数据线114相交。读取数据线114的总数基于行组110A和行组110B的每行中的存储器单元112的数量以及存储器阵列110中的存储器单元112的类型。
存储器阵列110配置为通过写入数据线(未示出)将从外部电路(未示出)接收的数据存储到存储器单元112中，并且通过读取数据线114将来自存储器单元112的数据输出至外部电路。在写入操作中，将所接收的数据存储在通过从R/W信号总线115接收的相应读取/写入信号115S激活的行位置处。在读取操作中，在通过从R/W信号总线115接收的相应读取/写入信号115S激活的行位置处输出所存储的数据。
地址解码电路120包括逻辑电路，其中，该逻辑电路配置为基于从控制信号总线125接收的控制信号125S生成读取/写入信号115S，并且将读取/写入信号115S输出至R/W信号总线115。R/W信号总线115包括与存储器阵列110的存储器单元行相对应的多条写入信号线以及与存储器阵列110的存储器单元行相对应的多条读取信号线，例如，下面相对于图2讨论的读取信号线RWL1和RWL2。
控制信号125S包括地址解码电路120可用的行地址信息，以确定写入信号线，其中，在该写入信号线上输出特定读取/写入信号115S以指示在写入操作中激活行组110A的给定行；并且确定读取信号线，其中，在该读取信号线上输出特定读取/写入信号115S以指示在读取操作中激活行组110A的给定行。
在各个实施例中，行地址信息包括行组110A中的行的行地址、行组110A中的行的行地址的部分、或与行组110A中的行的行地址相对应的索引或其他标识符。
在一些实施例中，输出指示在读取或写入操作中激活给定行的特定读取/写入信号115S包括输出具有高逻辑电压电平的特定读取/写入信号115S。在一些实施例中，输出指示在读取或写入操作中激活给定行的特定读取/写入信号115S包括输出具有低逻辑电压电平的特定读取/写入信号115S。
在一些实施例中，控制信号125S包括地址解码电路120可用的额外的信息以实施额外的操作(例如，基于控制信号125S的定时来启动和终止写入和读取操作)。
R/W信号总线115包括与行组110A相对应的R/W信号总线115A和与行组110B相对应的R/W信号总线115B。地址解码电路120包括与R/W信号总线115A相对应的地址解码电路120A和与R/W信号总线115B相对应的地址解码电路120B(例如，下面相对于图5A-图5C所讨论的地址解码电路520A和520B)。
地址解码电路120A通过控制信号总线125与控制电路130通信连接，并且配置为在操作中基于从控制信号总线125接收的控制信号125S中的行地址信息生成读取/写入信号115S并输出至R/W信号总线115A。
地址解码电路120B通过控制信号总线125与控制电路130通信连接，并通过参考地址总线145与存储器件140通信连接。地址解码电路120B配置为在操作中基于控制信号125S中的行地址信息与存储在存储器件140中且从参考地址总线145接收的参考地址信息的进行比较，生成读取/写入信号115S并输出至R/W信号总线115B。
参考地址信息包括解码电路120B可用的信息以及行地址信息，以确定在写入或读取操作中是否激活行组110A的特定行。解码电路120B配置为通过在写入或读取操作中在R/W信号总线115B上生成并输出激活的读取/写入信号115S来响应由行地址信息所确定的行与由参考地址信息所确定的行匹配。
解码电路120B可进一步使用参考地址信息来确定R/W信号总线115B的特定写入信号线，其中，在该特定写入信号线上输出读取/写入信号115S以指示在写入操作中激活行组110B中的相应行；并且确定R/W信号总线115B的特定读取信号线，其中，在该特定读取信号线上输出读取/写入信号115S以指示在读取操作中激活行组110B中的相应行。在一些实施例中，解码电路120B配置为基于参考地址总线145上的接收参考地址信息的一个或多个位置来确定特定的写入或读取线。
在各个实施例中，参考地址信息包括行组110A中的行的行地址、行组110A中的行的行地址的部分，或与行组110A中的行的行地址相对应的索引或其他标识符。
控制电路130包括一个或多个逻辑电路，其中，该逻辑电路配置为通过在输入总线(未示出)上接收输入信号，并且基于该输入信号在控制信号总线125上生成并输出控制信号125S来控制存储器电路100的操作。
如上所述，控制电路130配置为生成控制信号125S，其中，控制信号125S包括如上所述由地址解码电路120接收的行地址信息。控制电路130还配置为生成包括参考地址信息的控制信号125S并将该控制信号输出至控制信号总线125。
存储器件140包括易失性或非易失性存储介质，其能够从控制信号总线125接收参考地址信息，存储参考地址信息，并将参考地址信息输出至参考地址总线145。在一些实施例中，在操作中，存储参考地址信息包括在存储器电路100处于断电状态的周期期间维持存储器件140中的参考地址信息。
在一些实施例中，存储器件140包括非易失性存储器(NVM)。NVM包括能够响应于控制信号125S进行配置的存储元件，从而使得在存储器电路100处于断电状态的周期期间，在存储器件140中维持参考地址信息。在一些实施例中，NVM包括响应于控制信号125S而能够选择性地断开的一组或多组熔丝，断开的熔丝图案与所存储的地址信息相对应。在一些实施例中，在操作中，存储参考地址信息包括断开存储器件140中的一个或多个熔丝。
因此，存储器电路100配置为在操作中将参考地址信息存储在存储器件140中并且将参考地址信息提供给地址解码电路120B。
在其中将数据写入行组110A的给定行的存储器单元112或从行组110A的给定行的存储器单元112读取数据的写入或读取操作中，控制电路130将包括与给定行相对应的行地址信息的控制信号125S输出至控制信号总线125，并且地址解码电路120A和120B中的每个从控制信号总线125接收包括相关行地址信息的控制信号125S。
在写入操作中，地址解码电路120A通过输出读取/写入信号115S来响应所接收的相关行地址信息，其中，该读取/写入信号115S指示激活与给定行相对应的R/W信号总线115A的写入信号线上的给定行。响应于激活指示，给定行的存储器单元112根据相应写入数据线上的逻辑电压电平存储来自写入数据线的数据。
在读取操作中，地址解码电路120A通过输出读取/写入信号115S来响应所接收的相关行地址信息，其中，该读取/写入信号115S指示激活与给定行相对应的R/W信号总线115A的读取信号线上的给定行。响应于激活指示，给定行的存储器单元112将数据传输至读取数据线114。在读取操作中传输数据包括基于给定行中的存储器单元112的逻辑状态将读取数据线114预充电至预充电电压电平并且选择性地将读取数据线114偏置为偏置电压电平。
如上所述，在写入和读取操作这两种操作中，地址解码电路120B通过将相关的行地址信息与从参考地址总线145接收的参考地址信息进行比较来响应接收的控制信号125S中的相关行地址信息。在操作中，如果相关的行地址信息和参考地址信息对应于行组110A中的相同行，则地址解码电路120B输出相应读取/写入信号115S，以指示激活R/W信号总线115B的相应写入或读取信号线上的行组110B中的第一行。响应于激活指示，行组110B中的第一行的存储器单元112在写入操作中存储来自写入数据线的数据，并且在读取操作中将数据从存储器单元112传输至读取数据线114。
存储器电路100配置为使得行组110A的给定行和行组110B的第一行上的写入和读取操作同步以具有大致相同的开始和结束时间。在一些实施例中，地址解码电路120A和120B可以使用通过控制电路130输出至控制信号总线125的控制信号125S的定时，以在写入和读取操作中控制开始和结束时间。
在写入操作中，写入数据线上的数据因此同时存储在行组110A的给定行的存储器单元112中和行组110B的第一行的存储器单元112中。
在读取操作中，存储在行组110A的给定行的存储器单元112中和行组110B的第一行中的数据同时从行组110A的给定行和行组110B的第一行的存储器单元112传输至读取数据线114。因为先前同时将数据写入至行组110A的给定行的存储器单元112和行组110B的第一行的存储器单元112这两者中，所以行组110A的给定行的存储器单元112的逻辑状态与行组110B的第一行的相应存储器单元112的逻辑状态相匹配。
在读取操作中，通过使用行组110A的给定行的相应存储器单元112和行组110B的第一行的相应存储器单元112这两者将特定的读取数据线114偏置为偏置电压电平来将数据位传输至特定的读取数据线114。
因此，存储器电路100配置为在写入和读取操作中操作行组110B的第一行中的存储器单元112作为行组110A的给定行的存储器单元112的冗余的(redundant)存储器单元112。
数据位在读取操作中传输的速度是用于将特定读取数据线114偏置为偏置电压电平的存储器单元电流的函数；存储器单元电流的非限制性实例在下文中相对于存储器单元210A-D、300和400以及图2、图3和图4进行讨论。
在对行组110A的给定行进行的读取操作中，通过两个存储器单元电流(由行组110A的给定行中的相应存储器单元112提供的第一电流，以及由行组110B的第一行中的相应的冗余存储器单元112提供的第二电流)的总和偏置每个选择性偏置的读取数据线114。通过提供第二存储器单元电流，冗余的存储器单元112使用高于第一存储器单元电流电平的总电流电平使得在读取操作中偏置相应的读取数据线114。由于用于偏置选择性偏置的数据线114的增加的总电流，所以增加了行组110A的给定行进行的读取操作的速度。
在读取操作中，给定的存储器单元电流具有基于相应读取数据线114上的预充电电压电平与偏置电压电平之间的差值以及基于给定存储器单元112中的电流路径的电阻的电平。
预充电电平和偏置电压电平之间的差值是存储器电路100的工作电压的函数。在一些实施例中，预充电电压电平是存储器电路100的工作电压的函数。在一些实施例中，偏置电压电平是存储器电路100的工作电压的函数。
电流路径电阻的值是给定存储器单元112的配置和物理性质(例如，晶体管特征尺寸和/或掺杂浓度水平)的函数。在一些实施例中，电流路径电阻值也是存储器电路100的工作电压的函数。在一些实施例中，电流路径包括由栅极电压控制的晶体管沟道，并且电流路径电阻值是存储器电路100的工作电压的函数，其中，栅极电压基于该工作电压。
因为如上所述，存储器单元电流电平是存储器单元112的物理性质和存储器电路100的工作电压电平这两者的函数，所以读取操作速度是存储器单元112的物理性质和存储器电路100的工作电压电平这两者的函数。存储器单元112的读取操作速度因此包括与物理性质相对应的固有分量和与工作电压电平相对应的非固有分量。
由于制造工艺变化，存储器单元112具有不均匀的物理性质，从而导致固有的读取操作速度分量不均匀。在一些实施例中，基于具有最慢固有读取操作速度分量的存储器单元112，限制了存储器电路100的总体速度。
在一些实施例中，通过统计分布描述固有读取操作速度分量变化。在一些实施例中，通过高斯分布描述固有读取操作速度分量变化。
图1B和图1C是根据一些实施例的存储器电路100的操作参数的曲线图。图1B示出在一些实施例中的存储器电路100的工作频率FRQ和最小工作电压VCCMIN之间的关系。图1C示出在一些实施例中存储器电路100的固有读取操作速度分量SPD与最小工作电压VCCMIN之间的关系。
在图1B中，沿着x轴示出工作频率FRQ，并且沿着y轴示出工作电压VCCMIN。曲线S1表示对于最低固有读取操作速度分量值SPD1的工作频率FRQ和最小工作电压VCCMIN之间的关系，曲线S2表示对于固有读取操作速度分量值SPD2的工作频率FRQ和最小工作电压VCCMIN之间的关系。
曲线S1从工作频率值FRQ1和最小工作电压值V2延伸至工作频率值FRQ2和最小工作电压值V4。曲线S2从工作频率值FRQ1和最小工作电压值V1延伸至工作频率值FRQ2和最小工作电压值V3。
需要在没有读取错误的情况下完成对存储器单元112的读取操作的周期是基于工作频率FRQ。因此，随着工作频率FRQ增加，最小读取操作速度也增加。如上所述，读取操作速度随着工作电压电平的增加而增加。因此，曲线S1和S2中的每个具有正斜率，表示对于给定的固有读取操作速度分量值，随着工作频率FRQ增加，最小工作电压VCCMIN增加。
因为曲线S1对应于最慢的固有读取操作速度分量值SPD1，所以曲线S2对应于具有高于最慢的固有读取操作速度分量值SPD1的值的固有读取操作速度分量值SPD2。因此，对于工作频率FRQ的每个值，曲线S1表示比由曲线S2表示的相应最小工作电压VCCMIN值更高的最小工作电压VCCMIN值。
在图1B和图1C所示的实施例中，最小工作电压值V3大于最小工作电压值V2。在一些实施例中，最小工作电压值V3小于或等于最小工作电压值V2。
在图1B和图1C所示的实施例中，为了说明的目的，用直线表示工作频率FRQ、最小工作电压VCCMIN和固有读取操作速度分量SPD之间的关系。在各个实施例中，通过不同于直线的曲线表示工作频率FRQ、最小工作电压VCCMIN和固有读取操作速度分量SPD之间的一种或多种关系。
在图1C中，沿着x轴示出固有读取操作速度分量SPD。图1C的下部的曲线N表示多个存储器单元112的统计分布作为固有读取操作速度分量SPD的函数。图1C的上部的曲线F1和F2分别表示在工作频率值FRQ1和FRQ2处的最小工作电压VCCMIN作为固有读取操作速度分量SPD的函数。
曲线N从最低固有读取操作速度分量值SPD1延伸至最高固有读取操作速度分量值SPD3。在图1C所示的实施例中，曲线N表示基于制造工艺变化的存储器单元112的物理性质的高斯分布。在一些实施例中，通过从最低固有读取操作速度分量值SPD1至最高固有读取操作速度分量值SPD3(表示除高斯分布以外的统计分布)的曲线表示基于制造工艺变化的存储器单元112的物理性质。
最低固有读取操作速度分量值SPD1对应于表示最小工作电压值V2的曲线F1上的点和表示最小工作电压值V4的曲线F2上的点。固有读取操作速度分量值SPD2对应于表示最小工作电压值V1的曲线F1上的点和表示最小工作电压值V3的曲线F2上的点。
因此，曲线F1和F2示出对于给定的工作频率FRQ，固有读操作速度分量SPD从最低值SPD1至值SPD2的增加对应于最小工作电压VCCMIN的降低。
在一些实施例中，存储器电路100的工作电压VCCMIN的最低可能值是基于最低固有读取操作速度分量SPD1。在这种实施例中，通过将最低固有读取操作速度分量值SPD1增加至较高值(例如，固有读取操作速度分量值SPD2)，对于给定的工作频率FRQ，工作电压VCCMIN的最低可能值降低。
通过上面讨论的冗余的存储器单元配置，存储器电路100能够增加用于在读取操作中将数据从行组110A的给定行的存储器单元112传输至读取数据线114的电流，因此有效地增加了行组110A的给定行中的存储器单元112的固有读取操作速度分量值。
因此，存储器电路100能够配置为通过以下操作增加最慢存储器单元112的读取操作速度：将包括最慢存储器单元112的行识别为行组110A的给定行，并且将相应的参考地址信息存储在存储器件140中，从而使得行组110B的第一行的存储器单元112作为在后续读取操作中行组110A的给定行的存储器单元112的冗余的存储器单元112进行操作。
为了产生存储在存储器件140中并用于识别行组110A的给定行的参考地址信息，控制电路130包括测试电路132。测试电路132是配置为在读取操作期间确定行组110A的给定行满足速度标准的电路。在一些实施例中，测试电路132配置为使得在操作中使用测试电路132执行方法700的一些或全部操作，下面相对于图7对其进行讨论。
在一些实施例中，测试电路132包括内置自检(BIST)电路，其中，该内置自检电路配置为对行组110A的每行执行一次或多次写入和/或读取操作。在一些实施例中，测试电路132配置为确定对行组110A的每行的进行一次或多次写入和/或读取操作的一种或多种执行速度。
在一些实施例中，测试电路132配置为通过测量行组110A的每行的一次或多次写入和/或读取操作的一种或多种执行速度来确定对行组110A的每行进行的一次或多次写入和/或读取操作的一种或多种执行速度。在一些实施例中，测试电路132配置为通过检测与对行组110A的每行进行的一次或多次写入和/或读取操作相关联的一个或多个写入或读取错误来确定对行组110A的每行进行的一次或多次写入和/或读取操作的一种或多种执行速度。
在一些实施例中，通过配置为确定对行组110A的每行进行的一次或多次写入和/或读取操作的一种或多种执行速度，测试电路132能够识别包括弱单元的行，该弱单元也称为弱行。在操作中，识别弱单元包括在改变存储器电路100的一个或多个操作参数的同时确定一种或多种执行速度。
在一些实施例中，测试电路132配置为控制存储器电路100的工作频率。在一些实施例中，测试电路132配置为控制存储器电路100的工作电压电平。在一些实施例中，测试电路132配置为通过控制存储器电路100的工作频率或存储器电路100的工作电压电平中的一个或两个来确定对行组110A的每行进行的一次或多次写入和/或读取操作的一种或多种执行速度。
在一些实施例中，测试电路132包括界面，其中，该界面被配置为使得外部电路(未示出)和/或用户在写入和/或读取操作期间确定行组110A的给定行满足速度标准。
在一些实施例中，测试电路132配置为测量与对行组110A的每行进行的一次或多次写入和/或读取操作相对应的多个速度，并且基于对给定行进行的一次或多次写入和/或读取操作的速度是多个速度中一个或多个最慢速度的一个速度的来确定行组110A的给定行满足速度标准。
响应于确定行组110A的给定行在写入和/或读取操作期间满足速度标准，控制电路130配置为生成控制信号125S并输出至控制信号总线125，其中，控制信号125S包括与给定行的地址相对应的参考地址信息。
在一些实施例中，测试电路132配置为确定行组110A的给定行满足用于行组110A的单行的速度标准。在一些实施例中，测试电路132配置为确定行组110A的给定行满足用于行组110A的多行的速度标准。
在一些实施例中，控制电路130配置为生成控制信号125S并输出至控制信号总线125，其中，控制信号125S包括参考地址信息，该参考地址信息与在写入和/或读取操作期间满足速度标准的行组110A中的行的多个地址相对应。
在一些实施例中，存储器件140配置为存储参考地址信息并输出至参考地址总线145，其中，参考地址信息对应于行组110A的多行的多个地址。
在一些实施例中，地址解码电路120B配置为将从控制信号总线125接收的控制信号125S中的相关行地址信息与参考地址信息进行比较，参考地址信息与从参考地址总线145接收的行组110A的多行的多个地址相对应；并且地址解码电路120B配置为输出多个读取/写入信号115S的一个读取/写入信号115S，其中，一个读取/写入信号115S指示激活R/W信号总线115B的相应写入或读取信号线上的行组110B的多行中的一行。
因此，在一些实施例中，存储器电路100配置为在写入和读取操作中，作为行组110A的多行的存储器单元112的冗余的存储器单元112来操作行组110B的多行中的存储器单元112。在一些实施例中，存储器电路100配置为在写入和读取操作中，作为行组110A的单个行的存储器单元112的冗余的存储器单元112来操作将行组110B的单个行中的存储器单元112。在一些实施例中，存储器电路100配置为在写入和读取操作中，作为行组110A的单个行的存储器单元112的冗余的存储器单元112来操作行组110B的多行中的存储器单元112。
图1A中所示的实施例是存储器电路100的非限制性实例。在一些实施例中，存储器电路100具有不同于图1A中所示的配置并且能够作为冗余的存储器单元112来操作行组110B中的一行或多行，以增加行组110A的一行或多行的写入和/或读取操作的速度。
在一些实施例中，例如，存储器阵列110包括作为存储器单元112的单个行组的行组110A和行组110B。在一些实施例中，例如，地址解码电路120是单个电路。在一些实施例中，例如，R/W信号总线115是单条总线。在一些实施例中，例如，测试电路132与控制电路130分开。在一些实施例中，例如，存储器件140是地址解码电路120的部分。在一些实施例中，例如，存储器件140是控制电路130的部分。
通过使用行组110B的冗余行增加识别为满足速度标准的行组110A的给定行的速度，存储器电路100的总体操作速度能够通过消除多个速度操作中的最慢读取操作而增加。因此，存储器电路100的总体操作速度能够高于不包括存储器单元的冗余行的存储器电路的总体操作速度，从而提高存储器电路性能以及与其他电路的兼容性。因为存储器电路速度通常随着工作电压降低而减小，所以对于给定的工作频率，增加的存储器电路速度允许存储器电路100以低于存储器电路的电压值更低的电压值进行操作,而没有基于存储器单元的冗余行增加的存储器电路速度，从而降低能耗和与功率相关的发热。
图2是根据一些实施例的存储器电路200的示图。存储器电路200可用作上面相对于图1A-图1C讨论的存储器电路100的部分。存储器电路200包括均可用作存储器单元112的单元210A、210B、210C和210D，可用作读取数据线114的数据线RBL1和RBL2，可用作R/W信号总线115A或115B的部分的读取信号线RWL1，以及可用作R/W信号总线115A或115B的部分的读取信号线RWL2(均在上面相对于存储器电路100和图1A-图1C进行讨论的)。
行200R1包括单元210A和210B，并且可用作行组110A或行组110B(上面相对于存储器电路100和图1A-图1C讨论的)中的一个的行。行200R1配置为从读取信号线RWL1接收读取信号RWL1S。行200R2包括单元210C和210D，并且可用作行组110A或行组110B中的另一个的行(上面相对于存储器电路100和图1A-图1C讨论的)。行200R2配置为从读取信号线RWL2接收读取信号RWL2S。读取信号RWL1S和RWL2S中的每个可用作读取/写入信号115S(上面相对于存储器电路100和图1A-图1C讨论的)。
数据线RBL1和RBL2的每条垂直于读取信号线RWL1和RWL2并且与行200R1和200R2这两者相交。数据线RBL1在单元210A处与行200R1相交，并且在单元210C处与行200R2相交。数据线RBL2在单元210B处与行200R1相交，并且在单元210D处与行200R2相交。
在图2所示的实施例中，单元210A、210B、210C和210D中的每个与单条数据线(例如，数据线RBL1或RBL2)电连接并且与单条读取信号线(例如，读取信号线RWL1或RWL2)电连接。在一些实施例中，单元210A、210B、210C和210D中的每个与一条或多条额外的数据线(未示出)电连接和/或与一条或多条额外的信号线(未示出)电连接。
在各个实施例中，两个或多个电路元件可认为基于直接电连接或基于包括另一电路元件的电连接进行电连接，并且因此能够被控制(例如，通过晶体管或其他开关器件获得电阻或开路)。
单元210A、210B、210C和210D中的每个包括与数据线(例如，数据线RBL1或RBL2)电连接的开关器件212以及配置为承载电压电平的节点214。开关器件212与读取信号线(例如，读取信号线RWL1或RWL2中的一个)通信连接，从而使得在操作中开关器件212响应于读取信号线上的信号(例如，读取信号RWL1S或RWL2S中的一个)断开或闭合。因此，开关器件212配置为响应于在读取信号线上接收的读取信号，将数据线与节点214电连接。
在各个实施例中，开关器件212包括晶体管，诸如场效应晶体管(FET)、金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、n型晶体管或p型晶体管中的一种或它们的组合；或响应于信号能够断开和闭合的另一器件。
在一些实施例中，开关器件212包括晶体管，具有与数据线电连接的第一端子、与节点214电连接的第二端子以及与信号线电连接的栅极端子。在一些实施例中，开关器件212包括下面相对于图3讨论的存储器单元300的晶体管8TNM1。在一些实施例中，开关器件212包括下面相对于图4讨论的存储器单元400的晶体管9TNM1。
因此，单元210A、210B、210C和210D中的每个配置为在存储器阵列的读取操作中将数据线偏置为朝向节点214上的电压电平。在一些实施例中，在读取操作中将数据线偏置为朝向电压电平包括使数据线电压电平接近但没有达到节点214上的电压电平。在一些实施例中，在读取操作中将数据线偏置为朝向该电压电平包括使数据线电压电平达到节点214上的电压电平。
在一些实施例中，节点214配置为承载预定电压电平，并且因此单元210A、210B、210C和210D中的每个配置为在读取操作中将数据线偏置为朝向该预定电压电平。
在一些实施例中，节点214是配置为承载存储器阵列的接地参考电压的接地节点，并且因此单元210A、210B、210C和210D中的每个配置为在读取操作期间将数据线偏置为朝向接地参考节点的接地参考电压电平。在一些实施例中，在读取操作中将数据线偏置为朝向接地参考节点的接地参考电压电平包括使数据线放电。在一些实施例中，在读取操作中将数据线偏置为朝向接地参考节点的接地参考电压电平包括：使先前充电至预充电电压电平的数据线放电作为读取操作的部分。
在一些实施例中，节点214是配置为承载存储器阵列的工作电压的电源节点，并且单元210A、210B、210C和210D中的每个因此配置为在读取操作中将数据线偏置为朝向工作电压节点的工作电压电平。在一些实施例中，在读取操作中将数据线偏置为朝向工作电压节点的工作电压电平包括使数据线充电。在一些实施例中，在读取操作中将数据线偏置为朝向工作电压节点的工作电压电平包括使先前放电至接地参考电压电平的数据线充电作为读取操作的部分。
在一些实施例中，节点214是配置为承载存储器阵列的逻辑电压的逻辑节点，并且因此单元210A、210B、210C和210D中的每个配置为在读取操作中将数据线偏置为朝向逻辑节点的逻辑电压电平。在一些实施例中，在读取操作中将数据线偏置为朝向逻辑节点的逻辑电压电平包括作为先前写入操作的结果将数据线偏置为朝向存储在存储器单元中的逻辑电压电平。
在图2所示的实施例中，开关器件212是电连接在数据线和节点214之间的单个开关器件。在一些实施例中，单元210A、210B、210C和210D中的每个包括电连接在数据线和节点214之间的额外的开关器件(未示出)。在一些实施例中，额外的开关器件配置为响应于单元210A、210B、210C或210D的逻辑状态，将数据线与节点214电连接。
通过包括与读取信号线(例如，读取信号线RWL1或RWL2中的一条)通信连接的开关器件212，单元210A、210B、210C和210D中的每个配置为在读取操作中响应于读取信号(例如，读取信号RWL1S或RWL2S中的一个)将数据线偏置为朝向该电压电平。
在其中开关器件212包括n型晶体管的一些实施例中，单元210A、210B、210C和210D中的每个由此配置为在读取操作中响应于具有高逻辑电压电平的读取信号而将数据线偏置为朝向该电压电平。在其中开关器件212包括p型晶体管的一些实施例中，单元210A、210B、210C和210D中的每个由此配置为在读取操作中响应于具有低逻辑电压电平的读取信号而将数据线偏置为朝向该电压电平。
存储器电路200配置为使得读取信号RWL1和RWL2在读取操作中具有相同的逻辑电压电平(如上面相对于存储器电路100和图1A-图1C所讨论)。响应于具有相同逻辑电压电平的读取信号RWL1和RWL2，单元210A和210C配置为在读取操作中同时将数据线RBL1偏置为朝向节点214上的电压电平，并且单元210B和210D配置为在读取操作中同时将数据线RBL2偏置为朝向节点214上的电压电平。
在读取操作中将数据线偏置为朝向电压电平包括使电流通过单元或多个单元的开关器件212在数据线中流动(例如，电流IB在数据线RBL1中流动)，其中，该单元或多个单元配置为在读取操作中将数据线偏置为朝向该电压电平。
因为单元210A和210C配置为在读取操作中将数据线RBL1同时偏置为朝向节点214上的电压电平，所以电流IB是流过单元210A的开关器件212的电流I210A和流过单元210C的开关器件212的电流I210C之和。
随着电流IB的幅值增加，数据线RBL1偏置为朝向节点214处的电压电平的速度增加。因为电流IB包括来自两个单元电流I210A和I210C的分量，所以电流IB的幅值大于具有来自与单元210A和210C相同的单元类型的单个单元的单个分量的电流。因此，以比在读取操作中通过相同单元类型的单个单元将数据线偏置为朝向节点214处的电压电平的速度更大的速度，将数据线RBL1偏置为朝向节点214处的电压电平。
通过上面讨论的配置，存储器电路200能够实现上面相对于存储器电路100和图1A-图1C讨论的益处。
图3是根据一些实施例的存储器电路的示图。图3示出存储器单元300、数据线8TRBL、8TWBL和8TWBLB、读取信号线8TRWL和写入信号线8TWWL。存储器单元300可用作上面相对于存储器电路100和图1A-图1C讨论的存储器单元112。
存储器单元300可用作单元210A、210B、210C和210D，数据线8TRBL可用作数据线RBL1和RBL2，并且读取信号线8TRWL可用作读取信号线RWL1和RWL2(每个均在上面相对于图2中的存储器电路200进行讨论)。写入信号线8TWWL可用作上面相对于存储器电路100和图1A-图1C所讨论的R/W信号总线115的部分。存储器单元300包括上面相对于的存储器电路200和图2所讨论的可用作开关器件212的部分或全部的晶体管8TNM1。
存储器单元300是8T SRAM存储器单元，包括配置为承载工作电压的电源节点VCC和配置为承载接地参考电压的参考节点GND。p型晶体管8TP1和n型晶体管8TN1串联地电连接在电源节点VCC和参考节点GND之间，并且p型晶体管8TP2和n型晶体管8TN2串联地电连接在电源节点VCC和参考节点GND之间。
晶体管8TP1和8TN1的栅极彼此电连接，并且在节点8T1处与晶体管8TP2和8TN2的漏极电连接，以及晶体管8TP2和8TN2的栅极彼此电连接，并且在节点8T2处与晶体管8TP1和8TN1的漏极电连接，因此存储器单元300配置为锁存节点8T1上的第一逻辑电压电平和节点8T2上的第二互补逻辑电压电平。
n型晶体管8TN3电连接在节点8T2和数据线8TWBL之间，并具有与写入信号线8TWWL通信连接的栅极。因此，晶体管8TN3配置为在写入操作期间响应于写入信号线8TWWL上的写入信号(未标记)的高逻辑电压电平，将节点8T2与数据线8TWBL电连接。
n型晶体管8TN4电连接在节点8T1和数据线8TWBLB之间，并具有与写入信号线8TWWL通信连接的栅极。因此，晶体管8TN4配置为在写入操作期间响应于写入信号线8TWWL上的写入信号的高逻辑电压电平，将节点8T1与数据线8TWBLB电连接。
N型晶体管8TNM1和N型晶体管8TNM2串联电连接在数据线8TRBL和参考节点GND之间。晶体管8TNM1的栅极与读取信号线8TRWL通信连接，以及晶体管8TNM2的栅极与节点8T2通信连接。因此，晶体管8TNM1和8TNM2配置为响应于读取信号线8TRWL上的高逻辑电压电平和节点8T2上的高逻辑电压电平，将数据线8TRBL与参考节点GND电连接。
在一些实施例中，存储器单元300是包括感测放大器的存储器宏的部分，数据线8TRBL与感测放大器电连接，并且感测放大器配置为在存储器宏的读取操作中基于数据线8TRBL上的电压电平来确定存储器单元300的逻辑状态。
在一些实施例中，在读取操作中，将数据线8TRBL预充电至预充电电压电平，其中，该预充电电压电平与参考节点GND上的接地参考电压的接地参考电压电平不同。
在晶体管8TNM1和8TNM2都导通的读取操作中，基于数据线8TRBL和参考节点GND电压电平之间的电位差以及晶体管8TNM1和8TNM2的每个的导通状态电阻值，电流I300在数据线8TRBL和参考节点GND之间流动。
晶体管8TNM1和8TNM2的导通状态电阻值相对于施加至晶体管8TNM1和8TNM2的栅极的高逻辑电压电平的值以及相对于由制造工艺变化所决定的物理性质而变化。
通过上面相对于存储器电路100和200以及图1A和图2讨论的配置和使用，存储器单元300能够实现上面相对于存储器电路100以及图1A-图1C讨论的益处。
图4是根据一些实施例的存储器电路的示图。图4示出存储器单元400、数据线9TRBL和9TWBL、读取信号线9TRWL和写入信号线9TWWL。存储器单元400可用作上面相对于存储器电路100和图1A-图1C讨论的存储器单元112。
存储器单元400可用作单元210A、210B、210C和210D，数据线9TRBL可用作数据线RBL1和RBL2，并且读取信号线9TRWL可用作读取信号线RWL1和RWL2，上文中相对于存储器电路200和图2对每个进行讨论。写入信号线9TWWL可用作上面相对于存储器电路100和图1A-图1C讨论的R/W信号总线115的部分。存储器单元400包括可用作上面相对于存储器电路200和图2讨论的开关器件212的部分或全部的晶体管9TNM1。
存储器单元400是9T SRAM存储器单元，包括配置为承载工作电压的电源节点VCC和配置为承载接地参考电压的参考节点GND。p型晶体管9TP1和n型晶体管9TN1串联地电连接在电源节点VCC和参考节点GND之间，并且p型晶体管9TP2和n型晶体管9TN2串联地电连接在电源节点VCC和参考节点GND之间。
晶体管9TP1和9TN1的栅极彼此电连接并且在节点9T1处与晶体管9TP2和9TN2的漏极电连接，以及晶体管9TP2和9TN2的栅极彼此电连接并且在节点9T2处与晶体管9TP1和9TN1的漏极电连接，因此存储器单元400配置为锁存节点9T1上的第一逻辑电压电平和节点9T2上的第二互补逻辑电压电平。
n型晶体管9TN4电连接在节点9T1和数据线9TWBL之间，并具有与写入信号线9TWWL通信连接的栅极。因此，晶体管9TN4配置为在写入操作期间响应于写入信号线9TWWL上的写入信号(未标示)的高逻辑电压电平，将节点9T1与数据线9TWBL电连接。
n型晶体管9TNM3和n型晶体管9TNM5串联地电连接在节点9T2和参考节点GND之间。晶体管9TNM3的栅极与写入信号线9TWWL通信连接，以及晶体管9TNM5的栅极与数据线9TWBL通信连接。因此，晶体管9TNM3和9TNM5配置为响应于写入信号线9TWWL上的高逻辑电压电平和数据线9TWBL上的高逻辑电压电平，将节点9T2与参考节点GND电连接。
通过上面讨论的配置，存储器单元400配置为在写入操作中将互补的逻辑电压电平存储在节点9T1和9T2上。
N型晶体管9TNM1和n型晶体管9TNM2串联地电连接在数据线9TRBL和参考节点GND之间。晶体管9TNM1的栅极与读取信号线9TRWL通信连接，以及晶体管9TNM2的栅极与节点9T2通信连接。因此，晶体管9TNM1和9TNM2配置为响应于读取信号线9TRWL上的高逻辑电压电平和节点9T2上的高逻辑电压电平，将数据线9TRBL与参考节点GND电连接。
在一些实施例中，存储器单元400是包括感测放大器的存储器宏的部分，数据线9TRBL与感测放大器电连接，并且感测放大器配置为在存储器宏的读取操作中基于数据线9TRBL上电压电平来确定存储器单元400的逻辑状态。
在一些实施例中，在读取操作中，将数据线9TRBL预充电至预充电电压电平，其中，该预充电电压电平与参考节点GND上的接地参考电压的接地参考电压电平不同。
在晶体管9TNM1和9TNM2都导通的读取操作中，基于数据线9TRBL和参考节点GND电压电平之间的电位差以及晶体管9TNM1和9TNM2中的每个的导通状态电阻值，电流I400在数据线9TRBL和参考节点GND之间流动。
晶体管9TNM1和9TNM2的导通状态电阻值相对于施加至晶体管9TNM1和9TNM2的栅极的高逻辑电压电平的值以及相对于通过制造工艺变化所决定的物理性质而变化。
通过上面相对于存储器电路100和200以及图1A-图1C和图2讨论的配置和使用，存储器单元400能够实现上面相对于存储器电路100和图1A-图1C讨论的益处。
图5A是根据一些实施例的地址解码电路520A的示图。地址解码电路520A可用作上面相对于存储器电路100和图1A-图1C讨论的地址解码电路120A的部分或全部。
地址解码电路520A包括反相器ASINV(0)和ASINV(1)以及与门AND1、AND2、AND3和AND4。反相器ASINV(0)和ASINV(1)的输入端子与控制信号总线125通信连接，并且与门AND1、AND2、AND3和AND4的输出端子与R/W信号总线115A通信连接(每个均在上面相对于存储器电路100和图1A-图1C讨论)。
反相器ASINV(0)配置为在其输入端子处接收地址信号的第一位AS(0)，并且反相器ASINV(1)配置为在其输入端子处接收地址信号的第二位AS(1)。反相器ASINV(0)的输出端子连接至与门AND1的输入端子且连接至与门AND3的输入端子。反相器ASINV(1)的输出端子连接至与门AND1的输入端子且连接至与门AND2的输入端子。
除了至反相器ASINV(0)和ASINV(1)的连接之外，与门AND1的输出端子连接至信号线515A1。因此，与门AND1配置为接收反相的地址位AS(0)和反相的地址位AS(1)，并且在信号线515A1上输出信号515AS1。因此，当地址位AS(0)和AS(1)中的每个具有逻辑低电平时，信号515AS1因此具有逻辑高电平，否则具有逻辑低电平。
除了至反相器ASINV(1)的连接之外，与门AND2具有配置为接收第一地址位AS(0)的输入端子以及连接至信号线515A2的输出端子。因此，与门AND2配置为接收地址位AS(0)和反相的地址位AS(1)，并且在信号线515A2上输出信号515AS2。因此，当地址位AS(0)具有逻辑高电平且地址位AS(1)具有逻辑低电平时，信号515AS2具有逻辑高电平，否则具有逻辑低电平。
除了至反相器ASINV(0)的连接之外，与门AND3具有配置为接收第二地址位AS(1)的输入端子以及连接至信号线515A3的输出端子。因此，与门AND3配置为接收反相的地址位AS(0)和地址位AS(1)，并且配置为在信号线515A3上输出信号515AS3。因此，当地址位AS(0)具有逻辑低电平并且地址位AS(1)具有逻辑高电平时，信号515AS3具有逻辑高电平，否则具有逻辑低电平。
与门AND4具有配置为接收第一地址位AS(0)的输入端子，配置为接收第二地址位AS(1)的输入端子以及连接至信号线515A4的输出端子。因此，与门AND4配置为接收地址位AS(0)和AS(1)，并且配置为在信号线515A4上输出信号515AS4。因此，当地址位AS(0)和AS(1)中的每个具有逻辑高电平时，信号515AS4具有逻辑高电平，否则具有逻辑低电平。
在图5A所示的实施例中，地址解码电路520A包括两个反相器ASINV(0)和ASINV(1)以及四个与门AND1...AND4，其中，四个与门配置为接收具有两位的地址信号的两个位AS(0)和AS(1)。在一些实施例中，地址解码电路520A还包括除了反相器ASINV(0)和ASINV(1)之外的至少一个反相器(未示出)，以及除了与门AND1...AND4之外的至少一个与门，并且因此地址解码电路520A配置为接收具有大于2的位数的地址信号。在一些实施例中，地址解码电路520A配置为接收数量为n位的地址信号，下面相对于解码电路520B和图5B进行讨论。
通过上面讨论的配置，地址解码电路520A能够输出具有与地址位(例如地址位AS(0)和AS(1))的逻辑电平的每个可能组合相对应的逻辑电平的信号(例如，输出信号515AS1..515AS4)。在一些实施例中，地址解码电路520A具有除了图5A中描述的配置之外的配置，从而使得地址解码电路520A能够输出具有与地址位的逻辑电平的每个可能组合相对应的逻辑电平的信号。
通过上面讨论的配置和使用，解码电路520A能够实现上面相对于存储器电路100和图1A-图1C讨论的益处。
图5B是根据一些实施例的地址解码电路520B的示图。地址解码电路520B可用作上面相对于存储器电路100和图1A-图1C讨论的地址解码电路120B的部分或全部。
除了地址解码电路520B之外，图5B示出可用作存储器件140的存储器件540、可用作参考地址总线145的部分或全部的参考地址线545RA1和545RA2以及控制信号总线125(每个均在上面相对于存储器电路100和图1A-图1C讨论的)。
地址解码电路520B包括通过参考地址线545RA1与存储器件540通信连接的第一部分520B1以及通过参考地址线545RA2与存储器件540通信连接的第二部分520B2。下面相对于图5C讨论第一部分520B1的非限制性实例。
参考地址线545RA1配置为将与行组110A的第一行相对应的第一参考地址信息传送至第一部分520B1，并且参考地址线545RA2配置为将与行组110A的第二行相对应的第二参考地址信息传送至第二部分520B2。
第一部分520B1配置为在操作中基于从控制信号总线125接收的控制信号125S中的行地址信息与存储在存储器件540中且从参考地址线545RA1接收的第一参考地址信息的比较，在信号线515B1上生成并输出信号515BS1。第二部分520B2配置为在操作中基于从控制信号总线125接收的控制信号125S中的行地址信息与存储在存储器件540中且从参考地址线545RA2接收的第二参考地址信息的比较，在信号线515B2上生成并输出信号515BS2。
第一部分520B1和第二部分520B2中的每个包括多个逻辑门，其中，多个逻辑门配置为在多个输入端子处接收控制信号125S和参考地址信息。多个逻辑门配置为使得在操作中，生成相应信号515BS1或515BS2，其中，当控制信号125S中的行地址信息与参考地址信息匹配时，该相应信号515BS1或515BS2具有第一逻辑电平；以及当控制信号125S中的行地址信息与参考地址信息不匹配时，该相应信号515BS1或515BS2具有第二逻辑电平。
因此，地址解码器520B配置为分别在相应的信号线515B1和515B2上生成和输出信号515BS1和515BS2，其中，输出信号515BS1和515BS2响应于与行组110A的相应行相对应的行地址信息是选择性的。
在图5B所示的实施例中，地址解码器520B包括两个部分520B1和520B2。在一些实施例中，地址解码器520B还包括除了部分520B1和520B2之外的至少一个部分(未示出)，并且因此配置为分别在除了信号线515B1和515B2之外的至少一条信号线(未示出)上生成并输出除了信号515BS1和515BS2之外的至少一个信号(未示出)。
在各个实施例中，部分520B1和520B2具有相同或不同的配置，其中，地址解码器520B配置为分别生成并输出信号515BS1和515BS2。在一些实施例中，部分520B1和520B2共享它们相应的电路元件的子组或全部，从而使得地址解码器520B是配置为分别生成并输出信号515BS1和515BS2的单个电路。
图5C是根据一些实施例的地址解码电路520B1的非限制性实例的示图。地址解码电路520B1包括n个与非门(NAND)对NAND(0)…NAND(n-1)、n个反相器对INV(0)…INV(n-1)以及逻辑树510。每个与非门对NAND(0)...NAND(n-1)中的第一个与非门的输入端子连接至反相器对INV(0)...INV(n-1)中的相应反相器对的输入端子，并且反相器对的输出端子连接至与非门对的第二与非门的输入端子。每个与非门对NAND(0)...NAND(n-1)的输出端子连接至逻辑树510，并且逻辑树510的输出端子连接至信号线515B1。
与非门对NAND(0)...NAND(n-1)中的每个与非门的第一输入端子与控制信号总线125通信连接，以及与非门对NAND(0)...NAND(n-1)中的每个与非门的第二输入端子与参考地址线545RA1通信连接。输出端子515B1与上面相对于存储器电路100和图1A-图1C讨论的R/W信号线115B通信连接。
数量n对应于行地址中的位数。在一些实施例中，行地址具有在2至9的范围内的位数n。在一些实施例中，行地址具有在7至8的范围内的位数n。在一些实施例中，行地址具有大于n的总位数，并且n表示行地址中总位数的部分。
每个与非门对NAND(0)...NAND(n-1)中的第一与非门配置为在第一输入端子处接收参考地址RA(0)...RA(n-1)的相应位并且在第二输入端子处接收地址信号AS(0)...AS(n-1)的相应位。每个与非门对NAND(0)...NAND(n-1)中的第二与非门配置为在第一输入端子处接收由相应的反相器对INV(0)...INV(n-1)中的第一反相器反相的参考地址RA(0)...RA(n-1)的相应位，并且在第二输入端子处接收由相应的反相器对INV(0)...INV(n-1)中的第二反相器反相的地址信号AS(0)...AS(n-1)的相应位。
因此，每个与非门对NAND(0)...NAND(n-1)配置为当相应的参考地址和地址信号位匹配时输出一个逻辑高电平和一个逻辑低电平，并且当相应的参考地址和地址信号位不匹配时输出两个逻辑高电平。
逻辑树510包括布置成多层的多个与非门510N和反相器510I。与非门的第一层具有配置为接收由与非门对NAND(0)...NAND(n-1)输出的逻辑电平的输入端子，并且后续层具有连接至先前层的输出端子的输入端子，以及最终的与非门具有连接至反相器510I的输入端子的输出端子。反相器510I具有配置为在信号线515B1上输出信号515B1S的输出端子。
因此，与非门的每层配置为基于输入逻辑电平输出逻辑电平，从而使得信号515B1S具有对应于与非门对NAND(0)...NAND(n-1)逻辑电平的第一逻辑电平，其中，第一逻辑电平与所有的参考地址和地址信号位的匹配一致；并且具有对应于与非门对NAND(0)...NAND(n-1)逻辑电平的第二逻辑电平，其中，第二逻辑电平与参考地址和地址信号位中的一个或多个之间的不匹配一致。
在一些实施例中，第一逻辑电平是高逻辑电平并且第二逻辑电平是低逻辑电平。在一些实施例中，第一逻辑电平是低逻辑电平并且第二逻辑电平是高逻辑电平。
在图5C所示的实施例中，与非门树510的每个逻辑门都是与非门510N。在一些实施例中，逻辑树510包括多种逻辑门类型(未示出)。
通过上面讨论的配置和使用，包括部分520B1和520B2的解码电路520B能够实现上面相对于存储器电路100和图1A-图1C讨论的益处。
图6是根据一个或多个实施例的从弱单元读取数据的方法600的流程图。方法600可用于存储器电路，例如，上面分别相对于图1A-图1C和图2-图4讨论的存储器电路100、200、300或400。
图6中所示的方法600的操作的顺序仅用于说明；能够以不同于图6中所示的顺序执行方法600的操作。在一些实施例中，在图6所示的操作之前、之间、期间和/或之后实施除了图6所示的那些之外的操作。在一些实施例中，方法600的操作是操作存储器电路的方法的操作的子组。
在操作610处，在一些实施例中，将与存储器阵列的第一行的地址相对应的地址信息存储在存储器件中。存储器阵列的第一行包括弱单元。存储地址信息包括存储地址解码电路可用的信息，以识别存储器阵列的行。在一些实施例中，将地址信息存储在存储器件中包括将参考地址信息存储在存储器件140中(上面相对于存储器电路100和图1A-图1C讨论的)。
在一些实施例中，存储地址信息包括存储行地址。在一些实施例中，存储地址信息包括存储行地址的部分。在一些实施例中，存储地址信息包括存储与行地址相对应的索引或其他标识符。
存储地址信息包括存储与识别为弱行的行相对应的地址信息。在一些实施例中，存储地址信息包括以针对下面相对于图7讨论的方法700的操作710所示的方式来存储与标识为弱行的行相对应的地址信息。
在一些实施例中，存储地址信息包括基于使用弱单元的速度操作来存储与存储器阵列的第一行相对应的地址信息。在一些实施例中，存储器阵列的第一行是存储器阵列的行组中的一行，该行组对应于包括一个或多个最慢速度的读取操作速度组，并且存储地址信息包括具有一个或多个最慢速度中的一个的弱单元。
在一些实施例中，存储地址信息包括存储与使用上面相对于图1A-图1C讨论的存储器电路100的控制电路130识别的弱行相对应的地址信息。
在操作620处，地址解码电路接收地址信号。接收地址信号包括接收地址解码电路可用的地址信号信息，以识别存储器阵列的第一行。在一些实施例中，接收地址信号信息包括上面相对于存储器电路100和图1A-图1C讨论的通过地址解码电路120B从控制信号总线125接收控制信号125S。
在一些实施例中，接收地址信号信息包括接收第一行的地址。在一些实施例中，接收地址信号信息包括接收第一行地址的部分。在一些实施例中，接收地址信号信息包括接收与第一行地址相对应的索引或其他标识符。
在操作630处，在一些实施例中，将地址信号与存储在存储器件中的地址信息进行比较。将地址信号与存储在存储器件中的地址信息进行比较包括将包括在地址信号中的地址信号信息与存储的地址信息进行比较。
在一些实施例中，将地址信号信息与存储在存储器件中的地址信息进行比较包括使用上面相对于存储器电路100和图1A-图1C讨论的地址解码电路120B将地址信号信息与存储的地址信息进行比较。在一些实施例中，将地址信号信息与存储在存储器件中的地址信息进行比较包括使用上面相对于图5A-图5C讨论的地址解码电路520A和520B将地址信号信息与存储的地址进行比较。
在一些实施例中，将地址信号与存储在存储器件中的地址信息进行比较包括确定由地址信号信息所识别的第一行地址与由存储在存储器件中的地址信息识别的第一行地址相匹配。
在操作640处，在一些实施例中，响应于包括与第一行的地址相对应的地址信息的地址信号，通过将弱单元编程到第一逻辑状态而将数据位写入到存储器阵列的第一行的弱单元中，并且通过将存储器阵列的第二行中的单元编程到第一逻辑状态来将匹配的数据位写入到存储器阵列的第二行的单元中。
在一些实施例中，将弱单元和存储器阵列的第二行中的单元编程到第一逻辑状态包括：在弱单元中存储第一逻辑电压电平，以及在存储器阵列的第二行的单元中存储第二逻辑电压电平，其中，第一逻辑电压电平具有与第二逻辑电压电平相同的逻辑电压电平。
在一些实施例中，同时执行编程弱单元和编程存储器阵列的第二行中的单元。在一些实施例中，编程弱单元并编程存储器阵列的第二行中的单元包括使用相同的数据线将数据传输至弱单元和存储器阵列的第二行的单元这两者中。在一些实施例中，作为存储器阵列的单个写入操作的部分来执行编程弱单元并编程存储器阵列的第二行中的单元。
在一些实施例中，编程弱单元包括编程行120A中的存储器单元112，以及编程存储器阵列的第二行中的单元包括编程行120B中的存储器单元112(上面相对于存储器电路100和图1A-图1C讨论的)。在一些实施例中，编程弱单元和编程存储器阵列的第二行的单元中的每个包括编程上面相对于存储器电路200和图2讨论的单元210A、210B、210C或210D中的一个。在一些实施例中，编程弱单元和编程存储器阵列的第二行的单元中的每个包括编程上面相对于图3讨论的存储器单元300。在一些实施例中，编程弱单元和编程存储器阵列的第二行的单元中的每个包括编程上面相对于图4讨论的存储器单元400。
在一些实施例中，编程弱单元包括使用第一地址解码电路生成第一写入信号并且通过存储器阵列的第一行接收第一写入信号，以及编程存储器阵列的第二行中的单元包括使用第二地址解码电路生成第二写入信号并且通过存储器阵列的第二行接收第二写入信号。
在一些实施例中，生成第一写入信号包括使用第一地址解码电路120A生成读取/写入信号115S，以及生成第二写入信号包括使用第二地址解码电路120B生成读取/写入信号115S(上面相对于存储器电路100和图1A-图1C讨论的)。
在操作650处，在一些实施例中，响应于包括与第一行地址相对应的地址信息的地址信号，通过第一地址解码电路生成第一读取信号，并且通过第二地址解码电路生成第二读取信号。
在一些实施例中，生成第一读取信号包括使用第一地址解码电路120A生成读取/写入信号115S以及生成第二读取信号包括使用第二地址解码电路120B生成读取/写入信号115S(上面相对于存储器电路100和图1A-图1C讨论的)。
在操作660处，响应于包括与第一行地址相对应的地址信息的地址信号，从弱单元读取数据位，并且同时从存储器阵列的第二行中的单元读取匹配的数据位。
在一些实施例中，从弱单元读取数据位包括使用弱单元将数据线与承载偏置电压电平的第一节点电连接，并且从第二行中的单元读取匹配的数据位包括使用第二行中的单元将数据线与承载偏置电压电平的第二节点电连接。在一些实施例中，响应于包括与第一行地址相对应的地址信息的地址信号是基于地址信号信息与存储在存储器件中的参考地址信息的比较。
同时执行使用弱单元将数据线与第一节点连接和使用第二行中的单元将数据线与第二节点连接。在一些实施例中，作为存储器阵列的单个读取操作的部分来执行使用弱单元将数据线与第一节点连接和使用第二行中的单元将数据线与第二节点连接。
在一些实施例中，使用弱单元包括使用行120A中的存储器单元112以及使用第二行中的单元包括使用行120B中的存储器单元112(上面相对于存储器电路100和图1A-图1C讨论的)。在一些实施例中，使用弱单元和使用第二行的单元中的每个包括使用上面相对于存储器电路200和图2讨论的单元210A、210B、210C或210D中的一个。在一些实施例中，使用弱单元和使用第二行的单元中的每个包括使用上面相对于图3讨论的存储器单元300。在一些实施例中，使用弱单元和使用第二行的单元中的每个包括使用上面相对于图4讨论的存储器单元400。
在一些实施例中，将数据线与第一节点电连接并且将数据线与第二节点电连接包括电连接上面相对于存储器电路100和图1A-图1C讨论的数据线114。在一些实施例中，将数据线与第一节点电连接并且将数据线与第二节点电连接包括电连接上面相对于存储器电路200和图2讨论的数据线RBL1或RBL2。在一些实施例中，将数据线与第一节点电连接并将数据线与第二节点电连接包括电连接上面相对于图3讨论的数据线8TRBL。在一些实施例中，将数据线与第一节点电连接并且将数据线与第二节点电连接包括电连接上面相对于图4讨论的数据线9TRBL。
在一些实施例中，偏置电压电平是存储器阵列的接地参考电平，并且使用弱单元和使用第二行的单元中的每个都包括使数据线朝向接地参考电平放电。在一些实施例中，使用弱单元和使用第二行的单元中的每个包括作为读取操作的部分使基于对数据线进行预充电而具有预充电电压电平的数据线放电。
在一些实施例中，使用弱单元包括弱单元从第一地址解码电路接收第一读取信号，并且使用第二行中的单元包括第二行中的单元从第二地址解码电路接收第二读取信号。在一些实施例中，从第一地址解码电路接收第一读取信号包括从地址解码电路120A接收读取/写入信号115S，以及从第二地址解码电路接收第二读取信号包括从地址解码电路120B接收读取/写入信号115S，每个都在上面相对于存储器电路100和图1A-图1C进行讨论。
在一些实施例中，接收第一读取信号包括从R/W信号总线115A接收读取/写入信号115S，以及接收第二读取信号包括从R/W信号总线115B接收读取/写入信号115S(上面相对于存储器电路100和图1A-图1C讨论的)。在一些实施例中，接收第一读取信号包括接收读取信号线RWL1上的读取信号RWL1S或读取信号线RWL2上的读取信号RWL2S中的一个，并且接收第二读取信号包括接收读取信号线RWL1上的读取信号RWL1S或读取信号线RWL2上的读取信号RWL2S中的另一个(上面相对于存储器电路200和图2讨论的)。在一些实施例中，接收第一读取信号和接收第二读取信号中的每个包括接收上面相对于图3讨论的读取信号线8TRWL上的读取信号。在一些实施例中，接收第一读取信号和接收第二读取信号中的每个包括接收上面相对于图4讨论的读取信号线9TRWL上的读取信号。
在一些实施例中，使用弱单元将数据线与第一节点电连接还响应于存储在弱单元中的第一逻辑电压电平，并且使用第二行中的单元将数据线与第二节点电连接还响应于存储在第二行的单元中的第二逻辑电压电平。
通过执行方法600的操作，从弱单元读取数据位，并且同时从第二行的单元读取匹配的数据位，以便增加存储器阵列的一个或多行上的读取操作的速度，因此获得上面相对于存储器电路100和图1A-图1C讨论的益处。
图7是根据一个或多个实施例的配置存储器电路的方法700的流程图。方法700可用于存储器电路，例如上面相对于图1A-图1C讨论的存储器电路100。在一些实施例中，使用测试电路(例如，上面相对于存储器电路100和图1A-图1C讨论的测试电路132)来执行方法700的一些或全部操作。
图7示出的方法700的操作的顺序仅用于说明；能够以不同于图7中所示的顺序执行方法700的操作。在一些实施例中，在图7中所示的操作之前、之间、期间和/或之后执行除了图7所示的那些之外的操作。
在一些实施例中，方法700的操作是配置存储器电路的方法的操作的子组。在一些实施例中，在存储器电路的正常操作之前，实施方法700的操作的一些或全部作为存储器电路的初始设置的部分。在一些实施例中，在正常操作存储器电路一段时间之后，实施方法700的操作的一些或全部作为维护工艺的部分。
在操作710处，识别存储器电路的单元的弱行。基于满足第一速度标准的对弱行进行的测试读取操作的速度来识别弱行。
在一些实施例中，测试读取操作是多个测试读取操作中的第一测试读取操作，并且识别弱行包括对存储器电路的存储器阵列的多行执行多个测试读取操作，其中，该多行包括弱行。在一些实施例中，执行多个测试读取操作包括对上面相对于存储器电路100和图1A-图1C讨论的存储器阵列110的行组110A执行多个测试读取操作。
在一些实施例中，执行多个测试读取操作包括测量多个测试读取操作的一种或多种执行速度。在一些实施例中，执行多个测试读取操作包括检测一个或多个写入或读取错误。
在一些实施例中，执行多个测试读取操作包括改变存储器电路的工作频率。在一些实施例中，工作频率是系统的工作频率，其中存储器电路是该系统的一部分。在一些实施例中，执行多个测试读取操作包括改变上面相对于存储器电路100和图1A-图1C讨论的工作频率FRQ。
在一些实施例中，执行多个测试读取操作包括改变工作电压的值。在一些实施例中，工作电压是系统的工作电压，其中，存储电路是该系统的一部分。在一些实施例中，执行多个测试读取操作包括改变上面相对于存储器电路100和图1A-图1C讨论的最小工作电压VCCMIN。
在一些实施例中，通过存储器电路的内置测试电路实施执行多个测试读取操作。在一些实施例中，通过上面相对于存储器电路100和图1A-图1C讨论的测试电路132实施执行多个测试读取操作。
在各个实施例中，通过存储器电路外部的电路、存储器电路内部和外部的电路组合或响应于存储器电路的用户实施执行多个测试读取操作。
在各个实施例中，识别弱行包括识别与多个测试读取操作相对应的多个速度的统计分布。统计分布的非限制性实例包括上面相对于存储器电路100和图1A-图1C讨论的高斯分布或由曲线N表示的统计分布。
在一些实施例中，识别弱行包括识别与多个测试读取操作相对应的多个速度中的一个或多个最慢速度。在一些实施例中，基于满足第一速度标准的多个测试读取操作中的相应第一测试读取操作的速度识别弱行包括：相应的第一测试读取操作的速度是一个或多个最慢速度中的一个。
在操作720处，将与弱行的地址相对应的地址信息存储在存储器电路的存储器件中。以针对上面相对于图6讨论的方法600的操作610所述的方式来执行存储地址信息。
在操作730处，在对弱行进行的后续读取操作期间，基于存储的地址信息同时从弱行以及从存储器电路的单元的第二行读取数据。
在一些实施例中，从弱行读取数据包括从行组110A的行读取数据，以及从第二行读取数据包括从行组110B的行读取数据(上面相对于存储器电路100和图1A-图1C讨论的)。
在一些实施例中，同时从弱行和从第二行读取数据是在后续读取操作期间以及在后续写入操作期间将存储器电路的第二行配置为使能的部分。
在操作740处，在一些实施例中，在对弱行进行的后续读取操作期间基于同时从弱行和从第二行读取的数据来确定存储器电路的工作频率的值或存储器电路的工作电压的值中的一个或两个。
在一些实施例中，确定工作频率的值包括确定上面相对于存储器电路100和图1A-图1C讨论的工作频率FRQ的值。在一些实施例中，确定工作电压的值包括确定上面相对于存储器电路100和图1A-图1C讨论的最小工作电压VCCMIN的值。
在一些实施例中，确定该值包括在使第二行能够与弱行同时被读取之前确定第一值，并且在使第二行能够与弱行同时被读取之后确定第二值。
在一些实施例中，确定该值包括在对存储器电路的单元的行执行多个测试读取操作时改变工作频率或工作电压中的一个或两个。
在操作750处，在一些实施例中，重复操作710、720、730或740中的一些或全部以在对除了弱行之外的存储器电路的单元的一行或多行进行的后续读取操作期间使能除了第二行之外的一行或多行。
在操作760处，在一些实施例中，将在操作740处确定的存储器电路的工作频率的值或存储器电路的工作电压的值中的一个或两个施加至存储器电路。
在一些实施例中，施加工作频率的值包括施加上面相对于存储器电路100和图1A-图1C讨论的工作频率FRQ的值。在一些实施例中，施加工作电压的值包括施加上面相对于存储器电路100和图1A-图1C讨论的最小工作电压VCCMIN的值。
在操作770处，在一些实施例中，利用在操作740处确定的施加至存储器电路的存储器电路的工作频率的值或存储器电路的工作电压的值中的一个或两个来操作存储器电路。操作存储器电路包括通过在对弱行进行的后续读取操作期间能够使第二行与弱行同时被读取操作存储器电路。
与没有通过实施方法700的操作配置的存储器电路相比，实施方法700的操作以配置存储器电路能够实现存储器电路的增加的操作速度或降低的工作电压中的一个或两个。如上面相对于存储器电路100和图1A-图1C所讨论，增加的工作频率改进了存储器电路性能以及与其他电路兼容性，并且降低的工作电压降低了能耗和与功率相关的发热。
在一些实施例中，电路包括数据线、存储器阵列的第一行中的第一单元、第一单元与数据线电连接以及存储器阵列的第二行中的第二单元，其中，第二单元与数据线电连接。该电路配置为在对第一行进行的读取操作中同时将数据从第一单元和第二单元传输至数据线。在一些实施例中，电路配置为将存储器阵列的第一行识别为存储器阵列的弱行。在一些实施例中，存储器包括自测电路，其中，自测电路配置为基于使用第一行的测试读取操作的速度将存储器阵列的第一行识别为弱行。在一些实施例中，自测电路配置为使与第一行的地址相对应的地址信息存储在存储器件中。在一些实施例中，电路配置为通过使用第一单元和第二单元中的每个将数据线偏置为第一电压电平来同时传输数据。在一些实施例中，第一单元包括配置为响应于第一读取信号而将数据线与第一节点电连接的第一晶体管，第二单元包括配置为响应于第二读取信号将数据线与第二节点电连接的第二晶体管，并且第一节点和第二节点中的每个具有第一电压电平。在一些实施例中，第一电压电平是存储器阵列的接地参考电平，并且第一节点和第二节点中的每个是配置为承载接地参考电平的接地节点。在一些实施例中，第一地址解码电路配置为响应于与第一行的地址相对应的地址信号来生成第一读取信号，并且第二地址解码电路配置为通过将地址信号与存储在存储器件中的地址信息进行比较来生成第二读取信号，其中，地址信息对应于第一行的地址。
在实施例中，所述电路配置为将所述存储器阵列的所述第一行识别为所述存储器阵列的弱行。
在实施例中，存储器电路还包括自测电路，其中，所述自测电路配置为基于使用所述第一行的测试读操作的速度将所述存储器阵列的所述第一行识别为所述存储器阵列的所述弱行。
在实施例中，所述自测电路配置为使与所述第一行的地址相对应的地址信息存储在存储器件中。
在实施例中，所述电路配置为通过使用所述第一单元和所述第二单元中的每个将所述数据线偏置为第一电压电平来同时传输所述数据。
在实施例中，所述第一单元包括第一晶体管，其中，所述第一晶体管配置为响应于第一读取信号而将所述数据线与第一节点电连接，所述第二单元包括第二晶体管，其中，所述第二晶体管配置为响应于第二读取信号将所述数据线与第二节点电连接，所述第一节点和所述第二节点中的每个具有所述第一电压电平。
在实施例中，所述第一电压电平是所述存储器阵列的接地参考电平，以及所述第一节点和所述第二节点中的每个都是配置为承载所述接地参考电平的接地节点。
在实施例中，存储器电路还包括：第一地址解码电路，配置为响应于与所述第一行的地址相对应的地址信号来生成所述第一读取信号；以及第二地址解码电路，配置为通过将所述地址信号与存储在存储器件中的地址信息进行比较来产生所述第二读取信号，所述地址信息对应于所述第一行的地址。
在一些实施例中，从弱单元读取数据的方法包括接收地址信号，其中，地址信号包括与存储器阵列的第一行的地址相对应的地址信息，其中，存储器阵列的第一行包括弱单元，以及响应于所接收的地址信号，从弱单元读取数据位，并且同时从存储器阵列的第二行中的单元读取匹配的数据位。在一些实施例中，从弱单元读取数据位包括将数据线与承载偏置电压电平的第一节点电连接，并且同时从存储器阵列的第二行中的单元读取匹配的数据位包括将数据线与承载偏置电压电平的第二节点电连接。在一些实施例中，偏置电压电平是存储器阵列的接地参考电平，并且将数据线与第一节点电连接以及将数据线与第二节点电连接的每个包括使数据线朝向接地参考电平放电。在一些实施例中，从弱单元读取数据位包括弱单元从第一地址解码电路接收第一读取信号，以及同时从存储器阵列的第二行中的单元读取匹配的数据位包括存储器阵列的第二行中的单元从第二地址解码电路接收第二读取信号。在一些实施例中，数据位对应于存储在弱单元中的第一逻辑电压电平，匹配的数据位对应于存储在第二单元中的第二逻辑电压电平，并且该方法还包括将弱单元和存储器阵列的第二行中的单元编程为具有第一逻辑电压电平，其中，第一逻辑电平是与第二逻辑电压电平相同的逻辑电压电平。在一些实施例中，同时从存储器阵列的第二行中的单元读取匹配的数据位包括将地址信号与存储在存储器件中的地址信息进行比较，其中，地址信息对应于存储器阵列的第一行的地址。在一些实施例中，该方法包括基于使用第一行的读取操作的速度将地址信息存储在存储器件中。
在实施例中，从所述弱单元读取所述数据位包括将数据线与承载偏置电压电平的第一节点电连接，以及同时从所述存储器阵列的所述第二行中的单元读取匹配的数据位包括将所述数据线与承载所述偏置电压电平的第二节点电连接。
在实施例中，所述偏置电压电平是所述存储器阵列的接地参考电平，以及将所述数据线与所述第一节点电连接并且将所述数据线与所述第二节点电连接的每个包括使所述数据线朝向所述接地参考电平放电。
在实施例中，从所述弱单元读取所述数据位包括所述弱单元从第一地址解码电路接收第一读取信号，以及同时从所述存储器阵列的所述第二行中的单元读取匹配的数据位包括所述存储器阵列的所述第二行中的单元从第二地址解码电路接收第二读取信号。
在实施例中，所述数据位对应于存储在所述第一单元中的第一逻辑电压电平，
所述匹配的数据位对应于存储在所述第二单元中的第二逻辑电压电平，以及所述方法还包括编程所述弱单元和所述存储器阵列的所述第二行中的单元以使所述第一逻辑电压电平是与所述第二逻辑电压电平相同的逻辑电压电平。
在实施例中，同时从所述存储器阵列的所述第二行中的单元读取所述匹配的数据位包括将所述地址信号与存储在存储器件中的地址信息进行比较，所述地址信息对应于所述第一行的地址。
在实施例中，从弱单元读取数据的方法，还包括基于使用所述第一行的读取操作的速度将所述地址信息存储在所述存储器件中。
在一些实施例中，一种配置存储器电路的方法包括基于满足第一速度标准的对弱行进行的测试读取操作的速度来识别存储器电路的单元的弱行，将与弱行的地址相对应的地址信息存储在存储器件中，以及在对弱行进行的后续读取操作期间，基于存储的地址信息同时从弱行和从存储器电路的单元的第二行读取数据。在一些实施例中，测试读取操作是多个测试读取操作的第一测试读取操作，并且识别弱行包括对存储器电路的单元的多行执行多个测试读取操作，多行包括弱行并且将多个测试读取操作的第一测试读取操作的速度识别为执行的多个测试读取操作的一个或多个最慢速度中的一个。在一些实施例中，识别弱行包括检测弱行上的测试读取操作中的读取错误。在一些实施例中，识别弱行包括改变存储器电路的工作频率或存储器电路的工作电压中的一个或两个。在一些实施例中，该方法包括基于弱行上的后续读取操作期间同时从弱行和从第二行读取的数据来确定存储器电路的工作电压的值。
在实施例中，所述测试读取操作是多个测试读取操作的第一测试读取操作，以及识别所述弱行包括：对所述存储器电路的单元的多行执行所述多个测试读取操作，所述多行包括所述弱行；以及将所述多个读取操作的所述第一测试读取操作的速度识别为执行的多个测试读取操作的一个或多个最慢速度中的一个。
在实施例中，识别所述弱行包括在对所述弱行的所述测试读取操作中检测读取错误。
在实施例中，识别所述弱行包括改变所述存储器电路的工作频率或所述存储器电路的工作电压中的一个或两个。
在实施例中，配置存储器电路的方法还包括在对所述弱行的后续读取操作期间基于同时从所述弱行和从所述第二行读取的数据来确定所述存储器电路的工作电压的值。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器电路，包括：
数据线；
存储器阵列的第一行中的第一单元，所述第一单元与所述数据线电连接；以及
所述存储器阵列的第二行中的第二单元，所述第二单元与所述数据线电连接，
其中，所述电路配置为在所述第一行的第一读取操作中，同时将数据从所述第一单元和所述第二单元传输至所述数据线。
2.根据权利要求1所述的存储器电路，其中，所述电路配置为将所述存储器阵列的所述第一行识别为所述存储器阵列的弱行。
3.根据权利要求2所述的存储器电路，还包括自测电路，其中，所述自测电路配置为基于使用所述第一行的测试读操作的速度将所述存储器阵列的所述第一行识别为所述存储器阵列的所述弱行。
4.根据权利要求3所述的存储器电路，其中，所述自测电路配置为使与所述第一行的地址相对应的地址信息存储在存储器件中。
5.根据权利要求1所述的存储器电路，其中，所述电路配置为通过使用所述第一单元和所述第二单元中的每个将所述数据线偏置为第一电压电平来同时传输所述数据。
6.根据权利要求5所述的存储器电路，其中：
所述第一单元包括第一晶体管，其中，所述第一晶体管配置为响应于第一读取信号而将所述数据线与第一节点电连接，
所述第二单元包括第二晶体管，其中，所述第二晶体管配置为响应于第二读取信号将所述数据线与第二节点电连接，
所述第一节点和所述第二节点中的每个具有所述第一电压电平。
7.根据权利要求6所述的存储器电路，其中：
所述第一电压电平是所述存储器阵列的接地参考电平，以及
所述第一节点和所述第二节点中的每个都是配置为承载所述接地参考电平的接地节点。
8.根据权利要求6所述的存储器电路，还包括：
第一地址解码电路，配置为响应于与所述第一行的地址相对应的地址信号来生成所述第一读取信号；以及
第二地址解码电路，配置为通过将所述地址信号与存储在存储器件中的地址信息进行比较来产生所述第二读取信号，所述地址信息对应于所述第一行的地址。
9.一种从弱单元读取数据的方法，所述方法包括：
接收地址信号，其中，所述地址信号包括与存储器阵列的第一行的地址相对应的地址信息，所述存储器阵列的第一行包括所述弱单元；以及
响应于接收的包括所述地址信息的所述地址信号：
从所述弱单元读取数据位；以及
同时从所述存储器阵列的第二行中的单元读取匹配的数据位。
10.一种配置存储器电路的方法，所述方法包括：
基于满足第一速度标准的对弱行的测试读取操作的速度来识别所述存储器电路的单元中的所述弱行；
将与所述弱行的地址相对应的地址信息存储在存储器件中；以及
在对所述弱行的后续读取操作期间，基于所存储的地址信息同时从所述弱行和从所述存储器电路的单元的第二行读取数据。
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