KR102109901B1 - 메모리 회로 구성 및 방법 - Google Patents

메모리 회로 구성 및 방법 Download PDF

Info

Publication number
KR102109901B1
KR102109901B1 KR1020180051765A KR20180051765A KR102109901B1 KR 102109901 B1 KR102109901 B1 KR 102109901B1 KR 1020180051765 A KR1020180051765 A KR 1020180051765A KR 20180051765 A KR20180051765 A KR 20180051765A KR 102109901 B1 KR102109901 B1 KR 102109901B1
Authority
KR
South Korea
Prior art keywords
row
address
cell
read
memory
Prior art date
Application number
KR1020180051765A
Other languages
English (en)
Other versions
KR20190110410A (ko
Inventor
시이-리엔 리누스 루
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190110410A publication Critical patent/KR20190110410A/ko
Application granted granted Critical
Publication of KR102109901B1 publication Critical patent/KR102109901B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

회로는 데이터 라인, 메모리 어레이의 제 1 행 내의 제 1 셀, 및 메모리 어레이의 제 2 행 내의 제 2 셀을 포함한다. 제 1 셀은 데이터 라인과 전기적으로 커플링되고, 제 2 셀은 데이터 라인과 전기적으로 커플링된다. 회로는 제 1 행 상의 제 1 판독 동작시에 제 1 셀 및 제 2 셀로부터의 데이터를 데이터 라인에 동시에 전송하도록 구성된다.

Description

메모리 회로 구성 및 방법{MEMORY CIRCUIT CONFIGURATION AND METHOD}
본 발명은 메모리 회로 구성 및 방법에 관한 것이다.
메모리 어레이 데이터 액세스는, 메모리 셀 유형, 메모리 회로 설계, 동작 전압들, 및 온도와 제조 프로세스 변동들에 의존하는 속도들을 갖는 판독 동작 및 기록 동작을 포함한다. 메모리 어레이를 포함하는 시스템의 전체 속도는 종종 메모리 액세스 속도들에 기반한다.
많은 응용들에서, 메모리 회로들은 전력 소비 및 열 생성을 제한하기 위해 저전압들로 동작된다. 동작 전압들이 감소할수록, 회로 속도들 및 따라서 메모리 액세스 속도들이 일반적으로 감소한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 몇몇 실시예들에 따른, 메모리 회로의 도면이다.
도 1b 및 도 1c는 몇몇 실시예들에 따른, 메모리 회로 동작 파라미터들의 도표들이다.
도 2는 몇몇 실시예들에 따른, 메모리 회로의 도면이다.
도 3은 몇몇 실시예들에 따른, 메모리 회로의 도면이다.
도 4는 몇몇 실시예들에 따른, 메모리 회로의 도면이다.
도 5a 내지 도 5c는 몇몇 실시예들에 따른, 어드레스 디코딩 회로들의 도면들이다.
도 6은 몇몇 실시예들에 따른, 취약 셀(weak cell)로부터의 데이터를 판독하는 방법의 흐름도이다.
도 7은 몇몇 실시예들에 따른, 메모리 회로를 구성하는 방법의 흐름도이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 값들, 동작들, 재료들, 배열들 등의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 기준(reference) 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에서, 메모리 회로의 행 내의 취약 셀이 테스트 판독 동작의 속도에 기반하여 식별되고, 행의 어드레스에 대응하는 어드레스 정보가 스토리지 디바이스 내에 저장된다. 취약 셀을 포함하는 행 상의 후속 판독 동작들 동안, 저장된 어드레스 정보에 기반하여 취약 셀로부터의 그리고 메모리 회로의 제 2 행 내의 셀로부터의 데이터가 동시에 판독됨으로써, 후속 판독 동작들의 속도를 향상시킨다.
다양한 실시예들에서, 메모리 회로는 취약 셀을 포함하는 제 1 행의 메모리 셀들, 및 제 2 행의 메모리 셀들을 포함하고, 제 2 행은 제 1 행의 메모리 셀들 상의 판독 동작 및 기록 동작 동안 인에이블되도록 구성된다. 제 1 행과 제 2 행을 페어링하여 제 1 행이 증가된 판독 동작 속도들로 동작되도록 함으로써, 메모리 회로의 전체 동작 속도가 증가되고 메모리 회로의 저하된 동작 전압이 가능해진다.
도 1a는 몇몇 실시예들에 따른, 메모리 회로(100)의 도면이다. 메모리 회로(100)는, 메모리 어레이(110), 판독/기록(read/write; R/W) 신호 버스(115)를 통해 메모리 어레이(110)와 통신가능하게 커플링되는 어드레스 디코딩 회로(120), 제어 신호 버스(125)를 통해 어드레스 디코딩 회로(120)와 통신가능하게 커플링되는 제어 회로(130), 및 제어 신호 버스(125)를 통해 제어 회로(130)와 통신가능하게 커플링되고 기준 어드레스 버스(145)를 통해 어드레스 디코딩 회로(120)와 통신가능하게 커플링되는 스토리지 디바이스(140)를 포함한다.
2개 이상의 회로 엘리먼트들은, 2개 이상의 회로 엘리먼트들 사이에 하나 이상의 논리 디바이스, 예를 들어 인버터 또는 논리 게이트를 포함하는 간접 신호 연결부 또는 직접 신호 연결부에 기반하여 통신가능하게 커플링되도록 고려된다. 몇몇 실시예들에서, 2개 이상의 통신가능하게 커플링된 회로 엘리먼트들 사이의 신호 통신들은, 하나 이상의 논리 디바이스에 의해 수정, 예를 들어 인버팅되거나 조건부로 행해질 수 있다.
몇몇 실시예들에서, 메모리 회로(100)는 메모리 매크로(macro)이다. 몇몇 실시예들에서, 메모리 회로(100)는 메모리 어레이(110)에 추가하여 하나 이상의 추가 컴포넌트들, 예를 들어 적어도 하나의 메모리 어레이(도시 생략)를 포함하는 메모리 매크로의 서브세트이다.
메모리 어레이(110)는 메모리 셀들(112)의 어레이를 포함한다. 메모리 셀들(112)은 논리적 상태들에 의해 나타내어지는 데이터를 저장하도록 구성되는 전자 디바이스, 전자기계 디바이스, 전자기 디바이스 또는 다른 디바이스이다. 메모리 셀들(112)의 논리적 상태들은 기록 동작시에 프로그래밍되고 판독 동작시에 검출될 수 있다.
다양한 실시예들에서, 논리적 상태는 메모리 셀(112) 내에 저장된 전하(electrical charge)의 전압 레벨, 메모리 셀(112)의 컴포넌트의 물리적 특성, 예를 들어 저항 또는 자기 방위(magnetic orientation), 또는 메모리 셀(112)의 다른 구성가능한 양태에 대응한다.
몇몇 실시예들에서, 메모리 셀들(112)은 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀들이다. 몇몇 실시예들에서, 메모리 셀들(112)은 8트랜지스터(eight-transistor; 8T) SRAM 메모리 셀들, 예를 들어 도 3과 관련하여 아래에서 논의되는 메모리 셀들(300)이다. 몇몇 실시예들에서, 메모리 셀들(112)은 9트랜지스터(nine-transistor; 9T) SRAM 메모리 셀들, 예를 들어 도 4와 관련하여 아래에서 논의되는 메모리 셀들(400)이다.
몇몇 실시예들에서, 메모리 셀들(112)은 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀들이다.
메모리 셀들(112)은 한 세트의 행들(110A) 및 한 세트의 행들(110B)로서 배열된다. 도 1a에 도시된 실시예에서, 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 세트는 2개의 행들의 메모리 셀들(112)을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110A) 또는 한 세트의 행들(110B)의 세트들 중 한 세트 또는 둘 다는 1개의 행의 메모리 셀들(112)을 포함한다.
도 1a에 도시된 실시예에서, 메모리 어레이(110)는 한 세트의 행들(110A)과 한 세트의 행들(110B) 사이에 추가 행의 메모리 셀들(112)을 포함하지 않는다. 몇몇 실시예들에서, 메모리 어레이(110)는 한 세트의 행들(110A)과 한 세트의 행들(110B) 사이에 하나 이상의 추가 행(도시 생략)의 메모리 셀들(112)을 포함한다.
도 1a에 도시된 실시예에서, 메모리 회로(100)는 한 세트의 행들(110A) 내의 행들의 개수에만 기반한 데이터 스토리지 능력을 갖고, 한 세트의 행들(110B)은 한 세트의 행들(110A)에 보충적인 한 세트의 행들로서 구성된다. 몇몇 실시예들에서, 메모리 회로(100)는 한 세트의 행들(110A) 및 한 세트의 행들(110B) 내의 행들의 총 개수에 기반한 데이터 스토리지 능력을 갖는다.
도 1a에 도시된 실시예에서, 한 세트의 행들(110A)은 총 2개의 행들의 메모리 셀들(112)을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110A)은 2개보다 많은 개수의 행들을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110A)은 4개 내지 1024개 범위의 개수의 행들을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110A)은 128개 내지 512개 범위의 개수의 행들을 포함한다.
도 1a에 도시된 실시예에서, 한 세트의 행들(110B)은 총 2개의 행들의 메모리 셀들(112)을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110B)은 2개보다 많은 개수의 행들을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110B)은 4개 내지 32개 범위의 개수의 행들을 포함한다.
도 1a에 도시된 실시예에서, 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 행은 4개 메모리 셀들(112)을 포함한다. 다양한 실시예들에서, 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 행은 4개보다 많거나 적은 메모리 셀들(112)을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 행은 4개 내지 128개 범위의 개수의 메모리 셀들(112)을 포함한다. 몇몇 실시예들에서, 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 행은 32개 내지 64개 범위의 개수의 메모리 셀들(112)을 포함한다.
판독 데이터 라인들(114)은, 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 행에 수직이고 교차하여 배향되는 메모리 어레이(110) 내의 도전성 라인들이다. 도 1a에 도시된 실시예에서, 각각의 메모리 셀(112)은 하나의 판독 데이터 라인(114)에 의해 교차된다. 몇몇 실시예들에서, 각각의 메모리 셀(112)은 하나보다 많은 판독 데이터 라인(114)에 의해 교차된다. 판독 데이터 라인들(114)의 총 개수는 한 세트의 행들(110A) 및 한 세트의 행들(110B)의 각각의 행 내의 메모리 셀들(112)의 개수 및 메모리 어레이(110) 내의 메모리 셀들(112)의 유형에 기반한다.
메모리 어레이(110)는, 기록 데이터 라인들(도시 생략)을 통해 외부 회로(도시 생략)로부터 수신되는 데이터를 메모리 셀들(112) 내에 저장하고, 데이터를 메모리 셀들(112)로부터 판독 데이터 라인들(114)을 통해 외부 회로에 출력하도록 구성된다. 기록 동작시에, 수신된 데이터는, R/W 신호 버스(115)로부터 수신되는 대응하는 기록/판독 신호들(115S)에 의해 활성화되는 행 위치들에 저장된다. 판독 동작시에, 저장된 데이터는, R/W 신호 버스(115)로부터 수신되는 대응하는 판독/기록 신호들(115S)에 의해 활성화되는 행 위치들로부터 출력된다.
어드레스 디코딩 회로(120)는, 제어 신호 버스(125)로부터 수신되는 제어 신호들(125S)에 기반하여 판독/기록 신호들(115S)을 생성하고, 판독/기록 신호들(115S)을 R/W 신호 버스(115)에 출력하도록 구성되는 논리 회로를 포함한다. R/W 신호 버스(115)는, 메모리 어레이(110)의 메모리 셀 행들에 대응하는 복수의 기록 신호 라인들 및 메모리 어레이(110)의 메모리 셀 행들에 대응하는, 도 2와 관련하여 아래에서 논의되는 복수의 판독 신호 라인들, 예를 들어 판독 신호 라인들(RWL1 및 RWL2)을 포함한다.
제어 신호들(125S)은, 기록 동작시에 한 세트의 행들(110A) 중 주어진 행을 활성화하도록 지시하는 특정 판독/기록 신호(115S)를 출력할 기록 신호 라인을 결정하고, 판독 동작시에 한 세트의 행들(110A) 중 주어진 행을 활성화하도록 지시하는 특정 판독/기록 신호(115S)를 출력할 판독 신호 라인을 결정하기 위해 어드레스 디코딩 회로(120)에 의해 사용가능한 행 어드레스 정보를 포함한다.
다양한 실시예들에서, 행 어드레스 정보는, 한 세트의 행들(110A)의 행의 행 어드레스, 한 세트의 행들(110A)의 행의 행 어드레스의 일부, 또는 한 세트의 행들(110A)의 행의 행 어드레스에 대응하는 인덱스 또는 다른 식별자를 포함한다.
몇몇 실시예들에서, 주어진 행을 판독 또는 기록 동작시에 활성화하도록 지시하는 특정 판독/기록 신호(115S)를 출력하는 것은, 하이(high) 논리 전압 레벨을 갖는 특정 판독/기록 신호(115S)를 출력하는 것을 포함한다. 몇몇 실시예들에서, 주어진 행을 판독 또는 기록 동작시에 활성화하도록 지시하는 특정 판독/기록 신호(115S)를 출력하는 것은, 로우(low) 논리 전압 레벨을 갖는 특정 판독/기록 신호(115S)를 출력하는 것을 포함한다.
몇몇 실시예들에서, 제어 신호들(125S)은, 추가 동작들, 예를 들어 제어 신호들(125S)의 타이밍에 기반하여 기록 동작 및 판독 동작을 개시하는 동작 및 종료하는 동작들을 수행하기 위해 어드레스 디코딩 회로(120)에 의해 사용가능한 추가 정보를 포함한다.
R/W 신호 버스(115)는 한 세트의 행들(110A)에 대응하는 R/W 신호 버스(115A) 및 한 세트의 행들(110B)에 대응하는 R/W 신호 버스(115B)를 포함한다. 어드레스 디코딩 회로(120)는 R/W 신호 버스(115A)에 대응하는 어드레스 디코딩 회로(120A), R/W 신호 버스(115B)에 대응하는 어드레스 디코딩 회로(120B), 예를 들어 도 5와 관련하여 아래에서 논의되는 어드레스 디코딩 회로(500)를 포함한다.
어드레스 디코딩 회로(120A)는 제어 신호 버스(125)를 통해 제어 회로(130)와 통신가능하게 커플링되고, 동작시에 제어 신호 버스(125)로부터 수신되는 제어 신호들(125S) 내의 행 어드레스 정보에 기반하여 판독/기록 신호들(115S)을 생성하고 R/W 신호 버스(115A)에 출력하도록 구성된다.
어드레스 디코딩 회로(120B)는 제어 신호 버스(125)를 통해 제어 회로(130)와 통신가능하게 커플링되고, 기준 어드레스 버스(145)를 통해 스토리지 디바이스(140)와 통신가능하게 커플링된다. 어드레스 디코딩 회로(120B)는, 동작시에, 스토리지 디바이스(140) 내에 저장되고 기준 어드레스 버스(145)로부터 수신되는 기준 어드레스 정보와, 제어 신호들(125S) 내의 행 어드레스 정보의 비교에 기반하여, 판독/기록 신호들(115S)을 생성하고 R/W 신호 버스(115B)에 출력하도록 구성된다.
기준 어드레스 정보는, 한 세트의 행들(110A) 중 특정 행이 기록 또는 판독 동작시에 활성화될지를 결정하기 위해, 행 어드레스 정보와 함께 디코딩 회로(120B)에 의해 사용가능한 정보를 포함한다. 디코딩 회로(120B)는, 기록 또는 판독 동작시에 활성 판독/기록 신호(115S)를 생성하고 R/W 신호 버스(115B)에 출력함으로써 기준 어드레스 정보로부터 결정된 행과 매칭되는 행 어드레스 정보로부터 결정된 행에 응답하도록 구성된다.
기준 어드레스 정보는 또한, 기록 동작시에 한 세트의 행들(110B) 중 대응하는 행을 활성화하도록 지시하는 판독/기록 신호(115S)를 출력할 R/W 신호 버스(115B)의 특정 기록 신호 라인을 결정하고, 판독 동작시에 한 세트의 행들(110B) 중 대응하는 행을 활성화하도록 지시하는 판독/기록 신호(115S)를 출력할 R/W 신호 버스(115B)의 특정 판독 신호 라인을 결정하기 위해, 디코딩 회로(120B)에 의해 사용가능하다. 몇몇 실시예들에서, 디코딩 회로(120B)는 기준 어드레스 신호가 수신되는 기준 어드레스 버스(145) 상의 하나 이상의 위치에 기반하여 특정 기록 또는 판독 라인을 결정하도록 구성된다.
다양한 실시예들에서, 기준 어드레스 정보는, 한 세트의 행들(110A)의 행의 행 어드레스, 한 세트의 행들(110A)의 행의 행 어드레스의 일부, 또는 한 세트의 행들(110A)의 행의 행 어드레스에 대응하는 인덱스 또는 다른 식별자를 포함한다.
제어 회로(130)는, 입력 버스(도시 생략)에서 입력 신호들을 수신하고, 입력 신호들에 기반하여 제어 신호들(125S)을 생성하고 제어 신호 버스(125)에 출력함으로써 메모리 회로(100)의 동작을 제어하도록 구성되는 하나 이상의 논리 회로를 포함한다.
제어 회로(130)는, 위에서 논의된 바와 같이 어드레스 디코딩 회로(120)에 의해 수신되는 행 어드레스 정보를 포함하는 제어 신호들(125S)을 생성하도록 구성된다. 제어 회로(130)는 또한, 기준 어드레스 정보를 포함하는 신호 버스(125)를 제어하기 위해 제어 신호들(125S)을 생성하고 출력하도록 구성된다.
스토리지 디바이스(140)는, 제어 신호 버스(125)로부터 기준 어드레스 정보를 수신하고, 기준 어드레스 정보를 저장하며, 기준 어드레스 정보를 기준 어드레스 버스(145)에 출력할 수 있는 휘발성 또는 비휘발성 스토리지 매체를 포함한다. 몇몇 실시예들에서, 동작시에, 기준 어드레스 정보를 저장하는 것은, 메모리 회로(110)가 전력 차단 상태(powered down state)에 있을 때의 기간 동안 기준 어드레스 정보를 스토리지 디바이스(140) 내에 유지하는 것을 포함한다.
몇몇 실시예들에서, 스토리지 디바이스(140)는 비휘발성 메모리(non-volatile memory; NVM)를 포함한다. NVM는, 메모리 회로(100)가 전력 차단 상태에 있을 때의 기간 동안 기준 어드레스 정보가 스토리지 디바이스(140) 내에 유지되도록 제어 신호들(125S)에 응답하도록 구성될 수 있는 스토리지 엘리먼트들을 포함한다. 몇몇 실시예들에서, NVM는 제어 신호들(125S)에 응답하여 선택적으로 개방될 수 있는 하나 이상의 세트의 퓨즈들을 포함하고, 개방된 퓨즈들의 패턴은 저장된 어드레스 정보에 대응한다. 몇몇 실시예들에서, 동작시에, 기준 어드레스 정보를 저장하는 것은 스토리지 디바이스(140)에서 하나 이상의 퓨즈를 개방하는 것을 포함한다.
메모리 회로(100)는 따라서 동작시에 기준 어드레스 정보를 스토리지 디바이스(140) 내에 저장하고, 기준 어드레스 정보를 어드레스 디코딩 회로(120B)에 제공하도록 구성된다.
데이터가 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112)에 기록되거나 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112)로부터 판독되는 기록 또는 판독 동작시에, 제어 회로(130)는 주어진 행에 대응하는 행 어드레스 정보를 포함하는 제어 신호들(125S)을 제어 신호 버스(125)에 출력하고, 어드레스 디코딩 회로들(120A 및 120B) 각각은 관련 행 어드레스 정보를 포함하는 제어 신호들(125S)을 제어 신호 버스(125)로부터 수신한다.
기록 동작시에, 어드레스 디코딩 회로(120A)는, 주어진 행에 대응하는 R/W 신호 버스(115A)의 기록 신호 라인 상의 주어진 행을 활성화하도록 지시하는 판독/기록 신호(115S)를 출력함으로써 관련 행 어드레스 정보를 수신한 것에 응답한다. 활성화 지시에 응답하여, 주어진 행의 메모리 셀들(112)은, 대응하는 기록 데이터 라인들 상의 논리 전압 레벨들에 따라 기록 데이터 라인들로부터의 데이터를 저장한다.
판독 동작시에, 어드레스 디코딩 회로(120A)는, 주어진 행에 대응하는 R/W 신호 버스(115A)의 판독 신호 라인 상의 주어진 행을 활성화하도록 지시하는 판독/기록 신호(115S)를 출력함으로써 관련 행 어드레스 정보를 수신한 것에 응답한다. 활성화 지시에 응답하여, 주어진 행의 메모리 셀들(112)은 판독 데이터 라인들(114)에 데이터를 전송한다. 판독 동작시에 데이터를 전송하는 것은, 판독 데이터 라인들(114)을 선충전(pre-charge) 전압 레벨로 선충전하고, 주어진 행 내의 메모리 셀들(112)의 논리적 상태들에 기반하여 판독 데이터 라인들(114)을 바이어스 전압으로 선택적으로 바이어싱하는 것을 포함한다.
위에서 논의된 바와 같이, 기록 동작시 및 판독 동작시 둘 다에서, 어드레스 디코딩 회로(120B)는, 기준 어드레스 버스(145)로부터 수신되는 기준 어드레스 정보와 관련 행 어드레스 정보를 비교함으로써 제어 신호들(125S) 내의 관련 행 어드레스 정보를 수신한 것에 응답한다. 동작시에, 관련 행 어드레스 정보 및 기준 어드레스 정보가 한 세트의 행들(110A) 중 동일한 행에 대응하면, 어드레스 디코딩 회로(120B)는 R/W 신호 버스(115B)의 대응하는 기록 또는 판독 신호 라인 상의 한 세트의 행들(110B) 중 제 1 행을 활성화하도록 지시하는 대응하는 판독/기록 신호(115S)를 출력한다. 활성화 지시에 응답하여, 한 세트의 행들(110B) 중 제 1 행의 메모리 셀들(112)은 기록 동작시에 기록 데이터 라인들로부터의 데이터를 저장하고 판독 동작시에 메모리 셀들(112)로부터의 데이터를 판독 데이터 라인들(114)에 전송한다.
메모리 회로(100)는, 한 세트의 행들(110A) 중 주어진 행 및 한 세트의 행들(110B) 중 제 1 행 상의 기록 동작 및 판독 동작이 동기화되어 대략 동일한 개시 시간 및 종료 시간을 갖도록 구성된다. 몇몇 실시예들에서, 제어 회로(130)에 의해 제어 신호 버스(125)에 출력되는 제어 신호들(125S)의 타이밍은, 기록 동작시 및 판독 동작시에 개시 시간 및 종료 시간을 제어하기 위해 어드레스 디코딩 회로들(120A 및 120B)에 의해 사용가능하다.
기록 동작시에, 기록 데이터 라인들 상의 데이터는 따라서, 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112) 내에 그리고 한 세트의 행들(110B) 중 제 1 행의 메모리 셀들(112) 내에 동시에 저장된다.
판독 동작시에, 한 세트의 행들(110A) 중 주어진 행의 그리고 한 세트의 행들(110B) 중 제 1 행 내의 메모리 셀들(112) 내에 저장된 데이터는, 한 세트의 행들(110A) 중 주어진 행 및 한 세트의 행들(110B) 중 제 1 행의 메모리 셀들(112)로부터 판독 데이터 라인들(114)에 동시에 전송된다. 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112) 및 한 세트의 행들(110B) 중 제 1 행의 메모리 셀들(112) 둘 다에 데이터가 이전에 동시에 기록되었기 때문에, 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112)은 한 세트의 행들(110B) 중 제 1 행의 대응하는 메모리 셀들(112)의 논리적 상태들과 매칭되는 논리적 상태들을 갖는다.
판독 동작시에, 한 세트의 행들(110A) 중 주어진 행의 대응하는 메모리 셀(112) 및 한 세트의 행들(110B) 중 제 1 행의 대응하는 메모리 셀(112) 둘 다를 사용하여 특정 판독 데이터 라인(114)을 바이어스 전압 레벨로 선택적으로 바이어싱함으로써 특정 판독 데이터 라인(114)에 데이터 비트가 전송된다.
메모리 회로(100)는 따라서, 기록 동작시 및 판독 동작시에 한 세트의 행들(110B) 중 제 1 행 내의 메모리 셀들(112)을 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112)에 대해 리던던트한(redundant) 메모리 셀들(112)로서 동작시키도록 구성된다.
판독 동작시에 데이터 비트가 전송되는 속도는, 특정 판독 데이터 라인(114)을 바이어스 전압 레벨로 바이어싱하도록 작용하는 메모리 셀 전류의 함수이고; 메모리 셀 전류들의 비제한적인 예시들은 메모리 셀들(210A 내지 210D, 300, 및 400) 및 도 2, 도 3, 도 4와 관련하여 아래에서 논의된다.
한 세트의 행들(110A) 중 주어진 행 상의 판독 동작시에, 각각의 선택적으로 바이어싱된 판독 데이터 라인(114)은 다음의 2개의 메모리 셀 전류들의 합에 의해 바이어싱된다: 한 세트의 행들(110A) 중 주어진 행 내의 대응하는 메모리 셀(112)에 의해 제공되는 제 1 전류, 및 한 세트의 행들(110B) 중 제 1 행 내의 대응하는 리던던트 메모리 셀(112)에 의해 제공되는 제 2 전류. 제 2 메모리 셀 전류를 제공함으로써, 리던던트 메모리 셀들(112)은 대응하는 판독 데이터 라인들(114)이 판독 동작시에 제 1 메모리 셀 전류의 레벨 이상의 총 전류 레벨을 사용하여 바이어싱되도록 한다. 선택적으로 바이어싱되는 데이터 라인들(114)을 바이어싱하도록 작용하는 증가된 총 전류로 인해, 한 세트의 행들(110A) 중 주어진 행 상의 판독 동작의 속도가 증가된다.
판독 동작시에, 주어진 메모리 셀 전류는, 대응하는 판독 데이터 라인(114) 상의 선충전 전압 레벨과 바이어스 전압 레벨 사이의 차이, 및 주어진 메모리 셀(112) 내의 전류 경로의 저항에 기반한 레벨을 갖는다.
선충전 전압 레벨과 바이어스 전압 레벨 사이의 차이는 메모리 회로(100)의 동작 전압의 함수이다. 몇몇 실시예들에서, 선충전 전압 레벨은 메모리 회로(100)의 동작 전압의 함수이다. 몇몇 실시예들에서, 바이어스 전압 레벨은 메모리 회로(100)의 동작 전압의 함수이다.
전류 경로 저항의 값은, 주어진 메모리 셀(112)의 구성 및 물리적 특성들, 예를 들어 트랜지스터 피처 치수들 및/또는 도핑 농도 레벨들의 함수이다. 몇몇 실시예들에서, 전류 경로 저항값은 또한 메모리 회로(100)의 동작 전압의 함수이다. 몇몇 실시예들에서, 전류 경로는 게이트 전압에 의해 제어되는 트랜지스터 채널을 포함하고, 전류 경로 저항값은 게이트 전압이 바이어싱되는 메모리 회로(100)의 동작 전압의 함수이다.
위에서 논의된 바와 같이 메모리 셀 전류 레벨들이 메모리 셀들(112)의 물리적 특성들 및 메모리 회로(100)의 동작 전압 레벨 둘 다의 함수이기 때문에, 판독 동작 속도들은 메모리 셀들(112)의 물리적 특성들 및 메모리 회로(100)의 동작 전압 레벨 둘 다의 함수이다. 메모리 셀(112)의 판독 동작 속도는 따라서, 물리적 특성들에 대응하는 내재적(intrinsic) 컴포넌트 및 동작 전압 레벨에 대응하는 외재적(extrinsic) 컴포넌트를 포함한다.
제조 프로세스 변동들로 인해, 메모리 셀들(112)이 비균일한 물리적 특성들을 가지므로, 내재적 판독 동작 속도 컴포넌트들이 비균일해지게 한다. 몇몇 실시예들에서, 메모리 회로(100)의 전체 속도는 가장 느린 내재적 판독 동작 속도 컴포넌트를 갖는 메모리 셀(112)에 기반하여 제한된다.
몇몇 실시예들에서, 내재적 판독 동작 속도 컴포넌트 변동들은 통계적 분포에 의해 설명된다. 몇몇 실시예들에서, 내재적 판독 동작 속도 컴포넌트 변동들은 가우시안 분포에 의해 설명된다.
도 1b 및 도 1c는 몇몇 실시예들에 따른, 메모리 회로(100)의 동작 파라미터들의 도표들이다. 도 1b는 몇몇 실시예들에 따른, 메모리 회로(100)의 동작 주파수(FRQ)와 최소 동작 전압(VCCMIN) 사이의 관계를 도시한다. 도 1c는 몇몇 실시예들에 따른, 메모리 회로(100)의 내재적 판독 동작 속도 컴포넌트(SPD)와 최소 동작 전압(VCCMIN) 사이의 관계를 도시한다.
도 1b에서, 동작 주파수(FRQ)는 x축을 따라 도시되고, 동작 전압(VCCMIN)은 y축을 따라 도시된다. 커브(S1)는 최저 내재적 판독 동작 속도 컴포넌트값(SPD1)에 대한 동작 주파수(FRQ)와 최소 동작 전압(VCCMIN) 사이의 관계를 나타내고, 커브(S2)는 내재적 판독 동작 속도 컴포넌트값(SPD2)에 대한 동작 주파수(FRQ)와 최소 동작 전압(VCCMIN) 사이의 관계를 나타낸다.
커브(S1)는 동작 주파수값(FRQ1) 및 최소 동작 전압값(V2)으로부터 동작 주파수값(FRQ2) 및 최소 동작 전압값(V4)까지 연장된다. 커브(S2)는 동작 주파수값(FRQ1) 및 최소 동작 전압값(V1)으로부터 동작 주파수값(FRQ2) 및 최소 동작 전압값(V3)까지 연장된다.
메모리 셀(112) 상의 판독 동작이 판독 에러 없이 완료되는데 필요되는 기간은 동작 주파수(FRQ)에 기반한다. 따라서, 동작 주파수(FRQ)가 증가할수록, 최소 판독 동작 속도도 증가한다. 위에서 논의된 바와 같이, 판독 동작 속도들은 동작 전압 레벨들이 증가할수록 증가한다. 따라서, 커브들(S1 및 S2) 각각은 양의 기울기를 가지며, 이는 주어진 내재적 판독 동작 속도 컴포넌트값에 대해, 동작 주파수(FRQ)가 증가할수록 최소 동작 전압(VCCMIN)이 증가함을 나타낸다.
커브(S1)가 가장 느린 내재적 판독 동작 속도 컴포넌트값(SPD1)에 대응하기 때문에, 커브(S2)는 가장 느린 내재적 판독 동작 속도 컴포넌트값(SPD1)의 값보다 높은 값을 갖는 내재적 판독 동작 속도 컴포넌트값(SPD2)에 대응한다. 따라서, 동작 주파수(FRQ)의 각각의 값에 대해, 커브(S1)는 커브(S2)에 의해 나타내어지는 대응하는 최소 동작 전압(VCCMIN)값보다 높은 최소 동작 전압(VCCMIN)값을 나타낸다.
도 1b 및 도 1c에 도시된 실시예에서, 최소 동작 전압값(V3)은 최소 동작 전압값(V2)보다 크다. 몇몇 실시예들에서, 최소 동작 전압값(V3)은 최소 동작 전압값(V2) 이하이다.
도 1b 및 도 1c에 도시된 실시예에서, 동작 주파수(FRQ), 최소 동작 전압(VCCMIN)과 내재적 판독 동작 속도 컴포넌트(SPD) 사이의 관계들은 예시의 목적을 위해 직선들로 나타내어진다. 다양한 실시예들에서, 동작 주파수(FRQ), 최소 동작 전압(VCCMIN)과 내재적 판독 동작 속도 컴포넌트(SPD) 사이의 하나 이상의 관계는 직선들 외에 커브들로 나타내어진다.
도 1c에서, 내재적 판독 동작 속도 컴포넌트(SPD)는 x축을 따라 도시된다. 도 1c의 저부에 있는 커브(N)는 다수의 메모리 셀들(112)의 통계적 분포를 내재적 판독 동작 속도 컴포넌트(SPD)의 함수로서 나타낸다. 도 1c의 상부에 있는 커브들(F1 및 F2)은 최소 동작 전압(VCCMIN)을 동작 주파수값들(FRQ1 및 FRQ2) 각각에서의 내재적 판독 동작 속도 컴포넌트(SPD)의 함수로서 나타낸다.
커브(N)는 최저 내재적 판독 동작 속도 컴포넌트값(SPD1)으로부터 최고 내재적 판독 동작 속도 컴포넌트값(SPD3)까지 연장된다. 도 1c에 도시된 실시예에서, 커브(N)는 제조 프로세스 변동들에 기반한 메모리 셀들(112)의 물리적 특성들의 가우시안 분포를 나타낸다. 몇몇 실시예들에서, 제조 프로세스 변동들에 기반한 메모리 셀들(112)의 물리적 특성들은, 가우시안 분포 외에 통계적 분포를 나타내는, 최저 내재적 판독 동작 속도 컴포넌트값(SPD1)으로부터 최고 내재적 판독 동작 속도 컴포넌트값(SPD3)까지의 커브에 의해 나타내어진다.
최저 내재적 판독 동작 속도 컴포넌트값(SPD1)은 최소 동작 전압값(V2)을 나타내는 커브(F1) 상의 포인트, 및 최소 동작 전압값(V4)을 나타내는 커브(F2) 상의 포인트에 대응한다. 내재적 판독 동작 속도 컴포넌트값(SPD2)은 최소 동작 전압값(V1)을 나타내는 커브(F1) 상의 포인트, 및 최소 동작 전압값(V3)을 나타내는 커브(F2) 상의 포인트에 대응한다.
커브들(F1 및 F2)은 따라서, 주어진 동작 주파수(FRQ)에 대해, 최저값(SPD1)으로부터 값(SPD2)까지의 내재적 판독 동작 속도 컴포넌트(SPD)에서의 증가가 최소 동작 전압(VCCMIN)에서의 감소에 대응한다는 것을 예시한다.
몇몇 실시예들에서, 메모리 회로(100)에 대한 동작 전압(VCCMIN)의 가능한 최저값은 최저 내재적 동작 전압 속도 컴포넌트(SPD1)에 기반한다. 그러한 실시예들에서, 최저 내재적 동작 전압 속도 컴포넌트값(SPD1)을 최고값, 예를 들어 내재적 판독 동작 속도 컴포넌트값(SPD2)까지 증가시킴으로써, 동작 전압(VCCMIN)의 가능한 최저값이 주어진 동작 주파수(FRQ)에 대해 감소된다.
위에서 논의된 리던던트 메모리 셀 구성에 의해, 메모리 회로(100)는 판독 동작시에 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112)로부터 판독 데이터 라인들(114)로 데이터를 전송하기 위해 사용되는 전류들을 증가시킬 수 있으므로, 한 세트의 행들(110A) 중 주어진 행 내의 메모리 셀들(112)의 내재적 판독 동작 속도 컴포넌트값을 효과적으로 증가시킨다.
메모리 회로(100)는 따라서, 가장 느린 메모리 셀(112)을 포함하는 행을 한 세트의 행들(110A) 중 주어진 행으로서 식별하고, 대응하는 기준 어드레스 정보를 스토리지 디바이스(140) 내에 저장함으로써 가장 느린 메모리 셀(112)의 판독 동작 속도를 증가하도록 구성될 수 있어서, 한 세트의 행들(110B) 중 제 1 행의 메모리 셀들(112)이 후속 판독 동작시에 한 세트의 행들(110A) 중 주어진 행의 메모리 셀들(112)에 대해 리던던트한 메모리 셀들(112)로서 동작된다.
스토리지 디바이스(140) 내에 저장되고 한 세트의 행들(110A) 중 주어진 행을 식별하기 위해 사용되는 기준 어드레스 정보를 생성하기 위해, 제어 회로(130)는 테스트 회로(132)를 포함한다. 테스트 회로(132)는, 한 세트의 행들(110A) 중 주어진 행이 판독 동작 동안 속도 표준(criterion)을 충족시키는지에 대한 결정을 가능하게 하도록 구성되는 회로이다. 몇몇 실시예들에서, 테스트 회로(132)는, 동작시에 도 7과 관련하여 아래에서 논의될 방법(700)의 동작들 중 일부 또는 모두가 테스트 회로(132)를 사용하여 실행되도록 구성된다.
몇몇 실시예들에서, 테스트 회로(132)는, 한 세트의 행들(110A)의 각각의 행 상에서 하나 이상의 기록 동작 및/또는 판독 동작을 실행하도록 구성되는 빌트인 자가 테스트(built-in self-test; BIST) 회로를 포함한다. 몇몇 실시예들에서, 테스트 회로(132)는, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 하나 이상의 실행 속도를 결정하도록 구성된다.
몇몇 실시예들에서, 테스트 회로(132)는, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 하나 이상의 실행 속도를 측정함으로써, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 하나 이상의 실행 속도를 결정하도록 구성된다. 몇몇 실시예들에서, 테스트 회로(132)는, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작과 연관된 하나 이상의 기록 에러 또는 판독 에러를 검출함으로써, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 하나 이상의 실행 속도를 결정하도록 구성된다.
몇몇 실시예들에서, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 하나 이상의 실행 속도를 결정하도록 구성됨으로써, 테스트 회로(132)는 취약 셀을 포함하는, 또한 취약 행으로서 지칭되는 행을 식별할 수 있다. 동작시에, 취약 셀을 식별하는 것은, 메모리 회로(100)의 하나 이상의 동작 파라미터를 변동시키면서 하나 이상의 실행 속도를 결정하는 것을 포함한다.
몇몇 실시예들에서, 테스트 회로(132)는 메모리 회로(100)의 동작 주파수를 제어하도록 구성된다. 몇몇 실시예들에서, 테스트 회로(132)는 메모리 회로(100)의 동작 전압 레벨을 제어하도록 구성된다. 몇몇 실시예들에서, 테스트 회로(132)는, 메모리 회로(100)의 동작 주파수 또는 메모리 회로(100)의 동작 전압 레벨 중 하나 또는 둘 다를 제어함으로써, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 하나 이상의 실행 속도를 결정하도록 구성된다.
몇몇 실시예들에서, 테스트 회로(132)는, 한 세트의 행들(110A) 중 주어진 행이 기록 동작 및/또는 판독 동작 동안 속도 표준을 충족시키는지에 대한 결정을 외부 회로(도시 생략) 및/또는 사용자가 행하는 것을 가능하게 하도록 구성되는 인터페이스를 포함한다.
몇몇 실시예들에서, 테스트 회로(132)는, 한 세트의 행들(110A)의 각각의 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작에 대응하는 복수의 속도들을 측정하고, 복수의 속도들 중 하나 이상의 가장 느린 속도들 중 한 속도인, 주어진 행 상에서의 하나 이상의 기록 동작 및/또는 판독 동작의 속도에 기반하여 한 세트의 행들(110A) 중 주어진 행이 속도 표준을 충족시키는지에 대한 결정을 행하도록 구성된다.
한 세트의 행들(110A) 중 주어진 행이 기록 동작 및/또는 판독 동작 동안 속도 표준을 충족시키는지에 대한 결정에 응답하여, 제어 회로(130)는 주어진 행의 어드레스에 대응하는 기준 어드레스 정보를 포함하는 제어 신호들(125S)을 생성하고 제어 신호 버스(125)에 출력하도록 구성된다.
몇몇 실시예들에서, 테스트 회로(132)는 한 세트의 행들(110A) 중 주어진 행이 한 세트의 행들(110A) 중 단일 행에 대한 속도 표준을 충족시키는지 결정하도록 구성된다. 몇몇 실시예들에서, 테스트 회로(132)는 한 세트의 행들(110A) 중 주어진 행이 한 세트의 행들(110A) 중 다중 행들에 대한 속도 표준을 충족시키는지 결정하도록 구성된다.
몇몇 실시예들에서, 제어 회로(130)는, 기록 동작 및/또는 판독 동작 동안 속도 표준을 충족시키는 행들(110A)의 행들의 다중 어드레스들에 대응하는 기준 어드레스 정보를 포함하는 제어 신호들(125S)을 생성하고 제어 신호 버스(125)에 출력하도록 구성된다.
몇몇 실시예들에서, 스토리지 디바이스(140)는 한 세트의 행들(110A) 중 다중 행들의 다중 어드레스들에 대응하는 기준 어드레스 정보를 저장하고 기준 어드레스 버스(145)에 출력하도록 구성된다.
몇몇 실시예들에서, 어드레스 디코딩 회로(120B)는, 제어 신호 버스(125)로부터 수신되는 제어 신호들(125S) 내의 관련 행 어드레스 정보를 기준 어드레스 버스(145)로부터 수신되는 한 세트의 행들(110A) 중 다중 행들의 다중 어드레스들에 대응하는 기준 어드레스 정보와 비교하고, 한 세트의 행들(110B)의 다중 행들 중 하나의 행을 활성화하도록 지시하는 다중 판독/기록 신호들(115S) 중 하나의 판독/기록 신호(115S)를 R/W 신호 버스(115B)의 대응하는 기록 신호 라인 또는 판독 신호 라인에 출력하도록 구성된다.
몇몇 실시예들에서, 메모리 회로(100)는 따라서, 기록 동작시 및 판독 동작시에 한 세트의 행들(110B) 중 다중 행들 내의 메모리 셀들(112)을 한 세트의 행들(110A) 중 다중 행들의 메모리 셀들(112)에 대해 리던던트한 메모리 셀들(112)로서 동작시키도록 구성된다. 몇몇 실시예들에서, 메모리 회로(100)는, 기록 동작시 및 판독 동작시에 한 세트의 행들(110B) 중 단일 행 내의 메모리 셀들(112)을 한 세트의 행들(110A) 중 단일 행의 메모리 셀들(112)에 대해 리던던트한 메모리 셀들(112)로서 동작시키도록 구성된다. 몇몇 실시예들에서, 메모리 회로(100)는, 기록 동작시 및 판독 동작시에 한 세트의 행들(110B) 중 다중 행들 내의 메모리 셀들(112)을 한 세트의 행들(110A) 중 단일 행의 메모리 셀들(112)에 대해 리던던트한 메모리 셀들(112)로서 동작시키도록 구성된다.
도 1a에 도시된 실시예는 메모리 회로(100)의 비제한적인 예시이다. 몇몇 실시예들에서, 메모리 회로(100)는, 한 세트의 행들(110A) 중 하나 이상의 행의 기록 동작 및/또는 판독 동작의 속도를 증가시키기 위해, 도 1a에 도시된 구성과는 상이한 구성을 갖고, 한 세트의 행들(110B) 중 하나 이상의 행을 리던던트 메모리 셀들(112)로서 동작시킬 수 있다.
몇몇 실시예들에서, 예를 들어, 메모리 어레이(110)는 한 세트의 행들(110A) 및 한 세트의 행들(110B)을 메모리 셀들(112)의 단일 세트의 행들로서 포함한다. 몇몇 실시예들에서, 예를 들어 어드레스 디코딩 회로(120)는 단일 회로이다. 몇몇 실시예들에서, 예를 들어 R/W 신호 버스(115)는 단일 버스이다. 몇몇 실시예들에서, 예를 들어 테스트 회로(132)는 제어 회로(130)로부터 분리된다. 몇몇 실시예들에서, 예를 들어 스토리지 디바이스(140)는 어드레스 디코딩 회로(120)의 일부이다. 몇몇 실시예들에서, 예를 들어 스토리지 디바이스(140)는 제어 회로(130)의 일부이다.
한 세트의 행들(110B)의 리던던트 행을 사용하여 속도 표준을 충족시키는 것으로서 식별된 한 세트의 행들(110A) 중 주어진 행의 속도를 증가시킴으로써, 메모리 회로(100)의 전체 동작 속도는 복수의 속도 동작들 중 가장 느린 판독 동작을 제거함으로써 증가될 수 있다. 메모리 회로(100)는 따라서, 리던던트 행의 메모리 셀들을 포함하지 않는 메모리 회로의 전체 동작 속도보다 큰 전체 동작 속도를 가질 수 있으므로, 메모리 회로 성능 및 다른 회로들과의 호환성을 향상시킨다. 동작 전압이 감소할수록 일반적으로 메모리 회로 속도가 감소하기 때문에, 주어진 동작 주파수에 대해, 증가된 메모리 회로 속도는, 리던던트 행의 메모리 셀들에 기반하여, 메모리 회로 속도가 증가되지 않은 메모리 회로의 전압값보다 낮은 전압값으로 메모리 회로(100)가 동작되도록 하므로, 에너지 소비 및 전력 관련 열 생성을 감소시킨다.
도 2는 몇몇 실시예들에 따른, 메모리 회로(200)의 도면이다. 메모리 회로(200)는 도 1a 내지 도 1c와 관련하여 위에서 논의된 메모리 회로(100)의 일부로서 사용가능하다. 메모리 회로(200)는 각각이 메모리 셀들(112)로서 사용가능한 셀들(210A, 210B, 210C, 및 210D), 판독 데이터 라인들(114)로서 사용가능한 데이터 라인들(RBL1 및 RBL2), R/W 신호 버스(115A 또는 115B)의 부분으로서 사용가능한 판독 신호 라인(RWL1), 및 R/W 신호 버스(115A 또는 115B)의 부분으로서 사용가능한 판독 신호 라인(RWL2)을 포함하고, 이들 각각은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의되었다.
행(200R1)은 셀들(210A 및 210B)을 포함하고 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된, 한 세트의 행들(110A) 또는 한 세트의 행들(110B) 중 하나의 한 세트의 행들의 행으로서 사용가능하다. 행(200R1)은 판독 신호 라인(RWL1)으로부터 판독 신호(RWL1S)를 수신하도록 구성된다. 행(200R2)은 셀들(210C 및 210D)을 포함하고 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된, 한 세트의 행들(110A) 또는 한 세트의 행들(110B) 중 다른 한 세트의 행들의 행으로서 사용가능하다. 행(200R2)은 판독 신호 라인(RWL2)으로부터 판독 신호(RWL2S)를 수신하도록 구성된다. 판독 신호들(RWL1S 및 RWL2S) 각각은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 판독/기록 신호(115S)로서 사용가능하다.
데이터 라인들(RBL1 및 RBL2) 각각은 판독 신호 라인들(RWL1 및 RWL2)에 수직이고 행들(200R1 및 200R2) 둘 다를 교차한다. 데이터 라인(RBL1)은 셀(210A)에서 행(200R1)을 교차하고 셀(210C)에서 행(200R2)을 교차한다. 데이터 라인(RBL2)은 셀(210B)에서 행(200R1)을 교차하고 셀(210D)에서 행(200R2)을 교차한다.
도 2에 도시된 실시예에서, 셀들(210A, 210B, 210C, 및 210D) 각각은 단일 데이터 라인, 예를 들어 데이터 라인(RBL1 또는 RBL2)과 전기적으로 커플링되고 단일 판독 신호 라인, 예를 들어 판독 신호 라인(RWL1 또는 RWL2)과 전기적으로 커플링된다. 몇몇 실시예들에서, 셀들(210A, 210B, 210C, 및 210D) 각각은 하나 이상의 추가적인 데이터 라인(도시 생략)과 전기적으로 커플링되고/되거나 하나 이상의 추가적인 신호 라인(도시 생략)과 전기적으로 커플링된다.
다양한 실시예들에서, 다른 회로 엘리먼트를 포함하고 그에 따라 제어될 수 있는, 예를 들어 트랜지스터 또는 다른 스위칭 디바이스에 의해 저항성으로 되거나 개방성으로 될 수 있는 전기 연결부에 기반하여 또는 직접 전기 연결부에 기반하여 전기적으로 커플링되도록 2개 이상의 회로 엘리먼트들이 고려된다.
셀들(210A, 210B, 210C, 및 210D) 각각은 데이터 라인, 예를 들어 데이터 라인(RBL1 또는 RBL2)과, 그리고 전압 레벨을 캐리(carry)하도록 구성되는 노드(214)와 전기적으로 커플링되는 스위칭 디바이스(212)를 포함한다. 스위칭 디바이스(212)는 판독 신호 라인, 예를 들어 판독 신호 라인들(RWL1 또는 RWL2) 중 하나와 통신가능하게 커플링되어, 동작시에 스위칭 디바이스(212)는 판독 신호 라인 상의 신호, 예를 들어 판독 신호들(RWL1S 또는 RWL2S) 중 하나에 응답하여 개방되거나 폐쇄된다. 스위칭 디바이스(212)는 따라서, 판독 신호 라인 상에 수신된 판독 신호에 응답하여 데이터 라인을 노드(214)와 전기적으로 커플링하도록 구성된다.
다양한 실시예들에서, 스위칭 디바이스(212)는 전계 효과 트랜지스터(field-effect transistor; FET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET), n형(n-type) 트랜지스터, 또는 p형(p-type) 트랜지스터 중 하나 또는 이들의 조합과 같은 트랜지스터, 또는 신호에 응답하여 개방 및 폐쇄될 수 있는 다른 디바이스를 포함한다.
몇몇 실시예들에서, 스위칭 디바이스(212)는 데이터 라인과 전기적으로 커플링되는 제 1 단자, 노드(214)와 전기적으로 커플링되는 제 2 단자, 및 신호 라인과 전기적으로 커플링되는 게이트 단자를 갖는 트랜지스터를 포함한다. 몇몇 실시예들에서, 스위칭 디바이스(212)은 도 3과 관련하여 아래에서 논의될 메모리 셀(300)의 트랜지스터(8TNM1)를 포함한다. 몇몇 실시예들에서, 스위칭 디바이스(212)은 도 4와 관련하여 아래에서 논의될 메모리 셀(400)의 트랜지스터(9TNM1)를 포함한다.
셀들(210A, 210B, 210C, 및 210D) 각각은 따라서, 메모리 어레이의 판독 동작시 노드(214) 상의 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다. 몇몇 실시예들에서, 판독 동작시에 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은, 데이터 라인 전압 레벨이 노드(214) 상의 전압 레벨에 접근하지만 도달하지는 않도록 한다. 몇몇 실시예들에서, 판독 동작시에 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은, 데이터 라인 전압 레벨이 노드(214) 상의 전압 레벨에 도달하도록 한다.
몇몇 실시예들에서, 노드(214)는 미리결정된 전압 레벨을 캐리하도록 구성되고, 따라서 셀들(210A, 210B, 210C, 및 210D) 각각은 판독 동작시에 미리결정된 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다.
몇몇 실시예들에서, 노드(214)는 메모리 어레이의 기준 접지 전압을 캐리하도록 구성되는 접지 노드이고, 따라서 셀들(210A, 210B, 210C, 및 210D) 각각은 판독 동작시에 기준 접지 노드의 기준 접지 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다. 몇몇 실시예들에서, 판독 동작시에 기준 접지 노드의 기준 접지 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은 데이터 라인을 방전시키는 것을 포함한다. 몇몇 실시예들에서, 판독 동작시에 기준 접지 노드의 기준 접지 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은, 선충전 전압 레벨로 미리 충전된 데이터 라인을 판독 동작의 일부로서 방전시키는 것을 포함한다.
몇몇 실시예들에서, 노드(214)는 메모리 어레이의 동작 전압을 캐리하도록 구성되는 전력 공급 노드이고, 따라서 셀들(210A, 210B, 210C, 및 210D) 각각은 판독 동작시에 동작 전압 노드의 동작 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다. 몇몇 실시예들에서, 판독 동작시에 동작 전압 노드의 동작 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은 데이터 라인을 충전하는 것을 포함한다. 몇몇 실시예들에서, 판독 동작시에 동작 전압 노드의 동작 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은, 기준 접지 전압 레벨로 미리 충전된 데이터 라인을 판독 동작의 일부로서 충전하는 것을 포함한다.
몇몇 실시예들에서, 노드(214)는 메모리 어레이의 논리 전압을 캐리하도록 구성되는 논리 노드이고, 따라서 셀들(210A, 210B, 210C, 및 210D) 각각은 판독 동작시에 논리 노드의 논리 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다. 몇몇 실시예들에서, 판독 동작시에 논리 노드의 논리 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은, 선행 기록 동작의 결과로서 메모리 셀 내에 저장된 논리 전압 레벨을 향해 데이터 라인을 바이어싱하는 것을 포함한다.
도 2에 도시된 실시예에서, 스위칭 디바이스(212)는 데이터 라인과 노드(214) 사이에 전기적으로 커플링되는 단일 스위칭 디바이스이다. 몇몇 실시예들에서, 셀들(210A, 210B, 210C, 및 210D) 각각은 데이터 라인과 노드(214) 사이에 전기적으로 커플링되는 추가 스위칭 디바이스(도시 생략)를 포함한다. 몇몇 실시예들에서, 추가 스위칭 디바이스는 셀들(210A, 210B, 210C, 및 210D)의 논리 상태에 응답하여 데이터 라인을 노드(214)와 전기적으로 커플링하도록 구성된다.
판독 신호 라인, 예를 들어 판독 신호 라인들(RWL1 또는 RWL2) 중 하나와 통신가능하게 커플링되는 스위칭 디바이스(212)를 포함함으로써, 셀들(210A, 210B, 210C, 및 210D) 각각은 판독 동작시에 판독 신호, 예를 들어 판독 신호들(RWL1S 또는 RWL2S) 중 하나에 응답하여 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다.
스위칭 디바이스(212)가 n형 트랜지스터를 포함하는 몇몇 실시예들에서, 셀들(210A, 210B, 210C, 및 210D) 각각은 따라서, 판독 동작시에 하이 논리 전압 레벨을 갖는 판독 신호에 응답하여 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다. 스위칭 디바이스(212)가 p형 트랜지스터를 포함하는 몇몇 실시예들에서, 셀들(210A, 210B, 210C, 및 210D) 각각은 따라서, 판독 동작시에 로우 논리 전압 레벨을 갖는 판독 신호에 응답하여 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성된다.
메모리 회로(200)는, 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 바와 같이, 판독 신호들(RWL1 및 RWL2)이 판독 동작시에 동일한 논리 전압 레벨을 갖도록 구성된다. 판독 신호들(RWL1 및 RWL2)이 동일한 논리 전압 레벨을 갖는 것에 응답하여, 셀들(210A 및 210C)은 판독 동작시에 노드(214) 상의 전압 레벨을 향해 데이터 라인(RBL1)을 동시에 바이어싱하도록 구성되고, 셀들(210B 및 210D)은 판독 동작시에 노드(214) 상의 전압 레벨을 향해 데이터 라인(RBL2)을 동시에 바이어싱하도록 구성된다.
판독 동작시에 전압 레벨을 향해 데이터 라인을 바이어싱하는 것은, 전류가 데이터 라인에, 예를 들어 전류(IB)가 데이터 라인(RBL1)에, 판독 동작시에 전압 레벨을 향해 데이터 라인을 바이어싱하도록 구성되는 셀 또는 셀들의 스위칭 디바이스들(212)을 통해 흐르도록 하는 것을 포함한다.
셀들(210A 및 210C)이 판독 동작시에 노드(214) 상의 전압 레벨을 향해 데이터 라인(RBL1)을 동시에 바이어싱하도록 구성되기 때문에, 전류(IB)는 셀(210A)의 스위칭 디바이스(212)를 통해 흐르는 전류(I210A)와, 셀(210C)의 스위칭 디바이스(212)를 통해 흐르는 전류(I210C)의 합이다.
데이터 라인(RBL1)이 노드(214)에서의 전압 레벨을 향해 바이어싱되는 속도는, 전류(IB)의 크기가 증가할수록 증가한다. 전류(IB)가 2개의 셀 전류들(I210A 및 I210C)로부터의 컴포넌트들을 포함하기 때문에, 전류(IB)는 셀들(210A 및 210C)의 셀 유형과 동일한 셀 유형의 단일 셀로부터의 단일 컴포넌트의 전류보다 큰 크기를 갖는다. 데이터 라인(RBL1)은 따라서, 동일한 셀 유형의 단일 셀에 의해 바이어싱되는 데이터 라인이 판독 동작시에 노드(214)에서의 전압 레벨을 향해 바이어싱되는 속도보다 큰 속도로 노드(214)에서의 전압 레벨을 향해 바이어싱된다.
위에서 논의된 구성에 의해, 메모리 회로(200)는 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 이익들을 가능하게 할 수 있다.
도 3은 몇몇 실시예들에 따른, 메모리 회로의 도면이다. 도 3은 메모리 셀(300), 데이터 라인들(8TRBL, 8TWBL, 및 8TWBLB), 판독 신호 라인(8TRWL), 및 기록 신호 라인(8TWWL)을 도시한다. 메모리 셀(300)은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 메모리 셀들(112)로서 사용가능하다.
메모리 셀(300)은 셀들(210A, 210B, 210C, 및 210D)로서 사용가능하고, 데이터 라인(8TRBL)은 데이터 라인들(RBL1 및 RBL2)로서 사용가능하고, 판독 신호 라인(8TRWL)은 판독 신호 라인들(RWL1 및 RWL2)로서 사용가능하며, 이들 각각은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의되었다. 기록 신호 라인(8TWWL)은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 R/W 신호 버스(115)의 일부로서 사용가능하다. 메모리 셀(300)은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의된 스위칭 디바이스(212)의 일부 또는 전부로서 사용가능한 트랜지스터(8TNM1)를 포함한다.
메모리 셀(300)은, 동작 전압을 캐리하도록 구성되는 전력 공급 노드(VCC) 및 기준 접지 전압을 캐리하도록 구성되는 기준 노드(GND)를 포함하는 8T SRAM 메모리 셀이다. p형 트랜지스터(8TP1) 및 n형 트랜지스터(8TN1)는 전력 공급 노드(VCC)와 기준 노드(GND) 사이에 직렬로 전기적으로 커플링되고, p형 트랜지스터(8TP2) 및 n형 트랜지스터(8TN2)는 전력 공급 노드(VCC)와 기준 노드(GND) 사이에 직렬로 전기적으로 커플링된다.
트랜지스터들(8TP1 및 8TN1)의 게이트들은 서로, 그리고 노드(8T1)에서 트랜지스터들(8TP2 및 8TN2)의 드레인들과 전기적으로 커플링되고, 트랜지스터들(8TP2 및 8TN2)의 게이트들은 서로, 그리고 노드(8T2)에서 트랜지스터들(8TP1 및 8TN1)의 드레인들과 전기적으로 커플링되며, 메모리 셀(300)은 따라서 노드(8T1) 상의 제 1 논리 전압 레벨을 노드(8T2) 상의 상보적 제 2 논리 전압 레벨로 래칭(latching)하도록 구성된다.
n형 트랜지스터(8TN3)는 노드(8T2)와 데이터 라인(8TWBL) 사이에 전기적으로 커플링되고, 기록 신호 라인(8TWWL)과 통신가능하게 커플링되는 게이트를 갖는다. 트랜지스터(8TN3)는 따라서, 기록 동작 동안 기록 신호 라인(8TWWL) 상의 기록 신호(라벨링 생략)의 하이 논리 전압 레벨에 응답하여 노드(8T2)를 데이터 라인(8TWBL)과 전기적으로 커플링하도록 구성된다.
n형 트랜지스터(8TN4)는 노드(8T1)와 데이터 라인(8TWBLB) 사이에 전기적으로 커플링되고, 기록 신호 라인(8TWWL)과 통신가능하게 커플링되는 게이트를 갖는다. 트랜지스터(8TN4)는 따라서, 기록 동작 동안 기록 신호 라인(8TWWL) 상의 기록 신호의 하이 논리 전압 레벨에 응답하여 노드(8T1)를 데이터 라인(8TWBLB)과 전기적으로 커플링하도록 구성된다.
n형 트랜지스터(8TNM1) 및 n형 트랜지스터(8TNM2)는 데이터 라인(8TRBL)과 기준 노드(GND) 사이에 직렬로 전기적으로 커플링된다. 트랜지스터(8TNM1)의 게이트는 판독 신호 라인(8TRWL)과 통신가능하게 커플링되고, 트랜지스터(8TNM2)의 게이트는 노드(8T2)와 통신가능하게 커플링된다. 트랜지스터들(8TNM1 및 8TNM2)은 따라서, 판독 신호 라인(8TRWL) 상의 하이 논리 전압 레벨 및 노드(8T2) 상의 하이 논리 전압 레벨에 응답하여 데이터 라인(8TRBL)을 기준 노드(GND)와 전기적으로 커플링하도록 구성된다.
몇몇 실시예들에서, 메모리 셀(300)은 감지 증폭기를 포함하는 메모리 매크로의 부분이고, 데이터 라인(8TRBL)은 감지 증폭기와 전기적으로 커플링되며, 감지 증폭기는 메모리 매크로의 판독 동작시에 데이터 라인(8TRBL) 상의 전압 레벨에 기반하여 메모리 셀(300)의 논리적 상태를 결정하도록 구성된다.
몇몇 실시예들에서, 판독 동작시에, 데이터 라인(8TRBL)은 기준 노드(GND) 상의 기준 접지 전압의 기준 접지 전압 레벨과는 상이한 선충전 전압 레벨로 선충전된다.
트랜지스터들(8TNM1 및 8TNM2)이 둘 다 스위치 온되는 판독 동작시에, 전류(I300)는 데이터 라인(8TRBL)과 기준 노드(GND) 전압 레벨들간의 전위차 및 트랜지스터들(8TNM1 및 8TNM2) 각각의 온 상태 저항값들에 기반하여 데이터 라인(8TRBL)과 기준 노드(GND) 사이로 흐른다.
트랜지스터들(8TNM1 및 8TNM2)의 온 상태 저항값들은, 트랜지스터들(8TNM1 및 8TNM2)의 게이트들에 인가되는 하이 논리 전압 레벨의 값과 관련하여, 그리고 제조 프로세스 변동들에 의해 좌우되는 물리적 특성들과 관련하여 변동된다.
메모리 회로들(100 및 200) 및 도 1a과 도 2와 관련하여 위에서 논의된 구성 및 사용법에 의해, 메모리 셀(300)은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 이익들을 가능하게 할 수 있다.
도 4는 몇몇 실시예들에 따른, 메모리 회로의 도면이다. 도 4는 메모리 셀(400), 데이터 라인들(9TRBL 및 9TWBL), 판독 신호 라인(9TRWL), 및 기록 신호 라인(9TWWL)을 도시한다. 메모리 셀(400)은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 메모리 셀들(112)로서 사용가능하다.
메모리 셀(400)은 셀들(210A, 210B, 210C, 및 210D)로서 사용가능하고, 데이터 라인(9TRBL)은 데이터 라인들(RBL1 및 RBL2)로서 사용가능하고, 판독 신호 라인(9TRWL)은 판독 신호 라인들(RWL1 및 RWL2)로서 사용가능하며, 이들 각각은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의되었다. 기록 신호 라인(9TWWL)은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 R/W 신호 버스(115)의 일부로서 사용가능하다. 메모리 셀(400)은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의된 스위칭 디바이스(212)의 일부 또는 전부로서 사용가능한 트랜지스터(9TNM1)를 포함한다.
메모리 셀(400)은, 동작 전압을 캐리하도록 구성되는 전력 공급 노드(VCC) 및 기준 접지 전압을 캐리하도록 구성되는 기준 노드(GND)를 포함하는 9T SRAM 메모리 셀이다. p형 트랜지스터(9TP1) 및 n형 트랜지스터(9TN1)는 전력 공급 노드(VCC)와 기준 노드(GND) 사이에 직렬로 전기적으로 커플링되고, p형 트랜지스터(9TP2) 및 n형 트랜지스터(9TN2)는 전력 공급 노드(VCC)와 기준 노드(GND) 사이에 직렬로 전기적으로 커플링된다.
트랜지스터들(9TP1 및 9TN1)의 게이트들은 서로, 그리고 노드(9T1)에서 트랜지스터들(9TP2 및 9TN2)의 드레인들과 전기적으로 커플링되고, 트랜지스터들(9TP2 및 9TN2)의 게이트들은 서로, 그리고 노드(9T2)에서 트랜지스터들(9TP1 및 9TN1)의 드레인들과 전기적으로 커플링되며, 메모리 셀(400)은 따라서 노드(9T1) 상의 제 1 논리 전압 레벨을 노드(9T2) 상의 상보적 제 2 논리 전압 레벨로 래칭하도록 구성된다.
n형 트랜지스터(9TN4)는 노드(9T1)와 데이터 라인(9TWBL) 사이에 전기적으로 커플링되고, 기록 신호 라인(9TWWL)과 통신가능하게 커플링되는 게이트를 갖는다. 트랜지스터(9TN4)는 따라서, 기록 동작 동안 기록 신호 라인(9TWWL) 상의 기록 신호(라벨링 생략)의 하이 논리 전압 레벨에 응답하여 노드(9T1)를 데이터 라인(9TWBL)과 전기적으로 커플링하도록 구성된다.
n형 트랜지스터(9TNM3) 및 n형 트랜지스터(9TNM5)는 노드(9T2)와 기준 노드(GND) 사이에 직렬로 전기적으로 커플링된다. 트랜지스터(9TNM3)의 게이트는 기록 신호 라인(9TWWL)과 통신가능하게 커플링되고, 트랜지스터(9TNM5)의 게이트는 데이터 라인(9TWBL)와 통신가능하게 커플링된다. 트랜지스터들(9TNM3 및 9TNM5)은 따라서, 기록 신호 라인(9TWWL) 상의 하이 논리 전압 레벨 및 데이터 라인(9TWBL) 상의 하이 논리 전압 레벨에 응답하여 노드(9T2)를 기준 노드(GND)와 전기적으로 커플링하도록 구성된다.
위에서 논의된 구성에 의해, 메모리 셀(400)은 기록 동작시에 노드들(9T1 및 9T2) 상의 상보적 논리 전압 레벨들을 저장하도록 구성된다.
n형 트랜지스터(9TNM1) 및 n형 트랜지스터(9TNM2)는 데이터 라인(9TRBL)과 기준 노드(GND) 사이에 직렬로 전기적으로 커플링된다. 트랜지스터(9TNM1)의 게이트는 판독 신호 라인(9TRWL)과 통신가능하게 커플링되고, 트랜지스터(9TNM2)의 게이트는 노드(9T2)와 통신가능하게 커플링된다. 트랜지스터들(9TNM1 및 9TNM2)은 따라서, 판독 신호 라인(9TRWL) 상의 하이 논리 전압 레벨 및 노드(9T2) 상의 하이 논리 전압 레벨에 응답하여 데이터 라인(9TRBL)을 기준 노드(GND)와 전기적으로 커플링하도록 구성된다.
몇몇 실시예들에서, 메모리 셀(400)은 감지 증폭기를 포함하는 메모리 매크로의 부분이고, 데이터 라인(9TRBL)은 감지 증폭기와 전기적으로 커플링되며, 감지 증폭기는 메모리 매크로의 판독 동작시에 데이터 라인(9TRBL) 상의 전압 레벨에 기반하여 메모리 셀(400)의 논리적 상태를 결정하도록 구성된다.
몇몇 실시예들에서, 판독 동작시에, 데이터 라인(9TRBL)은 기준 노드(GND) 상의 기준 접지 전압의 기준 접지 전압 레벨과는 상이한 선충전 전압 레벨로 선충전된다.
트랜지스터들(9TNM1 및 9TNM2)이 둘 다 스위치 온되는 판독 동작시에, 전류(I400)는 데이터 라인(9TRBL)과 기준 노드(GND) 전압 레벨들간의 전위차 및 트랜지스터들(9TNM1 및 9TNM2) 각각의 온 상태 저항값들에 기반하여 데이터 라인(9TRBL)과 기준 노드(GND) 사이로 흐른다.
트랜지스터들(9TNM1 및 9TNM2)의 온 상태 저항값들은, 트랜지스터들(9TNM1 및 9TNM2)의 게이트들에 인가되는 하이 논리 전압 레벨의 값과 관련하여, 그리고 제조 프로세스 변동들에 의해 좌우되는 물리적 특성들과 관련하여 변동된다.
메모리 회로들(100 및 200) 및 도 1a 내지 도 1c와 도 2와 관련하여 위에서 논의된 구성 및 사용법에 의해, 메모리 셀(400)은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 이익들을 가능하게 할 수 있다.
도 5a는 몇몇 실시예들에 따른, 어드레스 디코딩 회로(520A)의 도면이다. 어드레스 디코딩 회로(520A)는 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 어드레스 디코딩 회로(120A)의 일부 또는 전부로서 사용가능하다.
어드레스 디코딩 회로(520A)는 인버터들[ASINV(0) 및 ASINV(1)] 및 AND 게이트들(AND1, AND2, AND3, 및 AND4)을 포함한다. 인버터들[ASINV(0) 및 ASINV(1)]의 입력 단자들은 제어 신호 버스(125)와 통신가능하게 커플링되고, AND 게이트들(AND1, AND2, AND3, 및 AND4)의 출력 단자들은 R/W 신호 버스(115A)와 통신가능하게 커플링되며, 이들 각각은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의되었다.
인버터[ASINV(0)]는 자신의 입력 단자에서 어드레스 신호의 제 1 비트[AS(0)]를 수신하도록 구성되고, 인버터[ASINV(1)]는 자신의 입력 단자에서 어드레스 신호의 제 2 비트[AS(1)]를 수신하도록 구성된다. 인버터[ASINV(0)]는 AND 게이트(AND1)의 입력 단자에 그리고 AND 게이트(AND3)의 입력 단자에 연결되는 출력 단자를 갖는다. 인버터[ASINV(1)]는 AND 게이트(AND1)의 입력 단자에 그리고 AND 게이트(AND2)의 입력 단자에 연결되는 출력 단자를 갖는다.
인버터들[ASINV(0) 및 ASINV(1)]에의 연결들에 추가하여, AND 게이트(AND1)는 신호 라인(515A1)에 연결되는 출력 단자를 갖는다. AND 게이트(AND1)는 따라서, 인버팅된 어드레스 비트[AS(0)] 및 인버팅된 어드레스 비트[AS(1)]를 수신하고, 신호 라인(515A1) 상에 신호(515AS1)를 출력하도록 구성된다. 신호(515AS1)는 따라서, 어드레스 비트들[AS(0) 및 AS(1)] 각각이 로우 논리 레벨을 가질 때 하이 논리 레벨을 갖고, 그렇지 않으면 로우 논리 레벨을 갖는다.
인버터[ASINV(1)]에의 연결에 추가하여, AND 게이트(AND2)는 제 1 어드레스 비트[AS(0)]를 수신하도록 구성되는 입력 단자, 및 신호 라인(515A2)에 연결되는 출력 단자를 갖는다. AND 게이트(AND2)는 따라서, 어드레스 비트[AS(0)] 및 인버팅된 어드레스 비트[AS(1)]를 수신하고, 신호 라인(515A2) 상에 신호(515AS2)를 출력하도록 구성된다. 신호(515AS2)는 따라서, 어드레스 비트[AS(0)]가 하이 논리 레벨을 갖고 어드레스 비트[AS(1)]가 로우 논리 레벨을 가질 때 하이 논리 레벨을 갖고, 그렇지 않으면 로우 논리 레벨을 갖는다.
인버터[ASINV(0)]에의 연결에 추가하여, AND 게이트(AND3)는 제 2 어드레스 비트[AS(1)]를 수신하도록 구성되는 입력 단자, 및 신호 라인(515A3)에 연결되는 출력 단자를 갖는다. AND 게이트(AND3)는 따라서, 인버팅된 어드레스 비트[AS(0)] 및 어드레스 비트[AS(1)]를 수신하고, 신호 라인(515A3) 상에 신호(515AS3)를 출력하도록 구성된다. 신호(515AS3)는 따라서, 어드레스 비트[AS(0)]가 로우 논리 레벨을 갖고 어드레스 비트[AS(1)]가 하이 논리 레벨을 가질 때 하이 논리 레벨을 갖고, 그렇지 않으면 로우 논리 레벨을 갖는다.
AND 게이트(AND4)는 제 1 어드레스 비트[AS(0)]를 수신하도록 구성되는 입력 단자, 제 2 어드레스 비트[AS(1)]를 수신하도록 구성되는 입력 단자, 및 신호 라인(515A4)에 연결되는 출력 단자를 갖는다. AND 게이트(AND4)는 따라서, 어드레스 비트[AS(0) 및 AS(1)]를 수신하고, 신호 라인(515A4) 상에 신호(515AS4)를 출력하도록 구성된다. 신호(515AS4)는 따라서, 어드레스 비트들[AS(0) 및 AS(1)] 각각이 하이 논리 레벨을 가질 때 하이 논리 레벨을 갖고, 그렇지 않으면 로우 논리 레벨을 갖는다.
도 5a에 도시된 실시예에서, 어드레스 디코딩 회로(520A)는 2개의 비트들을 갖는 어드레스 신호의 2개의 비트들[AS(0) 및 AS(1)]을 수신하도록 구성되는 2개의 트랜지스터들[ASINV(0) 및 ASINV(1)], 및 4개의 AND 게이트들(AND1..AND4)을 포함한다. 몇몇 실시예들에서, 어드레스 디코딩 회로(520A)는 인버터들[ASINV(0) 및 ASINV(1)]에 추가하여 적어도 하나의 인버터(도시 생략), 및 AND 게이트들(AND1..AND4)에 추가하여 적어도 하나의 AND 게이트(도시 생략)를 포함하고, 어드레스 디코딩 회로(520A)는 따라서 2개보다 큰 수의 비트들을 갖는 어드레스 신호를 수신하도록 구성된다. 몇몇 실시예들에서, 어드레스 디코딩 회로(520A)는 디코딩 회로(520B) 및 도 5c와 관련하여 아래에서 논의되는 n개 비트들을 갖는 어드레스 신호를 수신하도록 구성된다.
위에서 논의된 구성에 의해, 어드레스 디코딩 회로(520A)는 어드레스 비트들, 예를 들어 어드레스 비트들[AS(0) 및 AS(1)]의 논리 레벨들의 각각의 가능한 조합에 대응하는 논리 레벨들을 갖는 신호들, 예를 들어 출력 신호들(515AS1..515AS4)을 출력할 수 있다. 몇몇 실시예들에서, 어드레스 디코딩 회로(520A)는 도 5a에 도시된 구성 이외의 구성을 갖고, 어드레스 디코딩 회로(520A)는 어드레스 비트들의 논리 레벨들의 각각의 가능한 조합에 대응하는 논리 레벨들을 갖는 신호들을 출력할 수 있다.
위에서 논의된 구성 및 사용법에 의해, 디코딩 회로(520A)는 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 이익들을 가능하게 할 수 있다.
도 5b는 몇몇 실시예들에 따른, 어드레스 디코딩 회로(520B)의 도면이다. 어드레스 디코딩 회로(520B)는 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 어드레스 디코딩 회로(120B)의 일부 또는 전부로서 사용가능하다.
어드레스 디코딩 회로(520B)에 추가하여, 도 5b는 스토리지 디바이스(140)로서 사용가능한 스토리지 디바이스(540), 기준 어드레스 버스(145)의 일부 또는 전부로서 사용가능한 기준 어드레스 라인들(545RA1 및 545RA2), 및 제어 신호 버스(125)를 도시하고, 이들 각각은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의되었다.
어드레스 디코딩 회로(520B)는 기준 어드레스 라인(545RA1)을 통해 스토리지 디바이스(540)와 통신가능하게 커플링되는 제 1 부분(520B1), 및 기준 어드레스 라인(545RA2)을 통해 스토리지 디바이스(540)와 통신가능하게 커플링되는 제 2 부분(520B2)을 포함한다. 제 1 부분(520B1)의 비제한적인 예시는 도 5c와 관련하여 아래에서 논의된다.
기준 어드레스 라인(545RA1)은 한 세트의 행들(110A) 중 제 1 행에 대응하는 제 1 기준 어드레스를 제 1 부분(520B1)에 전달하도록 구성되고, 기준 어드레스 라인(545RA2)은 한 세트의 행들(110A) 중 제 2 행에 대응하는 제 2 기준 어드레스를 제 2 부분(520B2)에 전달하도록 구성된다.
제 1 부분(520B1)은, 동작시에, 스토리지 디바이스(540) 내에 저장되고 기준 어드레스 라인(545RA1)으로부터 수신되는 제 1 기준 어드레스 신호와, 제어 신호 버스(125)로부터 수신되는 제어 신호들(125S) 내의 행 어드레스 정보와의 비교에 기반하여 신호(515BS1)를 생성하고 신호 라인(515B1)에 출력하도록 구성된다. 제 2 부분(520B2)은, 동작시에, 스토리지 디바이스(540) 내에 저장되고 기준 어드레스 라인(545RA2)으로부터 수신되는 제 2 기준 어드레스 신호와, 제어 신호 버스(125)로부터 수신되는 제어 신호들(125S) 내의 행 어드레스 정보와의 비교에 기반하여 신호(515BS2)를 생성하고 신호 라인(515B2)에 출력하도록 구성된다.
제 1 부분(520B1) 및 제 2 부분(520B2) 각각은 복수의 입력 단자들에서 제어 신호들(125S) 및 기준 어드레스 정보를 수신하도록 구성되는 복수의 논리 게이트들을 포함한다. 복수의 논리 게이트들은, 동작시에, 제어 신호들(125S) 내의 행 어드레스 정보가 기준 어드레스 정보와 매칭될 때 제 1 논리 레벨을 갖고, 제어 신호들(125S) 내의 행 어드레스 정보가 기준 어드레스 정보와 매칭되지 않을 때 제 2 논리 레벨을 갖는 대응하는 신호(515BS1 또는 515BS2)가 생성되도록 구성된다.
어드레스 디코더(520B)는 따라서, 신호들(515BS1 및 515BS2)을 분리적으로 생성하고 각각의 신호 라인들(515B1 및 515B2)에 출력하도록 구성되고, 출력 신호들(515BS1 및 515BS2)은 한 세트의 행들(110A)의 각각의 행들에 대응하는 행 어드레스 정보에 선택적으로 응답한다.
도 5b에 도시된 실시예에서, 어드레스 디코더(520B)는 2개의 부분들(520B1 및 520B2)을 포함한다. 몇몇 실시예들에서, 어드레스 디코더(520B)는 부분들(520B1 및 520B2)에 추가하여 적어도 하나의 부분(도시 생략)을 포함하고, 따라서 신호들(515BS1 및 515BS2)에 추가하여 적어도 하나의 신호(도시 생략)를 분리적으로 생성하고, 신호 라인들(515B1 및 515B2)에 추가하여 적어도 하나의 신호 라인(도시 생략)에 출력하도록 구성된다.
다양한 실시예들에서, 부분들(520B1 및 520B2)은, 이들에 의해 어드레스 디코더(520B)가 신호들(515BS1 및 515BS2)을 분리적으로 생성하고 출력하도록 구성되는, 동일하거나 상이한 구성들을 갖는다. 몇몇 실시예들에서, 부분들(520B1 및 520B2)은, 어드레스 디코더(520B)가 신호들(515BS1 및 515BS2)을 분리적으로 생성하고 출력하도록 구성되는 단일 회로이도록, 서브세트 또는 이들의 모든 각각의 회로 엘리먼트들을 공유한다.
도 5c는 몇몇 실시예들에 따른, 어드레스 디코딩 회로(520B1)의 비제한적인 예시의 도면이다. 어드레스 디코딩 회로(520B1)는 n개의 NAND 쌍들[NAND(0)..NAND(n-1)], n개의 인버터 쌍들[INV(0)..INV(n-1)], 및 논리 트리(tree)(510)를 포함한다. 각각의 NAND 쌍들[NAND(0)..NAND(n-1)]의 제 1 NAND의 입력 단자들은 인버터 쌍들[INV(0)..INV(n-1)] 중 대응하는 인버터 쌍의 입력 단자들에 연결되고, 인버터 쌍의 출력 단자들은 NAND 쌍의 제 2 NAND의 입력 단자들에 연결된다. 각각의 NAND 쌍[NAND(0)..NAND(n-1)]의 출력 단자들은 논리 트리(510)에 연결되고, 논리 트리(510)의 출력 단자는 신호 라인(515B1)에 연결된다.
NAND 쌍들[NAND(0)..NAND(n-1)]의 각각의 NAND의 제 1 입력 단자들은 제어 신호 버스(125)와 통신가능하게 커플링되고, NAND 쌍들[NAND(0)..NAND(n-1)]의 각각의 NAND의 제 2 입력 단자들은 기준 어드레스 라인(545RA1)과 통신가능하게 커플링된다. 출력 단자(515B1)는 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 R/W 신호 버스(115B)와 통신가능하게 커플링된다.
개수 n은 행 어드레스 내의 비트들의 개수에 대응한다. 몇몇 실시예들에서, 행 어드레스는 2개 내지 9개 범위의 개수의 비트들을 갖는다. 몇몇 실시예들에서, 행 어드레스는 7개 내지 8개 범위의 개수의 비트들을 갖는다. 몇몇 실시예들에서, 행 어드레스는 n개보다 큰 총 개수의 비트들을 갖고, n개는 행 어드레스 내의 비트들의 총 개수 중 일부를 나타낸다.
각각의 NAND 쌍[NAND(0)..NAND(n-1)]의 제 1 NAND는 제 1 입력 단자에서 기준 어드레스[RA(0)..RA(n-1)]의 대응하는 비트를 수신하고, 제 2 입력 단자에서 어드레스 신호[AS(0)..AS(n-1)]의 대응하는 비트를 수신하도록 구성된다. 각각의 NAND 쌍[NAND(0)..NAND(n-1)]의 제 2 NAND는 제 1 입력 단자에서, 대응하는 인버터 쌍[INV(0)..INV(n-1)]의 제 1 인버터에 의해 인버팅된 기준 어드레스[RA(0)..RA(n-1)]의 대응하는 비트를 수신하고, 제 2 입력 단자에서, 대응하는 인버터 쌍[INV(0)..INV(n-1)]의 제 2 인버터에 의해 인버팅된 어드레스 신호[AS(0)..AS(n-1)]의 대응하는 비트를 수신하도록 구성된다.
각각의 NAND 쌍[NAND(0)..NAND(n-1)]은 따라서, 대응하는 기준 어드레스와 어드레스 신호 비트들이 매칭될 때 하나의 하이 논리 레벨 및 하나의 로우 논리 레벨을 출력하고, 대응하는 기준 어드레스와 어드레스 신호 비트들이 매칭되지 않을 때 2개의 하이 논리 레벨들을 출력하도록 구성된다.
논리 트리(510)는 계층적으로(in tiers) 배열된 복수의 NAND 게이트들(510N) 및 인버터(510I)를 포함한다. 제 1 계층의 NAND 게이트들은 NAND 쌍들[NAND(0)..NAND(n-1)]에 의해 출력되는 논리 레벨들을 수신하도록 구성되고, 다음 계층들은 이전 계층들의 출력 단자들에 연결되는 입력 단자들을 가지며, 최종 NAND 게이트는 인버터(510I)의 입력 단자에 연결되는 출력 단자를 갖는다. 인버터(510I)는 신호 라인(515B1)에 신호(515B1S)를 출력하도록 구성되는 출력 단자를 갖는다.
NAND 게이트들의 각각의 계층은 따라서, 입력 논리 레벨들에 기반하여 논리 레벨들을 출력하도록 구성되어, 신호(515B1S)는 모든 기준 어드레스 및 어드레스 신호 비트들의 매칭에 부합하는 NAND 쌍[NAND(0)..NAND(n-1)] 논리 레벨들에 대응하는 제 1 논리 레벨, 및 기준 어드레스 중 하나 이상과 어드레스 신호 비트들 사이의 비매칭에 부합하는 NAND 쌍[NAND(0)..NAND(n-1)] 논리 레벨들에 대응하는 제 2 논리 레벨을 갖는다.
몇몇 실시예들에서, 제 1 논리 레벨은 하이 논리 레벨이고, 제 2 논리 레벨은 로우 논리 레벨이다. 몇몇 실시예들에서, 제 1 논리 레벨은 로우 논리 레벨이고, 제 2 논리 레벨은 하이 논리 레벨이다.
도 5c에 도시된 실시예에서, NAND 트리(510)의 각각의 논리 게이트는 NAND 게이트(510N)이다. 몇몇 실시예들에서, 논리 트리(510)는 복수의 논리 게이트 유형들(도시 생략)을 포함한다.
위에서 논의된 구성 및 사용법에 의해, 부분들(520B1 및 520B2)을 포함하는 디코딩 회로(520B)는 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 이익들을 가능하게 할 수 있다.
도 6은 하나 이상의 실시예에 따른, 취약 셀로부터의 데이터를 판독하는 방법(600)의 흐름도이다. 방법(600)은, 각각 도 1a 내지 도 1c 및 도 2 내지 도 4와 관련하여 위에서 논의된 메모리 회로, 예를 들어 메모리 회로들(100, 200, 300, 또는 400)과 함께 사용가능하다.
도 6에서 방법(600)의 동작들이 도시된 순서는 단지 예시를 위한 것이며; 방법(600)의 동작들은 도 6에 도시된 순서와는 상이한 순서들로 실행될 수 있다. 몇몇 실시예들에서, 도 6에 도시된 동작들에 추가적인 동작들은 도 6에 도시된 동작들 이전에, 그 사이에, 그 동안에, 그리고/또는 그 이후에 수행된다. 몇몇 실시예들에서, 방법(600)의 동작들은 메모리 회로를 동작시키는 방법의 동작들의 서브세트이다.
동작(610)에서, 몇몇 실시예들에서, 메모리 어레이의 제 1 행의 어드레스에 대응하는 어드레스 정보가 스토리지 디바이스 내에 저장된다. 메모리 어레이의 제 1 행은 취약 셀을 포함한다. 어드레스 정보를 저장하는 동작은 메모리 어레이의 행을 식별하기 위해 어드레스 디코딩 회로에 의해 사용가능한 정보를 저장하는 동작을 포함한다. 몇몇 실시예들에서, 스토리지 디바이스 내에 어드레스 정보를 저장하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 스토리지 디바이스(140) 내에 기준 어드레스 정보를 저장하는 동작을 포함한다.
몇몇 실시예들에서, 어드레스 정보를 저장하는 동작은 행 어드레스를 저장하는 동작을 포함한다. 몇몇 실시예들에서, 어드레스 정보를 저장하는 동작은 행 어드레스의 일부를 저장하는 동작을 포함한다. 몇몇 실시예들에서, 어드레스 정보를 저장하는 동작은 행 어드레스에 대응하는 인덱스 또는 다른 식별자를 저장하는 동작을 포함한다.
어드레스 정보를 저장하는 동작은 취약 행으로서 식별된 행에 대응하는 어드레스 정보를 저장하는 동작을 포함한다. 몇몇 실시예들에서, 어드레스 정보를 저장하는 동작은 도 7과 관련하여 아래에서 논의되는 방법(700)의 동작(710)에 대해 설명되는 방식으로, 취약 행으로서 식별된 행에 대응하는 어드레스 정보를 저장하는 동작을 포함한다.
몇몇 실시예들에서, 어드레스 정보를 저장하는 동작은 취약 셀을 사용하는 속도 동작에 기반하여 메모리 어레이의 제 1 행에 대응하는 어드레스 정보를 저장하는 동작을 포함한다. 몇몇 실시예들에서, 메모리 어레이의 제 1 행은 메모리 어레이의 한 세트의 행들 중 한 행이고, 한 세트의 행들은 하나 이상의 가장 느린 속도들을 포함하는 한 세트의 판독 동작 속도들에 대응하며, 어드레스 정보를 저장하는 동작은 하나 이상의 가장 느린 속도들 중 하나를 갖는 취약 셀을 포함한다.
몇몇 실시예들에서, 어드레스 정보를 저장하는 동작은 도 1a 내지 도 1c와 관련하여 위에서 논의된 메모리 회로(100)의 제어 회로(130)를 사용하여 식별된 취약 행에 대응하는 어드레스 정보를 저장하는 동작을 포함한다.
동작(620)에서, 어드레스 디코딩 회로에 의해 어드레스 신호가 수신된다. 어드레스 신호를 수신하는 동작은 메모리 어레이의 제 1 행을 식별하기 위해 어드레스 디코딩 회로에 의해 사용가능한 어드레스 신호 정보를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 어드레스 신호 정보를 수신하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 어드레스 디코딩 회로(120B)에 의해 제어 신호 버스(125)로부터 제어 신호들(125S)을 수신하는 동작을 포함한다.
몇몇 실시예들에서, 어드레스 신호 정보를 수신하는 동작은 제 1 행의 어드레스를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 어드레스 신호 정보를 수신하는 동작은 제 1 행 어드레스의 일부를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 어드레스 정보를 수신하는 동작은 제 1 행 어드레스에 대응하는 인덱스 또는 다른 식별자를 수신하는 동작을 포함한다.
동작(630)에서, 몇몇 실시예들에서, 어드레스 신호는 스토리지 디바이스 내에 저장된 어드레스 정보와 비교된다. 스토리지 디바이스 내에 저장된 어드레스 정보와 어드레스 신호를 비교하는 동작은 저장된 어드레스 정보와, 어드레스 신호 내에 포함된 어드레스 신호 정보를 비교하는 동작을 포함한다.
몇몇 실시예들에서, 스토리지 디바이스 내에 저장된 어드레스 정보와 어드레스 신호 정보를 비교하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 어드레스 디코딩 회로(120B)를 사용하여, 저장된 어드레스 정보와 어드레스 신호 정보를 비교하는 동작을 포함한다. 몇몇 실시예들에서, 스토리지 디바이스 내에 저장된 어드레스 정보와 어드레스 신호 정보를 비교하는 동작은 도 5와 관련하여 위에서 논의된 어드레스 디코딩 회로(500)를 사용하여, 저장된 어드레스 정보와 어드레스 신호 정보를 비교하는 동작을 포함한다.
몇몇 실시예들에서, 스토리지 디바이스 내에 저장된 어드레스 정보와 어드레스 신호를 비교하는 동작은, 어드레스 신호 정보에 의해 식별된 제 1 행 어드레스가 스토리지 디바이스 내에 저장된 어드레스 정보에 의해 식별된 제 1 행 어드레스와 매칭되는지 결정하는 동작을 포함한다.
동작(640)에서, 몇몇 실시예들에서, 제 1 행 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호에 응답하여, 데이터 비트는 취약 셀을 제 1 논리적 상태로 프로그래밍함으로써 메모리 어레이의 제 1 행 내의 취약 셀에 기록되고, 매칭 데이터 비트는 메모리 어레이의 제 2 행 내의 셀을 제 1 논리적 상태로 프로그래밍함으로써 메모리 어레이의 제 2 행 내의 셀에 기록된다.
몇몇 실시예들에서, 취약 셀 및 메모리 어레이의 제 2 행 내의 셀을 제 1 논리적 상태로 프로그래밍하는 동작은, 취약 셀에 제 1 논리 전압 레벨을 저장하고 메모리 어레이의 제 2 행 내의 셀에 제 2 논리 전압 레벨을 저장하는 동작을 포함하고, 제 1 논리 전압 레벨은 제 2 논리 전압 레벨과 동일한 논리 전압 레벨이다.
몇몇 실시예들에서, 취약 셀을 프로그래밍하고 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작은 동시에 실행된다. 몇몇 실시예들에서, 취약 셀을 프로그래밍하고 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작은 동일한 데이터 라인을 사용하여 취약 셀 및 메모리 어레이의 제 2 행 내의 셀 둘 다에 데이터를 전송하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 프로그래밍하고 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작은 메모리 어레이의 단일 기록 동작의 일부로서 실행된다.
몇몇 실시예들에서, 취약 셀을 프로그래밍하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 행(120A) 내의 메모리 셀(112)을 프로그래밍하는 동작을 포함하고, 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작은 행(120B) 내의 메모리 셀(112)을 프로그래밍하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 프로그래밍하는 동작 및 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작 각각은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의된 셀들(210A, 210B, 210C, 또는 210D) 중 하나를 프로그래밍하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 프로그래밍하는 동작 및 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작 각각은 도 3과 관련하여 위에서 논의된 메모리 셀들(300)을 프로그래밍하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 프로그래밍하는 동작 및 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작 각각은 도 4와 관련하여 위에서 논의된 메모리 셀들(400)을 프로그래밍하는 동작을 포함한다.
몇몇 실시예들에서, 취약 셀을 프로그래밍하는 동작은 제 1 어드레스 디코딩 회로를 사용하여 제 1 기록 신호를 생성하고 메모리 어레이의 제 1 행에 의해 제 1 기록 신호를 수신하는 동작을 포함하고, 메모리 어레이의 제 2 행 내의 셀을 프로그래밍하는 동작은 제 2 어드레스 디코딩 회로를 사용하여 제 2 기록 신호를 생성하고 메모리 어레이의 제 2 행에 의해 제 2 기록 신호를 수신하는 동작을 포함한다.
몇몇 실시예들에서, 제 1 기록 신호를 생성하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 제 1 어드레스 디코딩 회로(120A)를 사용하여 판독/기록 신호(115S)를 생성하는 동작을 포함하고 제 2 기록 신호를 생성하는 동작은 제 2 어드레스 디코딩 회로(120B)를 사용하여 판독/기록 신호(115S)를 생성하는 동작을 포함한다.
동작(650)에서, 몇몇 실시예들에서, 제 1 행 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호에 응답하여, 제 1 어드레스 디코딩 회로에 의해 제 1 판독 신호가 생성되고 제 2 어드레스 디코딩 회로에 의해 제 2 판독 신호가 생성된다.
몇몇 실시예들에서, 제 1 판독 신호를 생성하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 제 1 어드레스 디코딩 회로(120A)를 사용하여 판독/기록 신호(115S)를 생성하는 동작을 포함하고 제 2 판독 신호를 생성하는 동작은 제 2 어드레스 디코딩 회로(120B)를 사용하여 판독/기록 신호(115S)를 생성하는 동작을 포함한다.
동작(660)에서, 제 1 행 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호에 응답하여, 취약 셀로부터의 데이터 비트가 판독되고, 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트가 동시에 판독된다.
몇몇 실시예들에서, 취약 셀로부터의 데이터 비트를 판독하는 동작은 바이어스 전압 레벨을 캐리하는 제 1 노드와 데이터 라인을 전기적으로 커플링하기 위해 취약 셀을 사용하는 동작을 포함하고, 제 2 행 내의 셀로부터의 매칭 데이터 비트를 판독하는 동작은 바이어스 전압 레벨을 캐리하는 제 2 노드와 데이터 라인을 전기적으로 커플링하기 위해 제 2 행 내의 셀을 사용하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 행 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호에 응답하는 동작은 스토리지 디바이스 내에 저장된 기준 어드레스 정보와 어드레스 신호 정보의 비교에 기반한다.
제 1 노드와 데이터 라인을 커플링하기 위해 취약 셀을 사용하는 동작 및 제 2 노드와 데이터 라인을 커플링하기 위해 제 2 행 내의 셀을 사용하는 동작은 동시에 실행된다. 몇몇 실시예들에서, 제 1 노드와 데이터 라인을 커플링하기 위해 취약 셀을 사용하는 동작 및 제 2 노드와 데이터 라인을 커플링하기 위해 제 2 행 내의 셀을 사용하는 동작은 메모리 어레이의 단일 판독 동작의 일부로서 실행된다.
몇몇 실시예들에서, 취약 셀을 사용하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 행(120A) 내의 메모리 셀(112)을 사용하는 동작을 포함하고, 제 2 행 내의 셀을 사용하는 동작은 행(120B) 내의 메모리 셀(112)을 사용하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 사용하는 동작 및 제 2 행 내의 셀을 사용하는 동작 각각은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의된 셀들(210A, 210B, 210C, 또는 210D) 중 하나를 사용하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 사용하는 동작 및 제 2 행 내의 셀을 사용하는 동작 각각은 도 3과 관련하여 위에서 논의된 메모리 셀들(300)을 사용하는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 사용하는 동작 및 제 2 행 내의 셀을 사용하는 동작 각각은 도 4와 관련하여 위에서 논의된 메모리 셀들(400)을 사용하는 동작을 포함한다.
몇몇 실시예들에서, 제 1 노드와 데이터 라인을 전기적으로 커플링하는 동작 및 제 2 노드와 데이터 라인을 전기적으로 커플링하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 데이터 라인(114)을 전기적으로 커플링하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 노드와 데이터 라인을 전기적으로 커플링하는 동작 및 제 2 노드와 데이터 라인을 전기적으로 커플링하는 동작은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의된 데이터 라인(RBL1 또는 RBL2)을 전기적으로 커플링하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 노드와 데이터 라인을 전기적으로 커플링하는 동작 및 제 2 노드와 데이터 라인을 전기적으로 커플링하는 동작은 도 3과 관련하여 위에서 논의된 데이터 라인(8TRBL)을 전기적으로 커플링하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 노드와 데이터 라인을 전기적으로 커플링하는 동작 및 제 2 노드와 데이터 라인을 전기적으로 커플링하는 동작은 도 4와 관련하여 위에서 논의된 데이터 라인(9TRBL)을 전기적으로 커플링하는 동작을 포함한다.
몇몇 실시예들에서, 바이어스 전압 레벨은 메모리 어레이의 기준 접지 레벨(ground reference level)이고, 취약 셀을 사용하는 동작 및 제 2 행 내의 셀을 사용하는 동작 각각은 기준 접지 레벨을 향해 데이터 라인을 방전시키는 동작을 포함한다. 몇몇 실시예들에서, 취약 셀을 사용하는 동작 및 제 2 행 내의 셀을 사용하는 동작 각각은 판독 동작의 일부로서 데이터 라인을 선충전하는 것에 기반하여 선충전 전압을 갖는 데이터 라인을 방전시키는 동작을 포함한다.
몇몇 실시예들에서, 취약 셀을 사용하는 동작은 취약 셀이 제 1 어드레스 디코딩 회로로부터 제 1 판독 신호를 수신하는 동작을 포함하고, 제 2 행 내의 셀을 사용하는 동작은 제 2 행 내의 셀이 제 2 어드레스 디코딩 회로로부터 제 2 판독 신호를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 어드레스 디코딩 회로로부터 제 1 판독 신호를 수신하는 동작은 어드레스 디코딩 회로(120A)로부터 판독/기록 신호(115S)를 수신하는 동작을 포함하고, 제 2 어드레스 디코딩 회로로부터 제 2 판독 신호를 수신하는 동작은 어드레스 디코딩 회로(120B)로부터 판독/기록 신호(115S)를 수신하는 동작을 포함하며, 이들 각각은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의되었다.
몇몇 실시예들에서, 제 1 판독 신호를 수신하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 R/W 신호 버스(115A)로부터 판독/기록 신호(115S)를 수신하는 동작을 포함하고, 제 2 판독 신호를 수신하는 동작은 R/W 신호 버스(115B)로부터 판독/기록 신호(115S)를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 판독 신호를 수신하는 동작은 메모리 회로(200) 및 도 2와 관련하여 위에서 논의된 판독 신호 라인(RWL1) 상의 판독 신호(RWL1S) 또는 판독 신호 라인(RWL2) 상의 판독 신호(RWL2S) 중 하나를 수신하는 동작을 포함하고, 제 2 판독 신호를 수신하는 동작은 판독 신호 라인(RWL1) 상의 판독 신호(RWL1S) 또는 판독 신호 라인(RWL2) 상의 판독 신호(RWL2S) 중 다른 하나를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 판독 신호를 수신하는 동작 및 제 2 판독 신호를 수신하는 동작 각각은 도 3과 관련하여 위에서 논의된 판독 신호 라인(8TRWL) 상의 판독 신호를 수신하는 동작을 포함한다. 몇몇 실시예들에서, 제 1 판독 신호를 수신하는 동작 및 제 2 판독 신호를 수신하는 동작 각각은 도 4와 관련하여 위에서 논의된 판독 신호 라인(9TRWL) 상의 판독 신호를 수신하는 동작을 포함한다.
몇몇 실시예들에서, 제 1 노드와 데이터 라인을 전기적으로 커플링하기 위해 취약 셀을 사용하는 동작은 또한 취약 셀 내에 저장된 제 1 논리 전압 레벨에 응답하고, 제 2 노드와 데이터 라인을 전기적으로 커플링하기 위해 제 2 행 내의 셀을 사용하는 동작은 또한 제 2 행 내의 셀에 저장된 제 2 논리 전압 레벨에 응답한다.
방법(600)의 동작들을 실행함으로써, 메모리 어레이의 하나 이상의 행 상의 판독 동작들의 속도를 증가시키기 위해 취약 셀로부터의 데이터 비트가 판독되고 제 2 행 내의 셀로부터의 매칭 데이터 비트가 동시에 판독됨으로써, 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 이익들을 획득한다.
도 7은 하나 이상의 실시예들에 따른, 메모리 회로를 구성하는 방법(700)의 흐름도이다. 방법(700)은 도 1a 내지 도 1c와 관련하여 위에서 논의된 메모리 회로, 예를 들어 메모리 회로(100)와 함께 사용가능하다. 몇몇 실시예들에서, 방법(700)의 동작들의 일부 또는 전부는 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 테스트 회로, 예를 들어 테스트 회로(132)를 사용하여 실행된다.
도 7에서 방법(700)의 동작들이 도시된 순서는 단지 예시를 위한 것이며; 방법(700)의 동작들은 도 7에 도시된 순서와는 상이한 순서로 실행될 수 있다. 몇몇 실시예들에서, 도 7에 도시된 동작들에 추가적인 동작들은 도 7에 도시된 동작들 이전에, 그 사이에, 그 동안에, 그리고/또는 그 이후에 수행된다.
몇몇 실시예들에서, 방법(700)의 동작들은 메모리 회로를 구성하는 방법의 동작들의 서브세트이다. 몇몇 실시예들에서, 방법(700)의 동작들 중 일부 또는 전부는 메모리 회로의 정상(normal) 동작 이전에 메모리 회로의 초기 설정의 일부로서 수행된다. 몇몇 실시예들에서, 방법(700)의 동작들 중 일부 또는 전부는 메모리 회로의 정상 동작의 기간 후의 메인터넌스 프로세스로서 수행된다.
동작(710)에서, 메모리 회로의 셀들의 취약 행이 식별된다. 취약 행을 식별하는 동작은 취약 행 상의 테스트 판독 동작의 속도가 제 1 속도 표준을 충족시키는지에 기반한다.
몇몇 실시예들에서, 테스트 판독 동작은 복수의 테스트 판독 동작들 중 제 1 테스트 판독 동작이고, 취약 행을 식별하는 동작은 메모리 회로의 메모리 어레이의 복수의 행들에 대해 복수의 테스트 판독 동작들을 실행하는 동작을 포함하고, 복수의 행들은 취약 행을 포함한다. 몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 메모리 어레이(110)의 한 세트의 행들(110A)에 대해 복수의 테스트 판독 동작들을 실행하는 동작을 포함한다.
몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 복수의 테스트 판독 동작들의 하나 이상의 실행 속도를 측정하는 동작을 포함한다. 몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 하나 이상의 기록 또는 판독 에러를 검출하는 동작을 포함한다.
몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로의 동작 주파수를 변동시키는 동작을 포함한다. 몇몇 실시예들에서, 동작 주파수는 메모리 회로가 일부인 시스템의 동작 주파수이다. 몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 동작 주파수(FRQ)를 변동시키는 동작을 포함한다.
몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 동작 전압의 값을 변동시키는 동작을 포함한다. 몇몇 실시예들에서, 동작 전압은 메모리 회로가 일부인 시스템의 동작 전압이다. 몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 최소 동작 전압(VCCMIN)을 변동시키는 동작을 포함한다.
몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로의 빌트인 테스트 회로에 의해 수행된다. 몇몇 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 테스트 회로(132)에 의해 수행된다.
다양한 실시예들에서, 복수의 테스트 판독 동작들을 실행하는 동작은 메모리 회로의 외부 회로, 메모리 회로의 내외부 회로들의 조합에 의해, 또는 메모리 회로의 사용자에 응답하여 수행된다.
다양한 실시예들에서, 취약 행을 식별하는 동작은 복수의 테스트 판독 동작들에 대응하는 복수의 속도들의 통계적 분포를 식별하는 동작을 포함한다. 통계적 분포들의 비제한적인 예시들은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 가우시안 분포 또는 커브(N)에 의해 나타내어지는 통계적 분포를 포함한다.
다양한 실시예들에서, 취약 행을 식별하는 동작은 복수의 테스트 판독 동작들에 대응하는 복수의 속도들 중 하나 이상의 가장 느린 속도를 식별하는 동작을 포함한다. 몇몇 실시예들에서, 복수의 테스트 판독 동작들 중 대응하는 제 1 테스트 판독 동작의 속도가 제 1 속도 표준을 충족시키는지에 기반하여 취약 행을 식별하는 동작은, 대응하는 제 1 테스트 판독 동작의 속도가 하나 이상의 가장 느린 속도인지를 포함한다.
동작(720)에서, 취약 행의 어드레스에 대응하는 어드레스 정보가 메모리 회로의 스토리지 디바이스 내에 저장된다. 어드레스 정보를 저장하는 동작은 도 6과 관련하여 위에서 논의된 방법(600)의 동작(610)에 대해 설명된 방식으로 실행된다.
동작(730)에서, 취약 행 상의 후속 판독 동작들 동안, 저장된 어드레스 정보에 기반하여 취약 행으로부터의 그리고 메모리 회로의 셀들의 제 2 행으로부터의 데이터가 동시에 판독된다.
몇몇 실시예들에서, 취약 행으로부터의 데이터를 판독하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 한 세트의 행들(110A)의 행으로부터의 데이터를 판독하는 동작을 포함하고, 제 2 행으로부터의 데이터를 판독하는 동작은 한 세트의 행들(110B)의 행으로부터의 데이터를 판독하는 동작을 포함한다.
몇몇 실시예들에서, 취약 행으로부터의 그리고 제 2 행으로부터의 데이터를 동시에 판독하는 동작은, 메모리 회로의 제 2 행을 후속 판독 동작들 동안 그리고 후속 기록 동작들 동안 인에이블되도록 구성하는 것의 일부이다.
동작(740)에서, 몇몇 실시예들에서, 메모리 회로의 동작 주파수의 값 또는 메모리 회로의 동작 전압의 값 중 하나 또는 둘 다는, 취약 행 상의 후속 판독 동작들 동안 취약 행으로부터의 그리고 제 2 행으로부터의 데이터를 동시에 판독한 것에 기반하여 결정된다.
몇몇 실시예들에서, 동작 주파수의 값을 결정하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 동작 주파수(FRQ)의 값을 결정하는 동작을 포함한다. 몇몇 실시예들에서, 동작 전압의 값을 결정하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 최소 동작 전압(VCCMIN)의 값을 결정하는 동작을 포함한다.
몇몇 실시예들에서, 값을 결정하는 동작은 제 2 행을 취약 행과 동시에 판독되도록 인에이블하기 전에 제 1 값을 결정하는 동작 및 제 2 행을 취약 행과 동시에 판독되도록 인에이블한 후에 제 2 값을 결정하는 동작을 포함한다.
몇몇 실시예들에서, 값을 결정하는 동작은, 메모리 회로의 셀들의 행들에 대해 복수의 테스트 판독 동작들을 실행하는 동안 동작 주파수 또는 동작 전압 중 하나 또는 둘 다를 변동시키는 동작을 포함한다.
동작(750)에서, 몇몇 실시예들에서, 동작들(710, 720, 730, 또는 740) 중 일부 또는 전부는, 취약 행에 추가하여 메모리 회로의 셀들의 하나 이상의 행 상의 후속 판독 동작들 동안 제 2 행에 추가하여 하나 이상의 행을 인에이블하기 위해 반복된다.
동작(760)에서, 몇몇 실시예들에서, 동작(740)에서 결정된 메모리 회로의 동작 주파수의 값 또는 메모리 회로의 동작 전압의 값 중 하나 또는 둘 다가 메모리 회로에 인가된다.
몇몇 실시예들에서, 동작 주파수의 값을 인가하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 동작 주파수(FRQ)의 값을 인가하는 동작을 포함한다. 몇몇 실시예들에서, 동작 전압의 값을 인가하는 동작은 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 최소 동작 전압(VCCMIN)의 값을 인가하는 동작을 포함한다.
동작(770)에서, 몇몇 실시예들에서, 메모리 회로는 메모리 회로에 인가되는, 동작(740)에서 결정된 메모리 회로의 동작 주파수의 값 또는 메모리 회로의 동작 전압의 값 중 하나 또는 둘 다로 동작된다. 메모리 회로를 동작시키는 동작은, 취약 행 상의 후속 판독 동작들 동안 제 2 행이 취약 행과 동시에 판독되도록 인에이블된 상태에서 메모리 회로를 동작시키는 동작을 포함한다.
메모리 회로를 구성하기 위한 방법(700)의 동작들을 수행하는 것은 방법(700)의 동작들을 수행함으로써 구성되지 않는 메모리 회로와 비교하여 메모리 회로의 증가된 동작 속도 또는 저하된 동작 전압 중 하나 또는 둘 다를 가능하게 한다. 메모리 회로(100) 및 도 1a 내지 도 1c와 관련하여 위에서 논의된 바와 같이, 증가된 동작 주파수는 메모리 회로 성능 및 다른 회로들과의 호환성을 향상시키고, 저하된 동작 전압은 에너지 소비 및 전력 관련 열 생성을 감소시킨다.
몇몇 실시예들에서, 회로는 데이터 라인, 메모리 어레이의 제 1 행 내의 제 1 셀 - 제 1 셀은 데이터 라인과 전기적으로 커플링됨 - , 메모리 어레이의 제 2 행 내의 제 2 셀 - 제 2 셀은 데이터 라인과 전기적으로 커플링됨 - 을 포함한다. 회로는 제 1 행 상의 판독 동작시에 제 1 셀 및 제 2 셀로부터의 데이터를 데이터 라인에 동시에 전송하도록 구성된다. 몇몇 실시예들에서, 회로는 메모리 어레이의 제 1 행을 메모리 어레이의 취약 행으로서 식별하도록 구성된다. 몇몇 실시예들에서, 메모리는 제 1 행을 사용하는 테스트 판독 동작의 속도에 기반하여 메모리 어레이의 제 1 행을 취약 행으로서 식별하도록 구성되는 자가 테스트 회로를 포함한다. 몇몇 실시예들에서, 자가 테스트 회로는 제 1 행의 어드레스에 대응하는 어드레스 정보가 스토리지 디바이스 내에 저장되도록 하기 위해 구성된다. 몇몇 실시예들에서, 회로는 제 1 셀 및 제 2 셀 각각을 사용하여 제 1 전압 레벨로 데이터 라인을 바이어싱함으로써 데이터를 동시에 전송하도록 구성된다. 몇몇 실시예들에서, 제 1 셀은 제 1 판독 신호에 응답하여 제 1 노드와 데이터 라인을 전기적으로 커플링하도록 구성되는 제 1 트랜지스터를 포함하고, 제 2 셀은 제 2 판독 신호에 응답하여 제 2 노드와 데이터 라인을 전기적으로 커플링하도록 구성되는 제 2 트랜지스터를 포함하며, 제 1 노드 및 제 2 노드 각각은 제 1 전압 레벨을 갖는다. 몇몇 실시예들에서, 제 1 전압 레벨은 메모리 어레이의 기준 접지 레벨이고, 제 1 노드 및 제 2 노드 각각은 기준 접지 레벨을 캐리하도록 구성되는 접지 노드이다. 몇몇 실시예들에서, 제 1 어드레스 디코딩 회로는 제 1 행의 어드레스에 대응하는 어드레스 신호에 응답하여 제 1 판독 신호를 생성하도록 구성되고, 제 2 어드레스 디코딩 회로는 스토리지 디바이스 내에 저장된 어드레스 정보와 어드레스 신호를 비교함으로써 제 2 판독 신호를 생성하도록 구성되며, 어드레스 정보는 제 1 행의 어드레스에 대응한다.
몇몇 실시예들에서, 취약 셀로부터의 데이터를 판독하는 방법은 메모리 어레이의 제 1 행 - 메모리 어레이의 제 1 행은 취약 셀을 포함함 - 의 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호를 수신하는 단계, 어드레스 신호를 수신한 것에 응답하여 취약 셀로부터의 데이터 비트를 판독하는 단계, 및 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계를 포함한다. 몇몇 실시예들에서, 취약 셀로부터의 데이터 비트를 판독하는 단계는 바이어스 전압 레벨을 캐리하는 제 1 노드와 데이터 라인을 전기적으로 커플링하는 단계를 포함하고, 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계는 바이어스 전압 레벨을 캐리하는 제 2 노드와 데이터 라인을 전기적으로 커플링하는 단계를 포함한다. 몇몇 실시예들에서, 바이어스 전압 레벨은 메모리 어레이의 기준 접지 레벨이고, 제 1 노드와 데이터 라인을 전기적으로 커플링하는 단계 및 제 2 노드와 데이터 라인을 전기적으로 커플링하는 단계 각각은 기준 접지 레벨을 향해 데이터 라인을 방전시키는 단계를 포함한다. 몇몇 실시예들에서, 취약 셀로부터의 데이터 비트를 판독하는 단계는 취약 셀이 제 1 어드레스 디코딩 회로로부터 제 1 판독 신호를 수신하는 단계를 포함하고, 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계는 메모리 어레이의 제 2 행 내의 셀이 제 2 어드레스 디코딩 회로로부터 제 2 판독 신호를 수신하는 단계를 포함한다. 몇몇 실시예들에서, 데이터 비트는 취약 셀 내에 저장된 제 1 논리 전압 레벨에 대응하고, 매칭 데이터 비트는 제 2 셀 내에 저장된 제 2 논리 전압 레벨에 대응하며, 방법은 취약 셀 및 메모리 어레이의 제 2 행 내의 셀을 제 1 논리 전압 레벨이 제 2 논리 전압 레벨과 동일한 논리 전압 레벨이 되도록 프로그래밍하는 단계를 더 포함한다. 몇몇 실시예들에서, 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계는 스토리지 디바이스 내에 저장된 어드레스 정보와 어드레스 신호를 비교하는 단계를 포함하고, 어드레스 정보는 메모리 어레이의 제 1 행의 어드레스에 대응한다. 몇몇 실시예들에서, 방법은 제 1 행을 사용하는 판독 동작의 속도에 기반하여 스토리지 디바이스 내에 어드레스 정보를 저장하는 단계를 포함한다.
몇몇 실시예들에서, 메모리 회로를 구성하는 방법은 취약 행 상의 테스트 판독 동작의 속도가 제 1 속도 표준을 충족시키는지에 기반하여 메모리 회로의 셀들의 취약 행을 식별하는 단계, 취약 행의 어드레스에 대응하는 어드레스 정보를 스토리지 디바이스 내에 저장하는 단계, 및 취약 행 상의 후속 판독 동작들 동안, 저장된 어드레스 정보에 기반하여 취약 행으로부터의 그리고 메모리 회로의 셀들의 제 2 행으로부터의 데이터를 동시에 판독하는 단계를 포함한다. 몇몇 실시예들에서, 테스트 판독 동작은 복수의 테스트 판독 동작들 중 제 1 테스트 판독 동작이고, 취약 행을 식별하는 단계는 메모리 회로의 셀들의 복수의 행들 상의 복수의 테스트 판독 동작들을 실행하는 단계, 및 복수의 테스트 판독 동작들 중 제 1 테스트 판독 동작의 속도를 실행된 복수의 테스트 판독 동작들의 하나 이상의 가장 느린 속도들 중 하나로 식별하는 단계를 포함한다. 몇몇 실시예들에서, 취약 행을 식별하는 단계는 취약 행 상의 테스트 판독 동작시에 판독 에러를 검출하는 단계를 포함한다. 몇몇 실시예들에서, 취약 행을 식별하는 단계는 메모리 회로의 동작 주파수 또는 메모리 회로의 동작 전압 중 하나 또는 둘 다를 변동시키는 단계를 포함한다. 몇몇 실시예들에서, 방법은 취약 행 상의 후속 판독 동작들 동안 취약 행으로부터의 그리고 제 2 행으로부터의 데이터를 동시에 판독한 것에 기반하여 메모리 회로의 동작 전압의 값을 결정하는 단계를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 회로에 있어서,
데이터 라인;
메모리 어레이의 제 1 행 내의 제 1 셀 - 상기 제 1 셀은 상기 데이터 라인과 전기적으로 커플링됨 - ; 및
상기 메모리 어레이의 제 2 행 내의 제 2 셀 - 상기 제 2 셀은 상기 데이터 라인과 전기적으로 커플링됨 - 을 포함하고,
상기 제 1 행 상의 제 1 판독 동작시에 상기 제 1 셀 및 상기 제 2 셀로부터의 데이터를 상기 데이터 라인에 동시에 전송하도록 구성되는 것인, 회로.
실시예 2. 실시예 1에 있어서, 상기 메모리 어레이의 제 1 행을 상기 메모리 어레이의 취약(weak) 행으로서 식별하도록 구성되는 것인, 회로.
실시예 3. 실시예 2에 있어서, 상기 제 1 행을 사용하는 테스트 판독 동작의 속도에 기반하여 상기 메모리 어레이의 제 1 행을 상기 메모리 어레이의 취약 행으로서 식별하도록 구성되는 자가 테스트(self-test) 회로를 더 포함하는, 회로.
실시예 4. 실시예 3에 있어서, 상기 자가 테스트 회로는, 상기 제 1 행의 어드레스에 대응하는 어드레스 정보가 스토리지 디바이스 내에 저장되도록 하기 위해 구성되는 것인, 회로.
실시예 5. 실시예 1에 있어서, 상기 제 1 셀 및 상기 제 2 셀 각각을 사용하여 상기 데이터 라인을 제 1 전압 레벨로 바이어싱함으로써 상기 데이터를 동시에 전송하도록 구성되는 것인, 회로.
실시예 6. 실시예 5에 있어서,
상기 제 1 셀은 제 1 판독 신호에 응답하여 제 1 노드와 상기 데이터 라인을 전기적으로 커플링하도록 구성되는 제 1 트랜지스터를 포함하고,
상기 제 2 셀은 제 2 판독 신호에 응답하여 제 2 노드와 상기 데이터 라인을 전기적으로 커플링하도록 구성되는 제 2 트랜지스터를 포함하며,
상기 제 1 노드 및 상기 제 2 노드 각각은 제 1 전압 레벨을 갖는 것인, 회로.
실시예 7. 실시예 6에 있어서,
상기 제 1 전압 레벨은 상기 메모리 어레이의 기준 접지 레벨(ground reference level)이고,
상기 제 1 노드 및 상기 제 2 노드 각각은 상기 기준 접지 레벨을 캐리(carry)하도록 구성되는 접지 노드인 것인, 회로.
실시예 8. 실시예 6에 있어서,
상기 제 1 행의 어드레스에 대응하는 어드레스 신호에 응답하여 상기 제 1 판독 신호를 생성하도록 구성되는 제 1 어드레스 디코딩 회로; 및
스토리지 디바이스 내에 저장된 어드레스 정보 - 상기 어드레스 정보는 상기 제 1 행의 어드레스에 대응함 - 와 상기 어드레스 신호를 비교함으로써 상기 제 2 판독 신호를 생성하도록 구성되는 제 2 어드레스 디코딩 회로를 더 포함하는, 회로.
실시예 9. 취약 셀로부터의 데이터를 판독하는 방법에 있어서,
메모리 어레이의 제 1 행 - 상기 메모리 어레이의 제 1 행은 상기 취약 셀을 포함함 - 의 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호를 수신하는 단계; 및
상기 어드레스 정보를 포함하는 상기 어드레스 신호를 수신한 것에 응답하여,
상기 취약 셀로부터의 데이터 비트를 판독하는 단계; 및
상기 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계를 포함하는, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 10. 실시예 9에 있어서,
상기 취약 셀로부터의 데이터 비트를 판독하는 단계는, 바이어스 전압 레벨을 캐리하는 제 1 노드와 데이터 라인을 전기적으로 커플링하는 단계를 포함하고,
상기 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계는, 상기 바이어스 전압 레벨을 캐리하는 제 2 노드와 상기 데이터 라인을 전기적으로 커플링하는 단계를 포함하는 것인, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 11. 실시예 10에 있어서,
상기 바이어스 전압 레벨은 상기 메모리 어레이의 기준 접지 레벨이고,
상기 제 1 노드와 상기 데이터 라인을 전기적으로 커플링하는 단계 및 상기 제 2 노드와 상기 데이터 라인을 전기적으로 커플링하는 단계 각각은, 상기 기준 접지 레벨을 향해 상기 데이터 라인을 방전시키는 단계를 포함하는 것인, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 12. 실시예 9에 있어서,
상기 취약 셀로부터의 데이터 비트를 판독하는 단계는, 제 1 어드레스 디코딩 회로로부터 제 1 판독 신호를 수신하는 단계를 포함하고,
상기 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터를 동시에 판독하는 단계는, 상기 메모리 어레이의 제 2 행 내의 셀이 제 2 어드레스 디코딩 회로로부터 제 2 판독 신호를 수신하는 단계를 포함하는 것인, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 13. 실시예 9에 있어서,
상기 데이터 비트는 상기 제 1 셀 내에 저장된 제 1 논리 전압 레벨에 대응하고,
상기 매칭 데이터 비트는 상기 제 2 셀 내에 저장된 제 2 논리 전압 레벨에 대응하며,
상기 취약 셀 및 상기 메모리 어레이의 제 2 행 내의 셀을 상기 제 1 논리 전압 레벨이 상기 제 2 논리 전압 레벨과 동일한 논리 전압 레벨이 되도록 프로그래밍하는 단계를 더 포함하는, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 14. 실시예 9에 있어서, 상기 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계는, 스토리지 디바이스 내에 저장된 어드레스 정보 - 상기 어드레스 정보는 상기 제 1 행의 어드레스에 대응함 - 와 상기 어드레스 신호를 비교하는 단계를 포함하는 것인, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 15. 실시예 14에 있어서, 상기 제 1 행을 사용하는 판독 동작의 속도에 기반하여 상기 스토리지 디바이스 내에 상기 어드레스 정보를 저장하는 단계를 더 포함하는, 취약 셀로부터의 데이터를 판독하는 방법.
실시예 16. 메모리 회로를 구성하는 방법에 있어서,
상기 메모리 회로의 셀들의 취약 행을, 상기 취약 행 상의 테스트 판독 동작의 속도가 제 1 속도 표준(criterion)을 충족시키는지에 기반하여 식별하는 단계;
상기 취약 행의 어드레스에 대응하는 어드레스 정보를 스토리지 디바이스 내에 저장하는 단계; 및
상기 취약 행 상의 후속 판독 동작들 동안, 상기 저장된 어드레스 정보에 기반하여 상기 취약 행으로부터의 그리고 상기 메모리 회로의 셀들의 제 2 행으로부터의 데이터를 동시에 판독하는 단계를 포함하는, 메모리 회로를 구성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 테스트 판독 동작은 복수의 데스트 판독 동작들 중 제 1 테스트 판독 동작이고,
상기 취약 행을 식별하는 단계는,
상기 메모리 회로의 셀들의 복수의 행 - 상기 복수의 행들은 상기 취약 행을 포함함 - 들 상의 복수의 테스트 판독 동작들을 실행하는 단계; 및
상기 복수의 판독 동작들 중 상기 제 1 테스트 판독 동작의 속도를 상기 실행된 복수의 테스트 판독 동작들의 하나 이상의 가장 느린 속도들 중 하나로 식별하는 단계를 포함하는 것인, 메모리 회로를 구성하는 방법.
실시예 18. 실시예 16에 있어서, 상기 취약 행을 식별하는 단계는, 상기 취약 행 상의 테스트 판독 동작시에 판독 에러를 검출하는 단계를 포함하는 것인, 메모리 회로를 구성하는 방법.
실시예 19. 실시예 16에 있어서, 상기 취약 행을 식별하는 단계는, 상기 메모리 회로의 동작 주파수 또는 상기 메모리 회로의 동작 전압 중 하나 또는 둘 다를 변동시키는 단계를 포함하는 것인, 메모리 회로를 구성하는 방법.
실시예 20. 실시예 16에 있어서, 상기 취약 행 상의 후속 판독 동작들 동안 상기 취약 행으로부터의 그리고 상기 제 2 행으로부터의 데이터를 동시에 판독한 것에 기반하여 상기 메모리 회로의 동작 전압의 값을 결정하는 단계를 더 포함하는, 메모리 회로를 구성하는 방법.

Claims (10)

  1. 회로에 있어서,
    데이터 라인;
    메모리 어레이의 제 1 행 내의 제 1 셀 - 상기 제 1 셀은 상기 데이터 라인과 전기적으로 커플링됨 - ; 및
    상기 메모리 어레이의 제 2 행 내의 제 2 셀 - 상기 제 2 셀은 상기 데이터 라인과 전기적으로 커플링됨 - 을 포함하고,
    상기 제 1 행 상의 제 1 판독 동작시에 상기 제 1 셀 및 상기 제 2 셀로부터의 데이터를 상기 데이터 라인에 동시에 전송하도록 구성되는 것인, 회로.
  2. 제 1 항에 있어서, 상기 메모리 어레이의 제 1 행을 상기 메모리 어레이의 취약(weak) 행으로서 식별하도록 구성되는 것인, 회로.
  3. 제 2 항에 있어서, 상기 제 1 행을 사용하는 테스트 판독 동작의 속도에 기반하여 상기 메모리 어레이의 제 1 행을 상기 메모리 어레이의 취약 행으로서 식별하도록 구성되는 자가 테스트(self-test) 회로를 더 포함하는, 회로.
  4. 제 3 항에 있어서, 상기 자가 테스트 회로는, 상기 제 1 행의 어드레스에 대응하는 어드레스 정보가 스토리지 디바이스 내에 저장되도록 하기 위해 구성되는 것인, 회로.
  5. 제 1 항에 있어서, 상기 제 1 셀 및 상기 제 2 셀 각각을 사용하여 상기 데이터 라인을 제 1 전압 레벨로 바이어싱함으로써 상기 데이터를 동시에 전송하도록 구성되는 것인, 회로.
  6. 제 5 항에 있어서,
    상기 제 1 셀은 제 1 판독 신호에 응답하여 제 1 노드와 상기 데이터 라인을 전기적으로 커플링하도록 구성되는 제 1 트랜지스터를 포함하고,
    상기 제 2 셀은 제 2 판독 신호에 응답하여 제 2 노드와 상기 데이터 라인을 전기적으로 커플링하도록 구성되는 제 2 트랜지스터를 포함하며,
    상기 제 1 노드 및 상기 제 2 노드 각각은 제 1 전압 레벨을 갖는 것인, 회로.
  7. 제 6 항에 있어서,
    상기 제 1 전압 레벨은 상기 메모리 어레이의 기준 접지 레벨(ground reference level)이고,
    상기 제 1 노드 및 상기 제 2 노드 각각은 상기 기준 접지 레벨을 캐리(carry)하도록 구성되는 접지 노드인 것인, 회로.
  8. 제 6 항에 있어서,
    상기 제 1 행의 어드레스에 대응하는 어드레스 신호에 응답하여 상기 제 1 판독 신호를 생성하도록 구성되는 제 1 어드레스 디코딩 회로; 및
    스토리지 디바이스 내에 저장된 어드레스 정보 - 상기 어드레스 정보는 상기 제 1 행의 어드레스에 대응함 - 와 상기 어드레스 신호를 비교함으로써 상기 제 2 판독 신호를 생성하도록 구성되는 제 2 어드레스 디코딩 회로를 더 포함하는, 회로.
  9. 취약 셀로부터의 데이터를 판독하는 방법에 있어서,
    메모리 어레이의 제 1 행 - 상기 메모리 어레이의 제 1 행은 상기 취약 셀을 포함함 - 의 어드레스에 대응하는 어드레스 정보를 포함하는 어드레스 신호를 수신하는 단계; 및
    상기 어드레스 정보를 포함하는 상기 어드레스 신호를 수신한 것에 응답하여,
    상기 취약 셀로부터의 데이터 비트를 판독하는 단계; 및
    상기 메모리 어레이의 제 2 행 내의 셀로부터의 매칭 데이터 비트를 동시에 판독하는 단계를 포함하는, 취약 셀로부터의 데이터를 판독하는 방법.
  10. 데이터를 판독하는 방법에 있어서,
    메모리 회로의 셀들의 취약 행을, 상기 취약 행 상의 테스트 판독 동작의 속도가 제 1 속도 표준(criterion)을 충족시키는지에 기반하여 식별하는 단계-상기 취약 행은 취약 셀을 포함함-;
    상기 취약 행의 어드레스에 대응하는 어드레스 정보를 스토리지 디바이스 내에 저장하는 단계; 및
    상기 취약 행 상의 후속 판독 동작들 동안, 상기 저장된 어드레스 정보에 기반하여 상기 취약 행 내의 상기 취약 셀으로부터의 그리고 상기 메모리 회로의 셀들의 제 2 행 내의 셀으로부터의 데이터를 동시에 판독하는 단계를 포함하는, 메모리 회로를 구성하는 방법.
KR1020180051765A 2018-03-20 2018-05-04 메모리 회로 구성 및 방법 KR102109901B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/927,044 US10515689B2 (en) 2018-03-20 2018-03-20 Memory circuit configuration and method
US15/927,044 2018-03-20

Publications (2)

Publication Number Publication Date
KR20190110410A KR20190110410A (ko) 2019-09-30
KR102109901B1 true KR102109901B1 (ko) 2020-05-29

Family

ID=67847904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180051765A KR102109901B1 (ko) 2018-03-20 2018-05-04 메모리 회로 구성 및 방법

Country Status (5)

Country Link
US (4) US10515689B2 (ko)
KR (1) KR102109901B1 (ko)
CN (1) CN110310680B (ko)
DE (1) DE102018107201A1 (ko)
TW (1) TWI690935B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method
US20220019407A1 (en) * 2020-07-14 2022-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. In-memory computation circuit and method
US11823758B2 (en) * 2021-02-10 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Conducting built-in self-test of memory macro

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272935B1 (en) 1998-01-09 2001-08-14 New Holland North America, Inc. Apparatus for mass flow measurement
US9257196B2 (en) 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4193127A (en) * 1979-01-02 1980-03-11 International Business Machines Corporation Simultaneous read/write cell
US5383193A (en) * 1992-09-25 1995-01-17 Atmel Corporation Method for testing non-volatile memories
JPH09282886A (ja) * 1996-01-19 1997-10-31 Sgs Thomson Microelectron Inc メモリセルへの書込の開始をトラッキングする回路及び方法
KR100240883B1 (ko) 1997-02-06 2000-01-15 윤종용 Cmos sram 장치
US5835429A (en) * 1997-05-09 1998-11-10 Lsi Logic Corporation Data retention weak write circuit and method of using same
DE19933539B4 (de) * 1999-07-16 2005-08-04 Infineon Technologies Ag Integrierter Speicher
KR100532442B1 (ko) * 2003-06-17 2005-11-30 삼성전자주식회사 데이터 처리방법 및 데이터 처리장치
US7472320B2 (en) 2004-02-24 2008-12-30 International Business Machines Corporation Autonomous self-monitoring and corrective operation of an integrated circuit
US20060259840A1 (en) 2005-05-12 2006-11-16 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
US8169808B2 (en) * 2008-01-25 2012-05-01 Micron Technology, Inc. NAND flash content addressable memory
CA2690237C (en) 2009-02-06 2011-03-15 Sidense Corp. High reliability otp memory
US8724390B2 (en) * 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
KR20140106770A (ko) * 2013-02-25 2014-09-04 삼성전자주식회사 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법
KR102083266B1 (ko) 2013-11-29 2020-03-03 삼성전자주식회사 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
KR102402406B1 (ko) * 2016-03-17 2022-05-27 에스케이하이닉스 주식회사 반도체 장치
KR102471601B1 (ko) * 2016-05-17 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법
KR102517700B1 (ko) 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272935B1 (en) 1998-01-09 2001-08-14 New Holland North America, Inc. Apparatus for mass flow measurement
US9257196B2 (en) 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays

Also Published As

Publication number Publication date
US20210287738A1 (en) 2021-09-16
KR20190110410A (ko) 2019-09-30
US11043261B2 (en) 2021-06-22
DE102018107201A1 (de) 2019-09-26
US11605422B2 (en) 2023-03-14
US20190295630A1 (en) 2019-09-26
TWI690935B (zh) 2020-04-11
CN110310680A (zh) 2019-10-08
US10515689B2 (en) 2019-12-24
US20200090735A1 (en) 2020-03-19
US10762952B2 (en) 2020-09-01
TW201941199A (zh) 2019-10-16
US20200395065A1 (en) 2020-12-17
CN110310680B (zh) 2023-11-10

Similar Documents

Publication Publication Date Title
US6791890B2 (en) Semiconductor memory device reading data based on memory cell passing current during access
US5754472A (en) Flash memory device having a program path the same as a read pre-condition path
US9025367B1 (en) Method and apparatus for sensing tunnel magneto-resistance
US6490199B2 (en) Sense amplifier circuit for a flash memory device
US7298180B2 (en) Latch type sense amplifier
US11605422B2 (en) Memory circuit configuration
US6940777B2 (en) Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
US7940553B2 (en) Method of storing an indication of whether a memory location in phase change memory needs programming
US8335121B2 (en) Method for implementing an SRAM memory information storage device
US6111779A (en) Cell structure for low electric power static RAM
KR20030012992A (ko) 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로
US20040085845A1 (en) Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
US9019788B2 (en) Techniques for accessing memory cells
TWI714140B (zh) 寫入線電路、驅動電路與使資料線浮置的方法
US7995398B2 (en) Structures and methods for reading out non-volatile memories
US8830779B1 (en) Low voltage fuse-based memory with high voltage sense amplifier
CN113808646B (zh) 存储器电路以及在其中传输数据的方法
US8144493B2 (en) CAM cell memory device
CN117616501A (zh) 单端存储器
US20240177770A1 (en) Non-volatile memory structure with single cell or twin cell sensing
KR100207449B1 (ko) 반도체 메모리 장치의 비트 라인 충전용 전압 발생기
KR20010107136A (ko) 내용 주소화 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant