CN1759452A - 用于弱sram单元的检测 - Google Patents

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Abstract

一种检测存在弱缺陷的静态随机存取存储器(SRAM)阵列的方法和设备。首先将0/1比率写入到存储器阵列中(步骤100)，随后位线BL和BLB被预充电并等于阀值检测电压(步骤102)。为了考虑特定的单元标准和/或特性，阀值检测电压根据单元的0/1比率而被编程。随后，与阵列中的所有单元关联的字线被同时充分使能(步骤104)，然后将位线一起缩短(步骤106)，字线禁用(步骤108)并且释放位线(步骤110)。接下来的步骤中，读出SRAM阵列的内容并与原始的0/1比率进行比较(步骤112)。任何其内容与原始的0/1比率不匹配的单元(即，那些内容已经翻转的单元)被标记或识别为“弱”(步骤114)。

Description

用于弱SRAM单元的检测
本发明通常涉及静态随机存取存储器(SRAM)，更具体地，涉及用于检测弱SRAM单元的方法和设备。
静态RAM是需要电源维持其内容的存储芯片，即只有供电才能在存储器中保持数据位。静态RAM由触发电路构成，所述触发电路基于两个选择晶体管中的哪一个被激活而使得电流通过一端或另一端。与动态随机存取存储器(DRAM)不同，静态RAM无需周期性地刷新单元的刷新电路。SRAM还提供了比DRAM更快的数据访问速度。但它们也占用了更多的空间，耗费了更多的功率并且增加了成本。例如，SRAM通常用于计算机的高速缓冲存储器，以及视频卡上的随机存取存储器数字模拟转换器的一部分。
图1图示了通常使用的六晶体管(6T)的SRAM单元。包括P沟道晶体管102和N沟道晶体管104的第一反向器100，以及包括P沟道晶体管202和N沟道晶体管204的第二反向器200以公知方式互连形成锁存器。第一N沟道选择晶体管106将锁存器连接到第一位线BLB，而第二N沟道选择晶体管108将锁存器连接到第二位线BL。N沟道选择晶体管106，108的栅极连接到字线WL。
如上描述的六晶体管(6T)CMOS SRAM单元与传统的用于微处理器或微控制器设计的四晶体管(4T)SRAM单元相比较其优点包括，由于有源上拉PMOS晶体管，而产生用于完全数据保持性的电位。但由于一些通常称之为弱缺陷的开路缺陷对产生保持性失效是已知的，使得这种完全数据保持电位在先前未被意识到。这种缺陷类型，通常由于例如电阻缺陷、过多的工艺漂移、晶体管不匹配、IR下降等因素而产生，这种类型的缺陷会导致工艺，温度和时间相关的不可预料的数据保持失败。由于存储单元并不会被完全的破坏并且保持失败(通过状态翻转(flipping)来表示)只有在特定的操作条件下才会被触发，例如，在通常的SRAM操作期间的电子干扰(例如，电源噪声)，读/写单元干扰等，因此这种保持性失败的发生是随机的。结果，诸如N匹配(N-March)这样的传统高温烘烤的保持检测技术和检验算法可能检测不到这种类型的错误。
为了实现以下的目的，我们可以定义弱单元为那些静态噪音容限(SNM)接近零并且因此这种单元可以无意中翻转它们的状态的单元。SNM是逻辑电路能够承受任一状态下的噪声量度，即，在不改变现有逻辑状态下能允许改变多少输入电压。换句话说，SNM表示单元强健性(robustness)的量度。参考附图2，图示了具有突出的静态噪音容限的的存储器单元的传送功能。SNM定义为能够嵌入在两个单元反向器的传送特性曲线之间的最大正方形的边长。在特征线上的点X和Y表示两个稳定状态，而交叉点Z表示亚稳定点。在Z周围对X或Y的细小干扰会使单元分别翻转到状态X或Y。
上面所提到类型的缺陷涉及一个或多个具有非期望电气参数漂移的晶体管，即漂移的阀值电压，降低的有效晶体管长度等，以及由于电阻缺陷所导致的“弱欧姆”电气开启和短路。下文将这些缺陷称为“弱缺陷”。美国专利No.5,034,923描述了三种弱缺陷检测处理流程来完全检测存在弱缺陷的SRAM电路反向器。
下面参考图1来概述第一个弱缺陷检测处理流程。首先，位线BLB预充电到低逻辑状态(即，它的电压为晶体管的阀值电压以下)。接着，被检测的反向器的输出(见100)通过驱动字线WL到高逻辑状态(即，它的电压被驱动到晶体管的阀值电压以上的值)来连接到位线BLB和BL，使得晶体管106，108导通。接着，位线BL驱动为低逻辑状态。最后，感测位线BLB的逻辑状态。
第二个弱检测处理流程与第一个类似，但BLB和BL状态的逻辑感测相反。换句话说，BLB预充电到高逻辑状态，接着WL驱动到高状态，随后BL被驱动到高逻辑状态并感测BLB的状态。
很明显，如果反向器100具有适当的功能，则最先两个处理流程的每一个的结果都是BLB的逻辑状态将从其预充电状态改变。换句话说，BLB在第一处理流程后处于高状态而在第二个处理流程后处于低状态。
在美国专利No.5,034,923中所描述的第三个弱缺陷处理流程被设计来检测最先的两个处理流程所不能检测的几个弱缺陷的实例。该处理流程涉及保持BL的高状态并感测流经反向器100的电流峰值量。连接到SRAM单元Vdd电源线的电流传感器检测泄漏电流是否超过了预先选定的阀值，这种情况中的单元被定义为有缺陷的。
参考图3，其图示了优良SRAM单元(实线)和弱SRAM单元(虚线)的传输特性。轴表示依次与位线电压成比例的节点电压。VMgood和VMweak表示优良和弱单元的亚稳定点。如果SRAM单元的内部节点达到VM的电平，则小电压增量将使单元朝着该增量方向翻转。在传输特性曲线上的点X1，Y1，(X2，Y2)分别表示状态表Z1(Z2)-即优良(弱)单元的亚稳定状态。从图3可以很明显的看出，弱单元具有比优良单元显著小的SNM。
但并不是所有的单元都具有相同的传输特性，也就是说，亚稳定点可以在单元间变化。该亚稳定点还可以因技术和电路设计而改变。而且，用户的需求依赖目标应用而变化。在美国专利No.5,034,923中所描述的检测处理流程由于没有考虑到检测电压不能变化而在一定程度上有些拙劣。这极大地限制了所描述方法的应用领域。而且，在美国专利No.5034923中所描述的技术涉及在单个阵列中使能每个字线，使得执行弱单元检测流程处理的时间与阵列中的字线数成比例，即，检测时间相当长。
我们现在所设计的结构克服了上述的问题。
这样，根据本发明的第一个方面，提供了一种用于检测存在弱缺陷的静态随机存取存储器(SRAM)单元的装置，SRAM单元具有初始逻辑状态并包括了连接到两个位线之间并且连接到字线的触发电路，该装置包括：
a)将至少一个所述位线预充电到预定电平的装置；
b)使能所述字线的装置；和
c)在使能所述字线之后检测SRAM单元的逻辑状态以确定该逻辑状态是否从所述初始逻辑状态改变的装置；其特征在于，该装置进一步包括基于特定单元的准则和/或特性编程断路电压的装置，以及在所述字线被使能后并且在确定所述逻辑状态之前，用于驱动至少一个所述位线或与其成比例的节点电压到所述断路电压的装置。
根据本发明的第一方面还提供了一种用于检测存在弱缺陷的静态随机存取存储器(SRAM)单元的方法，SRAM单元具有初始逻辑状态并包括连接在两个位线之间并且连接到字线的触发电路，该方法包括步骤：
a)将至少一个所述位线预充电到预定电平；
b)使能所述字线；和
c)在使能所述字线之后，确定SRAM单元的逻辑状态以确定该逻辑状态是否从所述初始逻辑状态改变；其特征在于该方法进一步包括用于基于特定单元准则和/或特性编程断路电压的步骤，以及在所述字线被使能后并且在确定所述逻辑状态之前，用于驱动至少一个所述位线或与其成比例的节点电压到断路电压的步骤。
根据本发明的第一方面所述装置和方法的检测阀值(或断路阀值)的可编程性允许检测阀值变化以满足不同的通过准则。结果，根据本发明的第一方面的方法比现有技术相与更具有显著的通用性。
根据本发明的第二个方面，提供了一种用于检测存在弱缺陷的静态随机存取存储器(SRAM)阵列的装置，该存储器阵列具有多个SRAM单元和连接每个SRAM单元的一对位线，其中每个SRAM单元具有初始逻辑状态，每个SRAM单元连接到各自的字线，该设备包括：用于将至少一个所述位线预充电到预定电平的装置，用于使能所述字线的装置，用于将至少一个所述位线、或与其成比例的节点电压驱动到预定断路电压的装置，用于在所述至少一个位线或与其成比例的节点电压驱动到所述预定断路电压后，识别每个SRAM单元的逻辑状态以确定任何一个单元中的逻辑状态是否从所述初始逻辑状态改变的装置，和用于标记或以别的方式识别那些逻辑状态已经确定从所述初始逻辑状态改变的单元为弱单元的装置，其特征在于，用于使能所述字线的所述装置包括用于在所述存储器阵列中同时充分使能所有所述字线的装置。
还是根据本发明的第二方面，提供了一种用于检测存在弱缺陷的静态随机存取存储器(SRAM)阵列的方法，该存储器阵列具有多个SRAM单元和连接每个SRAM单元的一对位线，其中每个SRAM单元具有初始逻辑状态，每个SRAM单元连接到各自的字线，该方法包括这样的步骤：将至少一个所述位线预充电到预定电平，使能所述字线，将至少一个所述位线或与其成比例的节点电压驱动到预定断路电压，在所述至少一个位线或与其成比例的节点电压驱动到所述预定断路电压后，识别每个SRAM单元的逻辑状态以确定任何一个单元中的逻辑状态是否从所述初始逻辑状态改变，和标记或以别的方式识别那些逻辑状态已经被确定为从所述初始逻辑状态改变的单元为弱单元，其特征在于，使能所述字线的所述步骤包括在所述存储器阵列中同时充分使能所有所述字线。
由于根据本发明的第二方面的装置和方法包括并行的字线使能，因此阵列中的所有单元都比现有技术中单个字线的使能技术要花费更少的时间。
在优选的实施例中，根据包括在SRAM单元中的0和1的比例来编程断路电压。为了表述简便起见，将弱单元定义为具有比优良SRAM单元更低的静态噪音容限的单元。
本发明的这些和其它方面将从以下结合附图所作的描述中更加显而易见。
参考附图并且仅仅通过示例来说明本发明的实施例。
图1图示了传统的六晶体管SRAM单元结构的电路图；
图2图示了具有突出的静态噪音容限的存储器单元的传输函数；
图3图示了优良SRAM和弱SRAM单元各自的传输函数；
图4图示了用于BL和BLB的R的函数VTEST；
图5是图示了根据本发明的示例性实施例的方法流程图；
图6是图示了根据本发明第一示例性实施例的装置电路图；
图7是图示了图6装置的操作模拟结果曲线表；
图8是图示了根据本发明的第二示例性实施例的装置电路图；
图9是图示了图8装置操作期间位线电压的行为图表；以及
图10是图示了当信号WD及时发出时图8装置的校正行为曲线图表。
参考附图1和3，让我们假定一个SRAM单元的节点1具有逻辑状态“1”并且位线充电到已知值(即，Vdd/2)。现在假定通过对位线上的棒电压(bar voltage)进行特定的操作，Vnodel通过根据本发明示例性实施例的方法从稳定状态“X”变为VTEST，同时位线向左移。VTEST表示可编程的弱单元检测阀值。从图3可以清楚的看到，如果(Vdd-VTEST)＜(Vdd-VMweak)，则弱单元失效，而优良单元保持其状态。
电压电平VTEST和优良单元传输特性曲线相交于点“1”和“2”，而和弱单元传输特性曲线相交于点“3”和“4”，如图3所示。优良单元的节点1保持其值(状态“1”)而弱单元的节点1则翻转为状态“0”。图3的箭头示出了这种情况中传输特性曲线的动态方向。
根据下述的本发明示例性实施例，上述原理可以应用于本发明的方法中，即超过VTEST节点电压翻转的所有单元都被认为是弱的并加以区分。
现在让我们定义比率
Figure A20048000655500101
在该定义中，假定不具有状态“1”的单元写入状态“0”，正如从R定义中所示的那样，R∈[0，1]。
假定预定的0/1模式R写入到SRAM单元的存储器阵列中。现在，如果所有的字线被同时使能，则可实现位线上的可编程VTEST电压。通过改变比率R，可以得到不同的VTEST电压，以及因此得到弱单元检测阀值的值。用于BL和BLB的VTEST对R的相关性显示在图4中。
参考附图5，根据本发明方法的一个实施例仅仅是以举例的方式进行描述。在步骤100，0/1比率被写入存储器阵列中。在步骤102，位线BL和BLB被预充电并等于VTEST。VTEST根据单元的0/1比率而选定或编程，如图4所描述的那样。在步骤104，与阵列中所有SRAM单元相关的字线被使能，在步骤106位线BL和BLB一起被缩路。接着字线被禁用(步骤108)并且释放位线(步骤110)。接着读出SRAM阵列的内容，并与电流0/1比率比较，以在步骤100(步骤112)写入到阵列中。任何其内容与原始的0/1比率不匹配的单元(即，那些状态翻转的单元)被标记或以别的方式定义为“弱”(步骤114)。0/1比率被反向(步骤116)并在步骤100到步骤114反复进行0/1比率的反向。该反向的0/1比率被用来在相反的方向上检测可以翻转的弱单元。该方法对所有需要检测的0/1比率反复进行。
参考图6，描述根据本发明的第一示例性实施例的设备。图示的设备包括了用来上拉位线具有两个交叉连接的PMOS晶体管601，602的一列存储单元600，用来将位线预充电到Vdd的其它三个PMOS晶体管603，604，605，用来一起缩短位线的NMOS晶体管606，用来发送弱检测(WD)信号的适当逻辑607，用来同时使能字线的字线解码器608。
弱单元检测阶段从编程检测具有低SNM单元所需的断路点VTEST开始。其用“1”或“0”状态写入单元的预定数来完成。接着位线通过晶体管603，604，605预充电到Vdd。在位线预充电完成后，所有字线都被同时使能，从而将同一列的所有单元600并联连接。在这种结构下，接入的晶体管共享一个共用的栅极和一个共用的位线节点。其它接入晶体管端子通过存储单元相应的NMOS或PMOS驱动晶体管连接到地或Vdd。接入的晶体管象电阻一样工作，基于等效的DC路径电阻在Vdd和地之间分割任一位线上的电源电压。例如，当50％的单元处于“0”状态时，位线节点保持在Vdd/2，这是因为路径电阻对于地和Vdd是相同的，即，R＝0.5。
图7示出了上述执行的模拟结果。曲线对应于位线BL(702)，BLB(704)，弱检测信号WD(706)，和单元状态电压(708)。图700a图示了位线一起被及时缩短的情况，而下图700b图示了位线被延迟缩短的情况。在后一种情况中，可以看出单元的内部状态是如何翻转成“0”的。要注意的是，当字线被使能时，位线电容根据由等效路径电阻产生的时间常量放电。而且，如果放电电压降到Vdd/2以下(其也可以是亚稳定点)，即便优良单元也会翻转，这会使得位线中的一个位线接地并将其它的位线恢复到Vdd。这样，为了避免单元达到亚稳定点，位线通过使用信号WD的NMOS晶体管606被一起缩短。这就使得位线上的电压在单元动态地寻找一个新平衡时保持大约Vdd/2的恒量。换句话说，位线不会被上拉以补偿逻辑值。但，在Vdd/2附近的位线电压会完全翻转为弱单元。比率R≠0.5时，相应的到Vdd和地的路径电阻是不同的，因此先前上拉的位线电压仅仅是在Vdd/2以上或以下。
参考图8，根据本发明的第二示例性实施例的设备包括一个存储器单元列800，连接到位线的上拉和下拉MOS晶体管803，804，具有将位线一起缩短的晶体管805，806的CMOS开关807，同时使能所有字线并检测预充电位线的适当逻辑808。
比较参考图6所描述的设备，在该设备的实例中，位线预充电到Vdd和地，而不仅仅到Vdd。当字线使能时，位线以参考图6所描述的相同方式进行预充电工作，执行写操作以迫使所有的单元具有相同状态。虽然预充电和字线使能状态已经在此以互相排斥的方式描述了，但在实际中，它们之间存在微小的重叠。如果该重叠足够长，则即便优良的单元也会翻转。图9显示了在WD脉冲缺失的情况下的行为。上图900a描述了当优良单元由于在预充电和WL信号之间大约120ps的重叠而翻转的情况。下图900b显示了当重叠为60ps时的情况。幸运地是，重叠的时间窗能通过及时地将位线一起缩短来补偿，如图10所显示的那样。
仅通过举例的方式来描述本发明的实施例，本领域技术人员应当理解，在不背离本发明所附权利要求书范围的情况下，可以对所描述的实施例进行各种修改和变化。而且术语“包括”并不排除其它元件或步骤，“一个”也并不排斥多个，单个的元件或单元可以实现权利要求中所限定的几个装置的功能。

Claims (17)

1、一种用于检测存在弱缺陷的静态随机存取存储器(SRAM)单元的设备，SRAM单元具有初始逻辑状态并包括了连接在两个位线(BL，BLB)之间并且连接到字线(WL)的触发电路，该设备包括：
a)将至少一个所述位线(BL，BLB)预充电到预定电平的装置；
b)使能所述字线(WL)的装置；和
c)在使能所述字线(WL)之后，确定SRAM单元的逻辑状态以确定该逻辑状态是否从所述初始逻辑状态改变的装置；
其特征在于该设备进一步包括用于基于特定的单元标准和特性来编程断路电压的装置；以及在所述字线(WL)被使能后并且在确定所述逻辑状态之前，将至少一个所述位线(BL，BLB)或与其成比例的节点电压驱动到所述断路电压的装置。
2、如权利要求1的设备，其中根据所述SRAM单元的初始逻辑状态对所述的断路电压进行编程。
3、如权利要求1或2的用于检测存在弱单元的SRAM阵列的设备，所述SRAM阵列包括全部都连接在相同的两个位线(BL，BLB)之间的多个SRAM单元，并且所述两个位线中的每个位线都连接到各自的字线(WL)。
4、如权利要求3的设备，其中所述用于使能字线(WL)的装置包括用于同时充分使能与所述多个SRAM单元分别连接的所有字线的装置。
5、如权利要求2到4中任意一个权利要求的设备，包括用于确定阵列中的每个SRAM单元的内部逻辑状态并根据包含在其中的0和1比率编程所述断路电压的装置。
6、根据权利要求5的设备，包括在使能所述字线(WL)后，用于确定所述SRAM单元的所有逻辑状态、并标记或以别的方式识别那些逻辑状态被确定为从所述初始逻辑状态改变的单元为弱单元的装置。
7、根据权利要求6的设备，其中弱单元定义为具有比优良单元的静态噪音容限要低很多的静态噪音容限的单元。
8、一种用于检测存在弱单元的静态随机存取存储器(SRAM)阵列的设备，该存储器阵列具有多个SRAM单元和连接每个SRAM单元的一对位线(BL，BLB)，其中每个SRAM单元具有初始逻辑状态，每个SRAM单元连接到各自的字线(WL)，该设备包括：用于将至少一个所述位线(BL，BLB)预充电到预定电平的装置，用于使能所述字线(WL)的装置，用于将至少一个所述位线、或与其成比例的节点电压驱动到预定断路电压的装置，用于在所述至少一个位线或与其成比例的节点电压驱动到所述预定断路电压后，识别每个SRAM单元的逻辑状态以确定任何一个单元中的逻辑状态是否从所述初始逻辑状态改变的装置，和用于标记或以别的方式识别那些逻辑状态已经确定从所述初始逻辑状态改变的单元为弱单元的装置，其特征在于，用于使能所述字线的所述装置包括用于在所述存储器阵列中同时充分使能所有所述字线的装置。
9、根据权利要求8的设备，包括基于特定的单元标准和/或特性编程所述预定的断路电压的装置。
10、根据权利要求9的设备，其中用于编程所述断路电压的所述装置是基于所述SRAM单元的初始逻辑状态相反的比率而操作。
11、根据以上任一权利要求的设备，包括用于在使能所述字线后将所述位线(BL，BLB)一起缩短的装置。
12、如权利要求11的设备，其中所述用于将位线一起缩短的装置包括连接在所述位线之间的MOS晶体管。
13、如权利要求12的设备，其中所述用于将位线一起缩短的装置包括NMOS晶体管。
14、如权利要求11的设备，其中所述用于将位线(BL，BLB)一起缩短的装置包括连接在位线之间的CMOS开关。
15、如权利要求14的设备，其中所述CMOS开关包括两个晶体管。
16、一种用于检测存在弱缺陷的静态随机存取存储器(SRAM)单元的方法，SRAM单元具有初始逻辑状态，并包括连接在两个位线(BL，BLB)之间并且与字线(WL)连接的触发电路，该方法包括步骤：
a)将至少一个所述位线预充电到预定电平；
b)使能所述字线；和
c)在使能所述字线之后，确定SRAM单元的逻辑状态以确定该逻辑状态是否从所述初始逻辑状态改变；
其特征在于，该方法进一步包括这样的步骤：基于特定的单元标准和/或特性而编程断路电压，以及在所述字线被使能后并且在确定所述逻辑状态之前，驱动至少一个所述位线或与其成比例的节点电压到所述断路电压。
17、一种用于检测存在弱单元的静态随机存取存储器(SRAM)阵列的方法，该存储器阵列具有多个SRAM单元和连接每个SRAM单元的一对位线(BL，BLB)，其中每个SRAM单元具有初始逻辑状态，每个SRAM单元连接到各自的字线(WL)，该方法包括这样的步骤：将至少一个所述位线预充电到预定电平，使能所述字线，将至少一个所述位线或与其成比例的节点电压驱动到预定断路电压，在所述至少一个位线或与其成比例的节点电压驱动到所述预定断路电压后，识别每个SRAM单元的逻辑状态以确定任何一个单元中的逻辑状态是否从所述初始逻辑状态改变，和标记或以别的方式识别那些逻辑状态已经被确定为从所述初始逻辑状态改变的单元为弱单元，其特征在于，使能所述字线的所述步骤包括在所述存储器阵列中同时充分使能所有所述字线。
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