CN1755836A - 具有改进的单元稳定性的静态随机存取存储器阵列 - Google Patents

Abstract

本发明提供了CMOS静态随机存取存储器(SRAM)单元阵列，包括该阵列的集成芯片，以及访问具有改进单元稳定性的阵列的单元的方法。连接到阵列中半选单元的位线在单元访问期间被浮动以改进单元稳定性。

Description

具有改进的单元稳定性的 静态随机存取存储器阵列

技术领域

本发明涉及改进静态随机存取存储器(SRAM)稳定性，更具体地，涉及改进SRAM半选稳定性。

背景技术

集成电路(IC)通常以公知的被称为CMOS的互补绝缘栅场效应晶体管(FET)技术中制造。CMOS技术和芯片制造的进步已经导致了芯片特征尺寸持续减小，从而增加了芯片上的电路开关频率(电路性能)和晶体管的数量(电路密度)。在一般所称的缩放(scaling)期间，器件或场效应晶体管(FET)特征被缩小，以缩小相应的器件最小尺寸，包括水平尺寸(例如最小沟道长度)和竖直尺寸，例如沟道层深度、栅电介质厚度、结深度等。缩小器件尺寸会增加器件密度和器件性能，并降低器件操作条件，即芯片以及相应地降低器件供应电压和电压摆动。因此，进行缩放的结果是，在其他情况下好像可以忽视的器件变化已经导致了严重的设计问题，在信号关键电路例如存储器单元和读出放大器中尤其如此。

典型的CMOS电路，例如，包括成对的互补器件，即与相应的p型FET(PFET)配对的n型FET(NFET)，通常由相同的信号选通。因为该对器件具有基本上相反的操作特性，所以当一个器件(例如NFET)打开并导通(理想地模型化为闭合的开关)时，另一个器件(PFET)则关闭、不导通(理想地模型化为打开的开关)，反之亦然。例如，CMOS反相器是串联在电源电压(Vdd)与地线(GND)之间串联的PFET和NFET对。

典型的静态随机存取存储器(SRAM)单元，理想地包括一对对称的存储单个数据位的交叉耦合的反相器。一对传输门(同样，理想地为对称对FET)选择性地将交叉耦合的反相器的互补输出连接到相应的位线互补对。连接到传输门FET栅极的字线选择将单元连接到相应的位线互补对。通常，N行乘M列的SRAM阵列被组织为N字线乘M列线。每一个列线包括一个或多个(K)位线对，在待用时被一并被箝位至电源或基准电压。从阵列访问K位(用于读或写)需要驱动N个字线中的一个，打开在该字线上用于所有M×K个单元的传输门。通过使用于该所选字线的传输门打开，交叉耦合的单元反相器被耦合到相应的位线对，部分地选择在该字线上的M×K个单元(半选)。选择M列中的一个会选择该字线上的K个单元，实际上有K位被访问。剩余的(M-1)×K位在访问期间保持半选。

在读的过程中，在所选字线上的每一个单元都将其内容耦合到其相应的位线对上，使得位线对中的每一个都可以上升/下降，通常只产生小差分信号(例如50mV)。虽然在所选K列中的位线对被松开并且耦合到读出放大器，但是半选单元仍旧一并被箝位至基准电压。在读出所选的K位数据之后的某时点，字线再次返回低电平，取消对该字线上M×K个单元的选定或者将它们隔离。但是，只要字线仍然为高电平，在半选单元中的传输门就将基准电压耦合到在每一个半选单元中的两个存储节点上。取决于字线保持为高电平的时间长度，传输门将被部分选择的单元耦合趋向平衡点，使得交叉耦合反相器中两者(即存储节点)的输出被拉向公共电压。这通常是对单元稳定性的测量，即，选择单元还使位线箝位至一电压，并注意单元变为亚稳或切换即被扰乱的时点。不幸的是，单元器件中的失衡可以扰乱半选单元，或者在正常设计电压下变得至少有点亚稳。这种不稳定性是不能忍受的。

在受称为浮体效应影响的部分耗尽(PD)的绝缘体上硅(SOI)CMOS SRAM单元中，这种不稳定性可能甚至更糟糕。浮体效应，也简称为体效应或历史效应，发生在完全或部分隔离的器件中，尤其发生在模拟逻辑电路FET、存储器件(FET)中，或者发生在器件本体接触可能很少或者根本没有的逻辑器件中。当特定的器件切断时，电荷(即多数载流子)仍存在于沟道下方的器件本体中。器件泄漏和寄生双极效应可以增加电荷。当芯片工作时，电荷在隔离位置逐渐增多，因为来自快速开关器件的电荷被注入到被局部隔离的本体小袋区域中，而这种注入比电荷的耗散快。最终，被注入的电荷达到某种稳定状态值作为衬底偏压，例如改变器件的阈值电压(V_T)。这种稳定状态变化取决于每一个具体器件的开关历史，因此对于特定器件也被称为历史效应。所以，体效应可能致使设计相同且经测量也相同的两个相邻器件显示出某种差别，在电路条件改变时，例如在读和写操作的过程中，这种差别可能随时间改变。这样，单元晶体管(单元历史)的初始状态以及栅极到体的隧道电流(可能进一步使单元对称性失衡)对于单元稳定性来说可能很重要。

这样，需要改进的SRAM单元稳定性，尤其是对于PD SOI CMOSSRAM而言。

发明内容

本发明的目的是改进RAM数据可靠性；

本发明的另一个目的是降低在半选SRAM单元中单元扰乱的可能性；

本发明的另一个目的是减少在半选SRAM单元中单元扰乱以改进PD SOI CMOS SRAM稳定性。

本发明涉及存储阵列，例如CMOS静态随机存取存储器(SRAM)单元阵列，包括该阵列的集成芯片，以及访问具有改进的单元稳定性的阵列中单元的方法。连接到阵列中半选单元的位线在单元访问期间浮动以具有改进的单元稳定性。

附图说明

从下面参考附图对本发明优选实施例的详细描述中，本发明上述和其它的目的、方面和优点将可以被更好地理解，其中：

图1示出了根据本发明优选实施例的CMOS静态随机存取存储器(SRAM)单元阵列的示例，其通过列恢复器向半选列发出脉冲以降低使单元扰乱的电势，从而改进阵列稳定性；

图2示出了来自这种锁存器或单元的优选的六个晶体管(6T)存储单元或锁存器的示例；

图3示出了在85℃下、在0.45伏(0.45V)到2.25V范围内的阵列电源电压(V_dd)下工作的单元在不同制造工艺点的SRAM单元稳定性的比较示例；

图4A示出了连接到阵列中单元的优选列选驱动器的示例；

图4B示出了位恢复计时器的示例；

图4C示出了图4B的位恢复计时器的时序；

图5A至图5B示出了优选实施例SRAM的改进的单元稳定性，其中，单元V_T在3σ最坏的情况下，而电源电压增加到高于标称值0.1V。

具体实施方式

现在转到附图，更具体地，图1示出了在公知为CMOS的绝缘栅技术中的存储电路100(例如存储器)，宏或芯片，更具体地，示出了CMOS静态随机存取存储器(SRAM)单元的阵列102，子阵列或子阵列的阵列。到阵列102的列选器104包括列恢复器，根据本发明的优选实施例，当至少一列正被访问时，列恢复器被脉冲关闭以使阵列列浮动，以降低半选单元扰乱的电势从而改进阵列稳定性。虽然本发明的用途是改进存储锁存器中几乎任何阵列102的稳定性；但是，本发明最有优势的应用是在公知为部分耗尽(PD)绝缘体上硅(SOI)技术的任何CMOS技术中，该技术具有已设定的基本设计材料或基本设计原则的栅氧化物厚度。

位解码电路106解码位地址，并从阵列102的N列单元中选出一个，阵列102为M×N阵列或子阵列。字解码器108从M个本地字线中选出一个，所述M个本地字线每一个都连接到阵列102中的一行单元。所以，在该示例中，阵列102通过所选列与所选行的相交而被寻址，并且在所选行上的未选列中的单元被半选。优选地，为了使位线电容保持为最佳，在每一列中的单元数量少于100。在读出存储在所选单元中的数据的读操作期间，列选器104还将所选单元耦合到读出放大器110。位恢复浮动脉冲发生器112向列选器104中每一列上的列恢复器发脉冲，以使用于半选单元的位线浮动，即，优选地，只要字解码器108在驱动所选字线，该脉冲就一直持续。数据输入/输出(I/O)驱动器114接收输入数据，并驱动来自读出放大器110的所读数据，例如芯片外数据。时钟逻辑114提供本地时序，胶合逻辑118提供本地控制，例如读/写选择、地址选通和缓冲等。

图2示出了优选的六个晶体管(6T)存储单元120或锁存器，它们来自这种锁存器或单元120的阵列102。数据存储在单元120的一对交叉耦合反相器122、124中，通过一对传输门FET 126、128被访问。传输门FET 126、128的栅极被连接到字线130。在该6T示例中，每一个反相器122、124包括漏极与漏极相连的、在阵列电源与地线之间的NFET 122N、124N和PFET 122P、124P。应该注意，虽然该示例的单元120是6T单元，但是本发明可应用于任何适当的单个或多个端口的SRAM单元，例如8T或10T单元，用于改进多端口SRAM中的稳定性。关于这种多端口单元的示例，请参见授予Henkels等人的、在2001年8月21号公开的美国专利第No.6,279,144号，其标题为“PROVABLY CORRECT STORAGE ARRAYS”，该专利被转让给本发明的受让人，并且通过引用将其内容包含在本申请中。

选择字线130以打开传输门FET 126、128，以选择性地将单元内容耦合到互补位线对132、134。每一个字线130都被连接到单元120的一行中的传输门126、128，每一对互补位线132、134都连接到阵列102中单元120的一列。单元选择通过所选字线130与所选位线对132、134的相交实现。交叉耦合的反相器122、124被连接在阵列电压电源线与电源返回或阵列地线之间。所选单元的位线对132、134在读期间浮动，在写期间被驱动到互补电平(高和低电平或低和高电平)。以前，位线对132、134因为连接到较多数量的阵列行而具有较大的电容负载(例如几十皮法)。列被充电/箝位为高电平(例如到V_dd)直到被选，并因此半选单元120被偏压到处于它们最不稳定的状态，这增加了扰乱的可能性。作为对比，根据本发明的优选实施例，半选单元120的更短并因此而被更轻加载的位线对132、134未被箝位而是允许在每一次访问期间都可以浮动。这允许半选单元开始驱动浮动的位线对(即，将一侧132或134拉低，同时允许另一侧134、132保持高电平)，从而使扰乱的可能性最小。

图3示出了在85℃下、在0.45伏(0.45V)到2.25V范围内的阵列电源电压(V_dd)下工作的单元120在不同制造工艺点的SRAM单元稳定性的比较示例。制造工艺的正常变化会导致器件长度、宽度和阈值(V_T)的变化，这些都决定单元稳定性。因此，6个不同的单元FET水平处理点(宽度和长度)表示在6个标准偏差(σ)点和五个(5)不同阈值的标准偏差点处，所述6个标准偏差(σ)点为降序的处于平均值(0)的标称值到56的最坏情况，所述五个(5)不同阈值的标准偏差点处也是降序的从标称值到最坏的情况。实际上，数据被写到单元中(1s和0s)；单元字线和位线132、134在选择期间被箝位至高电平(即被半选)，例如至少在正常读或写访问时被箝位为V_dd；并且，单元内容被读以确定数据是否已经丢失。这样，制造工艺变化加剧了单元不稳定性，对于在最坏情况VT下的最坏情况单元长度和宽度尤其如此，可以将这认为是不稳定的。但是，根据本发明使半选单元的轻加载位线浮动会减轻那种不稳定性。

图4A示出了用于互补位线对142、144的优选列选驱动器140的示例，例如在列选器104的N个中的一个，连接到多个(M个)单元(未示出)，每一个单元连接到M×N阵列102的M个字线中的一个。反相器146接收来自位解码电路106的被解码的列选信号148。位线上拉器件，PFET 150、152，以及均衡器件，PFET 154在待用期间是打开的，并且在字线为高电平时被位恢复信号(Bitrs)156脉冲关闭，这允许位线对142、144浮动。反相器146的输出是2输入或非门160的输入，并驱动位线选择传输门对，PFET 162、164。PFET 162、164是读传输门，并且在读的过程中，使所选位线对142、144上的互补信号分别通到连接到读出放大器(图1中的110)的互补数据线对166、168。写控制信号170是2输入或非门160的第二个输入。写设备对，即NFET 172、174，由2输入或非门160的输出176驱动。写设备对NFET 172、174选择性地将数据写入对178、180上的互补输入数据分别耦合到位线对142、144。

在典型的访问中，阵列字线(未示出)被驱动为高电平，用以选择单元行。与此同时或者稍微滞后地，一个所选的列信号148在对相应反相器146的输入端处上升，而反相器146的输出下降以选择列。与此同时，或者稍微滞后地，位恢复信号156冲高以关闭所有位线上拉器件150、152和均衡器件154，其使所有位线对142、144浮动，从而允许信号变大。来自位线对142、144的电容负载足够轻，使得在数个周期之后，整个信号将在每一个半选位线对142、144上变大。优选地，只要所选字线为高电平，脉冲就一直持续。对于所选的列，位线传输门162、164上的低电平将位线对142、144耦合到数据线对166、168。在读期间，或非门160的写输入170保持高电平。因此，写设备172、174仍旧关闭，因为或非门160的输出176为低电平。在写期间，写输入170脉冲低。因此，当反相器146的输出降低时，写设备172、174打开，这将或非门160的输出驱动为高电平。通过使写设备172、174打开，数据从数据写入对172、174传送到位线对178、180。在读和写期间，在各列中的PFET 150、152和154都被脉冲关闭。因为半选单元没有被箝位至V_dd，并且因为允许信号在位线对142、144上变大，所以发生扰乱的可能性小了很多，即使对于具有低阈值且短窄的器件的单元也是如此。

图4B示出了位恢复脉冲发生器190的示例，例如在图1示例中的112。来自时钟逻辑114的本地时钟(delclkl)182和位地址184被传送到检测列选的动态锁存器192。动态锁存器192包括n路动态或非门194，其中n＝log₂N，对n地址位184和反相器196取或非。由时钟182选通的复位PFET 198选择性地复位动态锁存器(将未被访问子阵列中的n路动态或非门194的输出端拉高)。反相器196通过箝位PFET 200与n路动态或非门194交叉耦合。缓冲反相器202缓冲动态锁存器192的输出。交叉耦合反相器206、208的脉冲整形锁存器204锁定缓冲反相器202的输出。串联反相器对210、212提供Bitrs156作为缓冲反相器202的非倒相延迟输出。四个(4)串联的反相器216、218、220、222提供脉冲整形锁存器204的倒相输出的延迟输出224。

图4C示出了图4B的位恢复计时器190的时序。正常地，由用于选通复位PFET 198的时钟182为低电平。所以，复位PFET 198打开，将n路或非门194的输出箝位至高电平。通过使n路或非门194的输出为高电平，缓冲反相器202的输出和非倒相延迟输出156都为低电平。相应地，被倒相的延迟输出224为高电平。当时钟182上升时，PFET 198关闭，但是动态锁存器192维持其当前状态，例如用于补偿反常的慢速访问。当一个或多个位地址184上升时，说明正在选列，这时动态锁存器192被设定，并且缓冲反相器202的输出上升。当缓冲反相器202的输出上升时，脉冲整形锁存器104在缓冲反相器202之输出通过第一串联反相器210时转换状态。之后，非倒相延迟输出156在离开缓冲反相器202之后上升两个反相器分段延迟。三个反相器分段延迟之后，倒转的延迟输出224下降。当列选已经结束并且高位地址184开始下降时，动态锁存器192维持其当前状态直到时钟182下降。下降的时钟打开PFET 198以复位动态锁存器192，并且缓冲反相器202的输出下降。当缓冲反相器202的输出下降时，脉冲整形锁存器104在缓冲反相器202之输出通过第一串联反相器210时转换状态。之后，未倒转的延迟输出156下降，同样是在离开缓冲反相器202之后下降两个反相器分段延迟。同样，三个反相器分段延迟之后，倒转的延迟输出224上升。

图5A和图5B示出了优选实施例SRAM的改进的单元稳定性，其中，单元V_T在3σ的最坏情况下，而电源电压增加到高于标称值0.1V。图5A示出了根据本发明优选实施例的内部单元噪声比较，例如在图2的单元120中，即在被箝位至V_dd(230)与未被箝位至电压V_dd(232)的位线132、134的内部存储节点上。有利的是，用于半选单元的未被箝位的位线132、134降低了内部单元噪声。图5B示出了根据本发明优选实施例的相同单元120的单元半选功率比较，其中位线132、134分别被箝位234和未被箝位236。有利的是，在该示例中，未被箝位(236)的、被脉冲作用的半选单元使得在1.1V、85℃下每个单元功率节省了5～6％。因此，对半选单元的未被箝位的位线发射脉冲，在优选实施例存储器的功率和稳定性两方面有很清楚的优势。

虽然就优选实施例描述了本发明，但是本领域的技术人员将认识到本发明可以变化实施而不脱离所附权利要求的精神和范围。旨在所有这种改变和变化都落在所附权利要求的范围内。因此，示例和附图应认为是说明性的而非限制性的。

Claims (38)

1.一种集成电路芯片，包括：

以行和列排列的存储单元阵列；

联接到每一所述列的列恢复器，所述列恢复器选择性地将列箝位至电源电压；

行选器，其响应于行地址从所述阵列的所述行中选择行，所选的行半选所述行中的所述存储单元；以及

本地列浮动脉冲发生器，其响应于所述行存储单元的半选，对所述列恢复器发出脉冲，所述列恢复器使包括所述行中所述存储单元在内的列浮动。

2.根据权利要求1的集成电路，其中，所述阵列是静态随机存取存储器(SRAM)阵列，所述存储单元是SRAM单元。

3.根据权利要求2的集成电路，其中，每一个所述行是一行连接到字线的SRAM单元，每一个所述列是一列连接到互补位线对的SRAM单元。

4.根据权利要求3的集成电路，其中，所述集成电路是CMOS集成电路，所述列恢复器包括在每一列SRAM单元的由所述本地列浮动脉冲发生器选通的一对p型场效应晶体管(PFET)，所述对中每一个都连接在所述互补位线对的相应一个与所述电源电压之间。

5.根据权利要求4的CMOS集成电路，其中，所述列恢复器还包括在SRAM单元的每一个所述列的均衡PFET，所述均衡PFET连接在所述互补位线对之间，并且由所述本地列浮动脉冲发生器选通。

6.根据权利要求1的集成电路，还包括：

从所述列中选择一个或多个列的列选器，在所选行中和所述一个或多个列的每一个所选列中的所述存储单元是所选单元，将所选行中的所述存储单元保持为半选存储单元。

7.根据权利要求1的集成电路，其中，所述本地列浮动脉冲发生器包括：

访问检测锁存器，其接收阵列访问的指示，并且在确定阵列访问被指示时锁住；

脉冲整形器，其对所述访问检测锁存器的输出进行整形；以及

输出延迟器，其延迟被整形的所述输出，所述输出延迟器提供用以发射至所述列恢复器的脉冲。

8.根据权利要求7的集成电路，其中，所述访问检测锁存器是置位-复位(SR)锁存器，所述SR锁存器响应于所述指示被置位，并且响应于本地时钟被复位。

9.根据权利要求8的集成电路，还包括：

从所述列中选择一个或多个列的列选器，在所选行中和所述一个或多个列中的每一个所选列中的所述存储单元是所选单元，将所选行中的所述存储单元保持为半选存储单元。

10.根据权利要求9的集成电路，其中，所述集成电路是CMOS集成电路，所述阵列是SRAM阵列，所述存储单元是SRAM单元，其中，每一个所述行是一行连接到字线的SRAM单元，每一个所述列是一列连接到互补位线对的SRAM单元，所述CMOS集成电路还包括：

至少一个读出放大器，其读出存储在所述单元中的所选单元中的数据；

至少一个输入/输出(I/O)驱动器，每一个所述I/O驱动器将所写数据传送到所选列，并将读出的所述数据返回；以及

提供所述本地时钟的本地时钟逻辑。

11.根据权利要求10的CMOS集成电路，其中，所述列恢复器包括：

在SRAM单元的每一个所述列处并由所述脉冲选通的一对p型场效应晶体管(PFET)，所述一对的p型场效应晶体管(PFET)中每一个都连接在所述互补位线对的相应一个与所述电源电压之间；以及

在SRAM单元的每一个所述列处的均衡PFET，其连接在所述互补位线对之间，并且由所述脉冲选通。

12.根据权利要求11的CMOS集成电路，其中，所述SRAM单元中的每一个都包括：

一对交叉耦合的反相器；以及

一对NFET传输门，每一个连接在所述一对交叉耦合反相器的输出端与互补位线对的相应一个之间。

13.根据权利要求12的CMOS集成电路，其中，所述集成电路在部分耗尽(PD)的绝缘体上硅(SOI)芯片上。

14.根据权利要求13的CMOS集成电路，其中，所述SRAM阵列在每一个所述列中包括少于100个的SRAM单元。

15.一种CMOS集成电路芯片，包括以行和列排列的SRAM单元的静态随机存取存储器(SRAM)阵列，所述SRAM阵列包括：

联接到每一所述列的列恢复器，所述列恢复器选择性地将列箝位至电源电压；

行选器，其响应于行地址从所述SRAM阵列的所述行中选行，所选的所述行半选所述行中的所述SRAM单元；以及

列选器，其从所述列中选择一个或多个列，在所选行中和所述一个或多个列的每一个所选列中的所述SRAM单元是所选单元，将所选行中的所述SRAM单元保持为半选单元；以及

本地列浮动脉冲发生器，其响应于所选行存储单元的半选，对所述列恢复器发射脉冲，所述列恢复器使包括所述半选单元在内的列浮动。

16.根据权利要求15的CMOS集成电路，其中，每一个所述行是一行连接到字线的SRAM单元，每一个所述列是一列连接到互补位线对的所述SRAM单元。

17.根据权利要求16的CMOS集成电路，其中，所述列恢复器包括在SRAM单元的每一个所述列处、并由所述本地列浮动脉冲发生器选通的一对p型场效应晶体管(PFET)，所述一对p型场效应晶体管中每一个都连接在所述互补位线对中的相应一个与所述电源电压之间。

18.根据权利要求17的CMOS集成电路，其中，所述列恢复器还包括在SRAM单元的每一个所述列处的均衡PFET，该均衡PFET连接在所述互补位线对之间并且由所述本地列浮动脉冲发生器选通。

19.根据权利要求18的CMOS集成电路，其中，所述本地列浮动脉冲发生器包括：

访问检测锁存器，其接收阵列访问的指示，并且在确定阵列访问被指示时锁住；

脉冲整形器，其对所述访问检测锁存器的输出进行整形；以及

输出延迟器，其延迟被整形的所述输出，所述输出延迟器提供作用于所述列恢复器的脉冲。

20.根据权利要求19的CMOS集成电路，其中，所述访问检测锁存器是置位-复位(SR)锁存器，所述SR锁存器响应于所述指示被置位，并且响应于本地时钟被复位。

21.根据权利要求20的CMOS集成电路，还包括：

至少一个读出放大器，其读出存储在所述单元的所选一个中的数据；

至少一个输入/输出(I/O)驱动器，每一个所述I/O驱动器将所写数据传送到所选的列，并将读出的所述数据返回；以及

提供所述本地时钟的本地时钟逻辑。

22.根据权利要求21的CMOS集成电路，其中，所述SRAM单元中每一个都包括：

一对交叉耦合的反相器；以及

一对NFET传输门，每一个连接在所述一对交叉耦合反相器的输出端与互补位线对的相应一个之间。

23.根据权利要求22的CMOS集成电路，其中，所述集成电路在部分耗尽(PD)的绝缘体上硅(SOI)芯片上。

24.根据权利要求23的CMOS集成电路，其中，所述SRAM阵列在每一个所述列中包括少于100个的SRAM单元。

25.一种CMOS静态随机存取存储器(SRAM)，包括：

以行和列排列的SRAM单元阵列，字线连接到所述SRAM单元的每一行，互补位线对连接到所述SRAM单元的每一所述列；

连接到每一个所述列中所述互补位线对中的每一个的位线恢复p型场效应晶体管(PFET)对，所述PFET选择性地将所述互补位线对箝位至电源电压；

行选器，其响应于行地址从所述行中选行，所选的所述行半选在所选行中的所述SRAM单元；

列选器，其从所述列中选择一个或多个列，在所选行中和所述一个或多个列的每一个所选列中的所述SRAM单元是所选单元，将所选行中的所述SRAM单元保持为半选单元；以及

本地列浮动脉冲发生器，其响应于所述行存储单元的半选，对所述位线恢复PFET对发射脉冲，关断所述位线恢复PFET对，使所述半选单元浮动。

26.根据权利要求25的CMOS SRAM阵列，还包括在SRAM单元的每一个所述列处的均衡PFET，该均衡PFET连接在所述互补位线对之间并且由所述本地列浮动脉冲发生器选通。

27.根据权利要求26的CMOS SRAM阵列，其中，所述CMOSSRAM阵列在部分耗尽(PD)的绝缘体上硅(SOI)芯片上。

28.根据权利要求27的CMOS SRAM阵列，其中，所述本地列浮动脉冲发生器包括：

访问检测锁存器，其接收阵列访问的指示，并且在确定阵列访问被指示时锁住；

脉冲整形器，其对所述访问检测锁存器的输出进行整形；以及

输出延迟器，其延迟被整形的所述输出，所述输出延迟器提供作用于所述列恢复器的脉冲。

29.根据权利要求28的CMOS SRAM阵列，其中，所述访问检测锁存器是置位-复位(SR)锁存器，所述SR锁存器响应于所述指示被置位，并且响应于本地时钟被复位。

30.根据权利要求29的CMOS SRAM阵列，其中，所述SRAM单元中每一个都包括：

一对交叉耦合的反相器；以及

一对NFET传输门，每一个连接在所述一对交叉耦合反相器的输出端与互补位线对的相应一个之间。

31.根据权利要求30的CMOS SRAM阵列，其中，所述SRAM阵列在每一所述列中包括少于100个的SRAM单元。

32.根据权利要求31的CMOS SRAM阵列，还包括：

至少一个读出放大器，其读出存储在所述单元中的所选单元中的数据；

至少一个输入/输出(I/O)驱动器，每一个所述I/O驱动器将所写数据传送到所选列，并将读出的所述数据返回；以及

提供所述本地时钟的本地时钟逻辑。

33.一种访问存储在存储阵列中的数据的方法，所述方法包括如下步骤：

a)选择存储阵列中的单元行；

b)选择与所选行相交的至少一列；以及

c)使与所选行相交的未选列浮动，半选单元被连接到被浮动的所述未选列。

34.根据权利要求33的访问存储在存储阵列中的数据的方法，其中，所述存储阵列是按行按列排列的随机存取存储器(RAM)单元阵列，在选择所述行的步骤a)之前，本方法还包括下面的步骤：

a1)将所述列箝位到电源线。

35.根据权利要求34的访问存储在存储阵列上的数据的方法，其中，所述RAM单元阵列是静态RAM(SRAM)阵列，每一个所述行与多个所述列相交，并且在步骤a1)中对所述列箝位的步骤包括打开在每一所述列中的箝位器件，并且在步骤c)中使所述列浮动的步骤包括关闭在与所选行相交的所述多列中的所述箝位器件。

36.根据权利要求35的访问存储在存储阵列上的数据的方法，其中，所述SRAM阵列是CMOS SRAM阵列，所述箝位器件是p型场效应晶体管(PFET)，并且在步骤a1)和c)中选择性地对所述列箝位并使所述列浮动的步骤分别包括降低和升高所述箝位PFET的栅极。

37.根据权利要求36的访问存储在存储阵列上的数据的方法，其中，所述箝位PFET的所述栅极响应于本地时钟被降低，并响应于本地地址被升高。

38.根据权利要求37的访问存储在存储阵列上的数据的方法，其中，所选行和所选列的相交地址包括所述本地地址。

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