CN111243502B - 一种像素驱动电路和显示装置 - Google Patents

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Abstract

本发明实施例涉及显示领域，公开了一种像素驱动电路和显示装置。本申请的部分实施例中，像素驱动电路包括：静态随机存储SRAM模块和使能模块，使能模块的输入端与使能信号线电连接，使能模块的第一输出端与SRAM模块的第一输入端电连接，使能模块的第二输出端与SRAM模块的第二输入端电连接；其中，使能模块用于根据使能信号线的使能信号，控制使能模块的第一输出端和使能模块的第二输出端输出的电信号，以使SRAM模块处于关断状态或工作状态。该实现中，使能模块能够在特殊情况下关断SRAM模块。

Description

一种像素驱动电路和显示装置
技术领域
本发明实施例涉及显示领域，特别涉及一种像素驱动电路和显示装置。
背景技术
基于OLED/LED的显示装置被广泛应用于各种领域，如手机、电视等。基于OLED/LED的显示装置由多个像素单元组成，每个像素单元包括驱动电路，以及OLED或LED。驱动电路中包括静态随机存储(Static Random-Access Memory，SRAM)单元。
然而，发明人发现现有技术中至少存在如下问题：当前的驱动电路无法关断像素驱动电路的SRAM单元。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明实施方式的目的在于提供一种像素驱动电路和显示装置，使得能够关断SRAM模块。
为解决上述技术问题，本发明的实施方式提供了一种像素驱动电路，包括：静态随机存储SRAM模块和使能模块，使能模块的输入端与使能信号线电连接，使能模块的第一输出端与SRAM模块的第一输入端电连接，使能模块的第二输出端与SRAM模块的第二输入端电连接；其中，使能模块用于根据使能信号线的使能信号，控制使能模块的第一输出端和使能模块的第二输出端输出的电信号，以使SRAM模块处于关断状态或工作状态。
本发明的实施方式还提供了一种显示装置，包括：上述实施方式提及的像素驱动电路。
本发明实施方式相对于现有技术而言，在像素驱动电路中增加使能模块，使能模块根据使能信号，确定是否输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端。当使能模块不输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端时，使得能够在特殊情况下关断SRAM模块，避免缓存的电信号对显示模块的影响，减少了在不需要使用SRAM模块时SRAM模块造成的能量消耗。
另外，使能模块包括第一晶体管、第二晶体管和反相器；第一晶体管为P型晶体管，第二晶体管为N型晶体管，或，第一晶体管为N型晶体管，第二晶体管为P型晶体管；反相器的第一端和第二晶体管的控制端连接，反相器的第一端和第二晶体管的控制端之间的节点作为使能模块的输入端；反相器的第二端与第一晶体管的控制端连接，第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地；或，反相器的第一端和第一晶体管的控制端连接，反相器的第一端和第一晶体管的控制端之间的节点作为使能模块的输入端；反相器的第二端与第二晶体管的控制端连接，第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地；第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；其中，第一晶体管和第二晶体管关断时，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。该实现中，在使能信号使得第一晶体管和第二晶体管关断时，关断SRAM模块，避免缓存的电信号对显示模块的影响，减少在不需要使用SRAM模块时SRAM模块造成的能量消耗。
另外，使能模块包括第一晶体管和第二晶体管，第一晶体管和第二晶体管均为P型晶体管或N型晶体管，第一晶体管的控制端和第二晶体管的控制端连接，第一晶体管的控制端与第二晶体管的控制端之间的节点作为使能模块的输入端；第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地；其中，第一晶体管和第二晶体管关断时，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
另外，使能信号为脉冲宽度调制PWM信号。该实现中，在使能信号为PWM信号时，实现了对显示模块的灰阶显示的控制。
另外，像素驱动电路还包括：开关模块、驱动模块和显示模块；开关模块的第一端与数据信号线连接，开关模块的第二端与SRAM模块的第三输入端电连接，开关模块导通时，将数据信号线的数据信号写入SRAM模块；驱动模块的控制端与SRAM模块的输出端连接，在SRAM模块的控制下驱动显示模块。
另外，开关模块为传输门结构。该实现中，开关模块采用传输门结构，形成功能互补，有效降低晶体管的寄生电感的影响。
另外，开关模块包括第三晶体管和第四晶体管；其中，第三晶体管的第一端与第四晶体管的第一端电连接，第三晶体管的第一端与第四晶体管的第一端之间的节点作为开关模块的第一端，与数据信号线连接；第三晶体管的第二端与第四晶体管的第二端电连接，第三晶体管的第二端与第四晶体管的第二端之间的节点作为开关模块的第二端，与SRAM模块连接；第三晶体管的控制端与第一扫描信号线连接，第四晶体管的控制端与第二扫描信号线连接，第一扫描信号线和第二扫描信号线在同一时刻输出相反的电平信号。
另外，SRAM模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；其中，第五晶体管的第一端作为SRAM模块的第一输入端，与使能模块的第一输出端电连接，第五晶体管的第二端与第六晶体管的第一端电连接，第六晶体管的第二端作为SRAM模块的第二输入端，与使能模块的第二输出端电连接，第五晶体管的控制端与第六晶体管的控制端电连接，第五晶体管的控制端与第六晶体管的控制端之间的节点作为SRAM模块的第三输入端，与开关模块的第二端电连接；第七晶体管的第一端与电源信号线电连接，第七晶体管的第二端与第八晶体管的第一端电连接，第八晶体管的第二端接地，第七晶体管的控制端与第八晶体管的控制端电连接，第七晶体管的控制端与第八晶体管的控制端之间的节点与第五晶体管的第二端与第六晶体管的第一端之间的节点电连接，第七晶体管的第二端与第八晶体管的第一端之间的节点与第五晶体管的控制端与第六晶体管的控制端之间的节点电连接，第五晶体管的第二端与第六晶体管的第一端之间的节点作为SRAM模块的输出端，与驱动模块电连接。
另外，像素驱动电路还包括复位模块；复位模块的控制端与复位信号线连接，复位模块的第一端与电源信号线连接，复位模块的第二端与第七晶体管的控制端与第八晶体管的控制端之间的节点连接；其中，复位模块导通时，SRAM模块控制驱动模块关断，以使显示模块复位。该实现中，像素驱动电路中新增了复位模块，使得像素驱动电路能够使SRAM模块的输出复位，进而实现对显示模块的复位。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明的第一实施方式的像素驱动电路的结构示意图；
图2是本发明的第一实施方式的第一具体实现方式的使能模块的电路图；
图3是本发明的第一实施方式的第二具体实现方式的使能模块的电路图；
图4是本发明的第一实施方式的第三具体实现方式的使能模块的电路图；
图5是本发明的第一实施方式的第四具体实现方式的使能模块的电路图；
图6是本发明的第一实施方式的第五具体实现方式的使能模块的电路图；
图7是本发明的第一实施方式的第六具体实现方式的使能模块的电路图；
图8是本发明的第一实施方式的另一像素驱动电路的结构示意图；
图9是本发明的第一实施方式的SRAM模块的电路图；
图10是本发明的第二实施方式的像素驱动电路的电路图；
图11是本发明的第三实施方式的像素驱动电路的结构示意图；
图12是本发明的第三实施方式的像素驱动电路的电路图；
图13是本发明的第三实施方式的像素驱动电路的驱动时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
本发明的第一实施方式涉及一种像素驱动电路，如图1所示，包括：静态随机存储SRAM模块101和使能模块102，使能模块102的输入端与使能信号线电连接，使能模块102的第一输出端与SRAM模块101的第一输入端电连接，使能模块102的第二输出端与SRAM模块101的第二输入端电连接；其中，使能模块102用于根据使能信号线的使能信号，控制使能模块102的第一输出端和使能模块102的第二输出端输出的电信号，以使SRAM模块101处于关断状态或工作状态。
以下对使能模块102的具体的电路结构进行举例说明。其中，图2至图7中，T1表示第一晶体管，T2表示第二晶体管，inv表示反相器，EN表示使能信号线输出的使能信号，VDD表示电源信号线，VSS表示接地线。
第一具体实现方式中，如图2所示，使能模块102包括第一晶体管、第二晶体管和反相器，第一晶体管为P型晶体管，第二晶体管为N型晶体管。反相器的第一端和第二晶体管的控制端连接，反相器的第一端和第二晶体管的控制端之间的节点作为使能模块的输入端；反相器的第二端与第一晶体管的控制端连接，第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端。第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地。其中，当使能信号为低电平信号时，第一晶体管和第二晶体管关断，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
第二具体实现方式中，如图3所示，使能模块102包括第一晶体管、第二晶体管和反相器；第一晶体管为N型晶体管，第二晶体管为P型晶体管。反相器的第一端和第二晶体管的控制端连接，反相器的第一端和第二晶体管的控制端之间的节点作为使能模块的输入端；反相器的第二端与第一晶体管的控制端连接，第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地。其中，当使能信号为高电平信号时，第一晶体管和第二晶体管关断，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
第三具体实现方式中，如图4所示，使能模块102包括第一晶体管、第二晶体管和反相器；第一晶体管为P型晶体管，第二晶体管为N型晶体管。反相器的第一端和第一晶体管的控制端连接，反相器的第一端和第一晶体管的控制端之间的节点作为使能模块的输入端；反相器的第二端与第二晶体管的控制端连接，第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地；第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端。其中，当使能信号为高电平信号时，第一晶体管和第二晶体管关断，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
第四具体实现方式中，如图5所示，使能模块102包括第一晶体管、第二晶体管和反相器；第一晶体管为N型晶体管，第二晶体管为P型晶体管。反相器的第一端和第一晶体管的控制端连接，反相器的第一端和第一晶体管的控制端之间的节点作为使能模块的输入端；反相器的第二端与第二晶体管的控制端连接，第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地；第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；其中，当使能信号为低电平信号时，第一晶体管和第二晶体管关断，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
第五具体实现方式中，如图6所示，使能模块102包括第一晶体管和第二晶体管，第一晶体管和第二晶体管均为P型晶体管。第一晶体管的控制端和第二晶体管的控制端连接，第一晶体管的控制端与第二晶体管的控制端之间的节点作为使能模块的输入端；第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地。其中，当使能信号为高电平信号时，第一晶体管和第二晶体管关断，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
第六具体实现方式中，如图7所示，使能模块102包括第一晶体管和第二晶体管，第一晶体管和第二晶体管均为N型晶体管。第一晶体管的控制端和第二晶体管的控制端连接，第一晶体管的控制端与第二晶体管的控制端之间的节点作为使能模块的输入端；第一晶体管的第一端与电源信号线连接，第一晶体管的第二端作为使能模块的第一输出端；第二晶体管的第一端作为使能模块的第二输出端，第二晶体管的第二端接地。其中，当使能信号为低电平信号时，第一晶体管和第二晶体管关断，使能模块的第一输出端和使能模块的第二输出端不输出电信号，SRAM模块处于关断状态。
需要说明的是，本领域技术人员可以理解，上述实现方式仅为举例说明，实际应用中，使能模块也可以采用其他电路结构。
具体实现中，如图8所示，像素驱动电路还包括：开关模块103、驱动模块104和显示模块105；开关模块103的第一端与数据信号线连接，开关模块103的第二端与SRAM模块101的第三输入端电连接，开关模块103导通时，将数据信号线的数据信号写入SRAM模块101；驱动模块104的控制端与SRAM模块101的输出端连接，在SRAM模块101的控制下驱动显示模块105。
具体实现中，如图9所示，SRAM模块101包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。图9中，T5表示第五晶体管，T6表示第六晶体管，T7表示第七晶体管，T8表示第八晶体管。第五晶体管的第一端作为SRAM模块101的第一输入端，与使能模块102的第一输出端电连接，第五晶体管的第二端与第六晶体管的第一端电连接，第六晶体管的第二端作为SRAM模块101的第二输入端，与使能模块102的第二输出端电连接，第五晶体管的控制端与第六晶体管的控制端电连接，第五晶体管的控制端与第六晶体管的控制端之间的节点作为SRAM模块的第三输入端，与开关模块103的第二端电连接；第七晶体管的第一端与电源信号线电连接，第七晶体管的第二端与第八晶体管的第一端电连接，第八晶体管的第二端接地，第七晶体管的控制端与第八晶体管的控制端电连接，第七晶体管的控制端与第八晶体管的控制端之间的节点与第五晶体管的第二端与第六晶体管的第一端之间的节点电连接，第七晶体管的第二端与第八晶体管的第一端之间的节点与第五晶体管的控制端与第六晶体管的控制端之间的节点电连接，第五晶体管的第二端与第六晶体管的第一端之间的节点作为SRAM模块101的输出端，与驱动模块102电连接。
具体实现中，使能信号可以使用脉冲宽度调制(Pulse Width Modulation，PWM)信号。
值得一提的是，在使能信号为PWM信号时，实现了对显示模块的灰阶显示的控制。
需要说明的是，以上仅为举例说明，并不对本发明的技术方案构成限定。
值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。
与现有技术相比，本实施方式中提供的像素驱动电路，在像素驱动电路中增加使能模块，使能模块根据使能信号，确定是否输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端。当使能模块不输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端时，使得能够在特殊情况下关断SRAM模块，避免缓存的电信号对显示模块的影响，减少在不需要使用SRAM模块时SRAM模块造成的能量消耗。
本发明的第二实施方式涉及一种像素驱动电路，第二实施方式在第一实施方式的基础上做了进一步改进，具体改进之处为：本实施方式中，开关模块采用传输门结构。
具体地说，本实施方式中，开关模块为传输门结构，包括第三晶体管和第四晶体管。其中，第三晶体管的第一端与第四晶体管的第一端电连接，第三晶体管的第一端与第四晶体管的第一端之间的节点作为开关模块的第一端，与数据信号线连接；第三晶体管的第二端与第四晶体管的第二端电连接，第三晶体管的第二端与第四晶体管的第二端之间的节点作为开关模块的第二端，与SRAM模块连接；第三晶体管的控制端与第一扫描信号线连接，第四晶体管的控制端与第二扫描信号线连接，第一扫描信号线和第二扫描信号线在同一时刻输出相反的电平信号。
具体实现中，像素驱动电路的电路图如图10所示。图10中，Data表示数据信号线，SCAN表示第一扫描信号线，SCANB表示第二扫描信号线，P1表示第三晶体管，N1表示第四晶体管，P1和N1组成开关模块。EN表示使能信号线输出的使能信号，inv表示反相器，P2表示第一晶体管，N3表示第二晶体管，VDD表示电源信号线，VSS表示接地线，inv、P2和N3组成使能模块。P3表示第五晶体管，N2表示第六晶体管，P4表示第七晶体管，N4表示第八晶体管，P3、P4、N2和N4组成SRAM模块。P5表示驱动模块。D4表示显示模块。图10中，当EN为低电平信号时，P2和N3关断，使得P3的第一端没有电信号输入，N2的第二端没有电信号输入，SRAM模块被关断。当EN信号为高电平信号时，P2和N3导通，SRAM模块正常工作。当EN为高电平信号时，P2和N3导通，分别与P3和N2形成级联结构，N1和P1形成传输门互补结构，可以更好提升Data输入端信号质量，减小SRAM模块的第三输入端的漏电流，避免因漏电过大导致的信号异常失真。除此之外，EN也可以使PWM信号，通过PWM信号来控制SRAM模块输入信号的时间长短，进而控制输出有效显示信号的时间长短，最终实现灰阶显示的控制。
需要说明的是，本领域技术人员可以理解，图10所示电路仅为示例说明，实际应用中，各模块可以采用其他形式的电路，本实施方式不限制像素电路的具体电路。
值得一提的是，开关模块采用传输门结构，形成功能互补，有效降低晶体管的寄生电感的影响。
需要说明的是，以上仅为举例说明，并不对本发明的技术方案构成限定。
值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。
与现有技术相比，本实施方式中提供的像素驱动电路，开关模块采用传输门结构，形成功能互补，有效降低晶体管的寄生电感的影响。在像素驱动电路中增加使能模块，使能模块根据使能信号，确定是否输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端。当使能模块不输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端时，使得能够在特殊情况下关断SRAM模块，避免缓存的电信号对显示模块的影响，减少在不需要使用SRAM模块时SRAM模块造成的能量消耗。
本发明的第三实施方式涉及一种像素驱动电路，本实施方式是在第二实施方式的基础上做了进一步改进，具体改进之处为：本实施方式中，增加了复位模块。
具体地说，如图11所示，像素驱动电路还包括复位模块106；复位模块106的控制端与复位信号线连接，复位模块106的第一端与电源信号线连接，复位模块106的第二端与第七晶体管的控制端与第八晶体管的控制端之间的节点连接；其中，复位模块导通时，SRAM模块101控制驱动模块关断，以使显示模块105复位。
具体实现中，像素驱动电路的电路图如图12所示。图12中，Data表示数据信号线，SCAN表示第一扫描信号线，SCANB表示第二扫描信号线，P1表示第三晶体管，N1表示第四晶体管，P1和N1组成开关模块。EN表示使能信号线输出的使能信号，inv表示反相器，P2表示第一晶体管，N3表示第二晶体管，VDD表示电源信号线，VSS表示接地线，inv、P2和N3组成使能模块。P3表示第五晶体管，N2表示第六晶体管，P4表示第七晶体管，N4表示第八晶体管，P3、P4、N2和N4组成SRAM模块。P6表示复位模块，Reset表示复位信号线。P5表示驱动模块，D4表示显示模块。该像素驱动电路的驱动时序图如图13所示，整个时序中，EN为高电平信号。在t1时刻，Reset变为低电平信号，P6导通，P6对SRAM进行复位初始化，P6导通使得P4的控制端和N4的控制端为高电平，P4关断，N4导通，P4的第二端和N4的第一端之间的节点为低电平，P3的控制端和N2的控制端为低电平，P3导通，N2关断，P3的第二端和N2的第一端之间的节点为高电平，因此，SRAM模块的输出端输出高电平信号，P5关闭，LED阳极为初始状态。在t2时刻，Reset变为高电平信号，P6关断，SRAM模块正常工作，SCAN和SCANB为相反的电平信号，P1和N1中有一个晶体管处于导通状态，Data通过P1和N1构成的传输门结构，将Data输入SRAM模块。
需要说明的是，本领域技术人员可以理解，图12所示电路仅为示例说明，实际应用中，各模块可以采用其他形式的电路，本实施方式不限制像素电路的具体电路。
值得一提的是，像素驱动电路中新增了复位模块106，使得像素驱动电路能够使SRAM模块101的输出复位，进而实现对显示模块105的复位。
需要说明的是，以上仅为举例说明，并不对本发明的技术方案构成限定。
值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。
与现有技术相比，本实施方式中提供的像素驱动电路，像素驱动电路中新增了复位模块，使得像素驱动电路能够使SRAM模块的输出复位，进而实现对显示模块的复位。在像素驱动电路中增加使能模块，使能模块根据使能信号，确定是否输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端。当使能模块不输出电信号至SRAM模块的第一输入端和SRAM模块的第二输入端时，使得能够在特殊情况下关断SRAM模块，避免缓存的电信号对显示模块的影响，与此同时，减少在不需要使用SRAM模块时SRAM模块造成的能量消耗。
本发明第四实施方式涉及一种显示装置，包括：上述实施方式提及的像素驱动电路。
不难发现，本实施方式为与第一实施方式、第二实施方式和第三实施方式相对应的装置实施例，本实施方式可与第一实施方式、第二实施方式和第三实施方式互相配合实施。第一实施方式、第二实施方式和第三实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式、第二实施方式和第三实施方式中。
值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (16)

1.一种像素驱动电路，其特征在于，包括：静态随机存储SRAM模块和使能模块，所述使能模块的输入端与使能信号线电连接，所述使能模块的第一输出端与所述SRAM模块的第一输入端电连接，所述使能模块的第二输出端与所述SRAM模块的第二输入端电连接；
其中，所述使能模块用于根据所述使能信号线的使能信号，控制所述使能模块的第一输出端和所述使能模块的第二输出端输出的电信号，以使所述SRAM模块处于关断状态或工作状态；
所述SRAM模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；
其中，所述第五晶体管的第一端作为所述SRAM模块的第一输入端，与所述使能模块的第一输出端电连接，所述第五晶体管的第二端与所述第六晶体管的第一端电连接，所述第六晶体管的第二端作为所述SRAM模块的第二输入端，与所述使能模块的第二输出端电连接，所述第五晶体管的控制端与所述第六晶体管的控制端电连接，所述第七晶体管的第一端与电源信号线电连接，所述第七晶体管的第二端与所述第八晶体管的第一端电连接，所述第八晶体管的第二端接地，所述第七晶体管的控制端与所述第八晶体管的控制端电连接，所述第七晶体管的控制端与所述第八晶体管的控制端之间的节点与所述第五晶体管的第二端与所述第六晶体管的第一端之间的节点电连接，所述第七晶体管的第二端与所述第八晶体管的第一端之间的节点与所述第五晶体管的控制端与所述第六晶体管的控制端之间的节点电连接；
所述使能模块包括第一晶体管、第二晶体管和反相器；
所述反相器的第一端和所述第二晶体管的控制端连接，所述反相器的第一端和所述第二晶体管的控制端之间的节点作为所述使能模块的输入端；所述反相器的第二端与所述第一晶体管的控制端连接，所述第一晶体管的第一端与电源信号线连接，所述第一晶体管的第二端作为所述使能模块的第一输出端；所述第二晶体管的第一端作为所述使能模块的第二输出端，所述第二晶体管的第二端接地；或，
所述反相器的第一端和所述第一晶体管的控制端连接，所述反相器的第一端和所述第一晶体管的控制端之间的节点作为所述使能模块的输入端；所述反相器的第二端与所述第二晶体管的控制端连接，所述第二晶体管的第一端作为所述使能模块的第二输出端，所述第二晶体管的第二端接地；所述第一晶体管的第一端与电源信号线连接，所述第一晶体管的第二端作为所述使能模块的第一输出端；
其中，所述第一晶体管和所述第二晶体管关断时，所述使能模块的第一输出端和所述使能模块的第二输出端不输出电信号，所述SRAM模块处于关断状态。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管，或，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管。
3.根据权利要求1至2中任一项所述的像素驱动电路，其特征在于，所述使能信号为脉冲宽度调制PWM信号。
4.根据权利要求1至2中任一项所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：开关模块、驱动模块和显示模块；
所述开关模块的第一端与数据信号线连接，所述开关模块的第二端与所述SRAM模块的第三输入端电连接，所述开关模块导通时，将所述数据信号线的数据信号写入所述SRAM模块；
所述驱动模块的控制端与所述SRAM模块的输出端连接，在所述SRAM模块的控制下驱动所述显示模块。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述开关模块为传输门结构。
6.根据权利要求5所述的像素驱动电路，其特征在于，所述开关模块包括第三晶体管和第四晶体管；
其中，所述第三晶体管的第一端与所述第四晶体管的第一端电连接，所述第三晶体管的第一端与所述第四晶体管的第一端之间的节点作为所述开关模块的第一端，与数据信号线连接；
所述第三晶体管的第二端与所述第四晶体管的第二端电连接，所述第三晶体管的第二端与所述第四晶体管的第二端之间的节点作为所述开关模块的第二端，与所述SRAM模块连接；
所述第三晶体管的控制端与第一扫描信号线连接，所述第四晶体管的控制端与第二扫描信号线连接，所述第一扫描信号线和所述第二扫描信号线在同一时刻输出相反的电平信号。
7.根据权利要求6所述的像素驱动电路，其特征在于，所述第五晶体管的控制端与所述第六晶体管的控制端之间的节点作为所述SRAM模块的第三输入端，与所述开关模块的第二端电连接；所述第五晶体管的第二端与所述第六晶体管的第一端之间的节点作为所述SRAM模块的输出端，与所述驱动模块电连接。
8.根据权利要求7所述的像素驱动电路，其特征在于，所述像素驱动电路还包括复位模块；所述复位模块的控制端与复位信号线连接，所述复位模块的第一端与电源信号线连接，所述复位模块的第二端与所述第七晶体管的控制端与所述第八晶体管的控制端之间的节点连接；其中，所述复位模块导通时，所述SRAM模块控制所述驱动模块关断，以使所述显示模块复位。
9.一种像素驱动电路，其特征在于，包括：静态随机存储SRAM模块和使能模块，所述使能模块的输入端与使能信号线电连接，所述使能模块的第一输出端与所述SRAM模块的第一输入端电连接，所述使能模块的第二输出端与所述SRAM模块的第二输入端电连接；
其中，所述使能模块用于根据所述使能信号线的使能信号，控制所述使能模块的第一输出端和所述使能模块的第二输出端输出的电信号，以使所述SRAM模块处于关断状态或工作状态；
所述SRAM模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；
其中，所述第五晶体管的第一端作为所述SRAM模块的第一输入端，与所述使能模块的第一输出端电连接，所述第五晶体管的第二端与所述第六晶体管的第一端电连接，所述第六晶体管的第二端作为所述SRAM模块的第二输入端，与所述使能模块的第二输出端电连接，所述第五晶体管的控制端与所述第六晶体管的控制端电连接，所述第七晶体管的第一端与电源信号线电连接，所述第七晶体管的第二端与所述第八晶体管的第一端电连接，所述第八晶体管的第二端接地，所述第七晶体管的控制端与所述第八晶体管的控制端电连接，所述第七晶体管的控制端与所述第八晶体管的控制端之间的节点与所述第五晶体管的第二端与所述第六晶体管的第一端之间的节点电连接，所述第七晶体管的第二端与所述第八晶体管的第一端之间的节点与所述第五晶体管的控制端与所述第六晶体管的控制端之间的节点电连接；
所述使能模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均为P型晶体管或N型晶体管，所述第一晶体管的控制端和所述第二晶体管的控制端连接，所述第一晶体管的控制端与所述第二晶体管的控制端之间的节点作为所述使能模块的输入端；所述第一晶体管的第一端与电源信号线连接，所述第一晶体管的第二端作为所述使能模块的第一输出端；所述第二晶体管的第一端作为所述使能模块的第二输出端，所述第二晶体管的第二端接地；
其中，所述第一晶体管和所述第二晶体管关断时，所述使能模块的第一输出端和所述使能模块的第二输出端不输出电信号，所述SRAM模块处于关断状态。
10.根据权利要求9所述的像素驱动电路，其特征在于，所述使能信号为脉冲宽度调制PWM信号。
11.根据权利要求9所述的像素驱动电路，其特征在于，所述像素驱动电路还包括：开关模块、驱动模块和显示模块；
所述开关模块的第一端与数据信号线连接，所述开关模块的第二端与所述SRAM模块的第三输入端电连接，所述开关模块导通时，将所述数据信号线的数据信号写入所述SRAM模块；
所述驱动模块的控制端与所述SRAM模块的输出端连接，在所述SRAM模块的控制下驱动所述显示模块。
12.根据权利要求11所述的像素驱动电路，其特征在于，所述开关模块为传输门结构。
13.根据权利要求12所述的像素驱动电路，其特征在于，所述开关模块包括第三晶体管和第四晶体管；
其中，所述第三晶体管的第一端与所述第四晶体管的第一端电连接，所述第三晶体管的第一端与所述第四晶体管的第一端之间的节点作为所述开关模块的第一端，与数据信号线连接；
所述第三晶体管的第二端与所述第四晶体管的第二端电连接，所述第三晶体管的第二端与所述第四晶体管的第二端之间的节点作为所述开关模块的第二端，与所述SRAM模块连接；
所述第三晶体管的控制端与第一扫描信号线连接，所述第四晶体管的控制端与第二扫描信号线连接，所述第一扫描信号线和所述第二扫描信号线在同一时刻输出相反的电平信号。
14.根据权利要求13所述的像素驱动电路，其特征在于，所述第五晶体管的控制端与所述第六晶体管的控制端之间的节点作为所述SRAM模块的第三输入端，与所述开关模块的第二端电连接；所述第五晶体管的第二端与所述第六晶体管的第一端之间的节点作为所述SRAM模块的输出端，与所述驱动模块电连接。
15.根据权利要求14所述的像素驱动电路，其特征在于，所述像素驱动电路还包括复位模块；所述复位模块的控制端与复位信号线连接，所述复位模块的第一端与电源信号线连接，所述复位模块的第二端与所述第七晶体管的控制端与所述第八晶体管的控制端之间的节点连接；其中，所述复位模块导通时，所述SRAM模块控制所述驱动模块关断，以使所述显示模块复位。
16.一种显示装置，其特征在于，包括权利要求1至8中任一项所述的像素驱动电路，或者，权利要求9至15中任一项所述的像素驱动电路。
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