CN218631338U

CN218631338U - 像素电路和显示面板

Info

Publication number: CN218631338U
Application number: CN202221652266.0U
Authority: CN
Inventors: 郭恩卿; 盖翠丽; 李俊峰; 邢汝博; 潘康观
Original assignee: Yungu Guan Technology Co Ltd
Current assignee: Yungu Guan Technology Co Ltd
Priority date: 2022-06-28
Filing date: 2022-06-28
Publication date: 2023-03-14
Anticipated expiration: 2032-06-28

Abstract

本实用新型实施例公开了一种像素电路和显示面板。像素电路包括：驱动模块和发光模块，驱动模块用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动发光模块发光；防漏电模块，用于在发光阶段减少驱动模块的控制端的漏电；第一复位模块，第一复位模块通过防漏电模块连接驱动模块的控制端，第一复位模块用于向驱动模块的控制端写入复位电压；阈值补偿模块，阈值补偿模块的第一端连接驱动模块的第一端，阈值补偿模块的第二端通过防漏电模块连接驱动模块的控制端，阈值补偿模块用于对驱动模块的阈值电压进行补偿。本实用新型的技术方案，有助于改善驱动模块控制端的漏电问题，以提升显示效果。

Description

像素电路和显示面板

技术领域

本实用新型实施例涉及显示技术领域，尤其涉及一种像素电路和显示面板。

背景技术

随着显示技术的不断发展，人们对于显示面板的性能要求越来越高。显示面板中包括像素电路，像素电路中包括用于驱动发光器件进行发光显示的驱动晶体管。现有像素电路普遍存在漏电流较大的问题，这样会使驱动晶体管的栅极电压不稳定，从而影响发光器件的亮度，以及显示面板的显示效果。

实用新型内容

本实用新型实施例提供了一种像素电路和显示面板，以改善驱动模块控制端的漏电问题，提升驱动模块控制端的电压稳定性，降低驱动模块控制端的漏电问题对于发光模块的亮度产生的影响，从而提升显示效果。

第一方面，本实用新型实施例提供了一种像素电路，包括：驱动模块和发光模块，所述驱动模块和所述发光模块串联于第一电源线和第二电源线之间，所述驱动模块用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动所述发光模块发光；

防漏电模块，用于在发光阶段减少所述驱动模块的控制端的漏电；

所述第一复位模块通过所述防漏电模块连接所述驱动模块的控制端，所述第一复位模块用于向所述驱动模块的控制端写入复位电压；

所述阈值补偿模块的第一端连接所述驱动模块的第一端，所述阈值补偿模块的第二端通过所述防漏电模块连接所述驱动模块的控制端，所述阈值补偿模块用于对所述驱动模块的阈值电压进行补偿。

可选地，所述防漏电模块包括第一晶体管和第二晶体管；

所述第一晶体管的栅极连接防漏电控制信号线，所述第一晶体管的第一极连接所述驱动模块的控制端，所述第一晶体管的第二极连接所述第二晶体管的第一极和所述第一复位模块；

所述第二晶体管的栅极连接所述防漏电控制信号线，所述第二晶体管的第二极连接所述阈值补偿模块的第二端；

所述第一晶体管和所述第二晶体管中的至少一者为双栅晶体管。

可选地，所述防漏电模块包括第一晶体管和第三晶体管；

所述第一晶体管的栅极连接防漏电控制信号线，所述第一晶体管的第一极连接所述驱动模块的控制端，所述第一晶体管的第二极连接所述第三晶体管的第一极和所述阈值补偿模块的第二端；

所述第三晶体管的栅极连接所述防漏电控制信号线，所述第三晶体管的第二极连接所述第一复位模块；

所述第一晶体管和所述第三晶体管中的至少一者为双栅晶体管。

可选地，所述防漏电模块包括第二晶体管和第三晶体管；

所述第二晶体管的栅极连接所述防漏电控制信号线，所述第二晶体管的第一极连接所述驱动模块的控制端和所述第三晶体管的第一极，所述第二晶体管的第二极连接所述阈值补偿模块的第二端；

所述第三晶体管的栅极连接防漏电控制信号线，所述第三晶体管的第二极连接所述第一复位模块；

所述第二晶体管和所述第三晶体管中的至少一者为双栅晶体管。

可选地，所述防漏电模块包括第一晶体管、第二晶体管和第三晶体管；

所述第一晶体管的栅极连接防漏电控制信号线，所述第一晶体管的第一极连接所述驱动模块的控制端，所述第一晶体管的第二极连接所述第二晶体管的第一极和所述第三晶体管的第一极；

所述第一晶体管、所述第二晶体管和所述第三晶体管中的至少一者为双栅晶体管。

可选地，所述第一复位模块的控制端连接第一扫描线，所述第一复位模块的第一端连接用于传输所述复位电压的复位信号线，所述第一复位模块的第二端通过所述防漏电模块连接所述驱动模块的控制端，所述第一复位模块响应所述第一扫描线上的信号在复位阶段导通；

所述像素电路还包括数据写入模块、第二复位模块和发光控制模块；所述数据写入模块的控制端连接第二扫描线，所述数据写入模块的第一端连接数据线，所述数据写入模块的第二端连接所述驱动模块的第二端，所述数据写入模块用于响应所述第二扫描线上的信号，在数据写入阶段向所述驱动模块的控制端写入与所述数据线上的数据电压相关的电压；

所述阈值补偿模块的控制端连接所述第二扫描线或防漏电控制信号线，所述阈值补偿模块响应所述第二扫描线或所述防漏电控制信号线上的信号在所述数据写入阶段导通；

所述第二复位模块的控制端连接第三扫描线，所述第二复位模块的第一端连接所述复位信号线，所述第二复位模块的第二端连接所述发光模块的第一端，所述第二复位模块用于响应所述第三扫描线上的信号，在所述复位阶段向所述发光模块的第一端写入所述复位电压；

所述发光控制模块串联于所述第一电源线和所述第二电源线之间，所述发光控制模块的控制端连接发光控制信号线，所述发光控制模块用于响应所述发光控制信号线上的信号在所述发光阶段导通。

可选地，所述驱动模块包括驱动晶体管，所述第一复位模块包括第四晶体管，所述阈值补偿模块包括第五晶体管，所述数据写入模块包括第六晶体管，所述第二复位模块包括第七晶体管，所述发光控制模块包括第八晶体管和第九晶体管，所述发光模块包括发光器件；

所述驱动晶体管和所述发光器件依次串联于所述第一电源线和所述第二电源线之间；

所述第四晶体管的栅极连接第一扫描线，所述第四晶体管的第一极连接所述复位信号线，所述第四晶体管的第二极通过所述防漏电模块连接所述驱动晶体管的栅极；

所述第五晶体管的栅极连接所述第二扫描线或所述防漏电控制信号线，所述第五晶体管的第一极连接所述驱动晶体管的第一极，所述第五晶体管的第二极通过所述防漏电模块连接所述驱动晶体管的栅极；

所述第六晶体管的栅极连接所述第二扫描线，所述第六晶体管的第一极连接所述数据线，所述第六晶体管的第二极连接所述驱动晶体管的第二极；

所述第七晶体管的栅极连接所述第三扫描线，所述第七晶体管的第一极连接所述复位信号线，所述第七晶体管的第二极连接所述发光器件的第一极；

所述第八晶体管和所述第九晶体管的栅极连接所述发光控制信号线，所述第八晶体管连接于所述第一电源线和所述驱动晶体管之间，所述第九晶体管连接于所述驱动晶体管和所述发光器件之间。

可选地，所述防漏电控制信号线被配置为：在所述复位阶段和所述数据写入阶段输入导通电平信号，在所述发光阶段输入关断电平信号；

优选地，在所述复位阶段、所述数据写入阶段和所述发光阶段，所述防漏电控制信号线和所述发光控制信号线被配置为输入互为反相的信号；

优选地，所述防漏电控制信号线还被配置为：在插黑阶段输入关断电平信号。

可选地，所述第三扫描线上的脉冲信号的频率被配置为预设高频；

优选地，所述第一扫描线上的脉冲信号的频率被配置为预设高频，和/或，所述第二扫描线上的脉冲信号的频率被配置为预设高频；

优选地，所述第一扫描线和所述第三扫描线被配置为输入相同的信号。

可选地，所述像素电路还包括数据写入控制模块，所述数据写入控制模块连接于所述数据线和所述数据写入模块之间，所述数据写入控制模块的控制端连接所述防漏电控制信号线，所述数据写入控制模块用于响应所述防漏电控制信号线上的信号而导通或关断；

优选地，所述数据写入控制模块包括第十晶体管，所述第十晶体管连接于所述数据线和所述数据写入模块之间，所述第十晶体管的栅极连接所述防漏电控制信号线。

可选地，所述像素电路还包括存储模块，所述存储模块连接所述驱动模块的控制端，用于存储所述驱动模块的控制端的电压；

所述驱动模块、所述第一复位模块和所述阈值补偿模块均包括晶体管，所述驱动模块的控制端到所述第一复位模块之间的导电路径以及所述驱动模块的控制端到所述阈值补偿模块之间的导电路径中，任意两个相邻晶体管之间的节点中的至少一个节点处还连接有电压调节模块，所述电压调节模块用于调节其所连接的节点处的电压。

可选地，所述存储模块包括存储电容，所述存储电容的第一极连接所述驱动模块的控制端，所述存储电容的第二极接入固定电压；所述电压调节模块包括第一电容；

在所述防漏电模块包括第一晶体管的情况下，所述第一电容的第一极连接所述第一晶体管的第二极，所述第一电容的第二极接入固定电压，所述第一电容用于保持所述第一晶体管的第二极的电压，或者，所述第一电容的第二极接入跳变电压，所述第一电容用于将所述跳变电压耦合至所述第一晶体管的第二极，以调节所述驱动模块的控制端的电压；

在所述防漏电模块不包括第一晶体管的情况下，所述第一电容的第一极连接所述第二晶体管的第一极或所述第三晶体管的第一极，所述第一电容的第二极接入固定电压，所述第一电容用于保持所述第二晶体管的第一极或所述第三晶体管的第一极的电压，或者，所述第一电容的第二极接入跳变电压，所述第一电容用于将所述跳变电压耦合至所述第二晶体管的第一极或所述第三晶体管的第一极，以调节所述驱动模块的控制端的电压；

优选地，在所述第一电容的第二极接入固定电压的情况下，所述第一电容的第二极连接所述第一电源线或所述复位信号线；

优选地，所述电压调节模块还包括第二电容，所述第一晶体管为双栅晶体管，所述第二电容的第一极连接该所述第一晶体管的双栅节点，所述第二电容的第二极接入固定电压或者跳变电压；

优选地，在所述第二电容的第二极接入固定电压的情况下，所述第二电容的第二极连接所述第一电源线或所述复位信号线。

可选地，所述跳变电压包括脉冲电压，一帧内，所述脉冲电压中的脉冲时序位于数据写入阶段和发光阶段之间；

优选地，所述脉冲电压在所述数据写入阶段之后由高电平跳变为低电平，并在所述发光阶段之前由低电平跳变为高电平。

可选地，所述电压调节模块还包括第三电容、第四电容和第五电容；

所述第三电容的第一极连接所述驱动模块的控制端，所述第三电容的第二极连接所述防漏电控制信号线；

所述第四电容的第一极连接所述阈值补偿模块的第二端，所述第四电容的第二极接入固定电压；

所述第一复位模块中的晶体管为双栅晶体管，所述第五电容的第一极连接所述第一复位模块中的双栅晶体管的双栅节点，所述第五电容的第二极接入固定电压；

优选地，所述第四电容的第二极和所述第五电容的第二极连接所述复位信号线；

优选地，所述第一电容、所述第二电容、所述第三电容、所述第四电容和所述第五电容的电容值均小于所述存储电容的电容值。

第二方面，本实用新型实施例还提供了一种显示面板，包括第一方面所述的像素电路。

本实用新型实施例提供的像素电路和显示面板，通过设置防漏电模块连接于驱动模块的控制端和第一复位模块之间的导电路径，以及驱动模块的控制端和阈值补偿模块之间的导电路径上，能够利用防漏电模块在发光阶段阻隔驱动模块的控制端和第一复位模块之间的导电路径，以及驱动模块的控制端和阈值补偿模块之间的导电路径，以缓解驱动模块的控制端分别通过第一复位模块和阈值补偿模块进行漏电的问题，有助于减少驱动模块的控制端的漏电流通道，降低驱动模块的控制端的漏电流，提升驱动模块的控制端的电流保持率，从而提升驱动模块的控制端的电压稳定性，以降低驱动模块的漏电问题对于发光模块的亮度产生的影响，并提升显示效果。

应当理解，本部分所描述的内容并非旨在标识本实用新型的实施例的关键或重要特征，也不用于限制本实用新型的范围。本实用新型的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中的一种像素电路的结构示意图；

图2是本实用新型实施例提供的一种像素电路的结构示意图；

图3是本实用新型实施例提供的另一种像素电路的结构示意图；

图4是本实用新型实施例提供的又一种像素电路的结构示意图；

图5是本实用新型实施例提供的又一种像素电路的结构示意图；

图6是本实用新型实施例提供的又一种像素电路的结构示意图；

图7是本实用新型实施例提供的又一种像素电路的结构示意图；

图8是本实用新型实施例提供的一种像素电路的驱动时序示意图；

图9是本实用新型实施例提供的另一种像素电路的驱动时序示意图；

图10是本实用新型实施例提供的又一种像素电路的结构示意图；

图11是本实用新型实施例提供的又一种像素电路的驱动时序示意图；

图12是本实用新型实施例提供的又一种像素电路的结构示意图；

图13是本实用新型实施例提供的又一种像素电路的结构示意图；

图14是本实用新型实施例提供的又一种像素电路的结构示意图；

图15是本实用新型实施例提供的又一种像素电路的结构示意图；

图16是本实用新型实施例提供的又一种像素电路的驱动时序示意图。

具体实施方式

为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。

需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术所述，现有像素电路普遍存在漏电流较大的问题，这样会使驱动晶体管的栅极电压不稳定，从而影响发光器件的亮度，以及显示面板的显示效果。经发明人研究发现，出现上述问题的具体原因如下：

图1是相关技术中的一种像素电路的结构示意图。示例性地，参见图1，该像素电路包括驱动晶体管M0、晶体管M1至晶体管M5、电容C0和发光器件D0。该像素电路的工作阶段包括复位阶段、数据写入阶段和发光阶段。在复位阶段，晶体管M1导通，将复位信号线Vref上的复位电压写入驱动晶体管M0，对驱动晶体管M0的栅极电压进行复位。在数据写入阶段，驱动晶体管M0、晶体管M2和晶体管M3导通，数据线Data上的数据电压依次通过晶体管M2、驱动晶体管M0、晶体管M3写入驱动晶体管M0的栅极，并通过电容C0进行存储。在发光阶段，驱动晶体管M0、晶体管M4和晶体管M5导通，其余晶体管关断，驱动晶体管M0根据数据电压产生驱动电流，并将驱动电流提供至发光器件D0，以驱动发光器件D0发光。在发光阶段，由于驱动晶体管M0的栅极电压和复位信号线Vref上的复位电压存在压差，晶体管M1和晶体管M3存在漏电流，因而驱动晶体管M0的栅极会分别通过晶体管M1和晶体管M3这两条漏电流通道进行漏电，使得驱动晶体管M0栅极的漏电流较大，从而使驱动晶体管M0的栅极电流保持率较低，导致驱动晶体管M0的栅极电压不稳定，这样会影响发光器件D0的亮度，以及显示面板的显示效果。

针对上述问题，本实用新型实施例提供了一种像素电路。图2是本实用新型实施例提供的一种像素电路的结构示意图。参见图2，该像素电路包括：第一复位模块100、阈值补偿模块110、防漏电模块120、驱动模块130和发光模块140。

驱动模块130和发光模块140串联于第一电源线VDD和第二电源线VSS之间，驱动模块130用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动发光模块140发光。防漏电模块120用于在发光阶段减少驱动模块130的控制端G的漏电。第一复位模块100通过防漏电模块120连接驱动模块130的控制端G，第一复位模块100用于向驱动模块130的控制端G写入复位电压。阈值补偿模块110的第一端连接驱动模块130的第一端，阈值补偿模块110的第二端通过防漏电模块120连接驱动模块130的控制端G，阈值补偿模块110用于对驱动模块130的阈值电压进行补偿。

具体地，第一电源线VDD接入第一电源电压，第二电源线VSS接入第二电源电压，第一电源电压为正压，第二电源电压为负压或者为0V。该像素电路的工作阶段至少包括复位阶段、数据写入阶段和发光阶段。在复位阶段，控制第一复位模块100导通，使复位信号线Vref上的复位电压通过第一复位模块100和防漏电模块120写入驱动模块130的控制端G，对驱动模块130的控制端G的电压进行复位，以降低驱动模块130的控制端G残留的电荷对显示效果的影响，并控制驱动模块130导通。在数据写入阶段，控制阈值补偿模块110导通，并控制数据电压依次通过驱动模块130、阈值补偿模块110和防漏电模块120写入驱动模块130的控制端G，使得驱动模块130的控制端G的电压为与数据电压和驱动模块130的阈值电压相关的电压，以在数据电压写入驱动模块130的控制端G的同时，对驱动模块130的阈值电压进行补偿。在发光阶段，控制第一电源线VDD至第二电源线VSS之间的放电通路导通，使得驱动模块130能够根据自身控制端G的电压产生驱动电流，从而驱动发光模块140以相应的亮度进行发光。

由于防漏电模块120连接于驱动模块130的控制端G和第一复位模块100之间的导电路径，以及驱动模块130的控制端G和阈值补偿模块110之间的导电路径上，且防漏电模块120能够在发光阶段减少驱动模块130的控制端G的漏电，例如可以通过防漏电模块120在发光阶段阻隔驱动模块130的控制端G和第一复位模块100之间的导电路径，来缓解驱动模块130的控制端G通过第一复位模块100进行漏电的问题，并通过防漏电模块120在发光阶段阻隔驱动模块130的控制端G和阈值补偿模块110之间的导电路径，来缓解驱动模块130的控制端G通过阈值补偿模块110进行漏电的问题，以减少驱动模块130的控制端G的漏电流通道，降低驱动模块130的控制端G的漏电流，提升驱动模块130的控制端G的电流保持率，从而提升驱动模块130的控制端G的电压稳定性，以降低驱动模块130的漏电问题对于发光模块140的亮度产生的影响，提升显示效果。

本实用新型实施例的技术方案，通过设置防漏电模块连接于驱动模块的控制端和第一复位模块之间的导电路径，以及驱动模块的控制端和阈值补偿模块之间的导电路径上，能够利用防漏电模块在发光阶段阻隔驱动模块的控制端和第一复位模块之间的导电路径，以及驱动模块的控制端和阈值补偿模块之间的导电路径，以缓解驱动模块的控制端分别通过第一复位模块和阈值补偿模块进行漏电的问题，有助于减少驱动模块的控制端的漏电流通道，降低驱动模块的控制端的漏电流，提升驱动模块的控制端的电流保持率，从而提升驱动模块的控制端的电压稳定性，以降低驱动模块的漏电问题对于发光模块的亮度产生的影响，并提升显示效果。

图3是本实用新型实施例提供的另一种像素电路的结构示意图。图4是本实用新型实施例提供的又一种像素电路的结构示意图。图5是本实用新型实施例提供的又一种像素电路的结构示意图。图6是本实用新型实施例提供的又一种像素电路的结构示意图。下面将结合图3至图6，在上述实施例的基础上，对防漏电模块120的设置方式进行具体说明。

参见图3，在一种实施例中，可以设置防漏电模块120包括第一晶体管T1和第二晶体管T2。第一晶体管T1的栅极连接防漏电控制信号线EMB，第一晶体管T1的第一极连接驱动模块130的控制端G，第一晶体管T1的第二极连接第二晶体管T2的第一极和第一复位模块100。第二晶体管T2的栅极连接防漏电控制信号线EMB，第二晶体管T2的第二极连接阈值补偿模块110的第二端。其中，第一晶体管T1和第二晶体管T2中的至少一者为双栅晶体管。

具体地，防漏电控制信号线EMB用于传输防漏电控制信号，以通过防漏电控制信号控制第一晶体管T1和第二晶体管T2的导通及关断。第一晶体管T1连接于第一节点N1和第二节点N2之间，即连接于驱动模块130的控制端G和第一复位模块100之间，第二晶体管T2连接于第二节点N2和阈值补偿模块110之间，即连接于驱动模块130的控制端G和阈值补偿模块110之间。通过控制防漏电模块120中的第一晶体管T1导通，能够导通驱动模块130的控制端G和第一复位模块100之间的导电路径，以使复位电压能够写入驱动模块130的控制端G。通过控制第一晶体管T1关断，能够阻隔驱动模块130的控制端G和第一复位模块100之间的导电路径，以缓解驱动模块130的控制端G通过第一复位模块100进行漏电的问题。通过控制防漏电模块120中的第二晶体管T2导通，能够导通驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以使数据电压能够写入驱动模块130的控制端G，并实现驱动模块130的阈值电压补偿。通过控制第二晶体管T2关断，能够阻隔驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以缓解驱动模块130的控制端G通过阈值补偿模块110进行漏电的问题。第一晶体管T1和第二晶体管T2中的至少一者为双栅晶体管，包括第一晶体管T1为双栅晶体管，或者第二晶体管T2为双栅晶体管，或者第一晶体管T1和第二晶体管T2均为双栅晶体管的情形。双栅晶体管具有抑制漏电的作用，通过设置第一晶体管T1和第二晶体管T2中的至少一者为双栅晶体管，有助于进一步改善驱动模块130的漏电问题。

需要说明的是，图3仅示出了第一晶体管T1为单栅晶体管，第二晶体管T2为双栅晶体管，第二晶体管T2包括第一双栅子晶体管T2-1和第二双栅子晶体管T2-2的情形，在其他实施例中，防漏电模块120中的各个晶体管的数量、各个晶体管为单栅晶体管或双栅晶体管、各个晶体管的连接位置等设置方式可以有多种，不限于图3所示的情形，其更多的设置方式将在后续展开说明。

参见图4，在另一种实施例中，可以设置防漏电模块120包括第一晶体管T1和第三晶体管T3。第一晶体管T1的栅极连接防漏电控制信号线EMB，第一晶体管T1的第一极连接驱动模块130的控制端G，第一晶体管T1的第二极连接第三晶体管T3的第一极和阈值补偿模块110的第二端。第三晶体管T3的栅极连接防漏电控制信号线EMB，第三晶体管T3的第二极连接第一复位模块100。其中，第一晶体管T1和第三晶体管T3中的至少一者为双栅晶体管。

具体地，第一晶体管T1连接于第一节点N1和第二节点N2之间，即连接于驱动模块130的控制端G和阈值补偿模块110之间，第三晶体管T3连接于第二节点N2和第一复位模块100之间，即第一晶体管T1和第三晶体管T3连接于驱动模块130的控制端G和第一复位模块100之间。通过控制第一晶体管T1导通，能够导通驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以使数据电压能够写入驱动模块130的控制端G，并实现驱动模块130的阈值电压补偿。通过控制第一晶体管T1关断，能够阻隔驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以缓解驱动模块130的控制端G通过阈值补偿模块110进行漏电的问题。通过控制第一晶体管T1和第三晶体管T3导通，能够导通驱动模块130的控制端G和第一复位模块100之间的导电路径，以使复位电压能够写入驱动模块130的控制端G。通过控制第一晶体管T1和第三晶体管T3关断，能够阻隔驱动模块130的控制端G和第一复位模块100之间的导电路径，以缓解驱动模块130的控制端G通过第一复位模块100进行漏电的问题。

通过设置第一晶体管T1和第三晶体管T3中的至少一者为双栅晶体管，可以进一步改善驱动模块130的漏电问题。图4仅示出了第一晶体管T1为单栅晶体管，第三晶体管T3为双栅晶体管，第三晶体管T3包括第三双栅子晶体管T3-1和第四双栅子晶体管T3-2的情形，在其他实施例中，还可以设置第三晶体管T3为单栅晶体管，第一晶体管T1为双栅晶体管，或者，设置第一晶体管T1和第三晶体管T3均为双栅晶体管。

参见图5，在另一种实施例中，可以设置防漏电模块120包括第二晶体管T2和第三晶体管T3。第二晶体管T2的栅极连接防漏电控制信号线EMB，第二晶体管T2的第一极连接驱动模块130的控制端G和第三晶体管T3的第一极，第二晶体管T2的第二极连接阈值补偿模块110的第二端。第三晶体管T3的栅极连接防漏电控制信号线EMB，第三晶体管T3的第二极连接第一复位模块100。其中，第二晶体管T2和第三晶体管T3中的至少一者为双栅晶体管。

具体地，第三晶体管T3连接于第二节点N2和第一复位模块100之间，即连接于驱动模块130的控制端G和第一复位模块100之间，第二晶体管T2连接于第二节点N2和阈值补偿模块110之间，即连接于驱动模块130的控制端G和阈值补偿模块110之间。通过控制第三晶体管T3导通，能够导通驱动模块130的控制端G和第一复位模块100之间的导电路径，以使复位电压能够写入驱动模块130的控制端G。通过控制第三晶体管T3关断，能够阻隔驱动模块130的控制端G和第一复位模块100之间的导电路径，以缓解驱动模块130的控制端G通过第一复位模块100进行漏电的问题。通过控制防漏电模块120中的第二晶体管T2导通，能够导通驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以使数据电压能够写入驱动模块130的控制端G，并实现驱动模块130的阈值电压补偿。通过控制第二晶体管T2关断，能够阻隔驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以缓解驱动模块130的控制端G通过阈值补偿模块110进行漏电的问题。

通过设置第二晶体管T2和第三晶体管T3中的至少一者为双栅晶体管，可以进一步改善驱动模块130的漏电问题。图5仅示出了第三晶体管T3为单栅晶体管，第二晶体管T2为双栅晶体管的情形，在其他实施例中，还可以设置第三晶体管T3为双栅晶体管，第二晶体管T2为单栅晶体管，或者，设置第二晶体管T2和第三晶体管T3均为双栅晶体管。

参见图6，作为本实用新型的优选实施例，可以设置防漏电模块120包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的栅极连接防漏电控制信号线EMB，第一晶体管T1的第一极连接驱动模块130的控制端G，第一晶体管T1的第二极连接第二晶体管T2的第一极和第三晶体管T3的第一极。第二晶体管T2的栅极连接防漏电控制信号线EMB，第二晶体管T2的第二极连接阈值补偿模块110的第二端。第三晶体管T3的栅极连接防漏电控制信号线EMB，第三晶体管T3的第二极连接第一复位模块100。第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一者为双栅晶体管。

具体地，第一晶体管T1连接于第一节点N1和第二节点N2之间，第二晶体管T2连接于第二节点N2和阈值补偿模块110之间，第三晶体管T3连接于第二节点N2和第一复位模块100之间。在复位阶段和数据写入阶段，可以通过防漏电控制信号线EMB上的防漏电控制信号控制第一晶体管T1、第二晶体管T2和第三晶体管T3导通，在发光阶段，可以通过防漏电控制信号线EMB上的防漏电控制信号控制第一晶体管T1、第二晶体管T2和第三晶体管T3关断。这样一来，在发光阶段，第二晶体管T2和第三晶体管T3能够阻隔驱动模块130的控制端G和阈值补偿模块110之间的导电路径，以及驱动模块130的控制端G和第一复位模块100之间的导电路径，驱动模块130的控制端G仅能通过第一晶体管T1所在的漏电流通道进行漏电，而无法通过第二晶体管T2和第三晶体管T3进行漏电，减少了驱动模块的控制端的漏电流通道，并且由于第一晶体管T1所在的漏电流通道连接驱动模块130的控制端G和第二节点N2，而驱动模块130的控制端G和第二节点N2的电位接近，使得该漏电流通道上的漏电流较小。本实施例的技术方案，不仅能够将驱动模块130的控制端G的漏电流通道数量减少至一条，在此基础上还有助于减小这唯一的一条漏电流通道上的漏电流，从而提升驱动模块的控制端的电压稳定性。

通过设置第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一者为双栅晶体管，可以进一步改善驱动模块130的漏电问题。图6仅示出了第一晶体管T1为单栅晶体管，第二晶体管T2和第三晶体管T3为双栅晶体管，第二晶体管T2包括第一双栅子晶体管T2-1和第二双栅子晶体管T2-2，第三晶体管T3包括第三双栅子晶体管T3-1和第四双栅子晶体管T3-2的情形，在其他实施例中，还可以设置第一晶体管T1、第二晶体管T2和第三晶体管T3中的任意一者为双栅晶体管，或者设置第一晶体管T1、第二晶体管T2和第三晶体管T3中的任意两者为双栅晶体管，或者设置第一晶体管T1、第二晶体管T2和第三晶体管T3均为双栅晶体管，以改善驱动模块130的漏电问题。

继续参见图6，在上述各实施例的基础上，可以设置第一复位模块100的控制端连接第一扫描线S1，第一扫描线S1用于传输第一扫描信号，第一复位模块100的第一端连接用于传输复位电压的复位信号线Vref，第一复位模块100的第二端通过防漏电模块120连接驱动模块130的控制端G，第一复位模块100响应第一扫描线S1上的信号在复位阶段导通，以在复位阶段将复位信号线Vref上的复位电压写入驱动模块130的控制端G。

继续参见图6，像素电路还可以包括数据写入模块150、存储模块160、第二复位模块180和发光控制模块170。数据写入模块150的控制端连接第二扫描线S2，第二扫描线S2用于传输第二扫描信号，数据写入模块150的第一端连接数据线Data，数据写入模块150的第二端连接驱动模块130的第二端，数据写入模块150用于响应第二扫描线S2上的信号，在数据写入阶段向驱动模块130的控制端G写入与数据线Data上的数据电压相关的电压。阈值补偿模块110的控制端连接第二扫描线S2，阈值补偿模块110响应第二扫描线S2上的信号在数据写入阶段导通。像素电路还包括存储模块160，存储模块160连接驱动模块130的控制端G，用于存储驱动模块130的控制端G的电压。在数据写入阶段，数据写入模块150和阈值补偿模块110均响应第二扫描线S2上的第二扫描信号而导通，使得数据线Data上的数据电压依次通过数据写入模块150、驱动模块130、阈值补偿模块110和防漏电模块120写入驱动模块130的控制端G，使得驱动模块130的控制端G的电压为与数据电压和驱动模块130的阈值电压相关的电压(驱动模块130的控制端G的电压即为与数据线Data上的数据电压相关的电压)，以在数据电压写入驱动模块130的控制端G的同时，实现驱动模块130的阈值电压补偿，并通过存储模块160存储驱动模块130的控制端G的电压。

第二复位模块180的控制端连接第三扫描线S3，第三扫描线S3接入第三扫描信号，第二复位模块180的第一端连接复位信号线Vref，第二复位模块180的第二端连接发光模块140的第一端，第二复位模块180用于响应第三扫描线S3上的信号，在复位阶段向发光模块140的第一端写入复位电压，以减少发光模块140的第一端的残留电荷对于显示效果的影响。

发光控制模块170串联于第一电源线VDD和第二电源线VSS之间，发光控制模块170的控制端连接发光控制信号线EM，发光控制模块170用于响应发光控制信号线EM上的信号在发光阶段导通，在复位阶段和数据写入阶段关断。图6仅示出了发光控制模块170既串联于第一电源线VDD和驱动模块130之间，又串联于驱动模块130和发光模块140之间的情形，在其他实施例中，发光控制模块170还可以仅串联于第一电源线VDD和驱动模块130之间，或者仅串联于驱动模块130和发光模块140之间。

图7是本实用新型实施例提供的又一种像素电路的结构示意图。参见图7，在上述各实施例的基础上，可以设置驱动模块130包括驱动晶体管DT，第一复位模块100包括第四晶体管T4，阈值补偿模块110包括第五晶体管T5，数据写入模块150包括第六晶体管T6，第二复位模块180包括第七晶体管T7，发光控制模块170包括第八晶体管T8和第九晶体管T9，发光模块140包括发光器件D1，存储模块160包括存储电容Cst。

其中，驱动晶体管DT和发光器件D1依次串联于第一电源线VDD和第二电源线VSS之间。第四晶体管T4的栅极连接第一扫描线S1，第四晶体管T4的第一极连接复位信号线Vref，第四晶体管T4的第二极通过防漏电模块120连接驱动晶体管DT的栅极。第五晶体管T5的栅极连接第二扫描线S2，第五晶体管T5的第一极连接驱动晶体管DT的第一极，第五晶体管T5的第二极通过防漏电模块120连接驱动晶体管DT的栅极。第六晶体管T6的栅极连接第二扫描线S2，第六晶体管T6的第一极连接数据线Data，第六晶体管T6的第二极连接驱动晶体管DT的第二极。第七晶体管T7的栅极连接第三扫描线S3，第七晶体管T7的第一极连接复位信号线Vref，第七晶体管T7的第二极连接发光器件D1的第一极。第八晶体管T8和第九晶体管T9的栅极连接发光控制信号线EM，第八晶体管T8连接于第一电源线VDD和驱动晶体管DT之间，第九晶体管T9连接于驱动晶体管DT和发光器件D1之间。存储电容Cst的第一极连接驱动模块130的控制端G，存储电容Cst的第二极接入固定电压，例如可以设置存储电容Cst的第二极连接第一电源线VDD，使存储电容Cst的第二极接入第一电源电压。

发光器件D1包括有机发光二极管(Organic Light-Emitting Diode，OLED)和微米级发光二极管(Micro-LED)等。像素电路中的各个晶体管既可以是P型晶体管，也可以是N型晶体管。在本实用新型各实施例中的模块仅由一个晶体管构成的情况下，晶体管的栅极可作为相应的模块的控制端，晶体管的第一极可作为相应的模块的第一端，晶体管的第二极可作为相应的模块的第二端，且晶体管的第一极和第二极中的一个为源极，另一个为漏极。另外，图7仅示出了发光控制模块170包括第八晶体管T8和第九晶体管T9的情况，在其他实施例中，也可以设置发光控制模块170包括第八晶体管T8或第九晶体管T9，本实施例对此不进行限制。

图8是本实用新型实施例提供的一种像素电路的驱动时序示意图，该驱动时序适用于驱动本实用新型各实施例中的像素电路工作。结合图7和图8，可选地，像素电路的工作阶段至少包括复位阶段P1、数据写入阶段P2和发光阶段P3，防漏电控制信号线EMB被配置为：在复位阶段P1和数据写入阶段P2输入导通电平信号，在发光阶段P3输入关断电平信号。

其中，导通电平信号可以是控制防漏电模块120导通的信号，关断电平信号可以是控制防漏电模块120关断的信号。示例性地，在防漏电模块120中的晶体管为P型晶体管，例如第一晶体管T1和第二晶体管T2均是P型晶体管时，可以将防漏电控制信号线EMB配置为：在复位阶段P1和数据写入阶段P2输入低电平信号，在发光阶段P3输入高电平信号，这样能够控制第一晶体管T1和第二晶体管T2在复位阶段P1和数据写入阶段P2导通，以实现驱动晶体管DT的栅极电压复位及数据电压写入，并控制第一晶体管T1和第二晶体管T2在发光阶段P3关断，以缓解驱动晶体管DT栅极的漏电问题。同理，在防漏电模块120中的晶体管为N型晶体管，可以将防漏电控制信号线EMB配置为：在复位阶段P1和数据写入阶段P2输入高电平信号，在发光阶段P3输入低电平信号，具体工作原理不再赘述。

结合图7和图8，可选地，在一帧内，防漏电控制信号线EMB和发光控制信号线EM被配置为：防漏电控制信号线EMB输入导通电平信号的时间区间，位于发光控制信号线EM输入关断电平信号的时间区间之内。在发光控制信号线EM输入关断电平信号的时间区间内，像素电路进行复位阶段P1和数据写入阶段P2，需要控制防漏电模块120导通，因此可以设置防漏电控制信号线EMB在复位阶段P1和数据写入阶段P2输入导通电平信号，且防漏电控制信号线EMB输入导通电平信号的时间区间不超过发光控制信号线EM输入关断电平信号的时间区间。

结合图7和图8，可选地，在复位阶段P1、数据写入阶段P2和发光阶段P3，防漏电控制信号线EMB和发光控制信号线EM被配置为输入互为反相的信号。由于发光控制信号线EM被配置为在复位阶段P1和数据写入阶段P2输入关断电平信号，在发光阶段P3输入导通电平信号，以控制发光器件D1在复位阶段P1和数据写入阶段P2不发光，在发光阶段P3发光，通过设置防漏电控制信号线EMB和发光控制信号线EM输入互为反相的信号，能够使防漏电控制信号线EMB在复位阶段P1和数据写入阶段P2输入导通电平信号，在发光阶段P3输入关断电平信号。显示面板中包括发光控制信号生成电路，发光控制信号生成电路的输出端连接发光控制信号线EM，以通过发光控制信号生成电路向发光控制信号线EM提供发光控制信号，在防漏电控制信号线EMB和发光控制信号线EM上的信号是互为反相的信号时，在发光控制信号生成电路和防漏电控制信号线EMB之间连接一反相器即可得到防漏电控制信号，无需在显示面板中单独设置防漏电控制信号生成电路，有利于节约显示面板的边框面积，从而实现窄边框设计。

下面将结合图7和图8，以像素电路中的各晶体管均是P型晶体管，第一扫描线S1和第三扫描线S3被配置为输入相同的信号为例，对像素电路的工作原理进行说明。

示例性地，在t0时刻，发光控制信号线EM输入的发光控制信号由低电平信号跳变为高电平信号。在t1时刻，防漏电控制信号线EMB输入的防漏电控制信号由高电平信号跳变为低电平信号。t2-t3时刻期间，为像素电路的复位阶段P1。t4-t5时刻期间，为像素电路的数据写入阶段P2。

在复位阶段P1，发光控制信号线EM输入高电平信号，防漏电控制信号线EMB输入低电平信号，第一扫描线S1和第三扫描线S3输入低电平信号，第二扫描线S2输入高电平信号。第一晶体管T1、第二晶体管T2和第四晶体管T4和第七晶体管T7导通，其余晶体管关断。复位信号线Vref上的复位电压通过第四晶体管T4和第一晶体管T1写入驱动晶体管DT的栅极，对驱动晶体管DT的栅极电压进行复位，以降低驱动晶体管DT的栅极残留的电荷对显示效果的影响，并控制驱动晶体管DT导通。复位信号线Vref上的复位电压还通过第七晶体管T7写入发光器件D1的第一极A(例如第一极A为阳极)，对发光器件D1的第一极A的电压进行复位，以降低发光器件D1的第一极A的残留的电荷对显示效果的影响。

在数据写入阶段P2，发光控制信号线EM继续输入高电平信号，防漏电控制信号线EMB继续输入低电平信号，第一扫描线S1和第三扫描线S3输入高电平信号，第二扫描线S2输入低电平信号。驱动晶体管DT、第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6导通，其余晶体管关断。数据线Data上的数据电压依次通过第六晶体管T6、驱动晶体管DT、第五晶体管T5、第二晶体管T2和第一晶体管T1写入驱动晶体管DT的栅极，使得驱动晶体管DT的栅极电压为与数据电压和驱动晶体管DT的阈值电压相关的电压，并通过存储电容Cst对驱动晶体管DT的栅极电压进行存储。

在t6时刻，防漏电控制信号线EMB输入的防漏电控制信号由低电平信号跳变为高电平信号。在t7时刻，发光控制信号线EM输入的发光控制信号由高电平信号跳变为低电平信号，发光阶段P3开始。

在发光阶段P3，发光控制信号线EM输入低电平信号，防漏电控制信号线EMB输入高电平信号，第一扫描线S1、第二扫描线S2和第三扫描线S3输入高电平信号。驱动晶体管DT、第八晶体管T8和第九晶体管T9导通，其余晶体管关断。驱动晶体管DT根据自身的栅极电压产生驱动电流，以驱动发光器件D1发光。由于驱动晶体管DT的栅极电压是与数据电压和驱动晶体管DT的阈值电压相关的电压，因此有助于消除驱动晶体管DT的阈值电压对驱动电流的影响，从而实现驱动晶体管DT的阈值电压补偿，以提升显示均匀性。

在发光阶段P3，由于第一晶体管T1和第二晶体管T2均关断，这样有助于阻隔驱动晶体管DT和第四晶体管T4之间的导电路径，并阻隔驱动晶体管DT和第五晶体管T5之间的导电路径，以减少驱动晶体管DT栅极的漏电流通道，降低驱动晶体管DT栅极的漏电流，提升驱动晶体管DT栅极的电流保持率，从而提升驱动晶体管DT的栅极电压稳定性，以降低驱动晶体管DT栅极的漏电问题对于发光器件D1的亮度产生的影响，改善显示面板的闪烁现象，并提升显示效果。

图9是本实用新型实施例提供的另一种像素电路的驱动时序示意图，该驱动时序适用于驱动本实用新型各实施例中的像素电路工作。下面结合图7、图8和图9，在上述实施例的基础上，对像素电路的工作原理进行进一步地说明。在复位阶段P1、数据写入阶段P2和发光阶段P3之后，像素电路的工作阶段还包括插黑阶段P4。可选地，防漏电控制信号线EMB还被配置为：在插黑阶段P4输入关断电平信号。例如，在插黑阶段P4中，防漏电控制信号线EMB始终输入高电平信号，使得第一晶体管T1和第二晶体管T2在插黑阶段P4持续关断。

在t7时刻之后的t8时刻，发光阶段P3结束，进入插黑阶段P4，发光控制信号线EM输入的发光控制信号由低电平信号跳变为高电平信号，使第八晶体管T8和第九晶体管T9关断，发光器件D1停止发光，以减少发光器件D1的发光时间，延长发光器件D1的使用寿命。

在t9时刻至t10时刻期间，发光控制信号线EM输入高电平信号，第一扫描线S1和第三扫描线S3中的低电平信号和第二扫描线S2中的低电平信号相继到来。在第一扫描线S1和第三扫描线S3中的低电平信号到来时，第四晶体管T4和第七晶体管T7导通，其余晶体管关断。复位信号线Vref上的复位电压通过第七晶体管T7写入发光器件D1的第一极A，对发光器件D1的第一极A的电压进行复位。由于第一晶体管T1和第二晶体管T2在插黑阶段P4持续关断，第一晶体管T1和第二晶体管T2继续阻隔驱动晶体管DT和第四晶体管T4之间的导电路径，以及驱动晶体管DT和第五晶体管T5之间的导电路径，复位信号线Vref上的复位电压和数据线Data上的数据电压均无法写入驱动晶体管DT的栅极电压，使得驱动晶体管DT的栅极电压未发生改变，并有助于减少驱动晶体管DT栅极的漏电流，以维持驱动晶体管DT栅极电压的稳定性。

在t11时刻，插黑阶段P4结束，进入发光阶段P5，发光控制信号线EM输入的发光控制信号由高电平信号跳变为低电平信号，使第八晶体管T8和第九晶体管T9导通，驱动晶体管DT根据自身的栅极电压产生驱动电流，以驱动发光器件D1发光。

本实施例的技术方案，通过在每一帧内的发光阶段之中加入插黑阶段P4，即在发光阶段P3和发光阶段P5之间设置插黑阶段P4，能够在插黑阶段P4对发光器件D1的第一极A的电压进行复位，使发光器件D1在插黑阶段P4不发光，在发光阶段P3和发光阶段P5均发光，与未设置插黑阶段P4的情况相比，相当于增加了每一帧内发光器件D1不发光的次数及发光的次数，也即增加了显示面板在每一帧内显示黑画面的次数及正常显示的次数，等效于提高了显示面板的刷新频率，有助于将人眼敏感的频率较低的亮度成分转变为人眼不敏感的频率较高的亮度成分，从而改善显示面板在刷新频率较低的情况下存在的闪烁现象。由图9可知，在插黑阶段P4开始之后，发光器件D1的第一极A的电流未能迅速下降，在第一扫描线S1和第三扫描线S3中的低电平信号跳变至高电平信号之后，发光器件D1的第一极A的电流才迅速下降，也即在通过复位信号对发光器件D1的第一极A进行复位之后，使得显示面板在插黑阶段P4更加充分地显示黑画面，以避免发光器件D1在插黑阶段P4发光，有助于将人眼敏感的频率较低的亮度成分更加充分地转变为人眼不敏感的频率较高的亮度成分，从而提升显示效果。

结合图7、图8和图9，可选地，防漏电控制信号线EMB上的脉冲信号的频率被配置为预设频率，且该预设频率为一较低的频率，预设频率的具体数值可以根据需求进行设置。示例性地，预设频率为低于60Hz的频率，例如预设频率F1的范围可表示为1Hz≤F1＜60Hz。由于防漏电控制信号线EMB上的脉冲信号仅在t1-t6时刻期间到来，在发光阶段P3、插黑阶段P4和发光阶段P5，防漏电控制信号线EMB均输入关断电平信号，因此可以将防漏电控制信号线EMB上的脉冲信号的频率设置得低一些。

结合图7、图8和图9，可选地，第三扫描线S3上的脉冲信号的频率被配置为预设高频。其中，预设高频为一较高的频率，预设高频的具体数值可以根据需求进行设置。示例性地，预设高频为大于60Hz的频率，例如预设高频包括90Hz或120Hz等。通过设置第三扫描线S3上的脉冲信号在复位阶段P1和插黑阶段P4均到来，能够使第三扫描线S3上的脉冲信号的频率较高，例如使第三扫描线S3上的脉冲信号的频率达到预设高频，以在复位阶段P1和插黑阶段P4均控制第七晶体管T7将复位信号线Vref上的复位电压写入发光器件D1的第一极A，对发光器件D1的第一极A的电压进行复位，实现插黑，以提升显示效果。

图8和图9示出了第一扫描线S1、第二扫描线S2和第三扫描线S3上的脉冲信号的频率相同的情况，例如可以将第一扫描线S1、第二扫描线S2和第三扫描线S3上的脉冲信号的频率均配置为预设高频，以使第一扫描线S1、第二扫描线S2和第三扫描线S3上的脉冲信号能够由同一组级联的移位寄存器(或扫描电路)相继输出，有利于简化显示面板的结构。

可选地，在设置第三扫描线S3上的脉冲信号的频率为预设高频的基础上，还可以设置第一扫描线S1和/或第二扫描线S2上的脉冲频率低于预设高频，例如设置第一扫描线S1和/或第二扫描线S2在插黑阶段T4不输出脉冲信号，以使第一扫描线S1和/或第二扫描线S2上的脉冲频率低于第三扫描线S3上的脉冲信号的频率。由于在插黑阶段P4中，防漏电控制信号线EMB始终输入高电平信号，使得第一晶体管T1和第二晶体管T2在插黑阶段P4持续关断，所以第四晶体管T4、第五晶体管T5和第六晶体管T6的工作状态对于像素电路的影响较小，因而可以设置第一扫描线S1和/或第二扫描线S2在插黑阶段T4不输出脉冲信号。

可选地，在设置第三扫描线S3上的脉冲信号的频率为预设高频的基础上，还可以设置第一扫描线S1上的脉冲信号的频率被配置为预设高频，或者第二扫描线S2上的脉冲信号的频率被配置为预设高频，使得与第三扫描线S3上的脉冲信号的频率相同的信号可由同一组级联的移位寄存器(或扫描电路)相继输出，有利于简化显示面板的结构。

对于图7所示的像素电路，其示出了第一晶体管T1连接于第一节点N1和第二节点N2之间，第二晶体管T2连接于第二节点N2和第五晶体管T5之间的情况，可以将第三扫描线S3上的脉冲信号的频率配置为预设高频，将第一扫描线S1和第二扫描线S2上的脉冲信号的频率配置为低于预设高频的频率，以使第一扫描线S1和第二扫描线S2在插黑阶段T4不输出脉冲信号，避免复位电压和数据电压在插黑阶段T4写入驱动晶体管DT的栅极，有助于减少驱动晶体管DT栅极的漏电流，以维持驱动晶体管DT栅极电压的稳定性。

图10是本实用新型实施例提供的又一种像素电路的结构示意图。图10示出了连接于第一节点N1和第二节点N2之间的第一晶体管T1，以及连接于第二节点N2和第四晶体管T4之间的第三晶体管T3均为双栅晶体管的情况，其中第三晶体管T3包括第三双栅子晶体管T3-1和第四双栅子晶体管T3-2，第一晶体管T1包括第五双栅子晶体管T1-1和第六双栅子晶体管T1-2。可以将第一扫描线S1和第三扫描线S3上的脉冲信号的频率配置为预设高频，将第二扫描线S2上的脉冲信号的频率配置为低于预设高频的频率，以使第二扫描线S2在插黑阶段T4不输出脉冲信号，避免数据电压在插黑阶段T4写入驱动晶体管DT的栅极，以维持驱动晶体管DT栅极电压的稳定性。

参见图10，在上述各实施例的基础上，还可以设置像素电路包括数据写入控制模块190。数据写入控制模块190连接于数据线Data和数据写入模块150之间，数据写入控制模块190的控制端连接防漏电控制信号线EMB，数据写入控制模块190用于响应防漏电控制信号线EMB上的信号而导通或关断。具体地，在数据写入阶段，防漏电控制信号线EMB输入导通电平信号，以使数据线Data上的数据电压能够传输至数据写入模块150，不会影响数据写入模块150向驱动模块130的控制端G写入数据电压。在插黑阶段，防漏电控制信号线EMB输入关断电平信号，以避免数据线Data上的数据电压传输至数据写入模块150，从而进一步避免影响驱动模块130的控制端G的电压。

进一步地，设置数据写入控制模块190包括第十晶体管T10，第十晶体管T10连接于数据线Data和数据写入模块150之间，第十晶体管T10的栅极连接防漏电控制信号线EMB。

继续参见图10，驱动模块130、第一复位模块100和阈值补偿模块110均包括晶体管，驱动模块130的控制端G到第一复位模块100之间的导电路径以及驱动模块130的控制端G到阈值补偿模块110之间的导电路径中，任意两个相邻晶体管之间的节点中的至少一个节点处还连接有电压调节模块200，电压调节模块200用于调节其所连接的节点处的电压。

具体地，电压调节模块200用于调节其所连接的节点处的电压，是指电压调节模块200可以维持其所连接的节点处的电压，以维持驱动晶体管DT栅极电压的稳定性，或者增大或减小其所连接的节点处的电压，以调节驱动晶体管DT的栅极电压。驱动模块130的控制端G和第一复位模块100之间的导电路径中的晶体管包括驱动晶体管DT、防漏电模块120中连接于驱动晶体管DT和第四晶体管T4之间的晶体管(例如第一晶体管T1和第三晶体管T3)，以及第四晶体管T4。驱动模块130的控制端G和阈值补偿模块110之间的导电路径中的晶体管包括驱动晶体管DT、防漏电模块120中连接于驱动晶体管DT和第五晶体管T5之间的晶体管(例如第一晶体管T1，以及防漏电模块120中连接于第二节点N2和第五晶体管T5之间的晶体管)，以及第五晶体管T5。上述两条导电路径中的任意两个相邻晶体管之间的节点均可以连接一对应的电压调节模块200，在上述两条导电路径中的晶体管包括双栅晶体管时，任意一个双栅晶体管的双栅节点处也可连接一对应的电压调节模块200。

继续参见图10，可选地，电压调节模块200包括第一电容C1，第一电容C1的第一极连接第一晶体管T1的第二极，即连接第二节点N2，第一电容C1的第二极可以接入固定电压，第一电容C1用于保持第一晶体管T1的第二极的电压。其中，第一电容C1的第二极接入的固定电压可以是任意固定电压，例如可以设置第一电容C1的第二极连接第一电源线VDD，使第一电容C1的第二极接入第一电源电压，或者设置第一电容C1的第二极连接复位信号线Vref，使第一电容C1的第二极接入复位电压。第一电容C1的设置，有助于提升第二节点N2电压的稳定性，例如在发光阶段，通过第一电容C1有助于避免第二节点N2电压受到漏电流的影响，从而使第二节点N2的电压与第一节点N1的电压相近，以避免影响驱动晶体管DT的栅极电压。

在另一种实施例中，还可以设置第一电容C1的第二极接入跳变电压SC，第一电容C1用于将跳变电压SC耦合至第一晶体管T1的第二极，以调节驱动模块130的控制端G的电压。示例性地，由于第一电容C1具有耦合作用，能够将跳变电压SC耦合至第二节点N2，以调节第二节点N2的电压，在驱动晶体管DT的阈值电压补偿未能充分补偿的情况下，可以在数据写入阶段至发光阶段之间，通过第一电容C1将跳变电压SC耦合至第二节点N2，使第二节点N2和驱动晶体管DT的栅极产生压差，从而使第三晶体管T3产生漏电流，以调节驱动晶体管DT的栅极电压，这样有助于改善驱动晶体管DT的阈值电压补偿效果。

图10示出了在防漏电模块120包括第一晶体管T1的情况下，对应的第一电容C1的一种连接方式，在防漏电模块120包括第一晶体管T1的其他实施例中，例如在图3、图4、图6和图7等所示的像素电路中，均可以设置第一电容C1的第一极连接第一晶体管T1的第二极，以在第一电容C1的第二极接入固定电压时，通过第一电容C1保持第一晶体管T1的第二极的电压，在第一电容C1的第二极接入跳变电压时，通过第一电容C1将跳变电压SC耦合至第一晶体管T1的第二极。

另外，在防漏电模块120不包括第一晶体管T1的情况下，例如可参见图5，在防漏电模块120仅包括第二晶体管T2和第三晶体管T3的情况下，可以设置第一电容C1的第一极连接第二晶体管T2的第一极或第三晶体管T3的第一极，即连接N2节点，以在第一电容C1的第二极接入固定电压时，通过第一电容C1保持第二晶体管T2的第一极或第三晶体管T3的第一极的电压，在第一电容C1的第二极接入跳变电压时，通过第一电容C1将跳变电压SC耦合至第二晶体管T2的第一极或第三晶体管T3的第一极，以调节驱动模块的控制端的电压。

图11是本实用新型实施例提供的又一种像素电路的驱动时序示意图，该驱动时序适用于驱动图10所示的像素电路工作。结合图10和图11，跳变电压SC包括脉冲电压，一帧内，该脉冲电压中的脉冲时序位于数据写入阶段P2和发光阶段P3之间。跳变电压SC的脉冲电压在数据写入阶段P2之后由高电平跳变为低电平，并在发光阶段P3之前由低电平跳变为高电平。下面仍以像素电路中的各晶体管均是P型晶体管为例，对像素电路的工作原理进行说明。

示例性地，在t20时刻，发光控制信号线EM输入的发光控制信号由低电平信号跳变为高电平信号。在t21时刻，防漏电控制信号线EMB输入的防漏电控制信号由高电平信号跳变为低电平信号。t22-t23时刻期间，为复位阶段P1。t23-t24时刻期间，为数据写入阶段P2。

复位阶段P1和数据写入阶段P2阶段的工作原理，与上述实施例中的工作原理相似，这里不再赘述，具体可参见图7所示的像素电路的工作原理。在t25时刻，防漏电控制信号线EMB输入的防漏电控制信号由低电平信号跳变为高电平信号。

在t26时刻，跳变电压SC的脉冲电压由高电平跳变为低电平，由于第一电容C1具有耦合作用，能够将自身第二极的电压变化量耦合至自身的第一极，以将第二节点N2的电位拉低，使驱动晶体管DT的栅极和第二节点N2之间存在压差，从而使第二晶体管T2产生漏电流，这样能够降低驱动晶体管DT的栅极电压，从而在驱动晶体管DT的阈值电压未能充分补偿的情况下，改善驱动晶体管DT的阈值电压补偿效果。

在t27时刻，跳变电压SC的脉冲电压由低电平跳变为高电平。在t28时刻，发光控制信号线EM输入的发光控制信号由高电平信号跳变为低电平信号，发光阶段P3开始。驱动晶体管DT根据自身的栅极电压产生驱动电流，以驱动发光器件D1发光。由于驱动晶体管DT的阈值电压补偿效果已改善，这样有助于提升显示亮度的均匀性。

图12是本实用新型实施例提供的又一种像素电路的结构示意图。图12示出了防漏电模块120包括第一晶体管T1、第二晶体管T2和第三晶体管T3，且第二晶体管T2和第三晶体管T3均为双栅晶体管的情况。可以将第一扫描线S1和第三扫描线S3上的脉冲信号的频率配置为预设高频，将第二扫描线S2上的脉冲信号的频率配置为低于预设高频的频率，以使第二扫描线S2在插黑阶段T4不输出脉冲信号，避免数据电压在插黑阶段T4写入驱动晶体管DT的栅极，以维持驱动晶体管DT栅极电压的稳定性。或者，也可以将第二扫描线S2上的脉冲信号的频率配置为预设高频，由于第二晶体管T2为双栅晶体管，有助于阻隔驱动晶体管DT的栅极和第五晶体管T5之间的导电路径，因此无论第二扫描线S2第二扫描线S2在插黑阶段T4是否输出脉冲信号，对于驱动晶体管DT栅极电压的影响均较小。

图13是本实用新型实施例提供的又一种像素电路的结构示意图。图13示出了防漏电模块120仅包括连接于第一节点N1和第二节点N2之间的第一晶体管T1，且第一晶体管T1为双栅晶体管的情况。可以将第三扫描线S3上的脉冲信号的频率配置为预设高频，将第一扫描线S1和第二扫描线S2上的脉冲信号的频率配置为低于预设高频的频率，以使第一扫描线S1和第二扫描线S2在插黑阶段T4不输出脉冲信号，避免复位电压和数据电压在插黑阶段T4写入驱动晶体管DT的栅极，有助于减少驱动晶体管DT栅极的漏电流，以维持驱动晶体管DT栅极电压的稳定性。

参见图13，可选地，阈值补偿模块110的控制端还可以连接防漏电控制信号线EMB，以使阈值补偿模块110响应防漏电控制信号线EMB上的信号在数据写入阶段导通。相应地，第五晶体管T5的栅极可以连接防漏电控制信号线EMB。在数据写入阶段，防漏电控制信号线EMB输入导通电平信号，在发光阶段，防漏电控制信号线EMB输入关断电平信号，因此可以通过防漏电控制信号线EMB上的信号对第五晶体管T5进行控制，使得第一晶体管T1和第五晶体管T5可就近连接至同一条信号线，有利于简化显示面板的布线。

继续参见图13，进一步地，还可以设置第五晶体管T5为双栅晶体管，以在发光阶段阻隔驱动晶体管DT和第五晶体管T5之间的导电路径，从而缓解驱动晶体管DT栅极的漏电问题。其中，第五晶体管T5包括第七双栅子晶体管T5-1和第八双栅子晶体管T5-2。

图14是本实用新型实施例提供的又一种像素电路的结构示意图。图12示出了防漏电模块120包括第一晶体管T1、第二晶体管T2和第三晶体管T3，且第一晶体管T1、第二晶体管T2和第三晶体管T3均为双栅晶体管的情况。可以将第一扫描线S1和第三扫描线S3上的脉冲信号的频率配置为预设高频，将第二扫描线S2上的脉冲信号的频率配置为低于预设高频的频率，以使第二扫描线S2在插黑阶段T4不输出脉冲信号，避免数据电压在插黑阶段T4写入驱动晶体管DT的栅极，以维持驱动晶体管DT栅极电压的稳定性。或者，也可以将第二扫描线S2上的脉冲信号的频率配置为预设高频，由于第二晶体管T2为双栅晶体管，有助于阻隔驱动晶体管DT的栅极和第五晶体管T5之间的导电路径，因此无论第二扫描线S2第二扫描线S2在插黑阶段T4是否输出脉冲信号，对于驱动晶体管DT栅极电压的影响均较小。

参见图14，进一步地，电压调节模块200还包括第二电容C2，防漏电模块120中直接连接驱动模块130的控制端G的晶体管为双栅晶体管，第二电容C2的第一极连接该双栅晶体管的双栅节点，第二电容C2的第二极接入固定电压。其中，第二电容C2的第二极接入的固定电压可以是任意固定电压，例如可以设置第二电容C2的第二极连接第一电源线VDD，使第二电容C2的第二极接入第一电源电压，或者设置第二电容C2的第二极连接复位信号线Vref，使第二电容C2的第二极接入复位电压。

防漏电模块120中直接连接驱动模块130的控制端G的晶体管，是指连接于第一节点N1和第二节点N2之间的晶体管，例如图7、图13和图14中的第一晶体管T1，或者其他实施例中防漏电模块120内连接于第一节点N1和第二节点N2之间的晶体管。下面仍以图14为例进行说明，则第一晶体管T1可以是双栅晶体管，第一晶体管T1包括第五双栅子晶体管T1-1和第六双栅子晶体管T1-2，第一晶体管T1的双栅节点为第三节点N3，第三节点N3位于第五双栅子晶体管T1-1和第六双栅子晶体管T1-2相互连接的两极之间，第二电容C2的第一极连接第三节点N3。通过设置第二电容C2的第一极连接第三节点N3，有助于维持第一晶体管T1的双栅节点的电压稳定性，以避免第一晶体管T1的双栅节点的电压受到其他信号的影响而产生跳变。在第一电容C1和第二电容C2的第二极均接入固定电压的情况下，第一电容C1有助于维持第二节点N2的电压稳定，第二电容C2有助于维持第三节点N3的电压稳定，在第二节点N2和第三节点N3的电压相近的情况下，有助于避免第一晶体管T1产生漏电，以避免影响驱动晶体管DT的栅极电压。

在另一种实施例中，还可以设置第二电容C2的第二极接入跳变电压SC，例如设置第一电容C1的第二极和第二电容C2的第二极均接入跳变电压SC，以通过第一电容C1将跳变电压SC耦合至第二节点N2，调节第二节点N2的电压，同时通过第二电容C2将跳变电压SC耦合至第三节点N3，调节第三节点N3的电压，从而在驱动晶体管DT的阈值电压补偿未能充分补偿的情况下，使第一晶体管T1产生漏电，以通过调节驱动晶体管DT的栅极电压，来改善驱动晶体管DT的阈值电压补偿效果。通过第一电容C1和第二电容C2改善驱动晶体管DT的阈值电压补偿效果的原理，可参见图10所示的像素电路的工作原理，这里不再赘述。

在其他实施例中，还可以设置第一电容C1的第二极和第二电容C2的第二极中的一者接入跳变电压SC，另一者接入固定电压，例如可以设置第二电容C2的第二极接入跳变电压SC，第一电容C1的第二极接入固定电压，以通过第一电容C1维持第二节点N2的电压稳定，并通过第二电容C2将跳变电压SC耦合至第三节点N3，从而改善驱动晶体管DT的阈值电压补偿效果。或者，也可以设置第一电容C1的第二极接入跳变电压SC，第二电容C2的第二极接入固定电压，以通过第一电容C1将跳变电压SC耦合至第二节点N2，从而改善驱动晶体管DT的阈值电压补偿效果，并通过第二电容C2维持第三节点N3的电压稳定。

图15是本实用新型实施例提供的又一种像素电路的结构示意图。图15示出了防漏电模块120包括第一晶体管T1和第二晶体管T2，第一晶体管T1连接于第一节点N1和第二节点N2之间，第二晶体管T2连接于第二节点N2和第五晶体管T5之间的情况。可以将第三扫描线S3上的脉冲信号的频率配置为预设高频，将第一扫描线S1和第二扫描线S2上的脉冲信号的频率配置为低于预设高频的频率，以使第一扫描线S1和第二扫描线S2在插黑阶段T4不输出脉冲信号，避免复位电压和数据电压在插黑阶段T4写入驱动晶体管DT的栅极，有助于减少驱动晶体管DT栅极的漏电流，以维持驱动晶体管DT栅极电压的稳定性。

参见图15，本实施例中，可以设置电压调节模块包括第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5。第一电容C1的第二极和第二电容C2的第二极均连接接入固定电压。第三电容C3的第一极连接驱动模块130的控制端G，第三电容C3的第二极连接防漏电控制信号线EMB，第三电容C3用于保持驱动模块130的控制端G的电压，并根据防漏电控制信号线EMB上的信号跳变对驱动模块130的控制端G的电压进行补偿。第四电容C4的第一极连接阈值补偿模块110的第二端，第四电容C4的第二极接入固定电压，第四电容C4用于保持阈值补偿模块110的第二端的电压。第一复位模块100中的晶体管为双栅晶体管，第五电容C5的第一极连接第一复位模块100中的双栅晶体管的双栅节点，第五电容C5的第二极接入固定电压。

具体地，第一电容C1的第一极连接于第一晶体管T1和第二晶体管T2之间，即连接第二节点N2。第二电容C2的第一极连接第一晶体管T1的双栅节点，即连接第三节点N3。第三电容C3的第一极连接于驱动晶体管DT的栅极和第一晶体管T1之间，即连接第一节点N1。第四电容C4的第一极连接于第二晶体管T2和第五晶体管T5之间，即连接第四节点N4。第一复位模块100中的晶体管是第四晶体管T4，第四晶体管T4为双栅晶体管，第四晶体管T4包括第九双栅子晶体管T4-1和第十双栅子晶体管T4-2，第四晶体管T4的双栅节点为第五节点N5，第五节点N5位于第九双栅子晶体管T4-1和第十双栅子晶体管T4-2相互连接的两极之间，第五电容C5的第一极连接第五节点N5。

第一电容C1的第二极、第二电容C2的第二极、第四电容C4的第二极和第五电容C5的第二极接入的固定电压，可以是任意固定电压。本实施例中，设置第一电容C1的第二极、第二电容C2的第二极、第四电容C4的第二极和第五电容C5的第二极均连接复位信号线Vref，以接入复位电压。由于第一电容C1、第四电容C4和第五电容C5的距离较近，设置该三者均就近连接复位信号线Vref，有利于简化布线。

第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5均具有稳压的作用。通过设置第四电容C4和第五电容C5的大小，能够调节第四节点N4和第五节点N5的电压，在发光阶段，可以使第四节点N4的电压大于第二节点N2的电压，第五节点N5的电压小于第二节点N2的电压，以使第二晶体管T2产生方向为由第四节点N4至第二节点N2的漏电流，第四晶体管T4产生方向为第二节点N2至复位信号线Vref的漏电流，使得第四节点N4向第二节点N2充电，而第二节点N2向复位信号线Vref放电，这样有助于使第二节点N2的充放电平衡，从而提升第二节点N2电压的稳定性。

进一步地，在第一晶体管T1和第二晶体管T2导通时，第一节点N1、第三节点N3和第四节点N4的电压相近。在发光阶段，第一晶体管T1和第二晶体管T2处于关断状态时，第一电容C1、第二电容C2和第三电容C3有助于维持第一节点N1、第三节点N3和第四节点N4的电压仍然相近，从而减小第一晶体管T1的漏电流，以维持第一节点N1和驱动晶体管DT栅极的电压稳定。这样一来，第二节点N2、第一节点N1和驱动晶体管DT栅极的电压稳定性均较高，有助于改善驱动晶体管DT栅极的漏电问题，从而提升显示效果。

另外，通过设置第三电容C3的第二极连接防漏电控制信号线EMB，在防漏电控制信号线EMB上的信号由低电平信号跳变为高电平信号时，由于第三电容C3具有耦合作用，能够将自身第二极的电压变化耦合至自身的第一极，从而提升第一节点N1和驱动晶体管DT的栅极电位，以补偿驱动晶体管DT栅极的电位损失，有助于进一步维持驱动晶体管DT栅极的电压稳定。

在上述实施例的基础上，可选地，第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的电容值均小于存储电容Cst的电容值。由于存储电容Cst需要存储数据电压，存储电容Cst的电容值需要设置得较大，以避免存储电容Cst无法充分存储数据电压。第一电容C1至第五电容C5的主要作用在于稳压，其电容值不需要设置得过大，因此可以设置第一电容C1至第五电容C5均小于存储电容Cst的电容值，以减少第一电容C1至第五电容C5在显示面板中占用的面积，从而简化第一电容C1至第五电容C5在显示面板中的布局设计。

图16是本实用新型实施例提供的又一种像素电路的驱动时序示意图，该驱动时序适用于驱动图15所示的像素电路工作。图15中的像素电路在各阶段的工作原理，与图7中的像素电路的工作原理相似，具体可参见上述实施例进行理解，不再赘述。结合图15和图16可以看出，通过设置第一电容C1至第五电容C5，使得驱动模块130的控制端G(即驱动晶体管DT的栅极)和第二节点N2的电压在各个阶段均相近，并且在发光阶段P3中，驱动模块130的控制端G和第二节点N2的电压较为稳定，因而有助于改善驱动晶体管DT栅极的漏电问题，从而提升显示效果。

需要说明的是，上述实施例仅示出了电压调节模块包括第一电容C1至第五电容C5的情况，但电压调节模块的具体设置方式并不局限于此，在其他实施例中，参见图15，还可以设置电压调节模块包括连接第二晶体管T2的双栅节点的电容，以维持第二晶体管T2的双栅节点的电压稳定性，或者参见图14，还可以设置电压调节模块包括连接第三晶体管T3的双栅节点的电容，以及连接第三晶体管T3和第四晶体管T4之间的节点的电容，以维持相应节点的电压稳定性，或者参见图13，还可以设置电压调节模块包括连接第五晶体管T5的双栅节点的电容，以维持第五晶体管T5的双栅节点的电压稳定性。另外，上述各实施例中出现的第一晶体管T1，均是指防漏电模块120中连接于第一节点N1和第二节点N2之间的晶体管，第二晶体管T2均是指防漏电模块120中连接于第二节点N2和阈值补偿模块110之间的晶体管，第三晶体管T3均是指防漏电模块120中连接于第二节点N2和第一复位模块100之间的晶体管。

本实用新型实施例还提供了一种显示面板，该显示面板包括上述任意实施例中的像素电路，该显示面板可以是有机发光二极管OLED显示面板、有源矩阵有机发光二极管(Active Matrix Organic Light Emitting Diode，AMOLED)显示面板和微米级发光二极管Micro-LED显示面板等。本实用新型实施例提供的显示面板，包括上述任意实施例中的像素电路，因此具有像素电路相应的功能模块及有益效果，这里不再赘述。

上述具体实施方式，并不构成对本实用新型保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型保护范围之内。

Claims

1.一种像素电路，其特征在于，包括：

驱动模块和发光模块，所述驱动模块和所述发光模块串联于第一电源线和第二电源线之间，所述驱动模块用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动所述发光模块发光；

第一复位模块，所述第一复位模块通过所述防漏电模块连接所述驱动模块的控制端，所述第一复位模块用于向所述驱动模块的控制端写入复位电压；

阈值补偿模块，所述阈值补偿模块的第一端连接所述驱动模块的第一端，所述阈值补偿模块的第二端通过所述防漏电模块连接所述驱动模块的控制端，所述阈值补偿模块用于对所述驱动模块的阈值电压进行补偿。

2.根据权利要求1所述的像素电路，其特征在于，所述防漏电模块包括第一晶体管和第二晶体管；

3.根据权利要求1所述的像素电路，其特征在于，所述防漏电模块包括第一晶体管和第三晶体管；

4.根据权利要求1所述的像素电路，其特征在于，所述防漏电模块包括第二晶体管和第三晶体管；

5.根据权利要求1所述的像素电路，其特征在于，所述防漏电模块包括第一晶体管、第二晶体管和第三晶体管；

6.根据权利要求1-5中任一所述的像素电路，其特征在于，所述第一复位模块的控制端连接第一扫描线，所述第一复位模块的第一端连接用于传输所述复位电压的复位信号线，所述第一复位模块的第二端通过所述防漏电模块连接所述驱动模块的控制端，所述第一复位模块响应所述第一扫描线上的信号在复位阶段导通；

7.根据权利要求6所述的像素电路，其特征在于，所述驱动模块包括驱动晶体管，所述第一复位模块包括第四晶体管，所述阈值补偿模块包括第五晶体管，所述数据写入模块包括第六晶体管，所述第二复位模块包括第七晶体管，所述发光控制模块包括第八晶体管和第九晶体管，所述发光模块包括发光器件；

所述第四晶体管的栅极连接所述第一扫描线，所述第四晶体管的第一极连接所述复位信号线，所述第四晶体管的第二极通过所述防漏电模块连接所述驱动晶体管的栅极；

8.根据权利要求6所述的像素电路，其特征在于，所述防漏电控制信号线被配置为：在所述复位阶段和所述数据写入阶段输入导通电平信号，在所述发光阶段输入关断电平信号。

9.根据权利要求8所述的像素电路，其特征在于，在所述复位阶段、所述数据写入阶段和所述发光阶段，所述防漏电控制信号线和所述发光控制信号线被配置为输入互为反相的信号。

10.根据权利要求8所述的像素电路，其特征在于，所述防漏电控制信号线还被配置为：在插黑阶段输入关断电平信号。

11.根据权利要求8所述的像素电路，其特征在于，所述第三扫描线上的脉冲信号的频率被配置为预设高频。

12.根据权利要求11所述的像素电路，其特征在于，所述第一扫描线上的脉冲信号的频率被配置为预设高频，和/或，所述第二扫描线上的脉冲信号的频率被配置为预设高频。

13.根据权利要求11所述的像素电路，其特征在于，所述第一扫描线和所述第三扫描线被配置为输入相同的信号。

14.根据权利要求11所述的像素电路，其特征在于，所述像素电路还包括数据写入控制模块，所述数据写入控制模块连接于所述数据线和所述数据写入模块之间，所述数据写入控制模块的控制端连接所述防漏电控制信号线，所述数据写入控制模块用于响应所述防漏电控制信号线上的信号而导通或关断。

15.根据权利要求14所述的像素电路，其特征在于，所述数据写入控制模块包括第十晶体管，所述第十晶体管连接于所述数据线和所述数据写入模块之间，所述第十晶体管的栅极连接所述防漏电控制信号线。

16.根据权利要求2-5中任一所述的像素电路，其特征在于，所述像素电路还包括存储模块，所述存储模块连接所述驱动模块的控制端，用于存储所述驱动模块的控制端的电压；

17.根据权利要求16所述的像素电路，其特征在于，所述存储模块包括存储电容，所述存储电容的第一极连接所述驱动模块的控制端，所述存储电容的第二极接入固定电压；所述电压调节模块包括第一电容；

在所述防漏电模块不包括第一晶体管的情况下，所述第一电容的第一极连接第二晶体管的第一极或第三晶体管的第一极，所述第一电容的第二极接入固定电压，所述第一电容用于保持所述第二晶体管的第一极或所述第三晶体管的第一极的电压，或者，所述第一电容的第二极接入跳变电压，所述第一电容用于将所述跳变电压耦合至所述第二晶体管的第一极或所述第三晶体管的第一极，以调节所述驱动模块的控制端的电压。

18.根据权利要求17所述的像素电路，其特征在于，在所述第一电容的第二极接入固定电压的情况下，所述第一电容的第二极连接所述第一电源线或复位信号线。

19.根据权利要求17所述的像素电路，其特征在于，所述电压调节模块还包括第二电容，所述第一晶体管为双栅晶体管，所述第二电容的第一极连接所述第一晶体管的双栅节点，所述第二电容的第二极接入固定电压或者跳变电压。

20.根据权利要求17所述的像素电路，其特征在于，在第二电容的第二极接入固定电压的情况下，所述第二电容的第二极连接所述第一电源线或复位信号线。

21.根据权利要求17所述的像素电路，其特征在于，所述跳变电压包括脉冲电压，一帧内，所述脉冲电压中的脉冲时序位于数据写入阶段和发光阶段之间。

22.根据权利要求21所述的像素电路，其特征在于，所述脉冲电压在所述数据写入阶段之后由高电平跳变为低电平，并在所述发光阶段之前由低电平跳变为高电平。

23.根据权利要求17所述的像素电路，其特征在于，所述电压调节模块还包括第三电容、第四电容和第五电容；

所述第一复位模块中的晶体管为双栅晶体管，所述第五电容的第一极连接所述第一复位模块中的双栅晶体管的双栅节点，所述第五电容的第二极接入固定电压。

24.根据权利要求23所述的像素电路，其特征在于，所述第四电容的第二极和所述第五电容的第二极连接复位信号线。

25.根据权利要求23所述的像素电路，其特征在于，所述第一电容、第二电容、所述第三电容、所述第四电容和所述第五电容的电容值均小于所述存储电容的电容值。

26.一种显示面板，其特征在于，包括权利要求1-25中任一所述的像素电路。