CN107251143A - 用于采用p型场效应晶体管(pfet)写入端口的存储器位胞元的位线正升压写入辅助电路和相关系统及方法 - Google Patents

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Abstract

本发明公开用于采用P型场效应晶体管PFET写入端口的存储器位胞元(“位胞元”)的写入辅助电路。还公开了相关的方法及系统。已观察到，随着节点技术的大小按比例缩小，PFET驱动电流(即，驱动强度)超出用于类似尺寸的FET的N型场效应晶体管NFET驱动电流。就这点来说，在一个方面中，相对于NFET写入端口，需要提供具有PFET写入端口的位胞元来减少到所述位胞元的存储器写入时间，且由此改进存储器性能。为缓解在将数据写入到位胞元时原本可发生的写入争用，可采用以正位线升压电路的形式提供的写入辅助电路来加强具有PFET写入端口的存储器位胞元中的PFET存取晶体管。

Description

用于采用P型场效应晶体管(PFET)写入端口的存储器位胞元 的位线正升压写入辅助电路和相关系统及方法
优先权申请
本申请案主张2015年2月23日申请的名为“用于采用P型场效应晶体管(PFET)写入端口的存储器位胞元的写入辅助电路和相关系统及方法(WRITE-ASSIST CIRCUITS FORMEMORY BIT CELLS EMPLOYING A P-TYPE FIELD-EFFECT TRANSISTOR(PFET)WRITE PORT(S),AND RELATED SYSTEMS AND METHODS)”的美国临时专利申请案第62/119,763号的优先权，所述申请案以全文引用的方式并入本文中。
本申请案还主张2015年9月23日申请的名为“用于采用P型场效应管(PFET)写入端口的存储器位胞元的位线正升压写入辅助电路和相关系统及方法(BITLINE POSITIVEBOOST WRITE-ASSIST CIRCUITS FOR MEMORY BIT CELLS EMPLOYING A P-TYPE FIELD-EFFECT TRANSISTOR(PFET)WRITE PORT(S),ANDRELATED SYSTEMS AND METHODS)”的美国专利申请案第14/862,579号的优先权，所述申请案以全文引用的方式并入本文中。
技术领域
本发明的技术大体上涉及将可寻址静态存储器位胞元用于读取及写入数据的存储器系统，且更确切地说，涉及用于在向位胞元写入时缓解写入争用状况的写入辅助电路。
背景技术
电源电压(即，Vdd)缩放是用于跨越所有市场细分(范围从芯片上系统(SoC)中的小型嵌入核心到大型多核心服务器)最大化处理器能效的有效技术。当减小基于处理器的系统中的电源电压以节约电力时，对参数变化的电路延迟灵敏度放大，最终引起电路故障。这些电路故障限制基于处理器的系统的最小工作电源电压和最大能效。在当前基于处理器的系统设计中，静态随机存取存储器(SRAM)高速缓存和/或寄存器组可限制最小工作电源电压。SRAM高速缓存和寄存器堆位胞元采用接近最小大小的晶体管来最大化容量。由于不相关参数变化(例如，随机掺杂物波动、线边缘粗糙度)与晶体管栅极区域的平方根成反比，对于读取、写入及保持数据来说存储器位胞元最小工作电压存在广泛差异。
就这点来说，图1是采用存储器位胞元102(0)(0)到102(M)(N)(“位胞元102(0)(0)到102(M)(N)”)来将数据存储到数据阵列104中的示范性SRAM系统100的示意图。数据阵列104被组织为具有支持“N+1”位宽数据字的位胞元102的‘N+1’个位胞元列和‘M+1’个位胞元行。将位线驱动器112(0)至112(N)提供给每一位胞元列0到N来驱动选定的位线114(0)至114(N)和补数位线(bitline_b)114'(0)至114'(N)以用于读取和写入操作。为数据阵列104中的每一位胞元行0到M提供字线驱动器108(0)到108(M)，以基于从指示待选择的位胞元行0到M的存储器地址解码的索引(0)到索引(M)来控制对在给定位胞元行0到M中的经寻址位胞元102()(0)至102()(N)的存取。时钟信号(clk)110控制对已激活字线106(0)到106(M)存取选定的位胞元行0到M中的位胞元102()(0)到102()(N)的一行进行断言的时序。在写入操作中，将待写入的数据位0到N提供给相应位线驱动器112(0)到112(N)，以将所接收数据位0到N和其补数数据位分别驱动到位线114(0)到114(N)和补数位线114'(0)到114'(N)上。用于选定的位胞元行0到M的字线驱动器108(0)到108(M)经激活以选择待写入的存储器位胞元102()(0)到102()(N)。将分别在位线114(0)到114(N)和补数位线114'(0)到114'(N)上断言的数据位0到N写入到选定的存储器位胞元102()(0)到102()(N)中。
图2是图1中的SRAM系统100中的位胞元102的电路图。在此实例中，位胞元102是标准的六(6)晶体管(6-T)静态补数存储器位胞元。位胞元102包括两个(2)通过电压(Vdd)供电的交叉耦合的反相器120(0)、120(1)。交叉耦合的反相器120(0)、120(1)彼此加强以在相应真实存储节点(T)122和补数存储节点(C)122'上以电压形式保持数据。每一反相器120(0)、120(1)由串联耦合到相应下拉N型场效应晶体管(NFET)126(0)、126(1)的相应上拉P型场效应晶体管(PFET)124(0)、124(1)组成。NFET存取晶体管128(0)、128(1)耦合到相应反相器120(0)、120(1)，以将相应读取/写入端口130(0)、130(1)提供到位胞元102。在读取操作中，位线114和补数位线114'被预充电到电压(Vdd)。接着，耦合到NFET存取晶体管128(0)、128(1)的栅极(G)的字线106经断言来评估真实存储节点122和补数存储节点122'上的差分电压以读取位胞元102。如果逻辑高电压电平(即，‘1’)存储于真实节点122处(T＝1)，且逻辑低电压电平(即，‘0’)存储于补数节点122'处(C＝0)，那么对字线106的断言将致使NFET存取晶体管128(1)将补数位线114'上的经预充电电压放电到补数节点122'，且通过NFET126(1)放电到地面。然而，如果NFET存取晶体管128(1)是比PFET 124(1)更快的装置，那么在补数位线114'上的预充电电压的放电会致使电荷积聚在补数存储节点122'上，这会致使反相器120(0)在真实存储节点122上从逻辑‘1’到逻辑‘0’倒装电压，其可致使针对位胞元102的随后读取操作传回错误数据。这被称为读取干扰状况。
为了缓解或避免在图2中的位胞元102中出现读取干扰状况，可弱化NFET存取晶体管128(0)、128(1)，并且强化反相器120(0)、120(1)中的PFET 124(0)、124(1)。然而，这会在位胞元102中致使写入争用问题。图3是说明图2中的位胞元102中的反相器120(0)中的NFET存取晶体管128(0)与PFET 124(0)之间的写入争用的电路图。举例来说，在写入操作期间，如果逻辑‘1’存储在真实存储节点122中(T＝1)(且逻辑‘0’是存储在补数存储节点122'中(C＝0))，且放置在位线114上的待写入真实存储节点122的数据是逻辑‘0’，那么NFET存取晶体管128(0)将真实存储节点122放电到位线114以将逻辑‘0’写入到真实存储节点122。NFET存取晶体管128(0)能够传递强逻辑‘0’。然而，存储在补数存储节点122'中的逻辑‘0’可致使加强PFET 124(0)克服NFET存取晶体管128(0)的驱动强度以将真实存储节点122充电到电压(Vdd)(即，逻辑‘1’)，由此致使在真实存储节点122上的写入争用。
发明内容
本发明的方面涉及用于采用P型场效应管(PFET)写入端口的存储器位胞元(“位胞元”)的写入辅助电路。还公开了相关的方法及系统。所述位胞元提供于基于处理器的系统中的存储器系统的数据阵列中以存储数据。已观察到，随着节点技术的大小按比例缩小，PFET驱动电流(即，驱动强度)超出用于类似尺寸的FET的N型场效应晶体管NFET驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载流子的有效质量。写入端口是位胞元中的性能关键元件。就这点来说，在一个方面中，相对于NFET写入端口，需要提供具有PFET写入端口的位胞元来减少到所述位胞元的存储器写入时间，且由此改进存储器性能。为缓解在将数据写入到位胞元时原本可发生的写入争用，为具有PFET写入端口的位胞元提供写入辅助电路。通过缓解或避免位胞元中的写入争用问题，可减小为用于操作和数据保持的位胞元提供最小电压的电压源来减少功率消耗并且提高处理器能效。
就这点来说，在一个方面中，提供一种存储器系统。存储器系统包括被配置成响应于写入操作存储数据的存储器位胞元。存储器位胞元包括一或多个PFET存取晶体管，所述一或多个PFET存取晶体管各自包括被配置成响应于写入操作由字线激活的栅极和被配置成从位线接收数据的存取节点。存储器系统还包括耦合到位线的位线正升压电路。位线正升压电路被配置成响应于写入操作正升压至少一条位线上的电压。
在另一方面中，提供一种存储器系统。存储器系统包括用于响应于写入操作存储数据的装置。用于存储数据的装置包括一或多个PFET存取晶体管，所述一或多个PFET存取晶体管各自包括用于响应于写入操作由字线激活的装置和用于响应于写入操作从位线接收数据的装置。存储器系统还包括用于响应于写入操作正升压位线上的电压的装置。
另一方面中，提供一种将写入数据到存储器位胞元的方法。方法包括响应于写入操作为耦合到具有数据的存储器位胞元中的一或多个PFET存取晶体管的存取节点的位线充电。方法还包括响应于写入操作激活耦合到一或多个PFET存取晶体管的栅极的字线以将数据从存取节点传送到存储电路。方法还包括响应于写入操作正升压位线上的电压以响应于写入操作辅助将数据从存取节点传送到存储电路。
在另一方面中，提供一种其上存储有用于集成电路(IC)的计算机数据的非暂时性计算机可读媒体。集成电路包括存储器系统。存储器系统包括被配置成响应于写入操作而存储数据的存储器位胞元。存储器位胞元包括一或多个PFET存取晶体管，所述一或多个PFET存取晶体管各自包括被配置成响应于写入操作由字线激活的栅极和被配置成从位线接收数据的存取节点。存储器系统还包括耦合到位线的位线正升压电路。位线正升压电路被配置成响应于写入操作正升压至少一条位线上的电压。
附图说明
图1是采用静态随机存取存储器(SRAM)系统的示范性基于处理器的存储器系统的示意图，所述静态随机存取存储器系统包括用于存储数据的按行和列组织的静态存储器位胞元的数据阵列；
图2是说明可用于图1中的SRAM系统中的数据阵列中的标准六(6)晶体管(6-T)静态补数存储器位胞元中的读取干扰状况的电路图；
图3是说明可用于图1中的SRAM系统中的数据阵列中的标准6-T静态补数存储器位胞元中的N型场效应晶体管(NFET)存取晶体管与反相器P型场效应晶体管(PFET)之间的写入争用的电路图；
图4是说明随技术节点大小变化的NFET和PFET技术的相对饱和漏极电流(IDSAT)的曲线图；
图5是采用SRAM系统的示范性基于处理器的存储器系统的示意图，所述SRAM系统包括采用PFET写入端口的静态存储器位胞元的数据阵列；
图6A是说明在采用图5中的SRAM系统中的数据阵列中的PFET写入端口的标准6-T静态补数位胞元中的示范性写入状况的电路图；
图6B是说明用于为图6A中的包含PFET存取晶体管的存储器位胞元提供写入辅助以响应于写入操作避免写入争用且辅助将数据传送到位胞元中的存储电路中的示范性过程的流程图；
图7说明示范性写入辅助电路，其包含提供于字线驱动器中的字线负升压电路，所述字线负升压电路负升压图5中的存储器位胞元的字线以响应于写入操作加强存储器位胞元中的PFET存取晶体管从而避免写入争用；
图8说明另一示范性写入辅助电路，其包含提供于字线驱动器中以负升压图5中的位胞元的字线的字线负升压电路，当写入辅助电路停用时其另外包含充电路径选择电路，所述充电路径选择电路在无所需充电建立时间及字线上的减少电容的情况下建立负升压充电，从而响应于写入操作来加强位胞元中的PFET存取晶体管以使写入争用最小化；
图9说明示范性写入辅助电路，其包含提供于位线驱动器中的位线正升压电路，所述位线正升压电路正升压图5中的位胞元的位线以响应于写入操作加强存储器位胞元中的PFET存取晶体管从而避免写入争用；
图10说明另一示范性写入辅助电路，其包含提供于位线驱动器中的位线正升压电路，所述位线正升压电路正升压图5中的位胞元的位线以响应于写入操作而加强存储器位胞元中的PFET存取晶体管从而避免写入争用；
图11说明包含示范性负电源轨正升压电路的示范性写入辅助电路，所述示范性负电源轨正升压电路被配置成响应于写入操作将图5中的位胞元中的交叉耦合的反相器中的NFET减弱至比位胞元中的PFET存取晶体管更弱以避免写入争用；
图12说明包含另一示范性负电源轨正升压电路的另一示范性写入辅助电路，所述示范性负电源轨正升压电路被配置成响应于写入操作将图5中的位胞元中的交叉耦合的反相器中NFET减弱至比位胞元中的PFET存取晶体管更弱以避免写入争用；及
图13是可包含采用用于具有PFET写入端口的存储器位胞元的写入辅助电路的存储器系统且根据本文中所公开方面中的任一个的示范性基于处理器的系统的框图。
具体实施方式
现参考各图，描述本发明的数个示范性方面。单词“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。
所述存储器位胞元提供于基于处理器的系统中的存储器系统的数据阵列中以存储数据。如图4中的曲线图400中所展示，已观察到，随着节点技术的大小按比例缩小，P型场效应晶体管(PFET)驱动电流(即，驱动强度)超出用于类似标定尺寸FET的N型场效应晶体管(NFET)驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载流子的有效质量。如图4中所说明，在X轴402上以纳米(nm)为单位提供技术节点大小。在Y轴404上提供NFET的饱和漏极电流(IDSAT,N)与PFET的饱和漏极电流的比(IDSAT,N/IDSAT,P)。在比率线406上展示随技术节点大小(以nm为单位)变化的IDSAT,N与IDSAT,P的比。如由图4中的比率线406所展示，相比于类似尺寸的NFET，PFET驱动强度随技术节点大小的减小而增大。在点408处，比率线406越过NFET驱动强度与PFET驱动强度的1.0的比。因此，在此实例中，PFET的驱动强度大于类似尺寸的NFET的驱动强度。
就这点来说，如下文更详细论述，本文中所公开的方面涉及用于采用P型场效应晶体管(PFET)写入端口的存储器位胞元(“位胞元”)的写入辅助电路。写入端口可以是位胞元中的性能关键元件。就这点来说，在一个方面中，相对于NFET写入端口，需要提供具有PFET写入端口的位胞元来增加到所述位胞元的存储器写入时间，且由此改进存储器性能。如下文的饱和驱动电流(IDSAT)方程式中所展示，电荷载流子有效迁移率的提高引起驱动电流(ID)的增大。
ID＝1/2μCox W/L(VGS-VTH)2
其中：
‘μ’是电荷载流子有效迁移率，
‘W’是栅极宽度，
‘L’是栅极长度，
‘Cox’是氧化物层的电容；
‘VGS’是栅极到源极电压，及
‘VTH’是阈值电压。
就这点来说，在一个方面中，相对于NFET写入端口，需要提供具有PFET写入端口的位胞元来减少到所述位胞元的存储器写入时间，且由此改进存储器性能。为缓解在将数据写入到位胞元时原本可发生的写入争用，为具有PFET写入端口的位胞元提供写入辅助电路。通过缓解或避免位胞元中的写入争用问题，可减小为用于操作和数据保持的位胞元提供最小电压的电压源来减少功率消耗并且提高处理器能效。
就这点来说，图5是采用PFET写入端口位胞元502(0)(0)到502(M)(N)(在本文中还被称作“存储器位胞元502(0)(0)到502(M)(N)”)的示范性SRAM系统500的示意图。PFET写入端口存储器位胞元是各自具有一或多个PFET写入端口的位胞元。如上文所论述，如果位胞元502(0)(0)到502(M)(N)的技术节点按比例足够缩小，那么位胞元502(0)(0)到502(M)(N)将比采用NFET写入端口的类似位胞元更快地执行写入操作。位胞元502(0)(0)到502(M)(N)被配置成将数据存储于数据阵列504中。作为非限制性实例，所述位胞元502(0)(0)到502(M)(N)可以是标准六(6)晶体管(6-T)或是八晶体管(8-T)静态补数存储器位胞元。数据阵列504被组织为具有支持‘N+1’位宽数据字的位胞元502的‘N+1’个位胞元列和‘M+1’个位胞元行。对于数据阵列504中的任何给定位胞元行0到M，数据阵列504的每一位胞元列0到N包含其中存储有单个数据值或位的存储器位胞元502。
继续参看图5，通过对应于每一位胞元行0到M的相应字线506(0)到506(M)来控制针对位胞元502(0)(0)到502(M)(N)的写入操作。基于作为在存储器写入操作中解码指示待写入的位胞元行0到M的存储器地址的结果产生的字线启用信号(wl_enb)507(0)到507(M)，对给定位胞元行0到M中的位胞元502()(0)到502()(N)执行存储器写入操作。字线启用信号507(0)到507(M)可充当指示写入操作的字线启用信号。为数据阵列504中的每一位胞元行0到M提供字线驱动器508(0)到508(M)，以基于所接收的相应字线启用信号(wl_enb)507(0)到507(M)控制对给定位胞元行0到M中的经寻址位胞元502()(0)到502()(N)的写入。因此，在此实例中，一次仅激活一个字线驱动器508(0)到508(M)。响应于写入操作，写入时钟信号(write_clk)510控制对已激活字线506(0)到506(M)汇编选定的位胞元行0到M中的位胞元502()(0)到502()(N)的数据进行断言的时序。
继续参看图5，为SRAM系统500中的每一位胞元列0到N提供位线驱动器512(0)到512(N)来将数据写入到选定的位胞元行0到M中的位胞元502()(0)到502()(N)中。就这点来说，因为位胞元502(0)(0)到502(M)(N)采用补数位线架构，所以位线驱动器512(0)到512(N)驱动位线514(0)到514(N)和补数位线(bitline_b)514'(0)-514'(N)。
在写入操作中，将待写入的数据位0到N提供给相应位线驱动器512(0)到512(N)以将所接收数据位0到N及其补数数据位分别驱动到位线514(0)到514(N)和补数位线514'(0)到514'(N)上。用于选定的位胞元行0到M的字线驱动器508(0)到508(M)经激活以选择待写入的存储器位胞元502()(0)到502()(N)。将分别在位线514(0)到514(N)和补数位线514'(0)到514'(N)上断言的数据位0到N写入到选定的存储器位胞元502()(0)到502()(N)中。
在读取操作中，在预放电阶段期间，位线驱动器512(0)到512(N)预放电位线514(0)到514(N)和补数位线514'(0)到514'(N)。用于选定的位胞元行0到M的字线驱动器508(0)到508(M)致使存储于选定的位胞元502()(0)到502()(N)中的数据断言于位线514(0)到514(N)和互补位线514'(0)到514'(N)上，从而由提供于每一位胞元列0到N中的感测放大器516(0)到516(N)感测到。感测放大器516(0)到516(N)将读取数据位从选定位胞元502()(0)到502()(N)提供到相应数据输出线518(0)到518(N)上。
图6A是说明采用图5中的SRAM系统500中的数据阵列504中的PFET读取/写入端口的PFET写入端口位胞元502中的写入争用状况的电路图。PFET写入端口位胞元502包括此实例中由通过电压(Vdd)供电的两个(2)交叉耦合的反相器520(0)、520(1)组成的存储电路501。真实存储节点(T)522和补数存储节点(C)522'分别保持呈相应真实存储节点(T)522和补数存储节点(C)522'上的电压的形式的数据532(即，电荷)和补数数据532'(即，数据532的补数电荷)。每一反相器520(0)、520(1)由串联耦合到相应下拉NFET526(0)、526(1)的相应上拉PFET 524(0)、524(1)组成。PFET存取晶体管528(0)、528(1)耦合到相应反相器520(0)、520(1)，以将相应PFET读取/写入端口530(0)、530(1)提供到PFET写入端口位胞元502，而不是提供NFET存取晶体管。在读取操作中，位线514和补数位线514'预充电到电压(Vdd)。随后，耦合到PFET存取晶体管528(0)、528(1)的栅极节点(G)(在本文中还被称作“栅极”)的字线(WL)506经断言以评估真实存储节点522和补数存储节点522'上的差分电压以读取PFET写入端口位胞元502。
图6B是说明示范性过程600的流程图，所述示范性过程响应于写入操作为包含图6A中的PFET存取晶体管528(0)、528(1)的存储器位胞元502提供写入辅助以避免写入争用且辅助将数据532和/或补数数据532'传送到存储电路501中。将结合图6A论述图6B中的过程600。
就这点来说，在写入操作中，位线514和补数位线514'经预设成所需电压电平以表示分别作为数据532和补数数据532'待写入到存储电路501的逻辑值(图6B中的框602)。举例来说，假定在写入操作之前，逻辑‘1’存储在真实存储节点522中(即，T＝1)(且逻辑‘0’存储在补数存储节点522'中(即，C＝0))。假定待从位线514写入到真实存储节点522的数据532是逻辑‘0’。就这点来说，逻辑‘1’放置于补数位线514'上以作为补数数据532'写入到补数存储节点522'。当字线506经激活以将低电压(例如，GND电压)提供到PFET存取晶体管528(0)的栅极(G)时，PFET存取晶体管528(0)将基于栅极(G)到源极(S)电压(VGS)得以激活。PFET存取晶体管528(0)将数据532从耦合到其存取节点534(0)的位线514传递到真实存储节点522，以从位线514将具有逻辑‘0’(即，更低电压)的真实存储节点522'放电(图6B中的框604)。并且，当字线506经激活以将低电压(例如，GND电压)提供到PFET存取晶体管528(1)的栅极(G)时，PFET存取晶体管528(1)将补数数据532'从其存取节点534(1)传递到补数存储节点522'，以从补数位线514'为具有逻辑‘1’(即，更高电压)的补数存储节点522'充电(图6B中的框604)。PFET存取晶体管528(1)能够传递强逻辑‘1’。然而，同时，下拉NFET 526(1)试图将真实存储节点522放电到GND。这是因为PFET存取晶体管528(0)不能将强逻辑‘0’传递到真实存储节点522以断开下拉NFET 526(1)。其结果是将部分地接通下拉NFET 526(1)。这致使待处于写入争用中的PFET存取晶体管528(1)和下拉NFET 526(1)从补数位线514'或GND将电压写入到补数存储节点522'。
为缓解或避免在图6A中的PFET写入端口位胞元502中发生写入争用，可加强PFET存取晶体管528(0)、528(1)来增加其栅极(G)到源极(S)电压(VGS)和/或可减弱反相器520(0)、520(1)中的下拉NFET 526(0)、526(1)(图6B中的框606)。就这点来说，写入辅助电路可经提供用于采用包含图5中SRAM系统500中的位胞元502的PFET写入端口的位胞元。存在本文中所公开的可经提供用于存储器位胞元502响应于写入操作在不产生读取干扰状况的情况下缓解或避免写入争用的不同示范性写入辅助电路。以此方式，随着存储器位胞元502的技术节点按比例缩小，可实现采用PFET写入端口530(0)、530(1)的存储器位胞元502中的更快读取时间的益处，同时缓解或避免写入争用状况。通过缓解或避免存储器位胞元502中的写入争用，可减小为用于操作和数据保持的存储器位胞元502提供最小电压(Vdd)的电压源来减少SRAM系统500中的功率消耗。
就这点来说，作为另一实例，为缓解或避免PFET写入端口位胞元502中的写入争用，可采用写入辅助电路，所述写入辅助电路采用被配置成响应于PFET写入端口位胞元502上的写入操作而负升压字线506的电压的负字线升压电路(图6B中的框606A)。在下文所论述的图7和8中展示包含将负字线升压电路用于PFET写入端口位胞元的写入辅助电路的存储器系统的实例。
并且，作为缓解或避免PFET写入端口位胞元502中的写入争用的另一实例，可采用写入辅助电路，所述写入辅助电路采用被配置成响应于PFET写入端口位胞元502上的写入操作而正升压位线514的电压的正位线升压电路(图6B中的框606B)。在下文所论述的图9和10中展示包含将正字线升压电路用于PFET写入端口位胞元的写入辅助电路的存储器系统的实例。
并且，作为缓解或避免PFET写入端口位胞元502中的写入争用的另一实例，可采用写入辅助电路，所述写入辅助电路采用被配置成响应于写入操作减弱PFET写入端口位胞元502的存储电路501中的NFET下拉晶体管的负电源轨正升压电路(图6B中的框606C)。在下文所论述的图11和12中展示包含将负电源轨正升压电路用于PFET写入端口位胞元的写入辅助电路的存储器系统的实例。
如上文所论述，为缓解或避免写入端口位胞元502中的写入争用，可响应于写入操作加强PFET存取晶体管528(0)、528(1)，使得不通过相应下拉NFET 526(0)或526(1)将真实存储节点522或补数存储节点522'放电到GND。就这点来说，图7说明示范性字线驱动器508A，其包含呈示范性字线负升压电路702形式的响应于写入操作加强PFET存取晶体管528(0)、528(1)的写入辅助电路700。此实例中的字线负升压电路702被配置成响应于写入操作负升压字线506上的电压来增加PFET存取晶体管528(0)、528(1)的栅极到源极电压(VGS)，且由此加强PFET存取晶体管528(0)、528(1)。这响应于写入操作缓解或避免PFET存取晶体管528(0)、528(1)与相应下拉NFET 526(0)、526(1)之间的写入争用。以此方式，在写入操作期间，当将逻辑‘1’写入到真实存储节点522或补数存储节点522'时，下拉NFET 526(0)或526(1)不会将真实存储节点522或补数存储节点522'放电到GND。通过负升压字线506上的电压，通过增加栅极到源极电压(VGS)根据以下饱和驱动电流方程式加强PFET存取晶体管528(0)、528(1)的驱动电流(即，驱动强度)，如下：
ID＝1/2μCox W/L(VGS-VTH)2
其中：
ID是驱动电流，
‘μ’是电荷载流子有效迁移率，
‘W’是栅极宽度，
‘L’是栅极长度，
‘Cox’是氧化物层的电容；
‘VGS’是栅极到源极电压，及
‘VTH’是阈值电压。
继续参看图7，为了在图7中的存储器位胞元502中执行写入操作，将字线506驱动成逻辑‘0’以接通存储器位胞元502中的PFET存取晶体管528(0)、528(1)。就这点来说，图7中的字线驱动器508A包含放电控制电路703。放电控制电路703提供于字线负升压电路702中。字线负升压电路702被配置成响应于写入操作在字线(WL)506上产生电荷以负升压PFET存取晶体管528(0)、528(1)的栅极到源极电压(Vgs)。就这点来说，放电控制电路703被配置成将字线(WL)506置于浮动状态以防止字线负升压电路702中的电荷存储单元707将存储在电荷存储单元707中的电荷放电到字线(WL)506上从而在写入操作外负升压字线(WL)506上的电压。图7中的实例中的放电控制电路703包含耦合到地面(GND)的NFET 704。在此实例中，当未启用写入操作时，字线启用信号507较低或是逻辑‘0’。作为响应，将接通放电控制电路703中的反相器706内部的PFET以致使反相器706在输出708上产生逻辑‘1’从而将字线506驱动到逻辑‘1’。这致使未激活PFET存取晶体管528(0)、528(1)。
然而，响应于写入操作，字线启用信号507初始是活动的而无需写入时钟信号510是活动的。提供于升压发电机电路705中的充电控制电路709在执行写入操作之前控制电荷存储单元707的充电以存储电荷，所述电荷稍后经放电以响应于写入操作负升压字线(WL)506上的电荷。就这点来说，在此实例中，提供充电控制电路709来控制升压发电机电路705对电荷存储单元707充电的时间。充电控制电路709中的NAND栅极712的输出710经产生为充电控制信号711且基于接收写入时钟信号510和字线启用信号507确定为逻辑‘1’。在这期间，在升压发电机电路705中，来自充电控制电路709中的NAND栅极712的逻辑‘1’输出710将作为充电控制信号711提供到在此实例中以NAND栅极的形式提供的多个电荷产生电路714(0)到714(X)处。每一电荷产生电路714(0)到714(X)耦合到输出710和相应的可编程电荷线b(0)到b(x)因此，如果用于电荷产生电路714(0)到714(X)的相应可编程电荷线b(0)到b(x)是逻辑‘1’，那么当在读取操作期间初始地启用索引时，用于充电控制信号711的输出710也是逻辑‘1’。在电荷存储单元707中，电荷产生电路714(0)到714(X)将为在此实例中以电容器的形式提供的相应电荷存储电路716(0)到716(X)充电。将基于通过反相器706反相活动字线启用信号507而驱动到GND的字线506与为Vdd的电荷产生电路714(0)到714(X)的输出之间的电压差分为相应电荷存储电路716(0)到716(X)充电。通过在字线负升压电路702的升压发电机电路705中提供各自可经由可编程电荷线b(0)到b(x)编程的多个电荷产生电路714(0)到714(X)，可编程存储在电荷存储单元707中的待响应于写入操作经放电以负升压字线(WL)506的电荷的量。
继续参看图7，当写入时钟信号510转换到较高信号(逻辑‘0’)时，充电控制电路709中的NAND栅极712的输出710将转换到逻辑‘0’，由此中断电荷存储单元707中的已激活电荷存储电路716(0)到716(X)中的充电电流的积聚。电荷产生电路714(0)到714(X)的输出将是GND或逻辑‘0’。是逻辑‘0’的NAND栅极712的输出710也将断开使字线(WL)506浮动的放电控制电路703中的NFET 704。因此，将使存储在电荷存储单元707的电荷存储电路716(0)到716(X)中的电荷放电到字线(WL)506。因此，在此实例中，响应于写入操作，将字线(WL)506驱动到低于GND的负电压以加强PFET存取晶体管528(0)、528(1)，而不是将字线(WL)506驱动下调到GND电压(逻辑‘0’)。这具有响应于写入操作正升压PFET存取晶体管528(0)、528(1)的栅极到源极电压(VGS)以加强PFET存取晶体管528(0)、528(1)的效果。
如上文图7的写入辅助电路700中所论述，使用在启用字线启用信号507与写入时钟信号510之间的建立时间来提供为相应电荷存储电路716(0)到716(X)充电的充电时间。可能需要提供写入辅助电路来负升压存储器位胞元502的字线506的电压而不需要在启用字线启用信号507与写入时钟信号510的时间之间的建立时间。就这点来说，图8说明提供于字线驱动器508B中的另一示范性写入辅助电路800，所述写入辅助电路被配置成在写入操作期间负升压存储器位胞元502的字线506以加强PFET存取晶体管528(0)、528(1)从而缓解或避免写入争用。图8中的字线负升压电路802包含与图7中以相同元件编号指示的字线负升压电路702的一些相同组件。相对于图8，将不再描述这些相同元件。如下文所论述，写入辅助电路800包含负升压字线506的电压而不需要充电建立时间的字线负升压电路802。消除充电建立时间将改进写入操作性能。
参看图8，在此实例中，字线负升压电路802包含包括多个充电路径选择电路804(0)到804(X)的充电路径选择器803。在写入操作发生之前，字线启用信号507是未启用的或是逻辑‘0’，且字线506处于较高或是逻辑‘1’，使得未启用存储器位胞元502。因此，充电控制电路709中的NAND栅极712的输出710是逻辑‘1’。电荷产生电路714(0)到714(X)(此实例中的AND栅极)通过相应可编程电荷线b(0)到b(x)得以启用，且将致使电压(Vdd)产生为到电荷存储单元707中的电荷存储电路716(0)到716(X)的输出。并且，将通过充电路径选择器803中的反相器806反相充电控制电路709中的NAND栅极712的输出710以在选择输出(SEL)808处产生逻辑‘0’。这将致使相应充电路径选择电路804(0)到804(X)中的NFET 810(0)到810(X)断开，使得电荷存储电路716(0)到716(X)没有连接到字线(WL)506。相反，将相应充电路径选择电路804(0)到804(X)中的NFET812(0)到812(X)接通来为电荷存储电路716(0)到716(X)提供到GND的路径。这允许在通过启用字线启用信号507(其经启用以避免写入操作中的充电建立时间)起始写入操作之前为电荷存储电路716(0)到716(X)充电。当启用字线启用信号507和写入时钟信号510时，充电控制电路709中的NAND栅极712的输出710是逻辑‘0’。反相器806将在选择输出808上产生逻辑‘1’以断开相应充电路径选择电路804(0)到804(X)中的NFET812(0)到812(X)并且接通相应充电路径选择电路804(0)到804(X)中的NFET 810(0)到810(X)，从而将电荷存储电路716(0)到716(X)中的电荷放电到字线(WL)506。因此，负升压字线(WL)506的电压以加强PFET存取晶体管528(0)、528(1)而无需在字线负升压电路802的此实例中的要求的充电建立时间。然而，可能要求为电荷路径选择电路804(0)到804(X)提供额外区域。
也可能正升压代替负升压字线506或与所述负升压字线组合的位线514和补数位线514'，从而响应于写入操作加强存储器位胞元502中的PFET存取晶体管528(0)、528(1)以避免写入争用。就这点来说，图9说明提供于位线驱动器512A中以在存储器位胞元502中执行写入操作的示范性写入辅助电路900。写入辅助电路900包含位线正升压电路902，所述位线正升压电路被配置成升压图5中的存储器位胞元502的位线514和补数位线514'的电压以在写入操作期间增加PFET存取晶体管528(0)、528(1)的VGS且加强PFET存取晶体管528(0)、528(1)从而避免写入争用。应注意，如下文所论述，图9展示被配置成响应于写入操作正升压补数位线514'的位线正升压电路902。然而，还可提供另一位线正升压电路来正升压位线514。响应于写入操作，在此实例中正升压位线514或补数位线514'。在此实例中，响应于写入操作，在写入操作中驱动成逻辑‘1’值的位线514或补数位线514'是已经正升压的位线。
参看图9，在通过写入时钟信号510起始写入操作之前，补数位线514'将处于浮动状态。更确切地说，充电控制电路913提供于位线正升压电路902中且被配置成接收写入时钟信号510。当在写入操作外未启用写入时钟信号510时，充电控制电路903被配置成控制补数位线控制电路903以将补数位线514'置于浮动状态。这防止在写入操作外将存储在电荷存储电路905中的电荷放电到补数位线514'。然而，当针对写入操作启用写入时钟信号510(此实例中的逻辑低电压电平)时，响应于写入操作，充电控制电路913致使存储在电荷存储单元707中的电荷放电到补数位线514'以正升压补数位线514'的电压。就这点来说，充电控制电路913产生充电控制信号921，所述充电控制信号致使此实例中的补数位线控制电路903中的NAND栅极909的输出907是逻辑‘1’，由此断开补数位线控制电路903中的PFET 904和NFET 906以使补数位线514'处于浮动状态。当未启用写入时钟信号510时，根据升压发电机电路705中的电荷发电电路714(0)到714(X)的相应可编程电荷线b(0)到b(x)启用所述电荷发电电路来为电荷存储单元707中的其相应电荷存储电路716(0)到716(X)充电。因此，当写入时钟信号510针对写入操作而在稍后被启用且提供在待写入的数据输入908上的补数数据532'是逻辑‘1’时，将接通补数位线控制电路903中的NFET 906，且补数位线控制电路903中的反相器914的输出912将是逻辑‘0’。这提供待设定成逻辑‘0’数据的补数位线514'。
当启用写入时钟信号510并且待写入的数据输入908是逻辑‘0’时，充电控制电路913产生充电控制信号921，所述充电控制信号致使通过输出端912上的脉冲电路917产生脉冲信号915来将补数位线514'连接到Vdd(逻辑‘1’数据)。在充电控制电路913中的延迟电路916中的延迟期满以允许补数数据输入信号910断言于补数位线514'上后，写入时钟信号510的传播将致使电荷存储单元707中的电荷存储电路716(0)到716(X)升压补数位线514'。这升压补数位线514'上的电荷以增加补数位线514'的电压从而增加PFET存取晶体管528(0)、528(1)的强度。
图10说明提供于位线驱动器512B中以对存储器位胞元502执行写入操作的另一示范性写入辅助电路1000。写入辅助电路1000包含位线正升压电路1002，所述位线正升压电路被配置成在写入操作期间升压图5中存储器位胞元502的位线514和补数位线514'的电压来增加PFET存取晶体管528(0)、528(1)的栅极到源极电压(VGS)并且加强PFET存取晶体管528(0)、528(1)从而避免写入争用。图10中的位线驱动器512B与图9中的位线驱动器512A之间的相同组件在图10中以相同元件编号展示，且因此此处将不再描述。
参看图10，在通过写入时钟信号510起始写入操作之前，补数位线514'将处于浮动状态。更确切地说，当未启用写入时钟信号510时，补数位线控制电路903'中的NAND栅极909的输出907将是逻辑‘1’，由此断开PFET 904和NFET 906以使补数位线514'处于浮动状态。在电荷存储单元707中，当补数数据输入信号910是逻辑‘1’时，为电荷存储电路716(0)到716(X)充电。由于正在位线514或补数位线514'上经断言的逻辑‘1’是当可能发生写入争用时的条件，所以当补数数据输入信号910是逻辑‘0’时，将使电荷存储电路716(0)到716(X)中的电荷放电。因为反相器914将补数数据输入信号910反相到补数位线514'上，所以当补数数据输入信号910是逻辑‘0’时，图10中存在这种状况。
就这点来说，当未启用写入时钟信号510且补数数据输入信号910是逻辑‘1’时，根据升压发电机电路705中的电荷产生电路714(0)到714(X)的相应可编程电荷线b(0)到b(x)启用所述电荷产生电路来为其相应电荷存储电路716(0)到716(X)充电。图10中，电荷激活电路1005提供于位线正升压电路1002中。电荷激活电路1005被配置成从补数位线控制电路903'接收放电控制信号1009。电荷激活电路1005被配置成基于放电控制信号1009选择性地将电荷存储单元1007耦合到补数位线514'以控制存储在电荷存储单元1007中的电荷到补数位线514'上的放电从而正升压补数位线514'上的电压。
就这点来说，在此实例中，启用电荷激活电路1005中的PFET 1004(0)到1004(X)来为电荷存储单元1007中的相应电荷存储电路716(0)到716(X)提供到地面(GND)的充电路径。停用电荷激活电路1005中的PFET 1006(0)到1006(X)来断开电荷存储电路716(0)到716(X)到补数位线514'的充电路径。当在写入操作期间启用写入时钟信号510且补数数据输入信号910是逻辑‘1’时，根据电荷产生电路714(0)到714(X)的相应可编程电荷线b(0)到b(x)仍然启用所述电荷产生电路来为其相应电荷存储电路716(0)到716(X)充电。再次，启用电荷激活电路1005中的PFET 1004(0)到1004(X)来提供电荷存储电路716(0)到716(X)到地面(GND)的充电路径。停用电荷激活电路1005中的PFET1006(0)到1006(X)来断开电荷存储电路716(0)到716(X)到补数位线514'的充电路径。然而，当在写入操作期间启用写入时钟信号510且补数数据输入信号910是逻辑‘0’时，将逻辑‘1’断言到补数位线514'上。就这点来说，停用电荷激活电路1005中的PFET1004(0)到1004(X)，使得在电荷存储电路716(0)到716(X)与地面(GND)之间不存在充电路径。启用电荷激活电路1005中的PFET 1006(0)到1006(X)来连接电荷存储电路716(0)到716(X)到补数位线514'的充电路径以使存储在电荷存储电路716(0)到716(X)中的电荷放电到补数位线514'，从而向补数位线514'提供电压升压。
应注意，虽然图10中的位线正升压电路1002经展示为连接到存储器位胞元502的补数位线514'，但是也可提供位线升压电路1002并且将其连接到存储器位胞元502的位线514。
应注意，也可能减弱存储器位胞元502中的交叉耦合的反相器520(0)或520(1)的相应下拉NFET 526(0)和/或526(1)，而不是或另外负升压字线506和/或正升压位线514或补数位线514'以避免写入争用。就这点来说，图11说明示范性写入辅助电路1100，所述写入辅助电路被配置成响应于写入操作将图5中的存储器位胞元502中的交叉耦合的反相器520(0)中的下拉NFET 526(0)减弱到比相应PFET存取晶体管528(0)更弱从而避免或减少写入争用。在此实例中，如下文将论述，以负电源轨正升压电路1102的形式提供写入辅助电路1100。在此实例中，负电源轨正升压电路1102被配置成正升压存储器位胞元502的存储电路501的交叉耦合的反相器520(0)中的下拉NFET 526(0)的负电源轨1103。
应注意，当针对写入操作待避免或减少的写入争用还在下拉NFET 526(1)与PFET存取晶体管528(1)之间时，虽然负电源轨正升压电路1102经展示耦合到图11中的反相器520(0)的下拉NFET 526(0)，但是代替反相器520(0)的下拉NFET 526(0)或除所述下拉NFET526(0)外，负电源轨正升压电路1102也可经提供耦合到反相器520(1)的下拉NFET526(1)。
就这点来说，参看图11，展示存储器位胞元502。此实例中的负电源轨正升压电路1102包含电压控制电路1105。电压控制电路1105被配置成基于指示写入操作是否发生的字线启用信号507控制向存储电路501的负电源轨1103提供的电压。就这点来说，电压控制电路1105包含第一控制电路1107。在此实例中，第一控制电路1107被配置成响应于不指示写入操作的字线启用信号507将第一电源电压(Vss)耦合到负电源轨1103。因此，当停用写入时钟信号510且未启用字线启用信号507时，意味着未发生写入操作，负电源轨正升压电路1102中的NAND栅极1104的输出1102将是逻辑‘1’。这将接通此实例中的第一控制电路1107中的待连接到地面(GND)的NFET 1106。第二控制电路1109中的PFET 1108、1110将未经激活且因此其将断开。因此，将通过节点1111连接反相器520(0)中的下拉NFET 526(0)以将反相器520(0)的负电源轨1103耦合到地面(GND)，其将不减弱下拉NFET 526(0)。因此，在(例如)读取操作期间，将下拉NFET 526(0)耦合到地面(GND)。
然而，响应于针对存储器位胞元502的写入操作，提供于电压控制电路1105中的第二控制电路1109被配置成响应于指示写入操作的字线启用信号507将基于第二电源电压(Vdd)的电压耦合到负电源轨1103。在此实例中，第二电源电压(Vdd)具有比第一电源电压(Vss)更高的电压电平。在写入操作期间，响应于写入操作，将基于第二电源电压(Vdd)的电压耦合到负电源轨1103来减少存储电路510中的反相器520(0)中的下拉NFET526(0)的栅极到源极电压(VGS)并且减弱下拉NFET 526(0)。就这点来说，启用写入时钟信号510致使脉冲信号1113基于写入时钟信号510从脉冲发生器1115产生。还启用用于存储器位胞元502的写入操作的字线启用信号507。因此，NAND栅极1104的输出1102将是逻辑‘0’，其将断开NFET1106，使得节点1111不再耦合到地面(GND)。在分压器布置中，将接通第二控制电路1109中的PFET 1108和PFET 1110来对节点1111与地面(GND)之间的电压(Vdd)进行分压，从而在反相器520(0)中的下拉NFET 526(0)的节点1111和负电源轨1103处提供比地面(GND)处的电压更大的源极电压。在此实例中，这具有响应于写入操作减小反相器520(0)中的下拉NFET526(0)的栅极到源极电压以减弱下拉NFET 526(0)从而避免或减少PFET存取晶体管528(0)与下拉NFET 526(0)之间的写入争用的效果。
PFET 1108与PFET 1100的大小(即，电阻)的比率决定将如何在PFET 1108与PFET1100当中分压电压(Vdd)，且因此在节点1111处的电压。举例来说，如果PFET 1108和PFET 1100大小相同，那么电压(Vdd)将在PFET 1108与PFET 1100之间大致对半分开(Vdd/2)，从而在节点1111处向下拉NFET 526(0)提供电压(Vdd)/2。
图12说明另一示范性写入辅助电路1200，所述写入辅助电路也被配置成响应于写入操作将图5中的存储器位胞元502中的反相器520(0)中的下拉NFET 526(0)减弱到比相应PFET存取晶体管528(0)更弱从而避免或减少写入争用。在此实例中，如下文将论述，也将以负电源轨正升压电路1202的形式提供写入辅助电路1200。在此实例中，负电源轨正升压电路1202被配置成正升压存储器位胞元502的存储电路501的交叉耦合的反相器520(0)中的下拉NFET 526(0)的负电源轨1103。应注意，当针对写入操作待避免或减少的写入争用在下拉NFET 526(1)与PFET存取晶体管528(1)之间时，虽然负电源轨正升压电路1202经展示耦合到图12中的反相器520(0)的下拉NFET 526(0)，但是负电源轨正升压电路1102也可经提供耦合到反相器520(1)的下拉NFET 526(1)。图11和12中的存储器位胞元502与写入辅助电路1200之间的相同组件以相同元件编号展示，且因此将不再描述。
就这点来说，参看图12，当停用写入时钟信号510时，NAND栅极1104的输出1102将是逻辑‘1’。提供电压控制电路1204中的第一控制电路1206。在此实例中，第一控制电路1206被配置成响应于不指示写入操作的字线启用信号507将第一电源电压(VSS)耦合到负电源轨1103。因此，当停用写入时钟信号510且未启用字线启用信号507时，意味着未发生写入操作，负电源轨正升压电路1102中的NAND栅极1104的输出1102将是逻辑‘1’。这将接通此实例中的第一控制电路1206中的NFET 1210以将节点1111连接到地面(GND)。因此，将通过节点1111将反相器520(0)中的下拉NFET 526(0)的负电源轨1103耦合到地面(GND)，其将不减弱下拉NFET 526(0)或526(1)。将不接通或激活电压控制电路1204中的第二控制电路1208中的PFET 1110。
然而，当响应于针对存储器位胞元502的写入操作启用写入时钟信号510且启用字线启用信号507时，提供于电压控制电路1204中的第二控制电路1208被配置成响应于指示写入操作的字线启用信号507将基于第二电源电压(Vdd)的电压耦合到负电源轨1103。在此实例中，第二电源电压(Vdd)具有比第一电源电压(Vss)更高的电压电平。在写入操作期间，响应于写入操作，将基于第二电源电压(Vdd)的电压耦合到负电源轨1103来减少存储电路501的反相器520(0)中的下拉NFET 526(0)的栅极到源极电压(VGS)并且减弱下拉NFET 526(0)。就这点来说，在此实例中，NAND栅极1104的输出1102将是逻辑‘0’，其将断开第一控制电路1206中的NFET 1210。将断开NFET 1210且将激活或接通第二控制电路1208中的PFET1110。因此，将通过第二控制电路1208中的PFET1110将电压(Vdd)提供到节点1111以及反相器520(0)中的下拉NFET 526(0)的负电源轨1103。在此实例中，为允许基于第二电源电压(Vdd)的提供到节点1111且因此负电源轨1103的电压可变地受控，在此实例中的第二控制电路1208中提供另一NFET 1212。NFET1212耦合到地面(GND)且通过具有PFET 1110的分压器布置中的偏压输入信号(BIAS)的电压控制，从而将强于地面(GND)的电压信号提供到反相器520(0)中的下拉NFET 526(0)的负电源轨1103来减弱下拉NFET 526(0)。偏压输入信号(BIAS)控制NFET 1212的电阻且因此在节点1111处的在PFET 1110与NFET 1212之间分压的电压(Vdd)的量。将节点1111处的电压提供到负电源轨1103。
根据本文中所公开的各方面，本文中所公开的用以避免PFET读取/写入端口位胞元中的写入状况的PFET写入端口位胞元和写入辅助电路可提供于或集成到任何基于处理器的装置中的存储器中。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。
就这点来说，图13说明基于处理器的系统1300的实例，所述基于处理器的系统可采用包含根据本文中所公开的各方面采用本文中所公开的写入辅助电路来避免PFET写入端口位胞元中的写入争用的PFET写入端口位胞元的存储器系统。在此实例中，基于处理器的系统1300包含一或多个中央处理单元(CPU)1302，所述中央处理单元各自包含一或多个处理器1304。CPU 1302可具有耦合到处理器1304以用于快速存取临时存储的数据的高速缓冲存储器1306。高速缓冲存储器1306可采用包含图5中所说明的PFET写入端口存储器位胞元502的PFET写入端口位胞元1308。CPU 1302耦合到系统总线1310且可使包含于基于处理器的系统1300中的主控装置与从属装置互相耦合。如众所周知的，CPU 1302与这些其它装置通过在系统总线1310上交换地址、控制及数据信息进行通信。举例来说，CPU 1302可将总线事务请求传达到存储器系统1314中的作为从属装置的实例的存储器控制器1312。虽然图13中未说明，但是可提供多个系统总线1310，其中每一系统总线1310构成不同构造。在此实例中，存储器控制器1312被配置成将存储器存取请求提供到存储器系统1314中的存储器阵列1316。存储器阵列1316还可包含含有读取辅助电路的PFET写入端口位胞元1318。
其它装置可连接到系统总线1310。如图13中所说明，作为实例，这些装置可包含存储器系统1314、一或多个输入装置1320、一或多个输出装置1322、一或多个网络接口装置1324和一或多个显示控制器1326。输入装置1320可包含任何类型的输入装置，包含(但不限于)输入键、开关、语音处理器等。输出装置1322可包含任何类型的输出装置，包含(但不限于)音频、视频、其它视觉指示器等。网络接口装置1324可以是被配置成以允许将数据交换到网络1328和从所述网络交换数据的任何装置。网络1328可以是任何类型的网络，包含(但不限于)有线或无线网络、专用或公用网络、局域网(LAN)、广域网(WLAN)及因特网。网络接口装置1324可被配置成支持任何类型的所需通信协议。
CPU 1302还被被配置成通过系统总线1310存取显示控制器1326来控制发送到一或多个显示器1330的信息。显示控制器1326经由一或多个视频处理器1332将信息发送到显示器1330以进行显示，所述一或多个视频处理器将待显示的信息处理成适合于显示器1330的格式。显示器1330可包含任何类型的显示器，包含(但不限于)阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
非暂时性计算机可读媒体(例如作为非限制性实例的图13中的存储器系统1314)还可具有存储于其上的用于集成电路(IC)的计算机数据。在此实例中，计算机数据可以库单元1334的形式提供于单元库中。计算机数据在被执行时可致使CPU 1302存储用于IC或IC设计的库单元1334。
就这点来说，在此实例中，库单元1334包括可以是基于本文中所论述的任何PFET写入端口存储器位胞元的设计的库单元的库存储器位胞元1336。如上文所论述，PFET写入端口存储器位胞元包括存储器系统1314，所述存储器系统包括被配置成响应于写入操作存储数据的存储器位胞元，存储器位胞元包括一或多个PFET存取晶体管，所述PFET存取晶体管各自包括被配置成响应于写入操作由字线激活的栅极。PFET写入端口存储器位胞元还包括耦合到字线的字线负升压电路，所述字线负升压电路被配置成响应于写入操作负升压字线上的电压，从而负升压一或多个PFET存取晶体管的栅极上的电压。
库存储器位胞元1336可以是基于包括存储器系统的写入端口存储器位胞元的设计的库单元，所述存储器系统包括被配置成响应于写入操作存储数据的存储器位胞元。存储器位胞元包括一或多个PFET存取晶体管，所述PFET存取晶体管各自包括被配置成响应于写入操作由字线激活的栅极和被配置成从位线接收数据的存取节点。存储器系统还包括耦合到位线的位线正升压电路，所述位线正升压电路被配置成响应于写入操作正升压至少一条位线上的电压。
库存储器位胞元1336可以是基于包括存储器系统的写入端口存储器位胞元的设计的库单元，所述存储器系统包括被配置成响应于写入操作将数据存储在存储电路中的存储器位胞元。存储器位胞元包括存储电路，所述存储电路包括正电源轨和负电源轨；一或多个反相器，其各自包括耦合到正电源轨的上拉PFET和耦合到负电源轨的下拉NFET；及一或多个PFET存取晶体管，其耦合到存储电路且被配置成响应于写入操作中的字线的激活将数据从至少一条位线传递到存储电路。存储器系统还包括耦合到一或多个反相器当中的至少一个反相器的负电源轨的负电源轨正升压电路，所述负电源轨正升压电路被配置成响应于写入操作正升压负电源轨上的电压以减弱存储电路中的一或多个反相器中的下拉NFET。
应注意，本发明中的PFET和NFET的使用可包含是金属氧化物半导体(MOS)的PMOSFET和NMOSFET。本文中所论述的PFET和NFET可包含除金属外的其它类型的氧化物层。还应注意，可为本文中所公开的位胞元的位线和补数位线中的任一个或两个提供本文中所公开的辅助电路中的任一个。
所属领域的技术人员将进一步了解，结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或两个的组合。作为实例，本文中所描述的主控装置和从属装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，且可被配置成存储任何类型的所需信息。为清楚说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为引起对本公开的范围的偏离。
结合本文中所公开的各方面所描述的各种说明性逻辑块、模块和电路可通过以下各项来实施或执行：处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或被设计成执行本文中所描述的功能的其任何组合。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置。
还应注意，描述本文中的示范性方面中的任一个中所描述的操作步骤是为了提供实例和论述。所描述操作可按除所说明序列之外的大量不同序列予以执行。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
提供本发明的前述描述以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将易于显而易见对本发明的各种修改，且本文中所界定的一般原理可应用于其它变化形式而不会脱离本发明的精神或范围。因此，本发明并不希望受限于本文中所描述的实例和设计，而是应被赋予与本文公开的原理和新颖特征相一致的最广范围。

Claims (42)

1.一种存储器系统，其包括：
存储器位胞元，其被配置成响应于写入操作而存储数据，所述存储器位胞元包括一或多个P型场效应晶体管PFET存取晶体管，所述一或多个P型场效应晶体管存取晶体管各自包括：
栅极，其被配置成响应于所述写入操作由字线激活；及
存取节点，其被配置成从位线接收数据；及
位线正升压电路，其耦合到所述位线，所述位线正升压电路被配置成响应于所述写入操作正升压至少一条位线上的电压。
2.根据权利要求1所述的存储器系统，其中：
所述一或多个PFET存取晶体管各自进一步包括源极；且
所述位线正升压电路被配置成通过响应于所述写入操作正升压所述位线上的所述电压来响应于所述写入操作正升压所述一或多个PFET存取晶体管的所述栅极和所述源极两端的电压(VGS)。
3.根据权利要求1所述的存储器系统，其中所述存储器位胞元进一步包括：
存储电路；及
所述一或多个PFET存取晶体管耦合到所述存储电路，所述一或多个PFET存取晶体管被配置成响应于所述写入操作中的所述字线的激活将数据从至少一条位线传递到所述存储电路。
4.根据权利要求3所述的存储器系统，其中：
所述一或多个PFET存取晶体管包括耦合到所述存储电路的第一PFET存取晶体管和耦合到所述存储电路的第二补数PFET存取晶体管；
所述第一PFET存取晶体管被配置成响应于所述写入操作中的所述字线的激活将第一数据从所述位线传递到所述存储电路；且
所述第二PFET存取晶体管被配置成响应于所述写入操作中的所述字线的激活将与所述第一电压互补的第二数据从补数位线传递到所述存储电路。
5.根据权利要求4所述的存储器系统，其中：
所述存储电路由存储电路和补数存储电路组成；
所述第一PFET存取晶体管被配置成响应于所述写入操作中的所述字线的激活将所述第一数据从所述位线传递到所述存储电路；且
所述第二PFET存取晶体管被配置成响应于所述写入操作中的所述字线的激活将与所述第一数据互补的所述第二数据从所述补数位线传递到所述补数存储电路。
6.根据权利要求1所述的存储器系统，其中所述位线正升压电路被配置成响应于指示所述写入操作的写入时钟信号正升压所述位线上的所述电压。
7.根据权利要求1所述的存储器系统，其中所述位线正升压电路包括升压发电机电路和耦合到所述升压发电机电路及所述位线的电荷存储电路；
所述电荷存储电路被配置成存储电荷；及
所述升压发电机电路被配置成：
在所述写入操作外产生待存储在所述电荷存储电路中的电荷；及
响应于所述写入操作，将存储在所述电荷存储电路中的所述电荷放电到所述位线上以正升压所述位线上的所述电压。
8.根据权利要求7所述的存储器系统，其中所述升压发电机电路进一步包括充电控制电路，所述充电控制电路被配置成基于写入时钟信号的写入启用状态产生指示充电启用状态或充电禁止状态的充电控制信号；
其中所述升压发电机电路被配置成在所述写入操作外响应于指示充电启用状态的所述充电控制信号，产生待存储于所述电荷存储电路中的所述电荷。
9.根据权利要求8所述的存储器系统，其中所述升压发电机电路被配置成响应于指示所述写入操作的充电禁止状态的充电控制信号，将存储在所述电荷存储电路中的所述电荷放电到所述位线上以正升压所述位线上的所述电压。
10.根据权利要求8所述的存储器系统，其中所述充电控制电路包括延迟电路，所述延迟电路被配置成接收所述写入时钟信号且产生时钟控制信号作为所述写入时钟信号的延迟信号。
11.根据权利要求7所述的存储器系统，其中所述升压发电机电路由多个可编程电荷产生电路组成，所述可编程电荷产生电路各自被配置成响应于相应可编程电荷信号选择性地对存储在所述电荷存储电路中的所述电荷起作用。
12.根据权利要求8所述的存储器系统，其中所述位线正升压电路进一步包括位线控制电路，所述位线控制电路被配置成在所述写入操作外接收所述写入时钟信号且在未启用所述写入时钟信号时将所述位线置于浮动状态，以不将存储在所述电荷存储电路中的所述电荷放电到所述位线。
13.根据权利要求12所述的存储器系统，其中所述位线控制电路进一步被配置成当针对所述写入操作启用所述写入时钟信号时断言所述位线上的所述数据，以将存储在所述电荷存储电路中的所述电荷放电到所述位线从而正升压所述位线的所述电压。
14.根据权利要求13所述的存储器系统，其中所述位线控制电路包括被配置成接收所述数据且基于所述接收到的数据在所述位线上产生脉冲信号作为所述数据的脉冲电路。
15.根据权利要求9所述的存储器系统，其中所述位线正升压电路进一步包括电荷激活电路，所述电荷激活电路被配置成基于数据输入信号接收放电控制信号，且选择性地将所述电荷存储电路耦合到所述位线以控制存储在所述电荷存储电路中的所述电荷到所述位线上的放电从而正升压所述位线上的所述电压。
16.根据权利要求15所述的存储器系统，其中所述电荷激活电路被进一步配置成响应于指示待写入到所述电荷存储电路中的所述数据输入信号是逻辑‘0’的所述放电控制信号，选择性地将所述电荷存储电路耦合到所述位线。
17.根据权利要求15所述的存储器系统，其中所述电荷激活电路由至少一个PFET通过门电路组成。
18.根据权利要求1所述的存储器系统，其进一步包括耦合到所述存储电路的负电源轨的负电源轨正升压电路，所述负电源轨正升压电路被配置成响应于所述写入操作正升压所述存储电路的所述负电源轨上的电压以进一步辅助将所述数据从所述存取节点传送到所述存储电路。
19.根据权利要求1所述的存储器系统，其包括多个所述存储器位胞元，所述多个所述存储器位胞元各自被配置成响应于写入操作存储数据，所述多个存储器位胞元当中的每一存储器位胞元包括一或多个PFET存取晶体管，所述一或多个PFET存取晶体管各自包括被配置成响应于所述写入操作由字线激活的栅极；且
所述位线正升压电路耦合与所述多个存储器位胞元相关联的一或多条位线，所述位线正升压电路被配置成响应于所述写入操作正升压所述一或多条位线上的电压。
20.根据权利要求19所述的存储器系统，其中所述多个所述存储器位胞元被安置在存储器阵列的存储器位胞元行中。
21.根据权利要求1所述的存储器系统，其提供于基于处理器的系统中。
22.根据权利要求21所述的存储器系统，其中所述基于处理器的系统由基于中央处理单元CPU的系统组成。
23.根据权利要求1所述的存储器系统，其集成到芯片上系统SoC中。
24.根据权利要求1所述的存储器系统，其集成到选自以下组成的组的装置中：机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理PDA、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘DVD播放器和便携式数字视频播放器。
25.一种存储器系统，其包括：
用于响应于写入操作存储数据的装置，所述用于存储数据的装置包括一或多个P型场效应晶体管PFET存取晶体管，所述一或多个P型场效应晶体管存取晶体管各自包括：
用于响应于所述写入操作由字线激活的装置；及
用于响应于所述写入操作从位线接收数据的装置；及
用于响应于所述写入操作正升压所述位线上的电压的装置。
26.一种将数据写入到存储器位胞元的方法，其包括：
响应于写入操作，为耦合到具有数据的存储器位胞元中的一或多个P型场效应晶体管PFET存取晶体管的存取节点的位线充电；
响应于所述写入操作，激活耦合到所述一或多个PFET存取晶体管的栅极的字线以将所述数据从所述存取节点传送到存储电路；及
响应于所述写入操作正升压位线上的电压，从而响应于所述写入操作辅助将所述数据从所述存取节点传送到所述存储电路。
27.根据权利要求26所述的方法，其中正升压所述位线上的所述电压包括通过响应于所述写入操作正升压所述位线上的所述电压来响应于所述写入操作正升压所述一或多个PFET存取晶体管的所述栅极和源极两端的电压(VGS)。
28.根据权利要求26所述的方法，其包括响应于在所述写入操作中激活所述字线，通过所述一或多个PFET存取晶体管将所述数据从所述位线传递到存储电路。
29.根据权利要求28所述的方法，其中通过所述一或多个PFET存取晶体管将所述数据从所述位线传递到所述存储电路包括：
响应于所述写入操作中的所述字线的激活，通过第一PFET存取晶体管将第一数据从所述位线传递到所述存储电路；及
响应于所述写入操作中的所述字线的激活，通过第二PFET存取晶体管将与所述第一数据互补的第二数据从补数位线传递到所述存储电路。
30.根据权利要求29所述的存储器系统，其中：
响应于所述写入操作中的所述字线的激活，传递所述第一数据包括通过所述第一PFET存取晶体管将所述第一数据从所述位线传递到所述存储电路中的存储节点；且
响应于所述写入操作中的所述字线的激活，传递与所述第一数据互补的所述第二数据包括通过所述第二PFET存取晶体管将与所述第一数据互补的所述第二数据从所述补数位线传递到所述存储电路中的补数存储节点。
31.根据权利要求26所述的方法，其包括响应于指示所述写入操作的写入时钟信号，正升压所述位线上的所述数据。
32.根据权利要求26所述的方法，其进一步包括：
在所述写入操作外产生待存储在电荷存储电路中的电荷；及
响应于所述写入操作，将存储在所述电荷存储电路中的所述电荷放电到所述位线上来正升压所述位线上的所述数据。
33.根据权利要求32所述的方法，其进一步包括基于写入时钟信号的写入启用状态产生指示充电启用状态或充电禁止状态的充电控制信号，且包括：
在所述写入操作外，响应于指示充电启用状态的所述充电控制信号产生待存储在所述电荷存储电路中的电荷。
34.根据权利要求33所述的方法，其包括响应于指示所述写入操作的充电禁止状态的所述充电控制信号，将存储在所述电荷存储电路中的所述电荷放电到所述位线上以正升压所述位线上的所述数据。
35.根据权利要求32所述的方法，其进一步包括选择性地编程所述电荷存储电路中的多个电荷存储电路，所述多个电荷存储电路各自被配置成选择性地对存储在所述电荷存储电路中的所述电荷起作用。
36.根据权利要求33所述的方法，其进一步包括在所述写入操作外，接收所述写入时钟信号且在未启用所述写入时钟信号时将所述位线置于浮动状态以不将存储在所述电荷存储电路中的所述电荷放电到所述位线。
37.根据权利要求36所述的方法，其进一步包括当针对所述写入操作启用所述写入时钟信号时，断言所述位线上的所述数据以将存储在所述电荷存储电路中的所述电荷放电到所述位线从而正升压所述位线的所述数据。
38.根据权利要求37所述的方法，其进一步包括基于所接收的数据输入上的所述数据在所述位线上产生脉冲信号。
39.根据权利要求34所述的方法，其进一步包括：
基于数据输入信号接收放电控制信号；及
选择性地将所述电荷存储电路耦合到所述位线来控制存储在所述电荷存储电路中的所述电荷到所述位线上的所述放电从而正升压所述位线上的所述数据。
40.根据权利要求39所述的方法，其进一步包括响应于指示待写入到所述电荷存储电路中的所述数据输入信号是逻辑‘0’的所述放电控制信号，选择性地将所述电荷存储电路耦合到所述位线。
41.根据权利要求26所述的方法，其进一步包括响应于所述写入操作，正升压所述存储电路的负电源轨上的电压以进一步辅助将所述数据从所述存取节点传送到所述存储电路。
42.一种非暂时性计算机可读媒体，其上存储有用于集成电路IC的计算机数据，所述集成电路包括：
存储器位胞元，其被配置成响应于写入操作而存储数据，所述存储器位胞元包括一或多个P型场效应晶体管PFET存取晶体管，所述P型场效应晶体管存取晶体管各自包括：
栅极，其被配置成响应于所述写入操作由字线激活；及
存取节点，其被配置成从位线接收数据；及
位线正升压电路，其耦合到所述位线，所述位线正升压电路被配置成响应于所述写入操作正升压至少一条位线上的电压。
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