CN107210059B - 用于读取p型场效应晶体管(pfet)传递栅极存储器位胞元的基于pfet的读出放大器，和相关存储器系统和方法 - Google Patents

用于读取p型场效应晶体管(pfet)传递栅极存储器位胞元的基于pfet的读出放大器，和相关存储器系统和方法 Download PDF

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Abstract

本发明揭示用于读取PFET传递栅极存储器位胞元(“位胞元”)的基于P型场效应晶体管PFET的读出放大器。还揭示相关方法和系统。读出放大器设置于存储器系统中以感测所述位胞元的位线电压以用于读取存储于所述位胞元中的数据。已观察到，随着节点技术的大小按比例缩小，PFET驱动电流(即，驱动强度)超出类似标定尺寸FET应有的N型场效应晶体管NFET驱动电流。就此而言，在一个方面，基于PFET的读出放大器设置于存储器系统中以增加对所述位胞元的存储器读取次数，从而改善存储器读取性能。

Description

用于读取P型场效应晶体管(PFET)传递栅极存储器位胞元的 基于PFET的读出放大器，和相关存储器系统和方法
优先权申请
本申请案要求2015年2月23日申请且标题是“用于读取P型场效应晶体管(PFET)传递栅极存储器位胞元的基于PFET的读出放大器，和相关存储器系统和方法(P-TYPE FIELD-EFFECT TRANSISTOR(PFET)-BASED SENSE AMPLIFIERS FOR READING PFET PASS-GATEMEMORY BIT CELLS,AND RELATED MEMORY SYSTEMS AND METHODS)”的第62/119,767号美国临时专利申请案的优先权，所述临时专利申请案以全文引用的方式并入本文中。
本申请案还要求2015年9月23日申请且标题是“用于读取P型场效应晶体管(PFET)传递栅极存储器位胞元的基于PFET的读出放大器，和相关存储器系统和方法(P-TYPEFIELD-EFFECT TRANSISTOR(PFET)-BASED SENSE AMPLIFIERS FOR READING PFET PASS-GATE MEMORY BIT CELLS,AND RELATED MEMORY SYSTEMS AND METHODS)”的第14/862,483号美国专利申请案的优先权，所述专利申请案以全文引用的方式并入本文中。
技术领域
本发明的技术大体上涉及使用可寻址静态存储器位胞元来读取并写入数据的存储器系统，且更确切地说，涉及用于在从位胞元读取时缓解读取扰乱条件的读取辅助电路。
背景技术
供应电压(即，Vdd)缩放是用于跨所有市场细分(范围从芯片上系统(SoC)中的小型嵌入核心到大型多核心服务器)最大化处理器能效的有效技术。当减小基于处理器的系统中的供应电压以节约电力时，对参数变化的电路延迟灵敏度放大，从而最终引起电路故障。这些电路故障限制基于处理器的系统的最小电源工作电压和最大能效。在当前基于处理器的系统设计中，静态随机存取存储器(SRAM)高速缓冲和/或寄存器堆限制最小操作供应电压。SRAM高速缓冲和/或寄存器堆位胞元使用接近最小大小的晶体管以最大化容量。由于不相关参数变化(例如，随机掺杂剂波动、线边缘粗糙度)与晶体管栅极区域的平方根成反比，因此对于存储器位胞元最小工作电压存在广泛差异以读取、写入并保持数据。
在这点上，图1是使用存储器位胞元102(0)(0)到102(M)(N)(“位胞元102(0)(0)-102(M)(N)”)用于将数据存储于数据阵列104中的示范性SRAM系统100的示意图。数据阵列104经组织为具有支持‘N+1’位宽数据字的位胞元102的‘N+1’个位胞元列和‘M+1’个位胞元行。为每一位胞元列0到N提供位线驱动器112(0)到112(N)以驱动选定的位线114(0)到114(N)和补充位线(bit line_b)114'(0)到114'(N)用于读取和写入操作。为数据阵列104中的每一位胞元行0到M提供字线驱动器108(0)到108(M)，以基于从指示待选择的位胞元行0到M的存储器地址解码索引(0)到索引(M)的而控制对给定位胞元行0到M中的经寻址位胞元102()(0)到102()(N)。时钟信号(clk)110控制断言已激活字线106(0)到106(M)以存取选定的位胞元行0到M中的一行位胞元102()(0)到102()(N)的定时。选定的位胞元行0到M的字线驱动器108(0)到108(M)致使存储于选定的位胞元102()(0)到102()(N)中的数据断言到位线114(0)到114(N)和补充位线114'(0)到114'(N)上，以由设置于每一位胞元列0到N中的读出放大器116(0)到116(N)感测到。读出放大器116(0)到116(N)将来自选定的位胞元102()(0)到102()(N)的数据位提供到相应数据输出线118(0)到118(N)上。
图2是图1中的SRAM系统100中的位胞元102的电路图。在此实例中，位胞元102是标准六(6)晶体管(6-T)静态补充存储器位胞元。位胞元102包括由电压Vdd供电的两(2)个交叉耦合的反相器120(0)、120(1)。交叉耦合的反相器120(0)、120(1)彼此加固以在相应真实节点(T)122和补充节点(C)122'上保持呈电压形式的数据。每一反相器120(0)、120(1)由串联耦合到相应下拉N型场效应晶体管(NFET)126(0)、126(1)的相应上拉P型场效应晶体管(PFET)124(0)、124(1)组成。NFET存取晶体管128(0)、128(1)耦合到相应反相器120(0)、120(1)，以将相应读取/写入端口130(0)、130(1)提供到位胞元102。在读取操作中，位线114和补充位线114'预充电到电压Vdd。接着，耦合到NFET存取晶体管128(0)、128(1)的栅极(G)的字线106经断言以评估真实节点122和补充节点122'上的差动电压来读取位胞元102。如果逻辑高电压电平(即，‘1’)存储于真实节点122处(T＝1)且逻辑低电压电平(即，‘0’)存储于补充节点122'处(C＝0)，那么对字线106的断言将致使NFET存取晶体管128(1)将补充位线114'上的经预充电电压放电到补充节点122'，且经由NFET 126(1)放电到接地。然而，如果NFET存取晶体管128(1)是比PFET124(1)更快的装置，那么补充位线114'上的经预充电电压的放电可在补充节点122'上引起电荷累积，电荷累积可致使反相器120(0)将真实节点122上的电压从逻辑‘1’反转到逻辑‘0’，这样可致使对位胞元102的后续读取操作返回错误数据。这被称为读取扰乱条件。
为了缓解或避免读取扰乱条件在图2中的位胞元102中发生，可弱化NFET存取晶体管128(0)、128(1)，且强化反相器120(0)、120(1)中的PFET 124(0)、124(1)。然而，这可在位胞元102中引起写入争用问题。图3是说明图2中的位胞元102中的反相器120(0)中的NFET存取晶体管128(0)与PFET 124(0)之间的写入争用的电路图。举例来说，在写入操作期间，如果逻辑‘1’存储于真实节点122中(T＝1)(且逻辑‘0’存储于补充节点122'中(C-0))且置放于位线114上的待写入到真实节点122的数据是逻辑‘0’，那么NFET存取晶体管128(0)将真实节点122耦合到位线114以将逻辑‘0’写入到真实节点122。NFET存取晶体管128(0)能够传递强逻辑‘0’。然而，存储于补充节点122'中的逻辑‘0’可致使强化的PFET 124(0)克服NFET存取晶体管128(0)的驱动强度，以将真实节点122充电到电压Vdd(即，逻辑‘1’)，因此引起真实节点122上的写入争用。
发明内容
本发明的方面涉及用于读取PFET传递栅极存储器位胞元(“位胞元”)的基于P型场效应晶体管PFET的读出放大器。还揭示相关系统和方法。所述位胞元设置于基于处理器的系统中的存储器系统的数据阵列中以存储数据。读出放大器设置于所述存储器系统中以感测所述位胞元的位线电压来读取存储于所述位胞元中的数据。已观察到随着节点技术的大小缩小，PFET驱动电流(即，驱动强度)超出用于类似标定尺寸FET的N型场效应晶体管(NFET)驱动电流。读出放大器是存储器系统中的用于读取操作的性能关键元件。在这点上，在一个方面中，需要提供用以增加对所述位胞元的存储器读取次数的基于PFET的读出放大器，并因此改善存储器读取性能。
在这点上，在一个示范性方面中，提供一种存储器系统。所述存储器系统包括存储器位胞元。所述存储器位胞元包括经配置以存储数据的存储电路。所述存储器位胞元还包括：一或多个PFET存取晶体管，其经配置以响应于读取操作而将所述所存储数据从所述存储电路传递到一或多个位线当中的个别位线。所述存储器系统还包括读出放大器。所述读出放大器包括一或多个PFET感测晶体管，所述晶体管各自经配置以响应于所述读取操作而感测所述一或多个位线当中的个别位线上的数据。
在另一示范性方面中，提供一种存储器系统。所述存储器系统包括用于存储数据的装置，所述装置包括一或多个PFET存取晶体管。所述一或多个PFET存取晶体管经配置以响应于读取操作而将所述数据从用于存储数据的所述装置传递到一或多个位线当中的个别位线。所述存储器系统还包括用于感测所述一或多个位线上的所述数据的装置。用于感测所述数据的所述装置包括用于响应于所述读取操作而感测所述一或多个位线当中的个别位线上的所述数据的一或多个PFET感测晶体管。
在另一示范性方面中，提供一种感测来自存储器位胞元的数据的方法。所述方法包括响应于读取操作而预放电一或多个位线，所述位线各自耦合到存储器位胞元中的一或多个PFET存取晶体管当中的PFET存取晶体管。所述方法还包括响应于所述读取操作而激活耦合到所述一或多个PFET存取晶体管的栅极的字线，以将存储于存储电路中的数据传送到所述存取节点和所述一或多个位线。所述方法还包括响应于所述读取操作而感测各自耦合到所述个别位线的一或多个PFET感测晶体管中的所述一或多个位线当中的个别位线上的数据。
在另一示范性方面中，提供一种在其上存储有用于集成电路(IC)的计算机数据的非暂时性计算机可读媒体。所述IC包括存储器系统。所述存储器系统包括存储器位胞元。所述存储器位胞元包括经配置以存储数据的存储电路。所述存储器位胞元还包括：一或多个PFET存取晶体管，其经配置以响应于读取操作而将所述所存储数据从所述存储电路传递到一或多个位线当中的个别位线。所述存储器系统还包括读出放大器。所述读出放大器包括一或多个PFET感测晶体管，所述晶体管各自经配置以响应于所述读取操作而感测所述一或多个位线当中的个别位线上的数据。
附图说明
图1是使用静态随机存取存储器(SRAM)系统的示范性基于处理器的存储器系统的示意图，所述SRAM系统包括按行和列组织的静态存储器位胞元的数据阵列用于存储数据；
图2是说明可用于图1中的SRAM系统中的数据阵列中的标准六(6)晶体管(6-T)静态补充存储器位胞元的读取扰乱条件的电路图；
图3是说明可用于图1中的SRAM系统中的数据阵列中的标准6-T静态补充存储器位胞元中的N型场效应晶体管(NFET)存取晶体管与反相器P型场效应晶体管(PFET)之间的写入争用的电路图；
图4是说明依据技术节点大小的NFET和PFET技术的相对饱和漏极电流(IDSAT)的图形；
图5A是使用存储器系统的示范性基于处理器的存储器系统的示意图，存储器系统包括使用PFET读取端口的静态存储器位胞元的数据阵列；
图5B是说明标准6-T静态补充存储器位胞元中的读取扰乱条件的示范性缓解的电路图，所述存储器位胞元使用图5A中的存储器系统中的数据阵列中的PFET读取端口；
图5C是说明响应于读取操作而读取图5B中的存储器位胞元的示范性过程的流程图；
图6是包括静态存储器位胞元的数据阵列的示范性存储器系统的示意图，所述数据阵列使用PFET读取端口和基于PFET的读出放大器；
图7是说明通过基于PFET读出放大器感测图6中的存储器系统中的基于PFET的读取端口存储器位胞元的读取端口的示范性过程的流程图；
图8是图6中的存储器系统中的基于PFET的读出放大器感测位胞元列的位线和补充位线的更详细电路图；
图9是说明为存储器位胞元(其包含图5B中的PFET存取晶体管)提供读取辅助以响应于读取操作而缓解或避免存储器位胞元中的读取扰乱条件的示范性制程的流程图；
图10说明示范性读取辅助电路，其包含设置于字线驱动器中的示范性正字线升压电路以响应于读取操作而正提升图5B中的存储器位胞元的字线以弱化存储器位胞元中的PFET存取晶体管，从而缓解或避免读取扰乱条件；
图11说明示范性读取辅助电路，其包含设置于位线驱动器中的示范性正位线升压电路以响应于读取操作而正提升图5B中的存储器位胞元的位线以弱化存储器位胞元中的PFET存取晶体管，从而缓解或避免读取扰乱条件；
图12说明包含正供电轨正升压电路的示范性读取辅助电路，正升压电路经配置以正提升图5B中的存储器位胞元中的交叉耦合的反相器存储电路中的PFET中的正供电轨，以响应于读取操作而将存储电路中的PFET强化为强于存储器位胞元中的PFET存取晶体管，以缓解或避免读取扰乱条件；且
图13是可包含使用用于读取PFET传递栅极存储器位胞元的基于PFET的读出放大器的存储器系统且根据本文中所揭示的方面中的任一个的示范性基于处理器的系统的方块图。
具体实施方式
现参考各图描述本发明的数个示范性方面。词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面未必理解为比其它方面优选或有利。
位胞元设置于基于处理器的系统中的存储器系统的数据阵列中以存储数据。如图4中的图形400中所展示，已观察到随着节点技术的大小缩小，P型场效应晶体管(PFET)驱动电流(即，驱动强度)超出类似标定尺寸FET的N型场效应晶体管(NFET)驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载子的有效质量。如图4中所说明，在X轴402上按纳米(nm)提供技术节点大小。在Y轴404上提供NFET的饱和漏极电流(IDSAT,N)与PFET的饱和漏极电流的比(IDSAT,N/IDSAT,P)。在比率线406上展示随技术节点大小(以nm为单位)而变的IDSAT,N与IDSAT,P的比。如由图4中比率线406展示，相比于类似标定尺寸的NFET，PFET驱动强度随技术节点大小的减小而增大。在点408处，比率线406越过NFET驱动强度与PFET驱动强度的1.0的比。因此，在此实例中，PFET的驱动强度大于类似尺寸NFET的驱动强度。
在这点上，如下文较详细论述，本文中所揭示的方面涉及可用以感测存储器位胞元(包含(但不限于)使用PFET读取端口的存储器位胞元)的基于PFET的读出放大器。读出放大器可以是存储器位胞元中的性能关键元件。读出放大器的速度影响对存储器的总读存取次数。在这点上，在一个方面(将在下文更详细地论述其实例)中，基于PFET的读出放大器可设置于存储器系统中以增加对位胞元的存储器读取次数，且因此改善存储器读取性能。如下文的饱和驱动电流(IDSAT)方程式中所展示，电荷载子有效移动率的提高引起的驱动电流(ID)增大。
ID＝1/2μCox W/L(VGS-VTH)2
其中：
‘μ’是电荷载子有效移动率，
‘W’是栅极宽度，
‘L’所述栅极长度，
‘Cox’是氧化物层的电容；
‘VGS’是栅极到源极电压，且
‘VTH’是阈值电压。
在这点上，图5A是使用PFET读取端口存储器位胞元502(0)(0)到502(M)(N)(在本文中也被称作“存储器位胞元502(0)(0)到502(M)(N)”)的示范性存储器系统500的示意图。PFET读取端口存储器位胞元502是各自具有一或多个PFET读取端口的存储器位胞元。如上文所论述，如果存储器位胞元502(0)(0)到502(M)(N)的技术节点足够缩小，那么存储器位胞元502(0)(0)到502(M)(N)将比使用NFET读取端口的类似存储器位胞元更快地执行读取操作。存储器位胞元502(0)(0)到502(M)(N)经配置以将数据存储于数据阵列504中。作为非限制性实例，存储器位胞元502(0)(0)到502(M)(N)可以是标准六(6)晶体管(6-T)或八(8)晶体管(8-T)静态补充存储器位胞元。数据阵列504经组织为具有支持‘N+1’位宽数据字的位胞元502的‘N+1’个位胞元列和‘M+1’个位胞元行。对于数据阵列504中的任何给定位胞元行0到M，数据阵列504的每一位胞元列0到N包含存储单个数据值或位的存储器位胞元502。
继续参考图5A，对存储器位胞元502(0)(0)到502(M)(N)的读取操作由对应于每一位胞元行0到M的相应字线506(0)到506(M)控制。基于字线启用信号(wl_enb)507(0)到507(M)而对给定位胞元行0到M中的存储器位胞元502()(0)到502()(N)执行读取操作，所述字线启用信号是因在存储器读取操作中对指示将读取的位胞元行0到M的存储器地址进行解码而产生。为数据阵列504中的每一位胞元行0到M提供字线驱动器508(0)到508(M)，以基于所接收相应字线启用信号(wl_enb)507(0)到507(M)而控制从给定位胞元行0到M中的经寻址存储器位胞元502()(0)到502()(N)进行的读取。因此，在此实例中一次仅激活一个字线驱动器508(0)到508(M)。读取时钟信号(read_clk)510控制断言经激活字线(WL)506(0)到506(M)的时序以读取选定的位胞元行0到M中的存储器位胞元502()(0)到502(0)(N)。
继续参考图5A，为存储器系统500中的每一位胞元列0到N提供位线驱动器512(0)到512(N)，以用于从选定的位胞元行0到M中的存储器位胞元502()(0)到502()(N)读取数据。在这点上，位线驱动器512(0)到512(N)驱动位线514(0)到514(N)和补充位线(bitline_b)514'(0)到514'(N)，这是因为存储器位胞元502(0)(0)到502(M)(N)使用补充位线架构。
在写入操作中，待写入的数据位0到N被提供到个别位线驱动器512(0)到512(N)，以将所接收数据位0到N和其补充数据位分别驱动到位线514(0)到514(N)和补充位线514'(0)到514'(N)上。选定的位胞元行0到M的字线驱动器508(0)到508(M)被激活以选择待写入的存储器位胞元502()(0)到502()(N)。在位线514(0)到514(N)和补充位线514'(0)到514'(N)上断言的数据位0到N分别写入到选定的存储器位胞元502()(0)到502()(N)中。
在读取操作中，位线驱动器512(0)到512(N)在预放电阶段期间预放电位线514(0)到514(N)和补充位线514'(0)到514'(N)。选定的位胞元行0到M的字线驱动器508(0)到508(M)致使存储于选定的位胞元502()(0)到502()(N)中的数据被断言到位线514(0)到514(N)和补充位线514'(0)到514'(N)上，以由设置于每一位胞元列0到N中的读出放大器516(0)到516(N)感测到。读出放大器516(0)到516(N)将来自选定的位胞元502()(0)到502()(N)的数据位提供到个别数据输出线518(0)到518(N)上。
图5B是说明如何缓解或避免PFET读取端口存储器位胞元502中的读取扰乱条件的电路图，存储器位胞元502使用图5A中的存储器系统500中的数据阵列504中的PFET读取/写入端口。图5C是说明用于响应于读取操作而读取PFET读取端口存储器位胞元502的示范性过程540的流程图。将结合图5B论述图5C中的过程540。
参考图5B，PFET读取端口存储器位胞元502包括在此实例中由由电压Vdd供电的两(2)个交叉耦合的反相器520(0)、520(1)组成的存储电路501。真实存储节点(T)522和补充存储节点(C)522'分别保持呈个别真实存储节点(T)522和补充存储节点(C)522'上的电压形式的数据532(即，电荷)和补充数据532'(即，到数据532的补充电荷)。每一反相器520(0)、520(1)由串联耦合到相应下拉NFET 526(0)、526(1)的相应上拉PFET 524(0)、524(1)组成。替代提供NFET存取晶体管，PFET存取晶体管528(0)、528(1)耦合到相应反相器520(0)、520(1)，以将相应PFET读取端口530(0)、530(1)提供到PFET读取端口存储器位胞元502。
就此而言，在读取操作中，将位线514和补充位线514'预放电到低电压(例如，GND电压)(图5C中的框542)。接着，激活或断言耦合到PFET存取晶体管528(0)、528(1)的栅极(G)的字线(WL)506以允许差分电压在位线514与补充位线514'之间产生，以便使读出放大器516(0)到516(N)确定存储于存储器位胞元502的存储电路501中的数据532和补充数据532'的状态(图5C中的框544)。举例来说，图5B说明逻辑高电压电平(即，“1”)存储于真实节点522处(T＝1)且逻辑低电压电平(即，“0”)存储于补充节点522'处(C＝0)。上拉PFET 524(0)维持真实存储节点522上的电荷。对字线(WL)506上的低电压(例如，GND电压)进行断言以读取存储器位胞元502将致使PFET存取晶体管528(0)将真实存储节点522上的数据532的电压经由PFET存取晶体管528(0)的存取节点534(0)充电，且充电至位线514上(即，为位线514充电)。类似地，对字线(WL)506上的低电压(例如，GND电压)进行断言以读取存储器位胞元502将不会为补充位线514'充电，这是因为补充位线514'上的电压预放电到低电压(例如，GND电压)，且补充存储节点(C)522'处的电压也是低电压。
然而，如果上拉PFET 524(0)具有弱驱动强度装置且因此相对于类似大小的NFET是更慢的装置，那么当位线514由PFET存取晶体管528(0)充电时，上拉PFET 524(0)可能不具有足够的驱动强度以快速地为真实存储节点522再充电，这是因为真实存储节点522处的数据532的电压耦合到位线514。真实存储节点522处的电荷的这种损耗可致使反相器520(1)将补充存储节点522'上的电压从逻辑‘0’反转到逻辑‘1’，这样可致使对存储器位胞元502的后续读取操作返回错误数据。这被称为读取扰乱条件。这个读取扰乱条件可限制用于读取使用PFET读取端口530(0)、530(1)的存储器位胞元502的最小供应电压。
基于PFET的读出放大器还可作为读出放大器516(0)到516(N)设置于图5A中的存储器系统500中，用于在读取操作期间感测PFET传递栅极存储器位胞元的位线514(0)到514(N)和补充位线514'(0)到514'(N)。如上文关于图4所论述，已观察到随着节点技术的大小缩小，PFET驱动电流(即，驱动强度)超出类似标定尺寸的FET应有的N型场效应晶体管NFET驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载子的有效质量。图5A中的存储器系统500中的读出放大器516(0)到516(N)可以是用于读取操作的性能关键元件，这是因为由读出放大器516(0)到516(N)执行的感测功能是对存储器系统500的总读存取次数的部分。因此，可能希望在图5A中的存储器系统500中提供读出放大器516(0)到516(N)作为基于PFET的读出放大器，以减少来自存储器位胞元502(0)(0)到502(M)(N)的存储器读取次数，且因此改良善存储器读取性能。
在这点上，图6说明类似于图5A中的存储器系统500的示范性存储器系统600。然而，在图6中的存储器系统600中，如下文将更详细地论述，提供基于PFET的读出放大器602以响应于读取操作而感测存储器位胞元502()(0)到502()(N)的一或多个位胞元列0到N的位线514(0)到514(N)和补充位线514'(0)到514'(N)。图6中的存储器系统600与图5A中的存储器系统500之间的共用元件以图5A到5B与图6之间的共用元件编号展示，且因此将不在图6中再次描述。图7是说明使用基于PFET读出放大器602感测图6中的存储器系统600中的基于PFET的读取端口存储器位胞元502(0)(0)到502(M)(N)的读取端口的示范性过程700的流程图。
参考图6，在此实例中为存储器系统600中的每一相应位胞元列0到N提供预放电电路604(0)到604(N)。在此实例中，预放电电路604(0)到604(N)经配置以将耦合到基于PFET的读出放大器602的个别位线514(0)到514(N)和相应补充位线514'(0)到514'(N)预放电到接地电压节点(GND)(图7中的框702)。在此实例中，预放电电路604(0)到604(N)经配置以响应于指示预放电状态的预放电启用信号606而预放电其个别位线514(0)到514(N)和相应补充位线514'(0)到514'(N)。以此方式，响应于读取操作，在基于PFET的读出放大器602感测到选定为耦合到基于PFET的读出放大器602的位线514(0)到514(N)和相应补充位线514'(0)到514'(N)上的数据之前，使位线514(0)到514(N)和相应补充位线514'(0)到514'(N)预放电。将待读取的选定的位胞元列0到N的个别位线514(0)到514(N)和相应补充位线514'(0)到514'(N)预放电到接地节点(GND)，GND在此实例中是逻辑‘0’。这可允许减小最小供应电压(Vdd)以在存储器系统600中节约电力。
继续参考图6，响应于读取操作，将选择待读取的选定的位胞元行0到M中的存储器位胞元502()(0)到502()(N)，以耦合到位线514(0)到514(N)和相应补充位线514'(0)到514'(N)。根据字线(WL)506指示待读取的存储器位胞元502()(0)到502()(N)的位胞元行0到M而选择选定的位胞元行0到M的存储器位胞元502()(0)到502()(N)，如先前描述(图7中的框704)。基于PFET的读出放大器602将感测位胞元列0到N的个别位线514(0)到514(N)和相应补充位线514'(0)到514'(N)上的差分电压电平，以确定来自所读取存储器位胞元502()(0)到502()(N)的数据532(0)到532(N)和/或相应补充数据532'(0)到532(N)'(图7中的框706)。基于PFET的读出放大器602经配置以在全局读取位线(GRBL)614上提供读取数据608，以在给定位胞元列0到N中的位胞元行0到M中提供来自选定的存储器位胞元502(0)()到502(M)()的感测到的数据。读取数据608是基于位线514(0)和514(N)的数据532(0)到532(N)和/或相应补充位线514'(0)到514'(N)的相应补充数据532'(0)到532(N)'之间的感测到的电压电平的差动。可提供闩锁器611(例如)正反器以存储由基于PFET的读出放大器602提供的读取数据608，并将读取数据608作为经闩锁读取数据608L提供到另一系统。
继续参考图6，应注意，多个基于PFET的读出放大器602可设置于存储器系统600中，其中每一基于PFET的读出放大器602被分配到某些存储器位胞元列0到N，以能够感测来自存储器位胞元列0到N中的存储器位胞元502(0)()到502(M)()的数据532(0)到532(N)和/或相应补充数据532'(0)到532(N)'。在图6中的存储器系统600中，基于PFET的读出放大器602经配置以耦合到多个胞元列0到N来从选定的存储器位胞元列0到N读取存储器位胞元502(0)()到502(M)()。提供此配置，以使得单独读出放大器在不需要时不必用于每一存储器位胞元列0到N。基于PFET的读出放大器602通过耦合到选定的位胞元列0到N的位线514(0)到514(N)和相应补充位线514'(0)到514'(N)来耦合到所要位胞元列0到N。然而，有可能在必要时为存储器系统600的每一存储器位胞元列0到N提供基于PFET的读出放大器602。
在这点上，如图6中所展示，还在耦合到基于PFET的读出放大器602的存储器系统600设置位胞元列选择电路616。列选择电路616包含耦合到胞元列0到N的个别位线514(0)到514(N)和相应补充位线514'(0)到514'(N)的多个行选择器618(0)到618(N)和相应补充行选择器618'(0)到618'(N)。在这点上，响应于列选择信号620，列选择电路616经配置以响应于读取操作而将基于PFET的读出放大器602选择性地耦合到位胞元列0到N中的位线514(0)到514(N)和相应补充位线514'(0)到514'(N)，以使得基于PFET的读出放大器602可感测选定的位胞元列0到N的数据532(0)到532(N)和/或相应补充数据532'(0)到532(N)'。
不需要基于PFET的读出放大器设置于使用具有PFET存取晶体管的基于PFET的存储器位胞元(例如图6中的存储器系统600中的存储器位胞元502(0)(0)到502(M)(N))的存储器系统中。然而，可能需要在存储器系统中提供基于PFET的读出放大器602，读出放大器602使用PFET读取端口位胞元以在感测位线和补充位线的过程中提供更强兼容性。PFET比NFET更能够传递逻辑‘1’值(即，更高电压)。举例来说，图8是图6中的存储器系统600中的基于PFET的读出放大器602的更详细电路图，读出放大器602经配置以感测图5B中的单个选定的PFET读取端口存储器位胞元502的位线514和相应补充位线514'。然而，应注意，如上文所论述，基于PFET的读出放大器602可经配置以感测多个存储器位胞元列0到N中的存储器位胞元502(0)()到502(M)()的数据。如先前论述，存储器位胞元502中的PFET存取晶体管528(0)、528(1)经配置以响应于读取操作而分别将所存储数据532和补充数据532'从存储电路501传递到个别位线514和补充位线514'。
如图8中所展示，此实例中的基于PFET的读出放大器602包含PFET感测晶体管800和补充PFET感测晶体管800'。PFET感测晶体管800和补充PFET感测晶体管800'经配置以响应于读取操作而分别感测个别位线514和个别补充位线514'上的数据532和补充数据532'。PFET感测晶体管800和补充PFET感测晶体管800'两者在此实例中设置于基于PFET的读出放大器602中，这是因为存储器系统600使用位线514和补充位线514'架构以提供差动数据感测。在此实例中，PFET感测晶体管800和补充PFET感测晶体管800'经配置以对读出放大器启用信号802响应于读取操作而指示感测状态作出响应，分别感测来自存储器位胞元502的数据532和补充数据532'。
虽然并未要求，但是使用PFET感测晶体管800和补充PFET感测晶体管800'的基于PFET的读出放大器602可较适用于感测PFET读取端口存储器位胞元，包含图8中的存储器系统600中的存储器位胞元502。举例来说，如果存储器位胞元502的PFET存取晶体管528(0)、528(1)将逻辑“1”从相应真实存储节点522或补充存储节点522'驱动到个别位线514或补充位线514'，那么使用PFET感测晶体管800和补充PFET感测晶体管800'的基于PFET的读出放大器602可以能够更好地感测由PFET存取晶体管528(0)、528(1)传递的逻辑“1”。此在位线514与其相应补充位线514'之间提供增强的差动，以在读取操作期间通过基于PFET的读出放大器602进行增强的差分电压感测。
继续参考图8，设置于基于PFET的读出放大器602中的读出放大器预放电电路804响应于读出放大器预放电启用信号806指示预放电状态而预放电耦合到PFET感测晶体管800和补充PFET感测晶体管800'的位线514和补充位线514'。以此方式，在读取操作将数据532和补充数据532'断言到将响应于读取操作而耦合到PFET感测晶体管800、800'的位线514和补充位线514'上之前，位线514上的起始电压与补充位线514'上的起始电压相同。否则，由于其长度，位线514和补充位线514'上的起始电压可基于位线514和补充位线514'的电容而变化，甚至在位线514和补充位线514'由预放电电路604预放电的情况下也是如此。在此实例中，读出放大器预放电电路804包含NFET 808，NFET808经配置以将下拉NFET 810、812耦合到位线514和补充位线514'用于预放电位线514和补充位线514'。NFET 808、810、812是基于读出放大器预放电启用信号806所激活的栅极。
继续参考图8，假设数据532是逻辑‘0’且补充数据532'是逻辑‘1’，那么此数据532响应于读取操作而断言到位线514和补充位线514'上。PFET感测晶体管800将响应于数据532是逻辑‘0’且耦合到PFET感测晶体管800的栅极(G)而接通或激活。这将致使上拉电路813(其在此实例中以上拉PFET 814的形式提供)为上拉节点816充电到电压(Vdd)，上拉PFET 814响应于读出放大器启用信号802指示感测状态而激活。补充PFET感测晶体管800'将不会基于补充数据532'是逻辑‘1’且耦合到补充PFET感测晶体管800'的栅极(G)而接通或激活。因此，节点816'处的电压将不由上拉PFET 814上拉到电压(Vdd)。设置于基于PFET的读出放大器602中的闩锁电路818如此实例中的存储器位胞元502中的存储电路501操作。在这点上，闩锁电路818包括两(2)个交叉耦合的反相器820(0)、820(1)，所述反相器经配置以基于PFET感测晶体管800、800'感测补充数据532'和补充数据532'而产生数据。以此方式，由PFET感测晶体管800感测到的数据532和补充数据532'将致使反相器820(0)、820(1)基于从存储器位胞元502感测到的数据而加强地在真实存储节点822和补充存储节点822'上产生并保持数据。这个所保持数据可由基于PFET的读出放大器602作为数据输出610上的数据608提供，如图6中所展示。
上文所描述的基于PFET的读出放大器602还可与经配置以在读取操作期间缓解或避免读取扰乱条件的读取辅助电路一起使用。举例来说，如果使用基于PFET的读出放大器602以感测来自PFET读取端口存储器位胞元502的数据，如上文在图6和8中的存储器系统600中所展示，那么可能所要还使用与PFET读取端口存储器位胞元502兼容的读取辅助电路，以在读取操作期间缓解或避免读取扰乱条件。
然而，举例来说，参看图8，如果存储器位胞元502中的存储电路501中的上拉PFET524(0)具有弱驱动强度装置且因此是更慢装置，那么当位线514由PFET存取晶体管528(0)充电时，上拉PFET 524(0)可能不具有足够的驱动强度以快速地为真实存储节点522上的任何已损耗电荷再充电，这是因为真实存储节点522处的数据532的电压耦合到位线514。真实存储节点522处的电荷的这种损耗可致使反相器520(1)将补充存储节点522'上的电压从逻辑‘0’反转到逻辑‘1’，这样可致使对存储器位胞元502的后续读取操作返回错误数据。这被称为读取扰乱条件。这个读取扰乱条件可限制用于读取使用PFET读取端口530(0)、530(1)的存储器位胞元502的最小供应电压。
为了缓解或避免读取扰乱条件在存储器位胞元502中发生，可弱化PFET存取晶体管528(0)、528(1)以降低其栅极(G)到源极(S)电压(VGS)电压，和/或可强化反相器520(0)、520(1)中的下拉PFET 524(0)、524(1)。这在图9中的示范性过程900中予以展示，过程900包含图5C中的示范性过程540的用以对存储器位胞元502执行读取操作的步骤。在这点上，可提供读取辅助电路以提升图8中的存储器系统600中的存储器位胞元502中的电压，以辅助将数据532和/或补充数据532'从存储电路501传送到个别位线514和补充位线514'(图9中的框902)。本文中揭示了可提供给存储器位胞元502以响应于读取操作而缓解或避免读取扰乱争用的不同示范性读取辅助电路。以此方式，随着存储器位胞元502的技术节点按比例缩小，可实现使用PFET读取端口530(0)、530(1)的存储器位胞元502中的更快读取次数的益处，同时缓解或避免读取扰乱条件。通过缓解或避免存储器位胞元502中的读取扰乱条件，可减少将最小电压(Vdd)提供到存储器位胞元502用于操作和数据保持的电压供应以减小存储器系统600中的功耗。
在这点上，作为用以缓解或避免图8中的存储器系统600中的PFET读取端口存储器位胞元502中的读取扰乱条件的实例，可使用使用正字线升压电路的读取辅助电路，所述正字线升压电路经配置以响应于对PFET读取端口存储器位胞元502的读取操作而正提升字线(WL)506的电压(图9中的框904A)。在下文论述的图10中展示包含使用正字线升压电路用于PFET读取端口存储器位胞元的读取辅助电路的存储器系统的实例。
并且，作为缓解或避免图8中的存储器系统600中的PFET读取端口存储器位胞元502中的读取扰乱条件的另一实例，可使用使用位线正升压电路的读取辅助电路。位线正升压电路经配置以响应于读取操作而正提升耦合到PFET读取端口存储器位胞元502的位线的电压(图9中的框904B)。在下文论述的图11中展示包含使用位线正升压电路用于PFET读取端口存储器位胞元的读取辅助电路的存储器系统的实例。
并且，作为缓解或避免图8中的存储器系统600中的PFET读取端口存储器位胞元502中的读取扰乱条件的另一实例，可使用使用正供电轨正升压电路的读取辅助电路。正供电轨正升压电路经配置以响应于读取操作而强化PFET读取端口存储器位胞元502的存储电路501中的一或多个反相器中的上拉PFET(图9中的框904C)。在下文论述的图12中展示包含使用正供电轨正升压电路用于PFET读取端口存储器位胞元的读取辅助电路的存储器系统的实例。
在这点上，图10说明包含呈字线正升压电路1002形式的读取辅助电路1000的示范性字线驱动器508，字线正升压电路1002可包含于图6中的包含基于PFET的读出放大器602的存储器系统600中。字线正升压电路1002在此实例中经配置以响应于读取操作而正提升字线(WL)506上的电压以弱化PFET存取晶体管528(0)、528(1)，从而缓解或避免读取扰乱条件发生。以此方式，PFET存取晶体管528(0)或528(1)并不响应于读取操作而将电压从位线514或补充位线514'分别驱动到真实存储节点522或补充存储节点522'中，因此引起读取扰乱条件。通过提升字线(WL)506上的电压，通过减小栅极(G)到源极(S)电压(VGS)来根据以下饱和驱动电流方程式而弱化PFET存取晶体管528(0)、528(1)的驱动电流ID(即，驱动强度)，如下：
ID＝1/2μCox W/L(VGS-VTH)2
其中：
ID是驱动电流，
‘μ’是电荷载子有效移动率，
‘W’是栅极宽度，
‘L’所述栅极长度，
‘Cox’是氧化物层的电容；
‘VGS’是栅极到源极电压，且
‘VTH’是阈值电压。
参考图10，为了在存储器位胞元502中执行读取或写入操作，将字线(WL)506驱动到逻辑‘0’以接通存储器位胞元502中的PFET存取晶体管528(0)、528(1)。在读取操作中，在预放电位线514和补充位线514'之后将字线(WL)506驱动到逻辑‘0’。在这点上，图10中的字线驱动器508包含放电控制电路1003。放电控制电路1003耦合到字线(WL)506。放电控制电路1003经配置以从充电控制电路1007接收充电控制信号1005作为输入。如下文更详细地论述，放电控制电路1003经配置以响应于指示电荷停用状态的充电控制信号1005而将字线(WL)506耦合到接地节点(GND)。然而，如也在下文中更详细地论述，放电控制电路1003还经配置以将字线(WL)506与接地节点(GND)解耦，以使字线(WL)506在浮动状态下允许升压发生器电路1009响应于指示电荷启用状态的充电控制信号1005而正提升字线(WL)506上的电压。在此实例中，放电控制电路1003包含NFET 1004。在读取操作期间激活NFET 1004以将字线(WL)506驱动到逻辑‘0’以在读取操作期间激活PFET存取晶体管528(0)、528(1)，这是因为充电控制信号1005是基于由充电控制电路1007中的反相器1010反相的读取时钟信号(read_clk)510。当将执行读取操作时，读取启用信号(read_en)511转变为高以选择存储器位胞元502以供读取操作。充电控制电路1007中的反相器1010的输出1012激活放电控制电路1003中的NFET 1004以将GND电压传递到字线(WL)506。NFET 1004传递强逻辑‘0’信号。
然而，响应于读取操作，放电控制电路1003中的NFET 1004由于反相器1008反相输出1012上的读取时钟信号510而关断，读取时钟信号510从低转变到高，输出1012从高转变到低。这使字线(WL)506浮动。基于充电控制信号1005和读取启用信号511在此实例中指示读取操作而激活设置于字线正升压电路1002中的升压发生器电路1009，以正提升字线(WL)506的电压来弱化PFET存取晶体管528(0)、528(1)。
在此实例中，PFET 1014包含于升压发生器电路1009中。响应于读取操作而激活PFET 1014的栅极(G)(其耦合到充电控制电路1007中的反相器1010的输出1012)，以提升字线(WL)506。当读取启用信号511是逻辑‘1’时，升压发生器电路1009中的PFET1014在阈值电压(Vt)与GND电压之间经由GND电压将信号传递到字线(WL)506。这是因为PFET 1014传递弱逻辑‘0’信号。因此，替代基于充电控制信号1005和读取启用信号511而在电荷停用状态下将字线(WL)506驱动直到GND电压(逻辑‘0’)，字线(WL)506驱动到介于Vt与GND电压之间的电压电平。这具有弱化PFET存取晶体管528(0)、528(1)以在存储器位胞元502中的读取操作期间提供读取辅助的效果。因此，存储器位胞元502中的反相器520(0)、520(1)(参见图5B)中的上拉PFET 524(0)、524(1)的驱动强度可响应于读取操作而克服弱化的PFET存取晶体管528(0)、528(1)，以在逻辑‘1’的电压下快速地为真实存储节点522或补充存储节点522'上的任何已损耗电荷再充电，逻辑‘1’的电压将耦合到位线514或补充位线514'。
图11是呈可设置于图6中的存储器系统600(其包含基于PFET的读出放大器602)中形式的位线正升压电路1102的读取辅助电路1100的电路图。在此实例中，位线正升压电路1102设置于用于PFET读取端口存储器位胞元502的位胞元列N的位线驱动器512中。位线正升压电路1102经配置以针对存储器位胞元502响应于读取操作而提升位线514和补充位线514'。在这点上，仅如图5B中所说明而提供存储器位胞元502，且因此将不再次描述。
参考图11，当对存储器位胞元502执行读取操作时，在断言字线(WL)506之前预放电位线514和补充位线514'，如先前在上文所描述。然而，在图5B中且如图11中所展示的存储器位胞元502中，位线514和补充位线514'经预放电到GND电压。然而，在图11中的此实例中，此实例中的位线正升压电路1102包含PFET 1104(0)、1104(1)。举例来说，这与提供NFET用于预放电位线514和补充位线514'相反。位线正升压电路1102中的PFET 1104(0)、1104(1)经配置以响应于预放电启用606而将位线514和补充位线514'分别预放电到PFET 1104(0)、1104(1)的阈值电压(Vt)。PFET 1104(0)、1104(1)不传递强逻辑‘0’电压。因此，位线514和补充位线514'在预放电阶段期间正提升到相应PFET 1104(0)、1104(1)的高于GND的阈值电压(Vt)。随后，当字线(WL)506经断言以响应于读取操作而读取存储器位胞元502时，PFET存取晶体管528(0)或528(1)的栅极(G)到源极(S)电压(VGS)是Vdd-Vt(即，Vdd电压减相应PFET 1104(0)、1104(1)的阈值电压(Vt))，这样会弱化PFET存取晶体管528(0)、528(1)。这缓解或避免可在真实存储节点522或补充存储节点522'存储有逻辑‘1’电压时发生的读取扰乱条件，如先前在上文关于图5B所论述。
也可能增大图5B中的存储器位胞元502中的上拉PFET 524(0)、524(1)的驱动强度，替代或补充提升字线(WL)506和/或提升存储器位胞元502中的位线514和补充位线514'，以缓解或避免存储器位胞元502中的读取扰乱条件。响应于读取操作而提升存储器位胞元502中的上拉PFET 524(0)、524(1)允许上拉PFET 524(0)、524(1)快速地为真实存储节点522或补充存储节点522'再充电，这是因为真实存储节点522处的电压耦合到位线514。因此，在真实存储节点522或补充存储节点522'处不存在充足的电荷损耗以致使相应反相器520(0)或520(1)将补充存储节点522'或真实存储节点522上的电压分别从逻辑‘0’反转到逻辑‘1’。
在这点上，图12说明呈可设置于图6中的存储器系统600(其包含基于PFET的读出放大器602)中形式的正供电轨正升压电路1202的示范性读取辅助电路1200。正供电轨正升压电路1202经配置以提升PFET读取端口存储器位胞元502的正供电轨1203的电压，PFET读取端口存储器位胞元502接收耦合到交叉耦合的反相器520(0)、520(1)的上拉PFET 524(0)、524(1)的供应电压(Vdd)(也参见图5A)。在这点上，正供电轨正升压电路1202经配置以提升供应到上拉PFET 524(0)、524(1)的电压以响应于读取操作而致使上拉PFET 524(0)、524(1)强于存储器位胞元502中的PFET存取晶体管528(0)、528(1)，来缓解或避免读取扰乱条件。如下文所论述，在此实例中，正供电轨正升压电路1202经配置以将上拉PFET 524(0)、524(1)耦合到比电压(Vdd)高的电压。
在这点上，参考图12，当读取操作根据作为充电控制信号1205提供的读取时钟信号510移转到较高电压电平而发生时，读取时钟信号510作为输入提供到升压发生器电路1209。在此实例中，升压发生器电路1209由以“与”门形式提供的多个电荷产生电路1204(0)到1204(Y)组成。电荷产生电路1204(0)到1204(Y)还具有相应可编程电荷线1206(0)到1206(Y)，所述可编程电荷线可经编程以允许所要的任何数目个电荷产生电路1204(0)到1204(Y)为在此实例中设置于电荷存储单元1211中的相应电荷存储电路1208(0)到1208(Y)充电。电荷存储电路1208(0)到1208(Y)在此实例中是电容器。在读取操作期间，存储于电荷存储电路1208(0)到1208(Y)中的电荷耦合到电荷存储单元1211的输出1210，电荷存储单元1211耦合到正供电轨1203和上拉PFET 524(0)、524(1)。以此方式，从电荷存储单元1211放电到正供电轨1203的电荷将耦合到上拉PFET 524(0)、524(1)的电压提升高于电压(Vdd)，因此强化上拉PFET 524(0)、524(1)。在写入操作期间，电荷产生电路1204(0)到1204(Y)并不驱动耦合到正供电轨1203的输出1210，且因此使输出1210浮动，使得仅电压(Vdd)耦合到反相器520(0)、520(1)中的上拉PFET 524(0)、524(1)用于正常读取操作。
根据本文中所揭示的各方面的设置于用于读取存储器位胞元的存储器系统中的基于PFET的读出放大器可设置于或集成到任何基于处理器的装置中的存储器中。实例包含(但不限于)：机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。
在这点上，图13说明根据本文中所揭示的各方面的可使用设置于存储器系统中的基于PFET的读出放大器的基于处理器的系统1300的实例。在这个实例中，基于处理器的系统1300包含一个或多个中央处理单元(CPU)1302，CPU 1302各自包含一个或多个处理器1304。CPU 1302可具有耦合到处理器1304以用于快速存取临时存储的数据的高速缓冲存储器1306。高速缓冲存储器1306可使用基于PFET的读出放大器1308，包含图6中所说明的基于PFET的读出放大器602。CPU 1302耦合到系统总线1310，且可将包含于基于处理器的系统1300中的主装置和从装置互相耦合。如所熟知，CPU 1302通过经由系统总线1310交换地址、控制和数据信息而与这些其它装置通信。举例来说，CPU 1302可将总线事务请求传达到存储器系统1314中的作为从装置的实例的存储器控制器1312。虽然图13中未说明，但是可提供多个系统总线1310，其中每一系统总线1310构成不同构造。在此实例中，存储器控制器1312经配置以将存储器存取请求提供到存储器系统1314中的存储器阵列1316。存储器阵列1316还可包含基于PFET的读出放大器1318以读取存储器阵列1316中的位胞元。
其它装置可连接到系统总线1310。如图13中所说明，作为实例，这些装置可包含存储器系统1314、一或多个输入装置1320、一或多个输出装置1322、一或多个网络接口装置1324和一或多个显示器控制器1326。输入装置1320可包含任何类型的输入装置，包含(但不限于)输入键、开关、话音处理器等。输出装置1322可包含任何类型的输出装置，包含(但不限于)音频、视频、其它视觉指示器等。网络接口装置1324可以是经配置以允许数据与网络1328间的交换的任何装置。网络1328可以是任何类型的网络，包含(但不限于)有线或无线网络、私人或公共网络、局域网(LAN)、广局域网(WLAN)和因特网。网络接口装置1324可经配置以支持所要的任何类型的通信协议。
CPU 1302还可经配置以经由系统总线1310存取显示器控制器1326以控制发送到一或多个显示器1330的信息。显示器控制器1326将信息发送到显示器1330以经由一或多个视频处理器1332显示，视频处理器1332将待显示的信息处理成适合于显示器1330的格式。显示器1330可包含任何类型的显示器，包含(但不限于)阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
非暂时性计算机可读媒体(作为非限制性实例，例如图13中的存储器系统1314)还可在其上存储有用于集成电路(IC)的计算机数据。在此实例中，计算机数据可以库胞元1334的形式提供于胞元库中。计算机数据在被执行时可致使CPU 1302存储库胞元1334用于IC或IC设计。在这点上，在此实例中，IC设计以库胞元1334的形式提供，库胞元1334基于使用用于读取在本文中论述的PFET传递栅极存储器位胞元的基于PFET的读出放大器而包括库存储器系统1336。如上文所论述，此存储器系统可包括存储器位胞元。存储器位胞元包括经配置以存储数据的存储电路。存储器位胞元还包括：一或多个PFET存取晶体管，其经配置以响应于读取操作而将所存储数据从存储电路传递到一或多个位线当中的个别位线。存储器系统还包括读出放大器。读出放大器包括一或多个PFET感测晶体管，所述晶体管各自经配置以响应于读取操作而感测一或多个位线当中的个别位线上的数据。
应注意，对本发明中PFET和NFET的使用可包含是金属氧化物半导体(MOS)的PMOSFET和NMOSFET。本文中所论述的PFET和NFET可包含除金属外其它类型的氧化物层。还应注意，可为本文中所揭示的位胞元的位线和补充位线中的任一个或两个提供本文中所揭示的辅助电路中的任一个。
所属领域的技术人员将进一步了解，结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或此两者的组合。本文中所描述的主控装置和受控装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文揭示的存储器可以是任何类型和大小的存储器，并且可经配置以存储所需的任何类型的信息。为清楚说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施这些功能性取决于特定应用、设计选项和/或外加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但此类实施决策不应被解释为引起对本发明的范围的偏离。
结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块和电路可用以下各项来实施或执行：处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或经设计以执行本文中所描述的功能的其任何组合。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心或任何其它此类配置。
还应注意，描述本文中的示范性方面中的任一个中所描述的操作步骤是为了提供实例和论述。所描述操作可按除所说明序列之外的大量不同序列予以执行。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技艺中的任一个来表示信息和信号。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号和芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其组合表示。
提供本发明的前述描述以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将易于显而易见对本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例和设计，而应符合与本文中所揭示的原理和新颖特征相一致的最广范围。

Claims (37)

1.一种存储器系统，其包括：
存储器位胞元，其包括：
存储电路，其经配置以存储数据；以及
一或多个P型场效应晶体管PFET存取晶体管，其经配置以响应于读取操作而将所存储的数据从所述存储电路传递到一或多个位线当中的个别位线；以及
读出放大器，其包括:
闩锁电路，其包括：
一或多个存储节点；
一或多个第一上拉PFET，所述一或多个第一上拉PFET各自耦合到所述一或多个存储节点中的个别存储节点；以及
一或多个第一下拉N型场效应晶体管NFET，所述一或多个第一下拉NFET各自耦合到所述一或多个第一上拉PFET中的个别第一上拉PFET和耦合到所述个别第一上拉PFET的个别存储节点；以及
一或多个PFET感测晶体管，所述一或多个PFET感测晶体管各自经配置以响应于所述读取操作而感测所述一或多个位线当中的个别位线上的所述数据，
其中，所述一或多个PFET感测晶体管中的每一个经配置以耦合到所述一或多个第一上拉PFET中的个别第一上拉PFET，并且所述一或多个PFET感测晶体管中的每个PFET感测晶体管的栅极耦合到所述一或多个位线当中的个别位线。
2.根据权利要求1所述的存储器系统，其中所述读出放大器的所述一或多个PFET感测晶体管各自经配置以响应于所述读取操作、响应于指示感测状态的读出放大器启用信号而感测来自所述存储器位胞元的所述数据。
3.根据权利要求1所述的存储器系统，其中所述闩锁电路经配置以响应于所述读取操作而存储所感测到的数据。
4.根据权利要求2所述的存储器系统，其进一步包括上拉电路，所述上拉电路经配置以响应于指示所述感测状态的所述读出放大器启用信号而将供应电压提供到所述一或多个PFET感测晶体管。
5.根据权利要求4所述的存储器系统，其中所述闩锁电路经配置以从待激活的所述一或多个PFET感测晶体管接收所述供应电压，来存储所感测到的数据。
6.根据权利要求1所述的存储器系统，其进一步包括预放电电路，所述预放电电路经配置以响应于指示预放电状态的读出放大器预放电启用信号而将耦合到所述一或多个PFET感测晶体管的所述一或多个位线预放电到接地电压节点。
7.根据权利要求6所述的存储器系统，其中所述预放电电路包括耦合于所述接地电压节点与所述一或多个位线之间的至少一个下拉NFET。
8.根据权利要求1所述的存储器系统，其中所述读出放大器中的所述一或多个PFET感测晶体管包括：
第一PFET感测晶体管，其耦合到所述闩锁电路中的第一存储节点，所述第一PFET感测晶体管包括第一栅极，所述第一栅极经配置以响应于所述读取操作而由所述一或多个位线当中的一位线激活，以致使所述第一PFET感测晶体管激活所述闩锁电路中的所述第一存储节点，来基于来自所述位线的所感测到的数据而存储第一数据；以及
第二补充PFET感测晶体管，其耦合到所述闩锁电路中的第二存储节点，所述第二补充PFET感测晶体管包括第二栅极，所述第二栅极经配置以响应于所述读取操作而由所述一或多个位线当中的补充位线激活，以致使所述第二补充PFET感测晶体管激活所述闩锁电路中的所述第二存储节点，来基于来自所述补充位线的所感测到的数据而存储对所述第一数据的第二补充数据。
9.根据权利要求8所述的存储器系统，其中所述第一存储节点包括第一反相器，且所述第二存储节点包括交叉耦合到所述第一反相器的第二反相器。
10.根据权利要求1所述的存储器系统，其进一步包括多个存储器位胞元列，所述多个存储器位胞元列各自包括多个所述存储器位胞元。
11.根据权利要求10所述的存储器系统，其进一步包括列选择电路，所述列选择电路经配置以响应于选择所述多个存储器位胞元列当中的一存储器位胞元列的列选择信号而将所述读出放大器的所述一或多个PFET感测晶体管耦合到所述多个存储器位胞元列当中的所述存储器位胞元列的所述一或多个位线。
12.根据权利要求1所述的存储器系统，其中所述存储器位胞元的所述一或多个PFET存取晶体管中的每一个包括栅极，所述栅极经配置以响应于所述读取操作而由字线激活以致使所述一或多个PFET存取晶体管将所述数据从所述存储电路传递到所述一或多个位线当中的所述个别位线。
13.根据权利要求1所述的存储器系统，其进一步包括读取辅助电路，所述读取辅助电路经配置以响应于所述读取操作而提升所述存储器位胞元中的电压，以辅助将所述数据从所述存储电路传送到所述一或多个位线。
14.根据权利要求13所述的存储器系统，所述一或多个PFET存取晶体管各自进一步包括源极；且
所述读取辅助电路经配置以响应于所述读取操作而跨越所述一或多个PFET存取晶体管的栅极G到源极S电压(VGS)正提升电压，以辅助将数据从所述存储电路传递到所述一或多个位线。
15.根据权利要求13所述的存储器系统，其中所述读取辅助电路包括耦合到字线的字线正升压电路，所述字线正升压电路经配置以响应于所述读取操作而正提升所述字线上的电压，从而正提升所述一或多个PFET存取晶体管的所述栅极的电压。
16.根据权利要求13所述的存储器系统，其中所述读取辅助电路包括耦合到位线的位线正升压电路，所述位线正升压电路经配置以响应于所述读取操作而正提升所述位线上的电压，从而将栅极电压正提升到所述一或多个PFET存取晶体管的栅极G到源极S电压(VGS)。
17.根据权利要求13所述的存储器系统，其中：
所述存储电路进一步包括：
正供电轨；
一或多个反相器，其各自包括耦合到第二下拉NFET的第二上拉PFET；且
所述一或多个反相器的所述第二上拉PFET耦合到所述正供电轨；且
所述读取辅助电路包括耦合到所述一或多个反相器当中的至少一个反相器的所述正供电轨的正供电轨正升压电路，所述正供电轨正升压电路经配置以响应于所述读取操作而正提升所述正供电轨上的电压，以强化所述存储电路中的所述一或多个反相器。
18.根据权利要求12所述的存储器系统，其中所述存储器位胞元中的所述一或多个PFET存取晶体管包括：
第一PFET存取晶体管，其耦合到所述存储电路，所述第一PFET存取晶体管包括第一栅极，所述第一栅极经配置以响应于所述读取操作而由所述字线激活，以致使所述第一PFET存取晶体管将所述数据从所述存储电路传递到位线；以及
第二补充PFET存取晶体管，其耦合到所述存储电路，所述第二补充PFET存取晶体管包括第二栅极，所述第二栅极经配置以响应于所述读取操作而由所述字线激活，以致使所述第二补充PFET存取晶体管将对所述数据的补充数据从所述存储电路传递到补充位线。
19.根据权利要求1所述的存储器系统，其设置于基于处理器的系统中。
20.根据权利要求19所述的存储器系统，其中所述基于处理器的系统由基于中央处理单元CPU的系统组成。
21.根据权利要求1所述的存储器系统，其集成到芯片上系统SoC中。
22.根据权利要求1所述的存储器系统，其集成到选自由以下各项组成的群组的装置中：机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理PDA、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘DVD播放器和便携式数字视频播放器。
23.一种存储器系统，其包括：
用于存储数据的装置，其包括一或多个P型场效应晶体管PFET存取晶体管，所述一或多个PFET存取晶体管经配置以响应于读取操作而将所述数据从所述用于存储数据的装置传递到一或多个位线当中的个别位线；以及
用于感测所述一或多个位线上的所述数据的装置，其包括：
闩锁电路，其包括：
一或多个存储节点；
一或多个上拉PFET，其各自耦合到所述一或多个存储节点中的个别存储节点；以及
一或多个下拉N型场效应晶体管NFET，其各自耦合到所述一或多个上拉PFET中的个别上拉PFET和耦合到所述个别上拉PFET的个别存储节点；以及
一或多个PFET感测晶体管，其各自经配置以耦合到所述一或多个上拉PFET中的个别上拉PFET，并且所述一或多个PFET感测晶体管中的每个PFET感测晶体管的栅极耦合到所述一或多个位线当中的个别位线，以供响应于所述读取操作而感测所述一或多个位线当中的所述个别位线上的所述数据。
24.一种感测来自存储器位胞元的数据的方法，其包括：
响应于读取操作而预放电一或多个位线，所述一或多个位线各自耦合到存储器位胞元中的一或多个P型场效应晶体管PFET存取晶体管当中的一PFET存取晶体管的存取节点；
响应于所述读取操作而激活耦合到所述一或多个PFET存取晶体管的栅极的字线，以将存储于存储电路中的数据传送到所述存取节点和所述一或多个位线；以及
响应于所述读取操作而感测一或多个PFET感测晶体管中的所述一或多个位线当中的个别位线上的所述数据，所述一或多个PFET感测晶体管各自具有耦合到所述个别位线的栅极，所述一或多个PFET感测晶体管各自耦合到闩锁电路中的一或多个上拉PFET中的个别上拉PFET；以及
将所感测到的数据闩锁在所述闩锁电路中的一或多个存储节点中，所述闩锁电路包括：
一或多个上拉PFET，所述一或多个上拉PFET各自耦合到所述一或多个存储节点中的个别存储节点；以及
一或多个下拉N型场效应晶体管NFET，所述一或多个下拉NFET各自耦合到所述一或多个上拉PFET中的个别上拉PFET和耦合到所述个别上拉PFET的个别存储节点。
25.根据权利要求24所述的方法，其中感测所述数据进一步包括响应于所述读取操作、响应于指示感测状态的读出放大器启用信号而感测所述一或多个位线当中的所述个别位线上的所述数据。
26.根据权利要求24所述的方法，其中响应于所述读取操作而闩锁所感测到的数据。
27.根据权利要求24所述的方法，其进一步包括响应于指示感测状态的读出放大器启用信号而将供应电压供应到所述一或多个PFET感测晶体管。
28.根据权利要求27所述的方法，其进一步包括∶
从所述一或多个PFET感测晶体管接收所述供应电压；以及
响应于从所述一或多个PFET感测晶体管接收到所述供应电压来基于所感测到的数据而存储数据。
29.根据权利要求24所述的方法，其进一步包括响应于指示预放电状态的读出放大器预放电启用信号而将耦合到所述一或多个PFET感测晶体管的所述一或多个位线预放电到接地电压节点。
30.根据权利要求24所述的方法，其中响应于所述读取操作而感测所述一或多个位线当中的所述个别位线上的所述数据包括：
响应于所述读取操作而由所述一或多个位线当中的一位线激活耦合到第一存储节点的第一PFET感测晶体管的第一栅极，以激活所述第一存储节点来基于来自所述位线的所感测到的数据而存储第一数据；以及
响应于所述读取操作而由所述一或多个位线当中的补充位线激活耦合到第二存储节点的第二补充PFET感测晶体管的第二栅极，以激活所述第二存储节点来基于来自所述补充位线的所感测到的数据而存储对所述第一数据的第二补充数据。
31.根据权利要求24所述的方法，其进一步包括：响应于选择多个存储器位胞元列当中的一存储器位胞元列的列选择信号而将所述一或多个PFET感测晶体管选择性地耦合到所述存储器位胞元列的所述一或多个位线，所述存储器位胞元列包括多个所述存储器位胞元。
32.根据权利要求24所述的方法，其进一步包括响应于所述读取操作而提升所述存储器位胞元中的电压，以辅助将所述数据从所述存储电路传送到所述一或多个位线。
33.根据权利要求32所述的方法，其中提升所述电压包括响应于所述读取操作而跨越所述一或多个PFET存取晶体管的栅极G到源极S电压(VGS)正提升电压，以辅助将所述数据从所述存储电路传递到所述一或多个位线。
34.根据权利要求32所述的方法，其中提升所述电压包括响应于所述读取操作而正提升耦合到所述一或多个PFET存取晶体管的所述栅极的字线上的电压，以正提升所述一或多个PFET存取晶体管的所述栅极的电压。
35.根据权利要求32所述的方法，其中提升所述电压包括响应于所述读取操作而正提升所述一或多个位线上的电压，以负提升所述一或多个PFET存取晶体管的栅极G到源极S电压(VGS)。
36.根据权利要求32所述的方法，其中提升所述电压包括响应于所述读取操作而正提升耦合到所述存储电路中的一或多个反相器中的上拉PFET的正供电轨上的电压，以强化所述一或多个反相器。
37.一种非暂时性计算机可读媒体，其上存储有用于集成电路IC的计算机数据，所述集成电路包括：
存储器系统，其包括：
存储器位胞元，其包括：
存储电路，其经配置以存储数据；以及
一或多个P型场效应晶体管PFET存取晶体管，其经配置以响应于读取操作而将所存储数据从所述存储电路传递到一或多个位线当中的个别位线；以及
读出放大器，其包括：
闩锁电路，其包括：
一或多个存储节点；
一或多个上拉PFET，所述一或多个上拉PFET各自耦合到所述一或多个存储节点中的个别存储节点；以及
一或多个下拉N型场效应晶体管NFET，所述一或多个下拉NFET各自耦合到所述一或多个上拉PFET中的个别上拉PFET和耦合到所述个别上拉PFET的个别存储节点；以及
一或多个PFET感测晶体管，所述一或多个PFET感测晶体管各自经配置以响应于所述读取操作而感测所述一或多个位线当中的个别位线上的所述数据，
其中，所述一或多个PFET感测晶体管中的每一个经配置以耦合到所述一或多个上拉PFET中的个别上拉PFET，并且所述一或多个PFET感测晶体管中的每个PFET感测晶体管的栅极耦合到所述一或多个位线当中的个别位线。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11196574B2 (en) * 2017-08-17 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Physically unclonable function (PUF) generation
US10147492B1 (en) * 2017-11-27 2018-12-04 Flashsilicon Incorporation MOSFET threshold voltage sensing scheme for non-volatile memory
US10559352B2 (en) * 2018-01-05 2020-02-11 Qualcomm Incorporated Bitline-driven sense amplifier clocking scheme
CN108665931B (zh) * 2018-05-21 2021-04-13 上海华力集成电路制造有限公司 位线预降压器
US10872644B2 (en) * 2018-07-13 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Boost bypass circuitry in a memory storage device
US10923185B2 (en) * 2019-06-04 2021-02-16 Qualcomm Incorporated SRAM with burst mode operation
US11437091B2 (en) * 2020-08-31 2022-09-06 Qualcomm Incorporated SRAM with robust charge-transfer sense amplification

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1816882A (zh) * 2003-07-01 2006-08-09 兹莫斯技术有限公司 静态存储器单元结构和电路
CN102737697A (zh) * 2011-03-30 2012-10-17 台湾积体电路制造股份有限公司 差分读写回读出放大器电路和方法
CN102903381A (zh) * 2011-07-27 2013-01-30 国际商业机器公司 灵敏放大器

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4623989A (en) 1983-08-31 1986-11-18 Texas Instruments Incorporated Memory with p-channel cell access transistors
US4660177A (en) 1985-01-14 1987-04-21 American Telephone And Telegraph Company Dual port complementary memory
DE69523354T2 (de) 1994-02-25 2002-07-11 Toshiba Kawasaki Kk Multiplexer
JP2996168B2 (ja) 1996-02-23 1999-12-27 日本電気株式会社 半導体メモリ集積回路装置
CN1202530C (zh) * 1998-04-01 2005-05-18 三菱电机株式会社 在低电源电压下高速动作的静态型半导体存储装置
KR100279058B1 (ko) 1998-07-13 2001-01-15 윤종용 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치
JP4353393B2 (ja) 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
US6449202B1 (en) 2001-08-14 2002-09-10 International Business Machines Corporation DRAM direct sensing scheme
US6628557B2 (en) * 2001-09-28 2003-09-30 Intel Corporation Leakage-tolerant memory arrangements
US6751141B1 (en) * 2002-11-26 2004-06-15 Intel Corporation Differential charge transfer sense amplifier
US7064584B2 (en) 2003-04-28 2006-06-20 Via Technologies, Inc. P-domino output latch with accelerated evaluate path
JP2005174504A (ja) 2003-12-15 2005-06-30 Matsushita Electric Ind Co Ltd 半導体集積回路
US7724565B2 (en) * 2004-03-19 2010-05-25 International Business Machines Corporation Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices
US7061793B2 (en) 2004-03-19 2006-06-13 International Business Machines Corporation Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices
US7256621B2 (en) 2005-03-25 2007-08-14 Fujitsu Limited Keeper circuits having dynamic leakage compensation
US7403426B2 (en) 2005-05-25 2008-07-22 Intel Corporation Memory with dynamically adjustable supply
US20070211517A1 (en) 2006-03-10 2007-09-13 Freescale Semiconductor, Inc. System and method for operating a memory circuit
US10242720B2 (en) * 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
US8576649B1 (en) 2010-07-02 2013-11-05 Farid Nemati Sense amplifiers and operations thereof
US8488369B2 (en) 2011-03-10 2013-07-16 Arm Limited Method of altering distribution of a chosen characteristic of a plurality of memory cells forming a memory device
US8427896B1 (en) 2011-11-15 2013-04-23 International Business Machines Corporation Dynamic wordline assist scheme to improve performance tradeoff in SRAM
WO2013147742A1 (en) 2012-03-26 2013-10-03 Intel Corporation Methods and systems to selectively boost an operating voltage of, and controls to an 8t bit-cell array and/or other logic blocks
US20140003160A1 (en) 2012-06-28 2014-01-02 Lsi Corporation High-Speed Sensing Scheme for Memory
US8964457B2 (en) * 2012-11-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for operating SRAM cells
US8830732B2 (en) * 2012-11-30 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US9208900B2 (en) * 2013-01-23 2015-12-08 Nvidia Corporation System and method for performing address-based SRAM access assists
US9224453B2 (en) 2013-03-13 2015-12-29 Qualcomm Incorporated Write-assisted memory with enhanced speed
US20150078103A1 (en) * 2013-09-13 2015-03-19 Lsi Corporation Sensing technique for single-ended bit line memory architectures
US9030863B2 (en) 2013-09-26 2015-05-12 Qualcomm Incorporated Read/write assist for memories
US9407265B2 (en) 2013-09-27 2016-08-02 Arm Limited Integrated circuit with signal assist circuitry and method of operating the circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1816882A (zh) * 2003-07-01 2006-08-09 兹莫斯技术有限公司 静态存储器单元结构和电路
CN102737697A (zh) * 2011-03-30 2012-10-17 台湾积体电路制造股份有限公司 差分读写回读出放大器电路和方法
CN102903381A (zh) * 2011-07-27 2013-01-30 国际商业机器公司 灵敏放大器

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US10163490B2 (en) 2018-12-25
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