TWI364040B - Sram array with improved cell stability and the method thereof - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明係關於改善靜態隨機存取記憶體⑽M)的穩 疋度’特別是’關於改善SRAM之-半選擇的穩定度。’" 〈參考專利/申請> 本申請案係以下兩篇美國專利申請案的部份接 案’且這兩篇皆於2002年11月29日申請並於2〇〇4年6 月3日公開，且讓渡給相同之受讓人： 美國專利申請案號10/306,938(代理人號碼為 YOR920020273US1)，Joshi所發明，標題為“具有降低的 功率需求之靜態隨機存取記憶體之類的儲存陣列 (Storage Array Such As A SRAM with Reduced Power

Requirements) ”，其公開號為 2004/0105299 A1 ; 美國專利申請案號10/307,168(代理人號碼為 YOR920020272US1)，Chuang等人所發明，標題為“降低 之積體電路晶片漏電及降低晶片漏電之方法（Reduced Integrated Circuit Chip. Leakage and Method of

Reducing Chip Leakage)”，其公開號為 2004/0105300 A1。 【先前技術】 積體電路（ICs) —般以習知的互補式絕緣閘極場效 電晶體(FET)技術（即CMOS)而製造。CMOS技術及晶片製 造的進步使得晶片尺寸穩定的下降，而增加晶片上電路 的交換頻率（電路效能）及電晶體的數量（電路密度）。 “縮小化（scaling)” 一般係指，縮短元件或場效電晶體 4IBM/05105TW 5 Ι364Θ40 (FET)的外形’以縮短對應的元件最小尺寸，包含水平尺 寸(例如最小通道長度）及垂直尺寸(例如通道層深度、閉 極介電厚度、介面深度等等）。縮短元件大小會增加元件 後、度及裝置效能，也會降低元件操作條件，即晶片及對 應的元件供應電壓及電壓擺幅。因此，由於縮小化 (scaling)的緣故’其他好像可忽略的元件變化卻造成了 嚴重的設計問題’特別是在訊號關鍵電路，像是記憶體 單元及感測放大器。 〜

舉例來說，一個一般的CM0S電路，包含通常由相同 訊號閘控的成對互補元件（即n型FET(NFET)與一對應的 P巧FET(PFET〕配對；)。因為元件對具有本質上互相相反 的操作特性’所以當一元件（如NF E τ )為開啟且導通(理想 上，模擬為一關閉的開關）時，另一元件（如PFET)為關 =、不導通(理想上’模擬為一開啟的開關），反之亦'然: 舉例來說，CMOS反向器為串接的PFET及NFET對，其連 接於電源供應電壓（Vdd)及接地端（GND)之間。

一個典型的靜態隨機存取記憶體(SRAM)理想上包含 —f料位元之—對平衡的交互輕合反向 、:。-一對傳輸閘極(理想上亦為—對平衡的_選擇性地 斜接輕ΐ反向器之互補輸*至—對應的位元線互補 對:連接至傳輸閘極FET之閘極的一字元線，選擇將翠 的位元線互補對…般來說，N橫排、M直 陣舰安排為N字元線乘上M直行線。每一直 一或多00位元線對，嵌位在-起且嵌位至-供 應電壓或參考電壓而預備著。從陣列中存取Κ位元(針對

4IBM/05105TW 6 Κ64Θ40

一讀取或一寫入）需要驅動N 在此丰元線上所古αΓ千動N 線之其中之一 ’並開啟 著此所選字元線的傳 單—二 的選画 乘上Κ侃在存取過程中保持—半被選擇。〗下的(Μ1) 使得每-位元線對可上升/ 當在所選^于;;的動爾如5_。 i;，，選的單元.;====; 字ΐ線ίΪΪΓ1 K個所選位元的資料後的某個時點， 只要字元線轉為高，在—半所選ί =2=^會耦合參考電駐每—個-半所選= 儲存㈣。根據字元線維持在高的時間長度， ^巧部分地將趨向—平衡點之所選單元，麵合至 的兩個交互麵合反相器的輸出(即儲ί Ρ點^。岐_料元穩定度的制，即選擇單元並嵌位 ΐ一電壓，以及注意單元在那個時點變成介穩定 一心（meta-stable)或是切換（即被擾亂）。不幸地， 不穩打能會擾亂—半所選單元，或至少會 吊°又5十電壓下呈現介穩定狀態（meta_stab丨彡。 種不穩定的情況是不能忍受的。 )而、

4IBM/05105TW 7 Γ364Θ40 這種不II定的情況在部分空乏(pD)絕緣層上矽(s〇I) CMOS SRAM單元上可能更糟，這是由於習知的浮接基體效 應（floating body effects)。浮接基體效應（即習知的 ^體效應或是歷史效應）係完全地或部分地發生在隔離 元件上’特別是在類比邏輯電路FETs、記憶體元件(FETs) 或在元件基體接觸不夠多或是沒有的邏輯電路上。當一 特定元件關閉時，電荷（即多數載子)仍留在元件基體中 的通道下方。元件洩漏或寄生的雙载子效應可能會增加 電荷。因為來自快速開關元件的電荷注入本地隔離基體 袋(pocket)的速度比其散逸的速度快，所以在晶片操作 時，會在隔離位置建立起電荷。最後，被注入的電荷會 到達某個穩定狀態，作用如同一基板偏壓，舉例來說， 會偏移元件的臨界電壓（VT)。此穩定狀態是取決於每一個 特定元件的開關歷史，所以也稱為此特定元件的歷史效 應。因此，基體效應可能會造成設計為相同、量測結果 也相同的兩個相鄰元件呈現出某些差異，而這些差異可 月έ從改變電路狀態後隨著時間而改變’例如在靖取《宮 从過程中。，對料歡度而言， 元歷史）的初始狀態（單元歷史）以及閘極—基體間的穿隧 電流（這可能會更加重單元的不對稱性）是具有關鍵性 的。 因此，有必要提供較佳的SRAM單元穩定度，特別 是針對 PD SOI CMOS SRAMs。 " 【發明内容】 本發明之一目的在於改良RAM資料可靠度。

4IBM/05105TW 8 本發明之再一目的在於減少在一半所選SRAM單元 中之單元擾動的機會。 本發明之又一目的在於減少在一半所選SRAM單元 中之單元擾動，以改善PD SOI CMOS SRAM的穩定度。 本發明係關於一儲存陣列（像是CM0S靜態隨機存取 記憶體(SRAM)單元陣列）、包含陣列的一積體晶片、以及 在具有較佳單元穩定度之陣列中存取單元的方法。連接 至陣列中一半所選單元的位元線在單元存取過程中為浮 接’以改善單元穩定度。 ' 【實施方式】 現在參考圖式，特別是圖1，其顯示了在習知的⑶呢 絕緣閘極技術（其可為巨集或晶片）上之一儲存電路 100(例如§己憶體），以及特別是一陣列1〇2 ,其為cmos 靜態隨機存取記憶體(SRAM)單元之子陣列或數個子陣列 組成的陣列。根據本發明之一較佳實施例，至陣列1〇2 之一直行選擇（column select)104包含直行復原 0：olumnrestore)，此直行復原在至少一直行被存取時 係關閉脈衝以浮接陣列直行，以減少一半所選單元擾亂 的可能性，而改善陣列穩定度。本發明可應用在改善絕 大多數的儲存鎖存器之陣列102的穩定度；本發明最大 的優點是可應用在已知為部份空乏(partially depleted， PD)絕緣層上矽(s〇l)技術之任何CMOS技術上，此技術具 有才S疋的基極设汁材料或基極設計規則閘極氧化物厚 度。 一位元解碼電路106解碼一位元位址並選擇陣列

4 旧 M/05105TW 102中單元之N直行之其中之―，其 ^歹i，，。—字元解碼器⑽選擇Μ本ΰΐίί Ί ，母個連接至陣列1〇2中單元之一产排’ L在此，陣列⑽係藉以下而提出：:二 ^所選杈排一致，且在所選橫排上之未撰吉—+^„ 擇。較佳地，為了保持位 狀匕、，母一直打的單元數量小於100。直行 取=於所選單元之感測資料的過程中，也搞合所3 Ϊ行ΐίΐ，0。位元復原浮接脈衝產生器112對在 =所選單元浮接位元線，即在脈衝__程令，^ 出H字^解,碼器108驅動所選字元線。資料輸入/輸 114接收輸人資料並從感測放大器110驅 ^斤感測貝料，例如從晶片外。時脈邏輯116提供本地 ^脈’而膠合邏輯(細logic)118提供本地控制，例如 項取/寫入選擇、位址閘控及緩衝等。 圖^繪示一例子，用以顯示一較佳的6個電晶體 (6τ)儲存單元12〇或來自這類鎖存器或單元120之一陣 列102的鎖存器。資料係儲存於在一對交互耦合反相器 122、124中之單元uo，且透過一對傳輸閘極FET 126 及128而存取。傳輸閘極FET 126及128係連接至一字 元線130。在這個βτ的例子中，每一反相器122、124 包含 NFET 122Ν、124Ν 及 PFET 122Ρ 及 124Ρ，其係源極 對源極而連接，且在陣列供應及接地之間連接。需注意 的是，雖然本例中的單元120為6Τ單元，本發明可應^ 到任何適合的單一或多重埠的SRAM單元，例如在多重埠

4IBM/05105TW Ϊ364Θ40 tRAM中具有較佳穩定度之8T或10T單元。這樣的多重埠 早^例子可參考美國專繼6, 279,144，其發明名稱為 了也明正確之儲存陣列（Provably Correct Storage AlTays)” ’為Henkels等人所發明，於2001年8月21 f公告’與本發明具有相同的受讓人且合併於此以作參

選擇字元線130會開啟傳輸閘極FET126、128，以 ^擇=地耦合單元内容至一對互補的位元線132及 4母一子元線13〇係連接至在單元12〇之一橫排的傳 ，閘極126、128，而每-對互補位元線132及134係連 ，至在陣列102中的單元12〇之一直行。位元選擇係藉 由所，字元線13G與所選位元線對132、134之間的一 =。父互麵合反相器122、124係連接於陣列電壓供應線 Ί共，復或陣列接地之間。所選單元的位元線對‘、 心,Γ取過程中為洋接’且在寫入過程中被驅動至互補 ^尚及低’或低及高）。在過去，位元線對132、134

一自=至相當大數目的陣列橫排，所以為相當大的電 ^載(例如數十個微微法拉㈤⑽肛⑽。直行被充 或肷位為高（例如為Vdd)，朗被選擇，因此 被偏壓至其最不穩定的狀態，而提高了擾動的二. 心由目反地i根據本發明之—較佳實施例，在每—存取 過程中…半所選單S之非常短暫且 =取 +戶=選早το開始驅動浮接的位元線對（即將13 一邊拉低，而允許134、132的另—邊維接名含 之 最小化了擾動的可能性。 、、同）’因此

4IBM/05105TW 11 Γυ64040 3的例子顯示了單元120在不同製作過程點的 SRAM早το穩定度之比較圖，其中單元12〇操作在85。〇且

，列供應電壓⑽)範圍涵蓋G 45伏特至2 25伏特。在 程中的—般變化會造成元件長度、寬度及臨界電 (T)的變化’所有的這些變化決定了單元的穩定度。因 =6個不同的單元FET水平製程點（寬度與長度），係表 不，從在平均（〇)的名義值(n〇minal)以下降的順序至5 σ最差情況之6種標準變異（σ)點’並表示為從名義值 以下降的順序至最差情況之5種不同的臨界標準變異（口、 點:實際上’資料寫入至單元（ls及〇s);單元字元線及/ 位το線132、134在一所選週期係嵌位至高（即一半所 選），*例如至少一正常讀取或寫入存取係嵌位至高；以 及，讀取單元内容以決定資料是否已經遺失。因此，製 造，序變祕使單元的獨定惡化，制是對最差情^ 的單元長度及寬度及最差情況的Vt，這可視為不穩定。 然而，根據本發明對一半所選單元輕微地浮接負g位元 線將緩和這種不穩定。

圖4A顯示一互補位元線對142、144之一較佳直行 選^驅動器140 (例如在直行選擇1〇4*N個的其中之一） 的範例，其中互補位元線對142、144係連接至一些(μ 個）單元(未圖示）’且每一個係連接至M乘上N的陣列~1〇2 之Μ個子元線之其中之一。一反相器從位元解碼電 路106接收解碼的直行選擇訊號148。位元線拉高元 (PFET 150、152)及等化器元件(PFET 154)在預備期間為 開啟，而當字元線藉由位元復原訊號(Bitrs)156而為高 時為關閉，以允許位元線對142、144為浮接。反相器

4IBM/05105TW 12 Γ364Θ40 的輸出為2輸入NOR閘極160的輸入，並趨動一對位元 線選擇傳輸閘極(PFET 162、164)。PFET 162、164為讀 取傳輸閘極，且在讀取過程中，將在所選位元線對142、 144上的互補讯號分別傳送至與感測放大器（圖1中的 110)連接的互補資料線對166、168。寫入控制訊號170 為2輪入NOR閘極160的第二輸入。一對寫入裝置(nfet 172、174)由2輸入NOR閘極160的輸出176驅"動。寫入 裝置(NFET 172、174)選擇性地使在資料寫入對I”、π。 上的互補輸入資料分別搞合至位元線對142、144。 一 在一般的存取中，一陣列字元線(未圖示）係驅動至 高，以選擇一橫排的單元。而同一時間或緊接在後的時 間點，一所選直行訊號148在對應反相器146的輸入端 上升，而反相器146的輸出端下降以選擇直行。同一時 間或緊接在後的時間點，位元復原訊號156脈衝至高， 以關閉所有位元線拉高元件150、152及等化器 (equal ization)元件154,這將使所有位元線對142、144 為浮接而允許形成一訊號。位元線對142、144造成的電 谷負載相當小，使得在一些循環後，在每一個一半所選 位元線對142、144上可發展出一完整的訊號。較佳地， 只要所選子元線為高，脈衝就一直持續。對所選直行而 言’位元線選擇傳輸閘極162、164上的低準位，會使位 元線對142、144耦合至資料線對166、168。在讀取過程 中，NOR閘極160的寫入輸入no維持為高。因此，寫入 元件172、174維持關閉，因為NOR閘極160的輸出176 為低。在寫入過程中，寫入輸入17〇脈衝至低。因此， 當反向器146輪出下降，寫入元件172、174會開啟，而

4IBM/05105TW 13 =〇R = 160的輸出為高。隨著寫入元件Π2、Π4 172'174

ιςη 取及寫入兩者的過程中，每一直行的PFET m及154係_。因為—半所選單元未般位至vdd 2二Ϊί在位元線對142、144上形成，所以擾動非 :不pt·發生’即賴具有減界電壓、短窄形元件的 早70亦如此。

圖4B顯示位元復原浮接脈衝產生器19〇的一範例， 2如圖1例子中的112。來自時脈邏輯m的本地時脈 (delclkl)182及位元線位址184係傳送至一動態鎖存哭 ，’而_鎖存器192係偵測一直行的選擇。動態鎖& 态192包含η向（n-way)動態N0R閘極194，其中n=1〇g2 N ’對η位址位元184及一反相器1%進行腿運算。由

，脈^所閘控的纽蘭，選擇性地重設動態鎖存 器（拉咼在未被存取的子陣列中的η向動態N〇R閘極194 的輸出）。一反相器196透過一嵌位PFET 2〇〇與11向動 ，NOR閘極194耦合。一緩衝反相器2〇2緩衝動態鎖存 器192。的輸出。交互耦合反相器2〇6及2〇8的脈衝整形 ^存器204鎖存緩衝反相$ 202的輸出。一對串聯反相 器210及212提供Bitrs 156做為緩衝反相器2〇2的非 反向延遲輪出。4個串聯反相器216、218、220及222 提供脈衝整形鎖存器204之反向輸出的延遲輸出224。 圖4C顯示圖4B中位元復原計時器19〇的一時序範 例。一般來說，用以閘控重設PFET198的時脈182為低。 因此，重設PFET198為開啟，而嵌位n向N〇R閘極194

4IBM/05105TW 14 fί出為高。當n向_閘極194之輸出為高，緩衝反 ，盗202的輸出及非反相延遲輸出156皆為低。同樣地， 遲輸出224為向。當時脈182上升，pFETl98關閉， 存器192維持其當前狀態，舉例來說，可用以 非典韻慢存取。當—個或更多位元位址184上 =其指不一直行被選擇’則動態鎖存器192被設定且 Γί反t器2G2的輸出上升。當缓衝反相器202的輸出 =炚著緩衝反相器輸出2〇2傳播通過第一串聯反相 衝整形鎖存器侧將轉換狀態。之後，在離開 相ΐ 2G2後’非反相延遲輸出156提高兩個反向 3個反相器階延遲後，反相延遲的輸出224 j亍選擇已經結束且高位元位址丨84開始下降， 鎖存H 192轉其當前狀態直到時脈182下降 降開啟PFET198以蘭設定_鎖存器192，且緩 ^反^ 2⑽的輸出下降。當緩衝反擁202的輸出下 9in 衝，反相器輸丨202傳播通過第一串聯反相器 ^巧整形鎖存$ 1〇4將轉換狀態。之後，在離開緩 衝反相益202後，非反相延遲輸出156降 器階^遲也下降。再者，3個反相.二延遲後反= 相延遲的輸出224上升。 夂〜 办丨A—5B顯示具有較佳的單元穩定度之一較佳實施 ^ ’其巾單το %在3σ之最差情況，且供應電壓提 同，於名義值〇. IV。ϋ 5Α根據本發明之一較佳實施 二’.，、、員示内部單元雜訊(例如在圖2的單元12〇)的比較 θ即在嵌位230至Vdd且未寂位232的位元線132、134 之内部儲存節點上。有利地，對—半所選單元未嚴位位

4IBM/05105TW 15 1 132、134,可大量的降低了内部單 ί 且核位236)之相同單元咖的單t 擇功率比較圖。有利地，在此例中， 6 Ϊ衝祕位的咖，在L 1V、85。(：的條件下， 一6%之明f員的功率節省。因此，施加脈衝至對一半所 ，單=為未嵌位的位元線，對記憶體的一較佳記憶體實 施例提供了在功率及穩定度上的明顯優點。 ^雖然本發明結合特定較佳實施例說明，然而熟此技 藝者應瞭解到’在本發明的精神及範疇内可做出許多修 正。應了解的是’許多的修改和變化並不會脫離本發明 的範疇。因此，所描述的例子及圖式僅係用以說明，而 非用以限制本發明。 4BM/05105TW 16 Ι364Θ40 f圖式簡單說明】 本發明目_優點’可藉由參考前述雜佳實施例 之坪細描述與所附圖式而有較佳的了解，其中 圖1根據本發明之第一實施例而繪示了 CM〇s靜態隨 ，存取記紐單元之-陣列的—範例，其具有一直行復 至—半所選的直行而減少單元擾動的可 月匕性，以改善陣列穩定度； ,一圖例子顯示了—較佳的6個電晶體⑽儲 子早70或來，這類鎖存II*單元之—陣列的鎖存器； 較圖圖俩概的测料敎度之比 涵蓋〇Γ_==5在伏$且陣列供應電壓⑽)範圍 動器科接轉财單元之—較佳直行選擇驅 ϋ ^示—位元復原計時器的一範例； 以及圖如圖4Β中位元復原計時器的一計時範例； 高於標準值〇. lv。 …凡丑供應電壓提咼至

4IBM/05105TW 17 1:364040 【主要元件符號說明】 • 100 儲存電路 102 陣列 104 直行選擇 106 位元解碼電路 108 字元解碼器 110 感測放大器 112 位元復原浮接脈衝產生器 114 資料輸入/輸出（I/O)驅動器 * 116 時脈邏輯 118 膠合邏輯 120 儲存單元 PFET 、222 122p、124p、150、152、154、162、164、198、200

122η、124η、172、174 NFET 122、124、146、196、210、212、216、218、220 反相器 126 > 128 FET 130 字元線 • 132、134、142、144、178、180 位元線 140 直行選擇驅動器 148、156 訊號 160 2輸入NOR閘極 166、168 資料線 170 寫入控制訊號 176、224 輸出 182 本地時脈 184 位元線位址 4IBM/05105TW 18 1364040 190 位元復原浮接脈衝產生器 192 動態鎖存器 194 η向（n-way)動態NOR閘極 202 缓衝反相器 204 脈衝整形鎖存器 206、208 交互耦合反相器 230、232、234、236 曲線

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Claims (1)

1364040 案號：94131068 100年6月1日修正·替換頁 十、申請專利範園:: 1. 一種積體電路（1C)晶片，包含： 以橫排（rows)及直行（co 1 umns)排列之一儲存單元陣 一直行復原（column restore)，連結於該直行的每一個， 該直行復原選擇性地嵌位(clamping)直行至一供應電壓；

列 一橫排選擇(rowselect)，用以自該陣列中之該橫排中選 擇一橫排，以回應一橫排位址(row address)，所選之該樺排 係一半地選擇在該橫排中的該儲存單元；以及 Λ只 一本地直行浮接脈衝產生器（l〇cal column fl〇at puise generator) ’對該直行復原施以脈衝，以回應儲存單元之該橫 排的一半選擇’該直行復原係浮接（fl〇ating)包含該橫排; 該儲存單元之直行。 2. 如請求項1所述之積體電路晶片，其中該陣列為一靜態隨機 存取記憶體(SRAM)陣列且該儲存單元為sram單元。 3. 如請求項2所述之積體電路晶片，其中每一該橫排為連接至 一字兀線(word line)之該SRAM單元之一橫排，而每一該直行 為連接至一互補的位元線(bitlines)對之該现⑽單元之一 行0 4.如請求項3所述之積體電路晶片，其中該積體電路晶片 CMOS積體電路，且該直行復原包含：位於SRAM單元之每二該 直行且由該本地直行浮接脈衝產生器所閘控(gated) 型場效電晶體(PFEO，該對P型場效電晶體之每—個係連接於 。亥互補位元線對之一對應的一個與該供應電壓之間。 4IBM/05105TW 20 13州40 案號：94131068 100年6月1日修正-替換頁 望如請求項4所述之積體電路晶片，其中該直行復原更包含一 ，化器（equalizer)pFET於SRAM單元之每一該直行，該等化 器PFET係連接於該互補位元線對之間且由該本地直行浮接脈 衝產生器所閘控。 6.如請求項1所述之積體電路晶片，更包含：

一直行選擇(column select)，用以自該直行之中選擇 二個以上之直行’在該所選橫排中以及在每一個該一個以上直 =之所選之一中的該儲存單元係所選單元，維持在該所選橫排 中之該儲存單元為一半所選之儲存單元。 ^如請求項1所述之積體電路晶片，其中該本地直行浮接脈衝 產生器包含： 一存取感測鎖存器（access sense latch)，用以接收一 陣列存取之—指示，以及在指示該陣列存取的一決定上鎖存；

一脈衝整形器（pulse shaper)，用以塑造該存取感測鎖 存器的一輪出；以及 " 一輸出延遲（output delay) ’用以延遲所塑造之該輸 出’该輸出延遲提供一脈衝’以對該直行復原施加脈衝。 •如吻求項7所述之積體電路晶片，其中該存取感測鎖存器為 。/又夂—重設鎖存器（set-reset(SR) latch),設定該SR鎖存 f以回應該指示，且重設該SR鎖存器以回應一本地時脈 (local clock)。 9.如請求項8所述之積體電路晶片，更包含： 4 旧 M/05105TW 21 I3M040 案號：94131068 WO年ό月1日修正-替換頁 維持在該所選橫“之= H es)狀該娜單元之-訪，該⑽S積體電路更 -的資#ΐ—感測放Al1’用以感測儲存於該單元之一所選之 寫入資器Μ π达之忒直仃並重新驅動所感測之該資料；以及 本地時脈邏輯，用以提供該本地時脈。 11.如，求項10所述之積體電路晶片，其中該直行復原包含： 一，Ρ型場效電晶體(PFET)，位於SRAM單元之每一該 且由該脈衝·控’該對P型場效電晶體之每-個係連接 “<互?位το,對之—對應的-贿雜應賴之間；以及 一等化器（equalizer)PFET於SRAM單元之每一該直 二Ξ等化器PFET係連接於該互補位元線對之間且由該脈衝 12如清求J員11所述之積體電路晶片，其中每一該3讓單元 包含： 4IBM/05105TW 22 1364040 案號：94131068 1〇〇年6月1曰修正-替換頁 · - * 一對父互輕合(cross-coupled)爲向器；以及:十’ —一，NFET傳輪閘極(pass gates)，該對MFET傳輸閘極 之母一個係連接於該對交互輕合反向器之一輪出與一對互補 位元線之一對應的一個之間。 13.如請求項12所述之積體電路晶片，其中該積體電路係在 一部份空乏(PD)之絕緣層上矽(S0I)晶片上。 14·如請求項13所述之積體電路晶片，其中該涨八肘陣列包含 少於100個SRAM單元於每一該直行上。 15· —種CMOS積體電路晶片，包含以橫排（r〇ws)及直行 (columns)排列之靜態隨機存取記憶體(SRAM)單元之一 s_ 陣列，該SRAM陣列包含： 一直行復原（column restore)，連結於該直行的每一個，該直 行復原選擇性地嵌位直行至一供應電壓； 一橫排選擇(row select)，用以自該SRAM陣列中之該橫

排中選擇一橫排，以回應一橫排位址(r〇w address)，所選^ 該橫排係一半地選擇在該橫排中的該SRAM單元； 一直行選擇(column select)，用以自該直行之中選擇一 個以上之直行，在該所選橫排中以及在每一個該一個以上直行 之所選之一 _的該SRAM單元係所選單元，維持在該所選橫排 中之該SRAM單元為一半所選單元；以及 、 一本地直行浮接脈衝產生器（local c〇lumn flQat pulse generator) ’對該直行復原施以脈衝，以回應儲存單元之該橫 排的一半選擇，該直行復原係浮接包含該一半所選單元之直 行。 4 旧 M/05105TW 23 案號：94131068 100年6月1日修正-替換頁 16·如請求項15所述之CMOS積體電路晶片，其中每一該橫排 為連接至一字元線(word line)之該SRAM單元之一橫排，而每 一該直行為連接至一互補的位元線(bit lines)對之該SRAM 單元之一直行。 17.如請求項16所述之CM〇s積體電路晶片，其中該直行復原 包含：位於SRAM單元之每一該直行且由該本地直行浮接脈衝 產生器所閘控（gated)的一對P型場效電晶體(PFET)，該對P 型場效電晶體之每一個係連接於該互補位元線對之一對應的 一個與該供應電壓之間。 18·如請求項π所述之CM0S積體電路晶片，其中該直行復原 更包含一等化器（equalizer)PFET於SRAM單元之每一該直 行’該等化器PFET係連接於該互補位元線對之間且由該本地 直行浮接脈衝產生器所閘控。 19. 如請求項18所述之CMOS積體電路晶片，其中該本地直行 浮接脈衝產生器包含： 一存取感測鎖存器（access sense latch) ’用以接收一 陣列存取之一指示’以及在指示該陣列存取的一決定上鎖存； 一脈衝整形器（pulse shaper)，用以塑造該存取感測鎖 存器的一輸出；以及 一輸出延遲（output delay) ’用以延遲所塑造之該輸 出，該輸出延遲提供一脈衝，以對該直行復原施加脈衝。 20. 如請求項19所述之CMOS積體電路晶片，其中該存取感測 4 旧 M/05105TW 24 案號：94131068 100年6月1日修正-替換頁 為-没定-重設鎖存器（set reset(SR) latch)，設定該 ^鎖存H以回應該指示，且重設該SR鎖存器㈣應—本地時 脈（local clock) 〇 21. 如請求項20所述之CMOS積體電路晶片，更包含： 至少一感測故大器，用以感測儲存於該單元之一所選之一的資 料； 次至少一輸入/輸出（I/O)驅動器’每一該I/O驅動器傳送 寫入負料至一所選之該直行並重新驅動所感測之該資料；以及 本地時脈邏輯’用以提供該本地時脈。 22. 如請求項21所述之CM〇s積體電路晶片，其中每一該SRAM 單元包含： 一對交互耦合反向器；以及 —一對NFET傳輸閘極(pass gates)，該對NFET傳輸閘極 之母一個係連接於該對交互耦合反向器之一輸出與一對互補 位元線之一對應的一個之間。 23. 如請求項22所述之CMOS積體電路晶片，其中該積體電路 係在一部份空乏(PD)之絕緣層上矽(s〇I)晶片上。 24. 如請求項23所述之CMOS積體電路晶片，其中該SRAM陣 列包含少於100個SRAM單元於每一該直行上。 25· —種CMOS靜態隨機存取記憶體(SRAM)，包含： 以橫排（r ows )及直行(co 1 umns )排列之一靜態隨機存取 s己憶體（SRAM)單元卩車列’一字元線(wonj line)連接至該SRAM 4IBM/05105TW 25 1364040 素號：94131068 • !〇〇年6月1 a修正-替換頁 單元之母一該橫排，且一互補的位元線（bH Hnes)對連接至 . 該SRAM單元之每一該直行； 一對位元線復原P型場效電晶體(PFET)，連接至在每一 該直行中的每一該互補的位元線對，該對位元線復原pFET選 擇性地嵌位該互補的位元線對至一供應電壓； 也气排選擇，用以自該橫排中選擇一橫排，以回應一橫 排位址(row address) ’所選之該橫排係一半地選擇在該所選 橫排中的該SRAM單元； φ 一直行選擇，用以自該直行之中選擇一個以上之直行， 在該所選橫排中以及在每一個該一個以上直行之所選之一中 的該SRAM單元係所選單元，維持在該所選橫排中之該SRAM 單元為一半所選單元；以及 本地直行浮接脈衝產生器（l〇cal column float pulse。generator) ’脈衝關閉該對位元線復原pFET，以回應 儲存單元之該橫排的一半選擇，關閉該對位元線復原pFETg 浮接該一半所選單元。 26. 如請求項25所述之CMOS SRAM ,更包含一等化器 鲁 （equalizer)PFET於SRAM單元之每一該直行，該等化器pFET 係連接於該互補位元線對之間且由該本地直行浮接脈衝產生 器所閘控。 27. 如請求項26所述之CM0S SRAM，其中該CM〇s SRAM陣列 係在一部份空乏(PD)之絕緣層上矽（s〇I)晶片上。 28·如請求項27所述之CMOS SRAM ’其中該本地直行浮接脈 衝產生器包含： 4 旧 M/05105TW 26 1364040 t 案號：94131068 100年6·月1曰修正-贊換頁 . ..... 一存取感測鎖存器（access sense latch)，用以接^一 陣列存取之一指示，以及在指示該陣列存取的一決定上鎖存； 一脈衝整形器（pulse shaper)，用以塑造該存取感測鎖 存器的一輸出；以及 一輸出延遲（output delay)，用以延遲所塑造之該輸 出，該輸出延遲提供一脈衝，以對該直行復原施加脈衝。 29二求項28所述之CMOS SRAM，其中該存取感測鎖存器 為二设疋-重設鎖存器（set_reset(SR) latch)，設定該邠鎖 存器以回應該指示，且重設該SR鎖存器以回應一本地時脈 (local clock)。 30.如請求項29所述之CMOS SRAM，其中每一該SRAM單元包 含： 一對交互耦合反向器；以及 —一對NFET傳輸閘極(pass gates)，該對nfet傳輸閘極 之每一個係連接於該對交互耦合反向器之一輸出與一對互補 位元線之一對應的一個之間。 31·如請求項3G所述之CMOS SRAM，其中該SRAM陣列包含少 於100個SRAM單元於每一該直行上。 32.如請求項31所述之CMOS SRAM，更包含： 至少一感測放大器，用以感測儲存於該單元之一所選之一的資 料； ' 至少一輸入/輸出（1/0)驅動器，每一該1/〇驅動器傳送 寫入資料至一所選之該直行並重新驅動所感測之該資料；以及 4IBM/05105TW 27 案珑：94131068 100年6月1日修正_替換頁 33 -脈邏輯’用以提供該本地時脈。 下步驟：M存取健存於一儲存陣列中之資料的方法’包含以 陣列中選擇-橫排單元； 橫排相交之至少-直行;以及 崎料係連接 法，ί之存取儲存於一儲存陣列中之資料的方 隨機憶體:排(=wf及/行(col_)排狀 方法的步驟⑷之前，)==¾驟仙叫_橫排之該 (al)嵌位該直行至一供應電壓。 35.，請求項34所述之存取儲存於—儲存陣财 元之該_係—靜態讓(麵)陣列，、且每一 2排與複數_直行相交，而用讀位該直行的步驟二 啟動在每-該直行㈣嵌位元件，_以浮触 含酬在與—所_橫抛賴該複數健行中的ί 36.如請求項35所述之存取儲存於一儲存 CM〇S SRAM ^ 型场效電曰曰體(PFET)，且用以選擇性地嵌 驟⑻及0〇分別包含降低及提高該嵌位㈣的=直订的步 37.如請求項36所述之存取儲存於一健存陣列中之資料的方 4IBM/05105TW 28 1364040

案號：94131068 100年6月1曰·修正-替換頁 法’其中降低該嵌位之PFET之該閘裣以回應一本地時脈，且 提高該嵌位之PFET之該閘極以回應—本地位址。 4IBM/05105TW 29