CN100359596C - 具有增强测试能力的半导体存储设备 - Google Patents

Abstract

一种存储设备，包含至少一个具有第一和第二单元块的存储体，各存储体都含有多个单元阵列和用来译码输入的行地址及输出第一和第二单元块的列选择信号的第一和第二译码单元，还包含列地址传输单元、第一组合电路、第二组合电路、第一和第二输出端衰减器。该存储设备可以在较短时间内测试其单元。

Description

具有增强测试能力的半导体存储设备

技术领域

本发明涉及一种半导体存储设备，尤其是具有增强测试能力的半导体存储设备，这种能力用来找出半导体存储设备中的故障。

背景技术

半导体存储设备包含多个内存单元。若半导体存储设备中的任何单元发生故障，则该半导体存储设备就无法使用。在半导体存储设备制成后，需要有测试程序，以找出半导体存储设备中的故障单元。

一般而言，半导体存储设备为测试电路留有额外区域，该测试电路可以高速测试半导体存储设备中的所有单元。但是，随着半导体存储设备集成度的提高，半导体存储设备的单元测试需要很多的时间和努力，所以需要研究和发展半导体存储设备。

图1为现有半导体存储设备的方框图。

如图所示，存储设备包含4个存储体100，200，300和400。这4个存储体的输出会输入到数据输出缓冲器500。数据输出缓冲器500响应时钟信号，将输入的数据从数据输出缓冲器500，经输出端衰减器500’输出到外部电路。

一个存储体，如100，包含：各自具有多个单元阵列的第一和第二单元块110和150；及分别将输出自第一和第二单元块110和150的数据放大，并将放大的数据输出到数据输出缓冲器500的I/O读出放大器130和140。

第一单元块110含有：具有许多单元的单元阵列111到116；及用来放大和输出单元数据的位线读出放大器117到120。此外，虽然为了方便未将第二到第四存储体200、300和400详细图示在图1中，但是第二到第四存储体200、300和400的结构和第一存储体100相同。

图2描述图1所示位线读出放大器逻辑的优选实施例。

如图所示，位线读出放大器117包含：位线读出放大器117d，用来感应并放大位线对BL和/BL间的电压差；均衡逻辑117c，用来预充电并均衡位线对BL和/BL的电压；第一连接逻辑117a，用来将单元阵列111连接到位线读出放大器一侧；第二连接逻辑117b，用来将单元阵列113连接到位线读出放大器另一侧；及输出逻辑117e，用来输出由位线读出放大器117d放大的位线电压。其中，RTO和/S为可以使能或禁止位线读出放大器117d的使能信号。BISH和BISL为可以使能或禁止第一和第二连接逻辑117a和117b的使能信号。Vblp为将被预充电的位线电压。BIEQ为可以使能或禁止均衡逻辑117c的使能信号。列选择信号YI为可以使能或禁止输出逻辑117e的使能信号。

下面，参考图1和图2，详细说明半导体存储设备的数据通路。

首先，若地址输入到存储设备，则存储体中对应该地址的被选单元阵列的字线就会被使能。连接到使能字线WL的MOS晶体管M1就会导通，使得储存在电容器C1中的数据供应到位线对BL和/BL。然后，因为储存在电容器C1内的数据信号太弱，所以位线读出放大器117d感应并放大该数据信号。

若列选择信号YI被使能，则被位线读出放大器117d感应放大的数据信号将会输出到数据线对DB和/DB。数据线对DB和/DB的输出数据会再被DB读出放大器，如示于图1的方块130，放大一次，然后才通过输出缓冲器500输出到外部电路。

因为数据线对DB和/DB相对较长，所以需要DB读出放大器将微弱的数据放大。此外，DB读出放大器的数量取决于被列选择信号YI同时输出的数据大小。通常，一个存储体前面有一个DB读出放大器。

参考图2，其中一位数据由列选择信号YI输出到数据线对DB和/DB。但是，最近需要有可以高速操作的存储设备。因此，设计存储设备，使得可以对应一个列选择信号YI，将4位数据一次输出到DB读出放大器。

输入地址可以分成行地址和列地址。行地址使能字线，而列选择信号YI则是根据列地址产生。

图3为用来测试同步存储设备的现有测试块的方框图。如图所示，一个存储体，如第一存储体100，包含第一单元块110和第二单元块150。为了可以高速操作，该存储体具有第一和第二单元块110和150，而每一个单元块都具有一个DB读出放大器和一个译码器。

用来测试存储设备的测试块包含：Y计数器720，用来从外部电路接收地址AD<0>到AD<9>并依序计数；译码器740和750，用来对从Y计数器输出的地址YA<0>到YA<9>进行译码，然后将列选择信号YI输出到第一和第二单元块110和150；DB读出放大器130和140，用来放大输出自第一和第二单元块110和150的数据信号；测试电路600，用来组合输出自DB读出放大器130和140的数据信号，并执行测试程序；及输出缓冲器530，用来缓冲测试电路600的输出信号，并通过输出端衰减器输出到外部电路。此外，存储体具有指令控制器，用来通过接收几种指令信号，如/CS、/CAS等等，控制Y计数器720。

图4展示图3所示测试块测试操作的时序图。

下面，参考图3与图4，详细说明存储设备的测试操作。

若输入到指令控制器710的几种指令信号对应测试模式，则存储设备即以测试模式操作。Y计数器720接收列地址AD<0>到AD<9>，且以脉冲时间BL对列地址AD<0>到AD<9>进行计数，并输出已计数列地址YA<0>到YA<9>。脉冲时间BL为同步存储设备的规格；详细而言，就是当输入一个地址时，可连续输出的数据数。例如，若脉冲时间为4，则计数器720对接收的列地址计数4次，并输出已计数列地址。

第一YI译码器740接收输出自Y计数器720的已计数地址YA<0>到YA<9>，并通过从YI<0>到YI<1023>的YI线中选择两条YI线YI<a>与YI<b>，输出8位测试数据。如图2所示，通过YI线输出被位线读出放大器感应的数据信号。假设若选择一条YI线，则输出4位数据。

若存储设备运行在0×16模式，则由1条YI线可同时输出一个4位的数据信号。若在第一和第二单元块110和150中各自的两条YI线，即总共4条YI线，都被选用，则可以将16位的数据输出到外部电路。此处，假设所有单元都存有测试数据，而且若在预定时间通过使能字线选用YI线，则测试数据可通过位线直接输出。

第二YI译码器750也接收输出自Y计数器720的已计数地址YA<0>到YA<9>，并通过从YI<0>到YI<1023>的YI线中选择两条YI线YI<c>与YI<d>，输出8位测试数据。自第一和第二YI译码器740和750输出的信号被同时输出，结果，包含在各自单元块110和150中的各YI线会同时被选用。

输出自第一单元块110的8位测试数据由第一DB读出放大器130感应和放大，而8位测试数据的各位输入到测试电路600中第一到第四NOR门601到604的各端。输出自第二单元块150的8位测试数据也由第二DB读出放大器140感应和放大，而且分别输入到测试电路600中第一到第四NOR门601到604的各端。

此处，测试数据组有一定模式。每一个输出自DB读出放大器组的数据都完全相同，而且各组都包含4个DB读出放大器：例如，第一组具有第1、5、9和13DB读出放大器；第二组具有第2、6、10和14DB读出放大器；第三组具有第3、7、11和15DB读出放大器；第四组具有第4、8、12和16DB读出放大器。

若自第1到第16DB读出放大器输出的数据和储存的初始测试数据相同，则第一到第四NOR门601到604的输出信号在逻辑高位，结果，第一和第二NAND门605和606的输出在逻辑低位。因此，最后一个NOR门607的输出在逻辑高位，而通过输出缓冲器530的信号，则以逻辑高位输出到输出端衰减器530’。

输出到输出端衰减器530’的信号只有一位，但因为其是通过在测试电路600中组合各位信号所产生的，所以被当作测试存储设备的16位数据。所以。若输出端衰减器530’输出逻辑低位信号，则需要详细检查存储设备中的相关单元。

如图4所示，在测试读取模式下，每一个8位信号都由第一和第二YI译码器740和750的每一个输出信号，输出到测试电路600。然后，对供给输出端衰减器530’的输出信号的测试可被当作是对存储设备16个单元的检查。因为各存储体都有一个输出端衰减器，所以各存储体的测试程序独立执行。

在一个时钟时间内，可以用上述的方式测试16个单元。所以，对包含几个4K单元存储体的存储设备，需要256个时钟时间测试存储设备所有的单元。如今，典型的存储设备，如512Mb内存，包含4个存储体，而各存储体都有128Mb单元。因此，需要8Mb时钟测试存储设备中所有的单元。因为8Mb时钟为相对较长的时间，所以需要能快速测试存储设备所有单元的测试块。

图5为图3中Y计数器的部分电路示意图。

对应多个输入地址，Y计数器可以包含多个图5所示的部分电路。若地址AD<0>输入到Y计数器，则Y计数器通过图5所示的’A’通路输出YA<0>。在下一时间，在锁存地址AD<0>后，Y计数器通过’B’通路输出YA<0>。此操作由输出自指令控制器710的控制信号casp和Icasp控制。

为了能以高速操作存储设备，开发了一种双倍数据率存储设备(下面简称为DDR存储设备)，可以在时钟升缘和降缘输出数据信号。此外，还开发了一种组合型存储设备，可以根据系统状况，以与原有技术的单同步存储设备或与DDR存储设备相同的方式操作。

图6为用来测试同步组合型存储设备的另一现有测试块的方框图。

如图所示，测试块的结构和图3所示的测试块类似。但是，此处有两个测试电路600和600’，而且第一和第二单元块110’和150’都各自具有16个DB读出放大器。测试块还包含通路选择电路620，用来将输出自测试电路600和600’的数据选择性地输出到输出缓冲器530。

图7为当同步组合型存储设备在单一模式下操作时，图6所示测试块的测试操作时序图。单一模式指数据在时钟信号的升缘输出，类似现有同步存储设备的操作模式。

下面，参考图6和图7，详细说明当组合型存储设备在单一模式下操作时，用来测试测试块的一种方法。

该测试块的操作和图3所示的测试块类似。第一YI译码器740接收输出自Y计数器720的地址信号YA<0>到YA<9>，并将其解码，然后选择YI线。存储设备在各单元块110’和150’中都包含16个DB读出放大器。所以，通过选择4条YI线，可以将16位测试数据通过DB读出放大器一次输出到第一测试电路600。

此外，第二YI译码器750接收输出自Y计数器720的地址信号YA<0>到YA<9>，并将其解码，然后选择YI线。存储设备在各单元块110’和150’中都包含16个DB读出放大器。所以，通过选择4条YI线，可以将16位测试数据通过DB读出放大器一次输出到第二测试电路600’。

此处，类似前面的说明，输出自DB读出放大器组的各数据完全相同，而且各组都包含4个DB读出放大器：第一组具有第1、5、9和13DB读出放大器；第二组具有第2、6、10和14DB读出放大器；第三组具有第3、7、11和15DB读出放大器；第四组具有第4、8、12和16DB读出放大器。

假设储存在单元块110’和150’所有单元中的数据起始时都在逻辑低位。若起始储存在存储设备中的数据输出到第1到第16DB读出放大器，则第一测试电路600中的第一到第四NOR门601到604的输出信号为逻辑高位。但是，若在存储设备中有任何故障单元，则第一到第四NOR门601到604就不会输出逻辑高位信号。若没有任何故障单元，则第一和第二NAND门605和606的输出信号为逻辑低位，而最后的NOR门607的输出信号为逻辑高位。输出自第一测试电路600的输出信号，通过通路选择电路620和输出缓冲器530后，输出到外部电路。

此处不说明第二测试电路600’的操作，因其和第一测试电路600相同。

虽然输出端衰减器530’的输出信号只有一位，但是可以视为16位测试数据的测试结果。即通过使用一个输出端衰减器，在一个测试时间内一次测试完16位单元。

在测试读取模式的图7中，输出自第一和第二YI译码器的各16位信号输出到第一和第二测试电路600和600’。其说明16位数据被组合并输出到输出端衰减器530’的测试电路的操作。

每一个存储体都使用一个输出端衰减器，所以每一个存储体都能用上述方式独立地测试其单元。

16位单元可以一次测试。因此，若存储设备具有4K存储体，如图7所示，则测试存储设备中所有单元的总测试时间为256个时钟时间。今日，在具有128Mb存储体的高集成度存储设备中，测试存储设备中所有单元需要8Mb个时钟时间。

图8为当同步组合型存储设备在DDR模式下操作时，图6所示测试块的测试操作时序图。

如图所示，通过第一和第二YI译码器740和750，在时钟信号的每一个升缘和降缘选择不同的4个YI线。因此，在每一个时钟时间内，可以测试32位单元。

在具有4K存储体的存储设备的DDR模式下，如图7所示，因为一次要测试32位单元，所以测试存储设备所有的单元需要128个时钟时间。如今在具有128MB存储体的高集成度存储设备中，测试存储设备的所有单元需要4Mb个时钟时间。但是，因为在时钟信号的每一个升缘和降缘连续输出数据，所以需要可以一次测试两倍单元的测试电路。若没有该测试电路，则存储设备必须在单一模式下操作。

总而言之，当存储设备有更高集成度时，为有效地测试存储设备及减少制造成本，存储设备的测试时间为一关键因素。所以需要一种可以在较短时间内测试其单元的同步存储设备。

发明内容

因此，本发明的目的是提供可以减少测试时间的同步存储设备。

根据本发明的一方面，提供了一种存储设备，包含：至少一个具有第一和第二单元块的存储体，其中各存储体都包含多个单元阵列和用来译码输入的列地址并输出第一和第二单元块的列选择信号的第一和第二译码单元，还包含列地址传输单元，该列地址传输单元用来在测试模式时同时使能第一和第二译码单元，而不管输入列地址的块选择信号，该块选择信号选择第一或第二单元块；第一组合电路，在测试模式下，用来组合由第一单元块的列选择信号输出的测试数据，且侦测测试数据的错误；第二组合电路，在测试模式下，用来组合由第二单元块的列选择信号输出的测试数据，且侦测测试数据的错误；及第一和第二输出端衰减器，用来分别输出输出自第一和第二组合电路的信号。

附图说明

根据下面参考附图的优选实施例的说明，本发明上面的和其它目的与特征将会变得很清楚，其中：

图1为现有半导体存储设备的方框图；

图2为图1所示位线读出放大器逻辑的优选实施例；

图3为用来测试同步存储设备的现有测试块的方框图；

图4为图3所示测试块测试操作的时序图；

图5为图3中Y计数器的部分电路示意图；

图6为用来测试同步组合型存储设备的另一现有测试块的方框图；

图7为当同步组合型存储设备在单一模式下操作时，图6所示测试块的测试操作时序图；

图8为当同步组合型存储设备在DDR模式下操作时，图6所示测试块的测试操作时序图；

图9为用来测试根据本发明优选实施例的存储设备的测试块方框图；

图10为图9所示存储设备的测试操作时序图；

图11为用来测试根据本发明另一实施例的存储设备的测试块方框图；

图12为图11所示Y计数器的示意电路图；以及

图13为图11所示Y计数器的示意电路图。

具体实施方式

下面将参考附图详细说明根据本发明的半导体存储设备。

该半导体存储设备包含几个存储体。每一个存储体都包含具有多个单元阵列的第一和第二单元块110和150。

图9为用来测试根据本发明优选实施例的存储设备的测试块方框图。

如图所示，在根据本发明的优选实施例的存储设备中，存储体包含第一和第二单元块110和150，第一和第二译码单元740和750，列地址传输单元810，第一和第二组合电路600和600’，第一和第二DB读出放大器130和140，第一和第二输出缓冲器510和520，及第一和第二输出端衰减器510’和520’。

第一和第二单元块110和150具有多个单元阵列。第一和第二译码单元740和750将输入列地址译码，然后输出第一和第二单元块110和150的输出列选择信号，如YI<0>到YI<1024>。列地址传输单元810在测试模式期间，不管输入列地址的块选择信号YA<0>为何，都会同时使能第一和第二译码单元740和750。块选择信号YA<0>为用来选择第一或第二单元块110和150。第一组合电路600组合由第一单元块110的列选择信号YI<0>到YI<1022>输出的测试数据，以侦侧在测试模式时测试数据的错误。第二组合电路600’组合由第二单元块150的列选择信号YI<1>到YI<1023>输出的测试数据，以侦测在测试模式时测试数据的错误。第一和第二输出端衰减器510’和520’分别输出输出自第一和第二组合电路600和600’的各信号。

第一和第二DB读出放大器130和140感应并且放大输出自第一和第二单元块110和150的测试数据。第一和第二输出缓冲器510和520用来缓冲第一和第二组合电路600和600’的输出信号，并且将输出信号通过第一和第二输出端衰减器510’和520’输出到外部电路。

此外，还有指令控制器710，用来在接收如/CS，CAS，/RAS等几个指令信号后，控制存储设备的操作模式。存储设备还包含：测试模式控制器800，用来根据指令控制器710控制列地址传输单元810；及Y计数器720，用来接收列地址AD<0>到AD<9>，并且输出在脉冲时间BL中计数的计数地址YA<0>到YA<9>。

在正常模式下，响应于用来选择第一和第二译码单元740和750的块选择信号YA<0>，列地址传输单元810选择性地使能第一或第二译码单元740或750。

第一组合电路600包含用来接收测试数据的第一到第四互斥NOR门(exclusive NOR gate，)，用来分别接收4个NOR门的各2个输入信号的第一和第二NAND门，及用来接收第一和第二NAND门的输出信号的NOR门。输出自DB读出放大器组的测试数据完全相同，而且各组都包含4个DB读出放大器：第一组具有第1、5、9和13DB读出放大器；第二组具有第2、6、10和14DB读出放大器；第三组具有第3、7、11和15DB读出放大器；及第四组具有第4、8、12和16DB读出放大器。第二组合电路600’的元件和第一组合电路600相同。

图10为图9所示存储设备的测试操作时序图。

参考图9和图10，根据本发明当前实施例说明存储设备的操作。

若指令控制器710输入的指令相应于测试模式，则存储设备操作在测试模式下。Y计数器720在脉冲时间BL内计数列地址AD<0>到AD<9>。

此处，脉冲时间BL为同步存储设备的规格；详细而言，就是当输入一个地址时，可以连续输出的数据数目。例如，若脉冲时间为4，则计数器720对接收列地址计数4次，并随后输出计数的列地址。

在列地址传输单元810中，通过输出自测试模式控制单元800的控制信号ctrl，传输门T1和T2被关闭，而MOS晶体管MP1和MN1被导通。即，不管用来选择第一和第二YI地址740和750的块选择信号YA<0>为何，第一和第二YI译码单元740和750总是被使能。

在接收到计数器的列地址YA<1>到YA<9>的后，第一和第二YI译码单元740和750选择YI线，使得第一和第二单元块110和150可以同时将测试数据输出到第一和第二DB读出放大器130和140。

在同时自Y计数器720接收到计数地址YA<1>到YA<9>之后，第一YI译码单元740选择YI线YI<0>到YI<1022>当中的4条YI线YI<a>，YI<b>，YI<c>和YI<d>，使得16位测试数据被输出到DB读出放大器130。其中假设：测试数据可以储存在存储设备各单元中，且若字线被使能，且YI线在适当时间被选取，则测试数据直接经由位线输出。

同样地，在同时自Y计数器720接收到计数地址YA<1>到YA<9>的后，第二YI译码单元750选择YI线YI<1>到YI<1023>当中的4条YI线YI<a’>，YI<b’>，YI<c’>和YI<d’>，使得16位测试数据被输出到DB读出放大器140。即，在第一和第二YI译码器740和750当中，都有4条YI线同时被选取，所以各有16位测试数据分别输出到第一和第二DB读出放大器130和140。

输出自第一单元块110的16位测试数据，通过DB读出放大器130感应和放大，且分别输入到第一组合电路600的第一到第四NOR门601到604。此外，输出自第二单元块150的16位测试数据，通过第二DB读出放大器140感应和放大，且分别输入到第二组合电路600’的第五到第八NOR门608到611。

输出自DB读出放大器组的测试数据完全相同，而且各组都包含4个DB读出放大器：第一组具有第1、5、9和13DB读出放大器；第二组具有第2、6、10和14DB读出放大器；第三组具有第3、7、11和15DB读出放大器；及第四组具有第4、8、12和16DB读出放大器。

因此，若测试数据被输出到第一和第二DB读出放大器130和140，则第一到第八NOR门601到604和608到611的输出信号为逻辑高位，然后第一到第四NAND门605、606、612和613的输出信号为逻辑低位。因此，最后的NOR门607和614的输出信号为逻辑高位，而且在各自通过输出缓冲器510和520及各输出端衰减器如510’和520’之后，输出到外部电路。

若最后的NOR门607和614的输出信号为逻辑高位，则对应输出信号的存储设备的32个单元没有有任何故障。即，第一和第二组合电路600和600’的每一个都可以测试16个单元是否完好。

如图10所示，在测试模式的读取状态下，第一和第二YI译码单元740和750的每一个都各自选取4条YI线，如Y<0>，YI<2>，YI<4>和YI<6>；YI<1>，YI<3>，YI<5>和YI<7>。然后每一个16位测试数据都分别经由第一和第二DB读出放大器130和140，自第一和第二单元块110和150输出。

第一和第二组合电路600和600’的每一个都将16位测试数据组合成一位信号。此一位信号在通过各自的输出缓冲器510和520及各自的输出端衰减器如510’和520’的后，输出到外部电路。因此，只要检查一位信号，就能一次测试16个单元。

在具有4个存储体的存储设备中，若存储体在测试操作时使用两个输出端衰减器，则测试存储设备中所有单元的总时间只有一半。在存储设备具有4个存储体，而各存储体都使用两个输出端衰减器的情形下，一次要使用8个输出端衰减器。

如上述的方法，在图9所示的存储设备中，因为一次要测试32个单元，所以测试4Kb存储体中所有的单元需要128个时钟时间。当今存储设备一般包含128Mb存储体。因此，测试存储体中所有的单元需要4Mb时钟时间。所以，虽然存储设备并未操作在双模式下，但是若使用两个输出端衰减器，则总测试时间只有一半。

图11为用来测试根据本发明另一实施例的存储设备的测试块方框图。

如图所示，输出自测试模式控制单元的控制信号ctrl输入到Y计数器720。在测试模式下，Y计数器720接收控制信号ctrl，然后输出块选择信号YA<0>到第一和第二YI译码单元740和750。此处，输入到第一YI译码单元740的块选择信号YA<0>为逻辑低位。输入到第二YI译码单元750的块选择信号YA<0>为逻辑高位。因此，不管块选择信号YA<0>为何，总是使能第一和第二YI译码单元740和750。

在测试模式下，通过使能第一和第二YI译码单元740和750，4条YI线同时被选取，使得16位测试数据可以自第一和第二单元块110和150输出。该输出的测试数据由第一和第二组合电路600和600’组合。各组合后的一位测试数据在通过各自的第一和第二输出缓冲器510和520，及各自的第一和第二输出端衰减器510’和520’的后，输出到外部电路。

图12为图11所示Y计数器的示意电路图。

如图所示，在根据本发明优选实施例的存储设备的正常操作下，Y计数器接收地址信号AD<0>，然后输出块选择信号YA<0>。若地址信号AD<0>在逻辑低位，则使能第一YI译码单元740。若地址信号AD<0>在逻辑高位，则使能第二YI译码单元750。

在测试模式下，不管地址信号AD<0>为何，由测试模式控制单元800输出到第一YI译码单元740的块选择信号YA<0>总是在逻辑低位。此外，输出到第二YI译码单元750的计数地址选择信号YA’<0>总是在逻辑高位。

因此，在测试模式下，不管地址信号AD<0>为何，第一和第二YI译码单元740和750总是被使能，而且分别输出16位测试数据。在图12中，虽然说明了Y计数器中关于地址信号AD<0>的部分，但是此Y计数器部分也有对应其它地址信号AD<1>到AD<9>的用途。

图13为图11所示Y计数器的示意电路图。

除了还包含用来接收控制信号ctrl的MOS晶体管743和743’外，Y计数器和图12所示Y计数器类似。

因此，根据本发明，通过使用较小的额外电路并调整一些电路，存储设备可以减少存储设备中所有单元的测试时间。

本发明已根据具体的实施例详细说明，但是显然，在不脱离本发明的精神和所附权利要求范围的前提下，本领域技术人员可作各种不同的变化和修正。

Claims (4)

1.一种存储设备，至少包含一个具有第一和第二单元块的存储体，其中各存储体都包含多个单元阵列和用来译码输入的列地址并输出第一和第二单元块的列选择信号的第一和第二译码单元，该存储设备包含：

列地址传输单元，在测试模式下用来同时使能第一和第二译码单元，而不管输入列地址的块选择信号如何，该信号选择第一或第二单元块；

第一组合电路，在测试模式下用来组合由第一单元块的列选择信号输出的测试数据，且侦测测试数据的错误；

第二组合电路，在测试模式下用来组合由第二单元块的列选择信号输出的测试数据，且侦测测试数据的错误；及

第一和第二输出端衰减器，用来分别输出输出自第一和第二组合电路的信号。

2.如权利要求1所述的存储设备，其中列地址传输单元，在正常模式下响应块选择信号，选择性地使能该第一或第二译码单元。

3.如权利要求2所述的存储设备，其中第一和第二组合电路的每一个都包含：

用来接收在所有测试数据中具有相同值的各组数据的第一到第四互斥NOR门；

用来分别接收该4个NOR门的每二个输出信号的第一和第二NAND门；及

用来接收第一和第二NAND门输出信号的NOR门。

4.一种存储设备，至少包含一个具有第一和第二单元块的存储体，其中各存储体都具有多个单元阵行，用来在脉冲时间计数输入的列地址并随后输出的计数单元，及用来译码输入的列地址并且输出第一和第二单元块的列选择信号的第一和第二译码单元，存储设备包含：

测试模式控制器，用来在测试模式时同时使能第一和第二译码单元，而不管输出自计数单元的列地址如何；

第一组合电路，用来在测试模式下组合由第一单元块的列选择信号输出的测试数据，且侦测测试数据的错误；

第二组合电路，用来在测试模式下组合由第二单元块的列选择信号输出的测试数据，且侦测测试数据的错误；及

第一和第二输出端衰减器，用来分别输出输出自第一和第二组合电路的信号。

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