JP4975203B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データ書き込み動作及びデータ読み出し動作をクロック信号に同期して行うシンクロナスＤＲＡＭに関するものである。
【０００２】
近年、メモリ周辺機器の動作速度の高速化にともない、ＤＲＡＭ等のメモリの動作速度の高速化が進み、データ書き込み動作及びデータ読み出し動作をクロック信号に同期して行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が実用化されるに至った。また、ＳＤＲＡＭにおいても、動作速度の更なる高速化を図るために、ＳＤＲ（single data rate）からＤＤＲ（double data rate）へと移行している。そして、このようなＤＤＲＳＤＲＡＭの動作試験を確実にかつ低コストで行うことが必要となっている。
【０００３】
【従来の技術】
ＤＤＲＳＤＲＡＭは、既存のＳＤＲＡＭに対して、書き込み動作及び読み出し動作のデータレートを２倍に向上させたものである。その読み出し動作を図１６に従って説明する。
【０００４】
動作制御信号ＣＭとして、読み出しコマンドＲｅａｄが入力されると、基準クロック信号ＣＬＫの立ち上がりに基づいてその読み出しコマンドＲｅａｄが取り込まれ、所定のリードレイテンシーＲＬ後に、第二の基準クロック信号ＤＱＳと、出力データＤＱの出力が開始される。
【０００５】
このとき、出力データＤＱは、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに同期して出力されるため、既存のＳＤＲＡＭに対し、データレートは２倍となる。
【０００６】
書き込み動作時には、第二の基準クロック信号ＤＱＳと入力データＤＱが入力され、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに同期して書き込み動作が行われる。
【０００７】
このようなＤＤＲＳＤＲＡＭの動作試験を行うには、そのデータレートが既存の試験装置のデータレートを上回っていることがある。そこで、ＤＤＲＳＤＲＡＭには、試験装置とデータレートを適合させるためのテスト回路があらかじめ搭載されている。
【０００８】
そのテスト回路の一例を図１７に従って説明する。基準クロック信号ＣＬＫ及び動作制御信号ＣＭに基づいて、メモリ回路１から並行して読み出される読み出しデータＤａＮ，ＤｂＮは、マルチプレクサ回路２に入力される。
【０００９】
マルチプレクサ回路２は、テストモード切り換え回路３により制御される。すなわち、テストモード切り換え回路３は、スイッチ回路ＳＷ１，ＳＷ２を備え、通常モード時にはスイッチ回路ＳＷ１を介して第二の基準クロック信号ＤＱＳをマルチプレクサ回路２に出力し、テストモード時には第二の基準クロック信号ＤＱＳに加えて、スイッチ回路ＳＷ２を介して読み出しデータＤａＮ，ＤｂＮのいすれかを選択するための選択信号ＳＬをマルチプレクサ回路２に出力する。
【００１０】
マルチプレクサ回路２は、通常モード時に、第二の基準クロック信号ＤＱＳのみが入力されると、図１６に示すように、その立ち上がり及び立ち下がりに基づいて、読み出しデータＤａＮ，ＤｂＮを交互に出力し、その読み出しデータＤａＮ，ＤｂＮが出力回路４から出力データＤＱとして出力される。
【００１１】
一方、マルチプレクサ回路２は、テストモード時に、第二の基準クロック信号ＤＱＳに加えて、例えばＨレベルの選択信号ＳＬが入力されると、図１８に示すように、読み出しデータＤａＮを第二の基準クロック信号ＤＱＳの立ち上がりに基づいて出力し、その読み出しデータＤａＮが出力回路４から出力データＤＱとして出力される。
【００１２】
また、Ｌレベルの選択信号ＳＬが入力されると、読み出しデータＤｂＮを第二の基準クロック信号ＤＱＳの立ち上がりに基づいて出力し、その読み出しデータＤｂＮが出力回路４から出力データＤＱとして出力される。
【００１３】
このような動作により、ＤＤＲＳＤＲＡＭのデータレートを１／２として、動作速度の遅い試験装置に出力データＤＱが入力される。
そして、試験装置では、あらかじめ書き込まれた書き込みデータと、出力データＤＱとを比較することにより、当該ＤＤＲＳＤＲＡＭが正常に動作しているか否かが判定される。
【００１４】
【発明が解決しようとする課題】
ところが、上記のようなテスト回路による動作試験では、試験装置に出力データＤＱを出力するデータレートが１／２となるため、全記憶セルのセル情報を読み出す場合、通常のデータレートで出力データＤＱを出力する場合に比して、２倍の時間が必要となる。従って、試験時間及び試験コストが増大するという問題点がある。
【００１５】
また、当該ＤＤＲＳＤＲＡＭがdouble data rateの正常なデータレートで出力データＤＱを出力しているか否かを検出することができないという問題点もある。
【００１６】
また、特開平１１−１０１８５５号公報には、外部から供給される基準クロック信号を分周する分周回路を備え、その分周回路の分周信号を上記第二の基準クロック信号として使用することにより、試験装置に合わせてデータレートを低下させる構成が開示されている。
【００１７】
ところが、このような構成では、分周回路の動作遅延時間により、基準クロック信号の立ち上がりと、分周信号の立ち上がりとの間に時間的ずれが生じると、試験装置により書き込みデータの読み出しデータとの比較を正常に行うことができなくなることがある。
【００１８】
そこで、分周信号と基準クロック信号とのずれを解消するような制御回路をテスト回路内に搭載すると、テスト回路の回路規模及び回路面積が増大し、かつ素子数の多い分周回路を搭載すること自体、テスト回路の回路規模及び回路面積を増大させるという問題点がある。
【００１９】
この発明の目的は、回路面積を増大させることなく、動作試験時間の短縮を図り得る試験回路を備えた半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、内部回路１は、第一の基準クロック信号ＣＬＫに基づいて動作し、入出力回路１５は、第二の基準クロック信号ＤＱＳに基づいて、前記内部回路１から出力されるデータＤＱの出力動作と、前記内部回路１へのデータ入力動作とを行う。比較判定回路１６（比較回路及び判定回路）は、前記第二の基準クロック信号ＤＱＳに基づいて、前記内部回路１から出力される被判定データＤＱと該被判定データの期待値ＥＸとが一致するか否かを比較判定した判定結果ＴＲを出力する。
【００２１】
具体的には、前記第二の基準クロック信号ＤＱＳの立ち上がりに基づいて前記内部回路１から出力される第１被判定データと該第１被判定データの期待値とが一致するか否かを示す第１比較結果を、前記立ち上がりに同期して前記立ち上がり及び前記第二の基準クロック信号ＤＱＳの周期で定まる第１期間出力し、前記第二の基準クロック信号ＤＱＳの立ち下がりに基づいて前記内部回路１から出力される第２被判定データと該第２被判定データの期待値とが一致するか否かを示す第２比較結果を、前記立ち下がりに同期して前記立ち下がり及び前記第二の基準クロック信号ＤＱＳの周期で定まる第２期間出力する比較回路と、前記第１比較結果及び前記第２比較結果に基づいて前記内部回路から出力されるデータが正常か否かを判定した判定結果を前記第１期間又は前記第２期間出力する判定回路とを備える。
なお、前記第１被判定データの期待値及び前記第２被判定データの期待値は、前記内部回路１にあらかじめ書き込まれた書き込みデータが前記比較回路に入力されたものである。
【００２２】
また、図３及び図４に示すように、前記比較回路は、シリアルデータとして入力される前記第１及び第２被判定データを、前記第二の基準クロック信号に基づいてパラレルデータに変換することにより、該第１及び第２被判定データの出力周波数を低下させるシリアル−パラレル変換部と、前記シリアル−パラレル変換部から出力される各被判定データと前記期待値とが一致するか否かを比較結果として出力する比較部とから構成し、前記判定回路は、前記比較結果がすべて正常か否かを判定した前記判定結果を、前記第二の基準クロック信号に同期して出力する。
【００２３】
また、図３に示すように、前記シリアル−パラレル変換部は、前記第二の基準クロック信号の立ち上がり及び立ち下がりに基づいて交互に導通する一対のスイッチ回路と、前記各スイッチ回路を介して入力される前記第１被判定データ又は前記第２被判定データをそれぞれラッチするラッチ回路とから構成した。
【００２４】
また、図７〜図９に示すように、比較回路は、シリアルデータとして入力される被判定データを、前記被判定データの期待値と順次比較して、シリアルデータの比較結果として出力する。判定回路は、比較結果に基づいて内部回路から出力されるデータが正常か否かを判定した判定結果を第二の基準クロック信号の周期で定まる期間出力する。また、判定回路は、シリアルデータとして入力される前記比較結果を、前記第二の基準クロック信号に基づいてパラレルデータに変換することにより、該比較結果の出力周波数を低下させるシリアル−パラレル変換部と、前記シリアル−パラレル変換部から出力される比較結果がすべて正常か否かを判定した前記判定結果を、前記第二の基準クロック信号に同期して出力する判定部とから構成した。
なお、前記被判定データの期待値は、前記内部回路にあらかじめ書き込まれた書き込みデータが前記比較回路に入力されたものである。
【００２５】
また、図９に示すように、前記シリアル−パラレル変換部は、前記第二の基準クロック信号の立ち上がり及び立ち下がりに基づいて交互に導通する一対のスイッチ回路と、前記各スイッチ回路を介して入力される前記第１比較結果又は前記第２比較結果をそれぞれラッチするラッチ回路とから構成した。
【００２６】
また、図１３に示すように、前記比較回路及び前記判定回路には、位相シフト回路を介して前記第二の基準クロック信号を入力して、該第二の基準クロック信号の位相を調節可能とした。
【００２７】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態を示す。前記従来例と同一構成部分は、同一符号を付して説明する。
【００２８】
ＤＤＲＳＤＲＡＭを構成するメモリ回路１は、前記従来例と同様であり、基準クロック信号ＣＬＫ及び動作制御信号ＣＭが入力される。そして、基準クロック信号ＣＬＫ及び読み出しコマンドＲｅａｄの入力に基づいて、読み出しデータＤａＮ，ＤｂＮ（Ｎ＝１，２・・）をマルチプレクサ回路２に出力する。
【００２９】
マルチプレクサ回路２は、第二の基準クロック信号ＤＱＳの入力に基づいて、読み出しデータＤａＮ，ＤｂＮを交互に出力する。
出力回路４は、マルチプレクサ回路２から出力された読み出しデータＤａＮ，ＤｂＮを、外部へ出力データＤＱとして出力する。
【００３０】
前記出力データＤＱは、スイッチ回路ＳＷ３を介して比較回路５に入力され、前記第二の基準クロック信号ＤＱＳは、スイッチ回路ＳＷ４を介して比較回路５に入力される。
【００３１】
前記比較回路５には、テストモード時にメモリ回路１にあらかじめ書き込まれた書き込みデータが期待値ＥＸとして入力される。そして、比較回路５は、出力データＤＱと期待値ＥＸとを比較して、その比較結果ＣＲを判定回路６に出力する。
【００３２】
前記判定回路６には、前記第二の基準クロック信号ＤＱＳがスイッチ回路ＳＷ４を介して入力され、その第二の基準クロック信号ＤＱＳと前記比較結果ＣＲとに基づいて、判定結果ＴＲを外部試験装置に出力する。
【００３３】
前記スイッチ回路ＳＷ３，ＳＷ４は、テストモード切り換え回路を構成し、テストモード時に導通するように構成される。そして、前記スイッチ回路ＳＷ３，ＳＷ４及び比較回路５及び判定回路６とで試験回路が構成される。
【００３４】
前記比較回路５の具体的構成を図３に示す。すなわち、図３に示す比較回路５ａは、前記出力データＤＱが転送ゲート９ａを介してラッチ回路８ａに入力され、転送ゲート９ｂを介してラッチ回路８ｂに入力される。
【００３５】
前記第二の基準クロック信号ＤＱＳは、前記転送ゲート９ａのＮチャネル側ゲートに入力されるとともに、前記転送ゲート９ｂのＰチャネル側ゲートに入力される。
【００３６】
また、前記第二の基準クロック信号ＤＱＳは、インバータ回路１０ａを介して前記転送ゲート９ａのＰチャネル側ゲートに入力されるとともに、前記転送ゲート９ｂのＮチャネル側ゲートに入力される。
【００３７】
従って、前記第二の基準クロック信号ＤＱＳがＨレベルとなると、転送ゲート９ａが導通するとともに、転送ゲート９ｂが不導通となる。また、第二の基準クロック信号ＤＱＳがＬレベルとなると、転送ゲート９ａが導通するとともに、転送ゲート９ｂが不導通となる。
【００３８】
前記ラッチ回路８ａの出力信号は、ＥＯＲ回路７ａに入力され、そのＥＯＲ回路７ａには、期待値ＥＸが入力される。
前記ラッチ回路８ｂの出力信号は、ＥＯＲ回路７ｂに入力され、そのＥＯＲ回路７ｂには、期待値ＥＸが入力される。
【００３９】
そして、ＥＯＲ回路７ａから比較結果ＣＲ１が出力され、ＥＯＲ回路７ｂから比較結果ＣＲ２が出力される。
このように構成された比較回路５ａでは、入力データＤＱとして読み出しデータＤａＮ，ＤｂＮが交互に入力されると、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、読み出しデータＤａＮがラッチ回路８ａに順次ラッチされ、読み出しデータＤｂＮがラッチ回路８ｂに順次ラッチされる。
【００４０】
そして、ラッチ回路８ａ，８ｂの出力信号がＥＯＲ回路７ａ，７ｂで期待値ＥＸと比較され、ラッチ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致すると、Ｌレベルの比較結果ＣＲ１，ＣＲ２が出力され、ラッチ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致しないと、Ｈレベルの比較結果ＣＲ１，ＣＲ２が出力される。
【００４１】
前記判定回路６の具体的構成を図４に示す。図４に示す判定回路６ａは、前記比較回路５ａから出力される比較結果ＣＲ１，ＣＲ２がＯＲ回路１２ａに入力され、そのＯＲ回路１２ａの出力信号がＮチャネルＭＯＳトランジスタＴr1を介してラッチ回路８ｃに入力される。
【００４２】
前記トランジスタＴr1のゲートには、第二の基準クロック信号ＤＱＳがインバータ回路１０ｂを介して入力される。そして、ラッチ回路８ｃから判定結果ＴＲが出力される。
【００４３】
このように構成された判定回路６ａでは、比較回路５ａから出力される比較結果ＣＲ１，ＣＲ２がともにＬレベルとなると、ＯＲ回路１２ａの出力信号がＬレベルとなり、少なくともいずれかがＨレベルとなるとＯＲ回路１２ａの出力信号がＨレベルとなる。
【００４４】
そして、第二の基準クロック信号ＤＱＳの立ち下がりに基づいて、ＯＲ回路１２ａの出力信号がラッチ回路８ｃでラッチされて、判定信号ＴＲとして出力される。
【００４５】
次に、上記のように構成されたＤＤＲＳＤＲＡＭの試験回路の動作を図５に従って説明する。
メモリ回路１内の各記憶セルには、試験に先立って、たとえば「１」のセル情報を書き込む。次いで、テストモードを設定すると、スイッチ回路ＳＷ３，ＳＷ４が導通状態となる。
【００４６】
この状態で、メモリ回路１に基準クロック信号ＣＬＫ及び読み出し制御信号Ｒｅａｄが入力され、メモリ回路１において読み出し制御信号Ｒｅａｄを取り込んでから、所定のレイテンシーＲＬを経た後（図５においてはＲＬ＝２）、マルチプレクサ回路２に第二の基準クロック信号ＤＱＳが入力されると、メモリ回路１から読み出しデータＤａＮ，ＤｂＮが出力され、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、マルチプレクサ回路２から読み出しデータＤａＮ，ＤｂＮが交互に出力され、その読み出しデータＤａＮ，ＤｂＮが出力回路４から出力データＤＱとして出力される。
【００４７】
比較回路５ａに第二の基準クロック信号ＤＱＳ及び出力データＤＱが入力されると、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、ラッチ回路８ａ，８ｂに読み出しデータＤａＮ，ＤｂＮが順次ラッチされる。
【００４８】
そして、ラッチ回路８ａ，８ｂの出力信号と、期待値ＥＸとがＥＯＲ回路７ａ，７ｂで順次比較され、その比較結果ＣＲ１，ＣＲ２が第二の基準クロック信号ＤＱＳの半周期分ずれた状態で、順次出力される。
【００４９】
期待値ＥＸは、あらかじめ書き込まれた書き込みデータに基づいてＨレベルであるので、読み出しデータＤａＮ，ＤｂＮがＨレベルであれば、比較結果ＣＲ１，ＣＲ２はＬレベルとなる。
【００５０】
判定回路６ａでは、比較結果ＣＲ１，ＣＲ２がＯＲ回路１２ａに入力され、そのＯＲ回路１２ａの出力信号が第二の基準クロック信号ＤＱＳの立ち下がりに基づいて、判定結果ＴＲとして出力される。
【００５１】
そして、比較結果ＣＲ１，ＣＲ２がともにＬレベルであれば、判定結果ＴＲもＬレベルとなる。
一方、図５に示すように、例えば読み出しデータＤａ３にエラーが発生してＬレベルとなると、比較結果ＣＲ１は第二の基準クロック信号ＤＱＳの立ち上がりに基づいてＨレベルとなる。
【００５２】
すると、判定回路６ａでは、第二の基準クロック信号ＤＱＳの次の立ち下がりに基づいてＨレベルの判定結果ＴＲを出力する。この結果、試験装置では、当該ＤＤＲＳＤＲＡＭの動作不良を検出可能となる。
【００５３】
上記のように構成されたＤＤＲＳＤＲＡＭの試験回路では、次に示す作用効果を得ることができる。
（１）ＤＤＲＳＤＲＡＭの読み出し動作のデータレートを外部試験装置に合わせて低下させることなく、動作試験を行うことができるので、試験時間の短縮を図ることができる。
【００５４】
（２）外部試験装置のデータレートを向上させることなく、ＤＤＲＳＤＲＡＭの通常のデータレートで動作試験を行うことができるので、外部試験装置の動作速度の向上を図る必要はない。
【００５５】
（３）動作試験を行うために、ＤＤＲＳＤＲＡＭに搭載する試験回路は小規模な回路であるので、ＤＤＲＳＤＲＡＭのチップ面積の増大を防止することができる。
（第二の実施の形態）
この実施の形態は、前記第一の実施の形態の比較回路５ａ及び判定回路６ａの構成を変更したものである。
【００５６】
図６に示す比較回路５ｂの転送ゲート９ｃ〜９ｆ、インバータ回路１０ｃ，１０ｄ、ラッチ回路８ｄ〜８ｇ及びＥＯＲ回路７ｄ〜７ｇは、前記比較回路５ａを二組ならべた構成であり、転送ゲート９ｃ，９ｄには前記出力データＤＱがＮチャネルＭＯＳトランジスタＴr2を介して入力され、転送ゲート９ｅ，９ｆには前記出力データＤＱがＮチャネルＭＯＳトランジスタＴr3を介して入力される。
【００５７】
前記トランジスタＴr2，Ｔr3のゲートには、カウンタ回路１１ａの出力信号が入力され、そのカウンタ回路１１ａには、前記第二の基準クロック信号ＤＱＳが入力される。
【００５８】
そして、前記カウンタ回路１１ａは、前記第二の基準クロック信号ＤＱＳをカウントして、第二の基準クロック信号ＤＱＳの１周期毎に、トランジスタＴr2，Ｔr3を交互にオンさせるようになっている。
【００５９】
このように構成された比較回路５ｂでは、出力データＤＱ及び第二の基準クロック信号ＤＱＳが入力されると、まず第二の基準クロック信号ＤＱＳの立ち上がりでラッチ回路８ｄに読み出しデータＤａ１がラッチされ、次の第二の基準クロック信号ＤＱＳの立ち下がりでラッチ回路８ｅに読み出しデータＤｂ１がラッチされ、次の第二の基準クロック信号ＤＱＳの立ち上がりでラッチ回路８ｆに読み出しデータＤａ２がラッチされ、次の第二の基準クロック信号ＤＱＳの立ち下がりでラッチ回路８ｇに読み出しデータＤｂ２がラッチされ、このような動作が順次繰り返される。
【００６０】
従って、各ラッチ回路８ｄ〜８ｇには、各読み出しデータが第二の基準クロック信号ＤＱＳの半周期分ずつずれた状態で、それぞれ２周期の間ラッチされる。そして、各ラッチ回路８ｄ〜８ｇの出力信号がＥＯＲ回路７ｄ〜７ｇで期待値ＥＸと比較され、比較結果ＣＲ３〜ＣＲ６がＥＯＲ回路７ｄ〜７ｇから出力される。
【００６１】
前記比較回路５ｂの比較結果ＣＲ３〜ＣＲ６を入力する判定回路は、前記第一の実施の形態の判定回路６ａのＯＲ回路１２ａを４入力とした構成とすればよい。
【００６２】
このように構成された試験回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、ラッチ回路８ｄ〜８ｇの出力信号の周波数を第一の実施の形態のラッチ回路８ａ，８ｂの出力信号の１／２とすることができるので、さらに安定した比較動作及び判定動作を行うことができる。
（第三の実施の形態）
この実施の形態は、前記第一の実施の形態の比較回路５ａ及び判定回路６ａの構成を変更したものである。
【００６３】
図７に示す比較回路５ｃは、前記出力回路４から出力される出力データＤＱと期待値ＥＸが入力されるＥＯＲ回路７ｈで構成される。このような構成により、比較回路５ｃは出力データＤＱと期待値ＥＸが一致したときＬレベル、一致しないときＨレベルの比較結果ＣＲを出力する。
【００６４】
また、前記比較回路５ｃに代えて、図８に示すように、ラッチ回路８ｈを介して出力データＤＱをＥＯＲ回路７ｉに入力した比較回路５ｄとしてもよい。この比較回路５ｄは、ラッチ回路８ｈの動作により、比較回路５ｃに比して、比較動作が安定する。なお、この比較回路５ｃ，５ｄには、第二の基準クロック信号ＤＱＳを入力する必要はない。
【００６５】
図９に示す判定回路６ｂは、前記比較結果ＣＲが転送ゲート９ｇを介してラッチ回路８ｉに入力され、転送ゲート９ｈを介してラッチ回路８ｊに入力される。
前記第二の基準クロック信号ＤＱＳは、前記転送ゲート９ｇのＮチャネル側ゲートに入力されるとともに、前記転送ゲート９ｈのＰチャネル側ゲートに入力される。
【００６６】
また、前記第二の基準クロック信号ＤＱＳは、インバータ回路１０ｅを介して前記転送ゲート９ｇのＰチャネル側ゲートに入力されるとともに、前記転送ゲート９ｈのＮチャネル側ゲートに入力される。
【００６７】
従って、前記第二の基準クロック信号ＤＱＳがＨレベルとなると、転送ゲート９ｇが導通するとともに、転送ゲート９ｈが不導通となる。また、第二の基準クロック信号ＤＱＳがＬレベルとなると、転送ゲート９ｈが導通するとともに、転送ゲート９ｇが不導通となる。
【００６８】
前記ラッチ回路８ｉ，８ｊの出力信号は、ＯＲ回路１２ｂに入力され、そのＯＲ回路１２ｂの出力信号は、ＮチャネルＭＯＳトランジスタＴr4を介してラッチ回路８ｋに入力される。
【００６９】
前記トランジスタＴr4のゲートには前記第二の基準クロック信号ＤＱＳがインバータ回路１０ｆを介して入力される。そして、ラッチ回路８ｋから前記判定結果ＴＲが出力される。
【００７０】
このように構成された判定回路６ｂでは、第二の基準クロック信号ＤＱＳがＨレベルとなると、転送ゲート９ｇが導通するとともに、転送ゲート９ｈが不導通となる。すると、比較結果ＣＲが転送ゲート９ｇを介してラッチ回路８ｉでラッチされ、ＯＲ回路１２ｂに出力される。
【００７１】
また、第二のクロック信号ＤＱＳがＬレベルとなると、転送ゲート９ｈが導通するとともに、転送ゲート９ｇが不導通となる。すると、比較結果ＣＲが転送ゲート９ｈを介してラッチ回路８ｊでラッチされ、ＯＲ回路１２ｂに出力される。
【００７２】
ＯＲ回路１２ｂは、ラッチ回路８ｉ，８ｊの出力信号のＯＲ論理を出力する。そして、第二の基準クロック信号ＤＱＳがＬレベルとなると、トランジスタＴr4がオンされて、ＯＲ回路１２ｂの出力信号がラッチ回路８ｋでラッチされ、判定結果ＴＲとして出力される。
【００７３】
このように構成された試験回路では、出力データＤＱとして出力される読み出しデータＤａＮ，ＤｂＮが比較回路５ｃ若しくは同５ｄで期待値ＥＸと順次比較され、比較結果ＣＲが判定回路６ｂに入力される。
【００７４】
判定回路６ｂでは、前記第一の実施の形態の比較回路５ａと類似した動作により、読み出しデータＤａＮ，ＤｂＮの比較結果ＣＲがラッチ回路８ｉ，８ｊに順次ラッチされ、そのラッチ回路８ｉ，８ｊの出力信号がＯＲ回路１２ｂに入力される。
【００７５】
ＯＲ回路１２ｂでは、ラッチ回路８ｉ，８ｊの出力信号がともにＬレベルの場合に限り、Ｌレベルの出力信号を出力する。そして、第二の基準クロック信号ＤＱＳの立ち下がりに基づいて、ＯＲ回路１２ｂの出力信号が判定結果ＴＲとして出力される。
【００７６】
このような動作により、この実施の形態の試験回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
この実施の形態は、前記第三の実施の形態の判定回路６ｂの構成を、図１０に示す判定回路６ｃに変更したものであり、比較回路は第三の実施の形態の比較回路５ｃ若しくは同５ｄと同様である。
【００７７】
図１０に示す判定回路６ｃのカウンタ回路１１ｂ、トランジスタＴr5，Ｔr6、転送ゲート９ｉ〜９ｍ、インバータ回路１０ｇ，１０ｈ及びラッチ回路８ｌ〜８ｐの構成及び動作は、図６に示す比較回路５ｂと同様である。
【００７８】
前記ラッチ回路８ｌ〜８ｐの出力信号はＯＲ回路１２ｃに入力され、そのＯＲ回路１２ｃの出力信号はＮチャネルＭＯＳトランジスタＴr7を介してラッチ回路８ｑに入力される。
【００７９】
前記カウンタ回路１１ｂは、第二の基準クロック信号ＤＱＳをカウントする毎にカウント信号Ｎ１，Ｎ２を交互にＨレベルとして、トランジスタＴr5，Ｔr6を交互にオンさせる。
【００８０】
前記カウント信号Ｎ２は、ＡＮＤ回路１３に入力され、そのＡＮＤ回路１３には、第二の基準クロック信号ＤＱＳがインバータ回路１０ｉを介して入力されている。そして、ＡＮＤ回路１３の出力信号が前記トランジスタＴr7のゲートに入力される。
【００８１】
従って、カウンタ回路１１ｂのカウント信号Ｎ２がＨレベルの状態で、第二の基準クロック信号ＤＱＳがＬレベルに立ち下がると、ＡＮＤ回路１３の出力信号がＨレベルとなってトランジスタＴr7がオンされ、ＯＲ回路１２ｃの出力信号がラッチ回路８ｑでラッチされて、判定信号ＴＲとして出力される。
【００８２】
上記のように構成された試験回路の動作を図１１に従って説明する。テストモードが設定されて、出力回路４から読み出しデータＤａＮ，ＤｂＮが出力データＤＱとして出力されるまでは、前記第一の実施の形態と同様である。
【００８３】
比較回路５ｃ若しくは同５ｄに読み出しデータＤａＮ，ＤｂＮが入力されると、その読み出しデータＤａＮ，ＤｂＮと期待値ＥＸとの比較結果ＣＲが判定回路６ｃに順次出力される。
【００８４】
判定回路６ｃでは、読み出しデータＤａＮ，ＤｂＮがカウンタ回路１１ｂのカウント信号Ｎ１，Ｎ２及び第二の基準クロック信号ＤＱＳに基づいてラッチ回路８ｌ〜８ｐに順次ラッチされ、各ラッチ回路８ｌ〜８ｐの出力信号のＯＲ論理がＯＲ回路１２ｃから出力される。
【００８５】
そして、カウント信号Ｎ２がＨレベルにある状態で、第二の基準クロック信号ＤＱＳがＬレベルに立ち下がると、ＯＲ回路１２ｃの出力信号がラッチ回路８ｑでラッチされて、判定結果ＴＲとして出力される。
【００８６】
このような動作により、判定回路６ｃにＬレベルの比較結果ＣＲが入力されつづければ、判定結果ＴＲもＬレベルとなる。
一方、例えば読み出しデータＤａ３にエラーが発生してＬレベルとなると、比較結果ＣＲは読み出しデータＤａ３の入力に基づいてＨレベルとなる。
【００８７】
すると、判定回路６ｃでは、比較結果ＣＲがラッチ回路８ｍにラッチされた後、カウント信号Ｎ２がＨレベルとなり、かつ第二の基準クロック信号ＤＱＳがＬレベルに立ち下がった時点で、Ｈレベルの判定結果ＴＲを出力する。この結果、試験装置では、当該ＤＤＲＳＤＲＡＭの動作不良を検出可能となる。
【００８８】
上記のように構成されたＤＤＲＳＤＲＡＭの試験回路では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）ラッチ回路８ｌ〜８ｐの出力信号の周波数を第一の実施の形態のラッチ回路８ａ，８ｂの出力信号の１／２とすることができるので、さらに安定した判定動作を行うことができる。
【００８９】
（２）判定信号ＴＲの出力周波数を、出力データＤＱの出力周波数の１／８とし、かつ第二の基準クロック信号ＤＱＳの１／４とすることができるので、外部試験装置により、動作不良の判定を確実に行うことができる。
（第五の実施の形態）
図１２は、第一の実施の形態のメモリ回路１のリードレイテンシーＲＬが２．５に設定されている場合の試験回路の動作を示す。
【００９０】
すなわち、試験回路を構成する比較回路５ａ及び判定回路６ａは、基準クロック信号ＣＬＫに関わらず、第二の基準クロック信号ＤＱＳのみに基づいて動作するため、リードレイテンシーＲＬが変化しても、まったく同様に動作する。
【００９１】
従って、この試験回路は、メモリ回路１のリードレイテンシーＲＬに関わらず、安定して動作する。
また、前記第二〜第四の実施の形態の試験回路についても、同様にメモリ回路１のリードレイテンシーＲＬに関わらず、安定して動作する。
（第六の実施の形態）
図１３は、第六の実施の形態を示す。この実施の形態は、前記第一の実施の形態の試験回路に位相シフト回路１４を加えたものであり、第二の基準クロック信号ＤＱＳが位相シフト回路１４を介して比較回路５及び判定回路６に供給されている。
【００９２】
前記位相シフト回路１４の一例を図１４に示す。すなわち、第二の基準クロック信号ＤＱＳは、インバータ回路１０ｊに入力され、そのインバータ回路１０ｊの入力端子には複数のＮチャネルＭＯＳトランジスタＴrnのドレインが接続される。
【００９３】
前記トランジスタＴrnのソースは、それぞれ容量Ｃを介してグランドＧＮＤに接続される。
前記トランジスタＴrnのゲートには、それぞれ位相制御信号ＰＨが入力される。前記位相制御信号ＰＨは、例えば外部試験装置から入力され、前記トランジスタＴrnのうちいずれのトランジスタＴrnをオン動作させるかを選択可能となっている。
【００９４】
前記インバータ回路１０ｊの出力信号は、インバータ回路１０ｋを介して位相シフト信号ＤＱＳＰとして出力される。
このように構成された位相シフト回路１４では、位相制御信号ＰＨにより、オンさせるトランジスタＴrnの数を調節することにより、インバータ回路１０ｊの入力端子の容量が調節される。
【００９５】
そして、インバータ回路１０ｊの入力端子の容量値により、位相シフト信号ＤＱＳＰは第二のクロック信号ＤＱＳに対し遅延した信号となり、その容量値を調節することにより、位相シフト信号ＤＱＳＰの遅延量を調節可能である。
【００９６】
上記のようにな位相シフト回路１４を備えた試験回路では、図１５に示すように、テストモード時に位相シフト信号ＤＱＳＰの遅延量を調節することにより、比較回路５ａでの読み出しデータＤａＮ，ＤｂＮのラッチタイミングの変更が可能となる。
【００９７】
従って、位相シフト信号ＤＱＳＰの遅延量を調節して、Ｌレベルの判定信号ＴＲが正常に出力される範囲を検出することにより、各読み出しデータＤａＮ，ＤｂＮのデータ出力期間等の測定を行うことができる。
【００９８】
上記実施の形態は、次に示すように変更することもできる。
・ＤＤＲＳＤＲＡＭに搭載する試験回路以外に、高速でデータを出力する半導体装置の試験回路として使用してもよい。
【００９９】
【発明の効果】
以上詳述したように、この発明は回路面積を増大させることなく、動作試験時間の短縮を図り得る試験回路を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示すブロック図である。
【図３】 第一の実施の形態の比較回路を示す回路図である。
【図４】 第一の実施の形態の判定回路を示す回路図である。
【図５】 第一の実施の形態の動作を示すタイミング波形図である。
【図６】 第二の実施の形態の比較回路を示す回路図である。
【図７】 第三の実施の形態の比較回路を示す回路図である。
【図８】 第三の実施の形態の比較回路の別例を示す回路図である。
【図９】 第三の実施の形態の判定回路を示す回路図である。
【図１０】 第四の実施の形態の判定回路を示す回路図である。
【図１１】 第四の実施の形態の動作を示すタイミング波形図である。
【図１２】 第五の実施の形態の動作を示すタイミング波形図である。
【図１３】 第六の実施の形態を示すブロック図である。
【図１４】 第六の実施の形態の位相シフト回路を示す回路図である。
【図１５】 第六の実施の形態の動作を示すタイミング波形図である。
【図１６】 ＤＤＲＳＤＲＡＭの動作を示すタイミング波形図である。
【図１７】 従来のＤＤＲＳＤＲＡＭの試験回路を示すブロック図である。
【図１８】 従来例の動作を示すタイミング波形図である。
【符号の説明】
１ 内部回路（メモリ回路）
１５ 入出力回路
１６ 比較判定回路
ＣＬＫ 第一の基準クロック信号
ＤＱＳ 第二の基準クロック信号
ＤＱ 被判定データ（出力データ）
ＥＸ 期待値
ＴＲ 判定結果
【発明の属する技術分野】
この発明は、データ書き込み動作及びデータ読み出し動作をクロック信号に同期して行うシンクロナスＤＲＡＭに関するものである。
【０００２】
近年、メモリ周辺機器の動作速度の高速化にともない、ＤＲＡＭ等のメモリの動作速度の高速化が進み、データ書き込み動作及びデータ読み出し動作をクロック信号に同期して行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が実用化されるに至った。また、ＳＤＲＡＭにおいても、動作速度の更なる高速化を図るために、ＳＤＲ（single data rate）からＤＤＲ（double data rate）へと移行している。そして、このようなＤＤＲＳＤＲＡＭの動作試験を確実にかつ低コストで行うことが必要となっている。
【０００３】
【従来の技術】
ＤＤＲＳＤＲＡＭは、既存のＳＤＲＡＭに対して、書き込み動作及び読み出し動作のデータレートを２倍に向上させたものである。その読み出し動作を図１６に従って説明する。
【０００４】
動作制御信号ＣＭとして、読み出しコマンドＲｅａｄが入力されると、基準クロック信号ＣＬＫの立ち上がりに基づいてその読み出しコマンドＲｅａｄが取り込まれ、所定のリードレイテンシーＲＬ後に、第二の基準クロック信号ＤＱＳと、出力データＤＱの出力が開始される。
【０００５】
このとき、出力データＤＱは、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに同期して出力されるため、既存のＳＤＲＡＭに対し、データレートは２倍となる。
【０００６】
書き込み動作時には、第二の基準クロック信号ＤＱＳと入力データＤＱが入力され、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに同期して書き込み動作が行われる。
【０００７】
このようなＤＤＲＳＤＲＡＭの動作試験を行うには、そのデータレートが既存の試験装置のデータレートを上回っていることがある。そこで、ＤＤＲＳＤＲＡＭには、試験装置とデータレートを適合させるためのテスト回路があらかじめ搭載されている。
【０００８】
そのテスト回路の一例を図１７に従って説明する。基準クロック信号ＣＬＫ及び動作制御信号ＣＭに基づいて、メモリ回路１から並行して読み出される読み出しデータＤａＮ，ＤｂＮは、マルチプレクサ回路２に入力される。
【０００９】
マルチプレクサ回路２は、テストモード切り換え回路３により制御される。すなわち、テストモード切り換え回路３は、スイッチ回路ＳＷ１，ＳＷ２を備え、通常モード時にはスイッチ回路ＳＷ１を介して第二の基準クロック信号ＤＱＳをマルチプレクサ回路２に出力し、テストモード時には第二の基準クロック信号ＤＱＳに加えて、スイッチ回路ＳＷ２を介して読み出しデータＤａＮ，ＤｂＮのいすれかを選択するための選択信号ＳＬをマルチプレクサ回路２に出力する。
【００１０】
マルチプレクサ回路２は、通常モード時に、第二の基準クロック信号ＤＱＳのみが入力されると、図１６に示すように、その立ち上がり及び立ち下がりに基づいて、読み出しデータＤａＮ，ＤｂＮを交互に出力し、その読み出しデータＤａＮ，ＤｂＮが出力回路４から出力データＤＱとして出力される。
【００１１】
一方、マルチプレクサ回路２は、テストモード時に、第二の基準クロック信号ＤＱＳに加えて、例えばＨレベルの選択信号ＳＬが入力されると、図１８に示すように、読み出しデータＤａＮを第二の基準クロック信号ＤＱＳの立ち上がりに基づいて出力し、その読み出しデータＤａＮが出力回路４から出力データＤＱとして出力される。
【００１２】
また、Ｌレベルの選択信号ＳＬが入力されると、読み出しデータＤｂＮを第二の基準クロック信号ＤＱＳの立ち上がりに基づいて出力し、その読み出しデータＤｂＮが出力回路４から出力データＤＱとして出力される。
【００１３】
このような動作により、ＤＤＲＳＤＲＡＭのデータレートを１／２として、動作速度の遅い試験装置に出力データＤＱが入力される。
そして、試験装置では、あらかじめ書き込まれた書き込みデータと、出力データＤＱとを比較することにより、当該ＤＤＲＳＤＲＡＭが正常に動作しているか否かが判定される。
【００１４】
【発明が解決しようとする課題】
ところが、上記のようなテスト回路による動作試験では、試験装置に出力データＤＱを出力するデータレートが１／２となるため、全記憶セルのセル情報を読み出す場合、通常のデータレートで出力データＤＱを出力する場合に比して、２倍の時間が必要となる。従って、試験時間及び試験コストが増大するという問題点がある。
【００１５】
また、当該ＤＤＲＳＤＲＡＭがdouble data rateの正常なデータレートで出力データＤＱを出力しているか否かを検出することができないという問題点もある。
【００１６】
また、特開平１１−１０１８５５号公報には、外部から供給される基準クロック信号を分周する分周回路を備え、その分周回路の分周信号を上記第二の基準クロック信号として使用することにより、試験装置に合わせてデータレートを低下させる構成が開示されている。
【００１７】
ところが、このような構成では、分周回路の動作遅延時間により、基準クロック信号の立ち上がりと、分周信号の立ち上がりとの間に時間的ずれが生じると、試験装置により書き込みデータの読み出しデータとの比較を正常に行うことができなくなることがある。
【００１８】
そこで、分周信号と基準クロック信号とのずれを解消するような制御回路をテスト回路内に搭載すると、テスト回路の回路規模及び回路面積が増大し、かつ素子数の多い分周回路を搭載すること自体、テスト回路の回路規模及び回路面積を増大させるという問題点がある。
【００１９】
この発明の目的は、回路面積を増大させることなく、動作試験時間の短縮を図り得る試験回路を備えた半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、内部回路１は、第一の基準クロック信号ＣＬＫに基づいて動作し、入出力回路１５は、第二の基準クロック信号ＤＱＳに基づいて、前記内部回路１から出力されるデータＤＱの出力動作と、前記内部回路１へのデータ入力動作とを行う。比較判定回路１６（比較回路及び判定回路）は、前記第二の基準クロック信号ＤＱＳに基づいて、前記内部回路１から出力される被判定データＤＱと該被判定データの期待値ＥＸとが一致するか否かを比較判定した判定結果ＴＲを出力する。
【００２１】
具体的には、前記第二の基準クロック信号ＤＱＳの立ち上がりに基づいて前記内部回路１から出力される第１被判定データと該第１被判定データの期待値とが一致するか否かを示す第１比較結果を、前記立ち上がりに同期して前記立ち上がり及び前記第二の基準クロック信号ＤＱＳの周期で定まる第１期間出力し、前記第二の基準クロック信号ＤＱＳの立ち下がりに基づいて前記内部回路１から出力される第２被判定データと該第２被判定データの期待値とが一致するか否かを示す第２比較結果を、前記立ち下がりに同期して前記立ち下がり及び前記第二の基準クロック信号ＤＱＳの周期で定まる第２期間出力する比較回路と、前記第１比較結果及び前記第２比較結果に基づいて前記内部回路から出力されるデータが正常か否かを判定した判定結果を前記第１期間又は前記第２期間出力する判定回路とを備える。
なお、前記第１被判定データの期待値及び前記第２被判定データの期待値は、前記内部回路１にあらかじめ書き込まれた書き込みデータが前記比較回路に入力されたものである。
【００２２】
また、図３及び図４に示すように、前記比較回路は、シリアルデータとして入力される前記第１及び第２被判定データを、前記第二の基準クロック信号に基づいてパラレルデータに変換することにより、該第１及び第２被判定データの出力周波数を低下させるシリアル−パラレル変換部と、前記シリアル−パラレル変換部から出力される各被判定データと前記期待値とが一致するか否かを比較結果として出力する比較部とから構成し、前記判定回路は、前記比較結果がすべて正常か否かを判定した前記判定結果を、前記第二の基準クロック信号に同期して出力する。
【００２３】
また、図３に示すように、前記シリアル−パラレル変換部は、前記第二の基準クロック信号の立ち上がり及び立ち下がりに基づいて交互に導通する一対のスイッチ回路と、前記各スイッチ回路を介して入力される前記第１被判定データ又は前記第２被判定データをそれぞれラッチするラッチ回路とから構成した。
【００２４】
また、図７〜図９に示すように、比較回路は、シリアルデータとして入力される被判定データを、前記被判定データの期待値と順次比較して、シリアルデータの比較結果として出力する。判定回路は、比較結果に基づいて内部回路から出力されるデータが正常か否かを判定した判定結果を第二の基準クロック信号の周期で定まる期間出力する。また、判定回路は、シリアルデータとして入力される前記比較結果を、前記第二の基準クロック信号に基づいてパラレルデータに変換することにより、該比較結果の出力周波数を低下させるシリアル−パラレル変換部と、前記シリアル−パラレル変換部から出力される比較結果がすべて正常か否かを判定した前記判定結果を、前記第二の基準クロック信号に同期して出力する判定部とから構成した。
なお、前記被判定データの期待値は、前記内部回路にあらかじめ書き込まれた書き込みデータが前記比較回路に入力されたものである。
【００２５】
また、図９に示すように、前記シリアル−パラレル変換部は、前記第二の基準クロック信号の立ち上がり及び立ち下がりに基づいて交互に導通する一対のスイッチ回路と、前記各スイッチ回路を介して入力される前記第１比較結果又は前記第２比較結果をそれぞれラッチするラッチ回路とから構成した。
【００２６】
また、図１３に示すように、前記比較回路及び前記判定回路には、位相シフト回路を介して前記第二の基準クロック信号を入力して、該第二の基準クロック信号の位相を調節可能とした。
【００２７】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態を示す。前記従来例と同一構成部分は、同一符号を付して説明する。
【００２８】
ＤＤＲＳＤＲＡＭを構成するメモリ回路１は、前記従来例と同様であり、基準クロック信号ＣＬＫ及び動作制御信号ＣＭが入力される。そして、基準クロック信号ＣＬＫ及び読み出しコマンドＲｅａｄの入力に基づいて、読み出しデータＤａＮ，ＤｂＮ（Ｎ＝１，２・・）をマルチプレクサ回路２に出力する。
【００２９】
マルチプレクサ回路２は、第二の基準クロック信号ＤＱＳの入力に基づいて、読み出しデータＤａＮ，ＤｂＮを交互に出力する。
出力回路４は、マルチプレクサ回路２から出力された読み出しデータＤａＮ，ＤｂＮを、外部へ出力データＤＱとして出力する。
【００３０】
前記出力データＤＱは、スイッチ回路ＳＷ３を介して比較回路５に入力され、前記第二の基準クロック信号ＤＱＳは、スイッチ回路ＳＷ４を介して比較回路５に入力される。
【００３１】
前記比較回路５には、テストモード時にメモリ回路１にあらかじめ書き込まれた書き込みデータが期待値ＥＸとして入力される。そして、比較回路５は、出力データＤＱと期待値ＥＸとを比較して、その比較結果ＣＲを判定回路６に出力する。
【００３２】
前記判定回路６には、前記第二の基準クロック信号ＤＱＳがスイッチ回路ＳＷ４を介して入力され、その第二の基準クロック信号ＤＱＳと前記比較結果ＣＲとに基づいて、判定結果ＴＲを外部試験装置に出力する。
【００３３】
前記スイッチ回路ＳＷ３，ＳＷ４は、テストモード切り換え回路を構成し、テストモード時に導通するように構成される。そして、前記スイッチ回路ＳＷ３，ＳＷ４及び比較回路５及び判定回路６とで試験回路が構成される。
【００３４】
前記比較回路５の具体的構成を図３に示す。すなわち、図３に示す比較回路５ａは、前記出力データＤＱが転送ゲート９ａを介してラッチ回路８ａに入力され、転送ゲート９ｂを介してラッチ回路８ｂに入力される。
【００３５】
前記第二の基準クロック信号ＤＱＳは、前記転送ゲート９ａのＮチャネル側ゲートに入力されるとともに、前記転送ゲート９ｂのＰチャネル側ゲートに入力される。
【００３６】
また、前記第二の基準クロック信号ＤＱＳは、インバータ回路１０ａを介して前記転送ゲート９ａのＰチャネル側ゲートに入力されるとともに、前記転送ゲート９ｂのＮチャネル側ゲートに入力される。
【００３７】
従って、前記第二の基準クロック信号ＤＱＳがＨレベルとなると、転送ゲート９ａが導通するとともに、転送ゲート９ｂが不導通となる。また、第二の基準クロック信号ＤＱＳがＬレベルとなると、転送ゲート９ａが導通するとともに、転送ゲート９ｂが不導通となる。
【００３８】
前記ラッチ回路８ａの出力信号は、ＥＯＲ回路７ａに入力され、そのＥＯＲ回路７ａには、期待値ＥＸが入力される。
前記ラッチ回路８ｂの出力信号は、ＥＯＲ回路７ｂに入力され、そのＥＯＲ回路７ｂには、期待値ＥＸが入力される。
【００３９】
そして、ＥＯＲ回路７ａから比較結果ＣＲ１が出力され、ＥＯＲ回路７ｂから比較結果ＣＲ２が出力される。
このように構成された比較回路５ａでは、入力データＤＱとして読み出しデータＤａＮ，ＤｂＮが交互に入力されると、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、読み出しデータＤａＮがラッチ回路８ａに順次ラッチされ、読み出しデータＤｂＮがラッチ回路８ｂに順次ラッチされる。
【００４０】
そして、ラッチ回路８ａ，８ｂの出力信号がＥＯＲ回路７ａ，７ｂで期待値ＥＸと比較され、ラッチ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致すると、Ｌレベルの比較結果ＣＲ１，ＣＲ２が出力され、ラッチ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致しないと、Ｈレベルの比較結果ＣＲ１，ＣＲ２が出力される。
【００４１】
前記判定回路６の具体的構成を図４に示す。図４に示す判定回路６ａは、前記比較回路５ａから出力される比較結果ＣＲ１，ＣＲ２がＯＲ回路１２ａに入力され、そのＯＲ回路１２ａの出力信号がＮチャネルＭＯＳトランジスタＴr1を介してラッチ回路８ｃに入力される。
【００４２】
前記トランジスタＴr1のゲートには、第二の基準クロック信号ＤＱＳがインバータ回路１０ｂを介して入力される。そして、ラッチ回路８ｃから判定結果ＴＲが出力される。
【００４３】
このように構成された判定回路６ａでは、比較回路５ａから出力される比較結果ＣＲ１，ＣＲ２がともにＬレベルとなると、ＯＲ回路１２ａの出力信号がＬレベルとなり、少なくともいずれかがＨレベルとなるとＯＲ回路１２ａの出力信号がＨレベルとなる。
【００４４】
そして、第二の基準クロック信号ＤＱＳの立ち下がりに基づいて、ＯＲ回路１２ａの出力信号がラッチ回路８ｃでラッチされて、判定信号ＴＲとして出力される。
【００４５】
次に、上記のように構成されたＤＤＲＳＤＲＡＭの試験回路の動作を図５に従って説明する。
メモリ回路１内の各記憶セルには、試験に先立って、たとえば「１」のセル情報を書き込む。次いで、テストモードを設定すると、スイッチ回路ＳＷ３，ＳＷ４が導通状態となる。
【００４６】
この状態で、メモリ回路１に基準クロック信号ＣＬＫ及び読み出し制御信号Ｒｅａｄが入力され、メモリ回路１において読み出し制御信号Ｒｅａｄを取り込んでから、所定のレイテンシーＲＬを経た後（図５においてはＲＬ＝２）、マルチプレクサ回路２に第二の基準クロック信号ＤＱＳが入力されると、メモリ回路１から読み出しデータＤａＮ，ＤｂＮが出力され、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、マルチプレクサ回路２から読み出しデータＤａＮ，ＤｂＮが交互に出力され、その読み出しデータＤａＮ，ＤｂＮが出力回路４から出力データＤＱとして出力される。
【００４７】
比較回路５ａに第二の基準クロック信号ＤＱＳ及び出力データＤＱが入力されると、第二の基準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、ラッチ回路８ａ，８ｂに読み出しデータＤａＮ，ＤｂＮが順次ラッチされる。
【００４８】
そして、ラッチ回路８ａ，８ｂの出力信号と、期待値ＥＸとがＥＯＲ回路７ａ，７ｂで順次比較され、その比較結果ＣＲ１，ＣＲ２が第二の基準クロック信号ＤＱＳの半周期分ずれた状態で、順次出力される。
【００４９】
期待値ＥＸは、あらかじめ書き込まれた書き込みデータに基づいてＨレベルであるので、読み出しデータＤａＮ，ＤｂＮがＨレベルであれば、比較結果ＣＲ１，ＣＲ２はＬレベルとなる。
【００５０】
判定回路６ａでは、比較結果ＣＲ１，ＣＲ２がＯＲ回路１２ａに入力され、そのＯＲ回路１２ａの出力信号が第二の基準クロック信号ＤＱＳの立ち下がりに基づいて、判定結果ＴＲとして出力される。
【００５１】
そして、比較結果ＣＲ１，ＣＲ２がともにＬレベルであれば、判定結果ＴＲもＬレベルとなる。
一方、図５に示すように、例えば読み出しデータＤａ３にエラーが発生してＬレベルとなると、比較結果ＣＲ１は第二の基準クロック信号ＤＱＳの立ち上がりに基づいてＨレベルとなる。
【００５２】
すると、判定回路６ａでは、第二の基準クロック信号ＤＱＳの次の立ち下がりに基づいてＨレベルの判定結果ＴＲを出力する。この結果、試験装置では、当該ＤＤＲＳＤＲＡＭの動作不良を検出可能となる。
【００５３】
上記のように構成されたＤＤＲＳＤＲＡＭの試験回路では、次に示す作用効果を得ることができる。
（１）ＤＤＲＳＤＲＡＭの読み出し動作のデータレートを外部試験装置に合わせて低下させることなく、動作試験を行うことができるので、試験時間の短縮を図ることができる。
【００５４】
（２）外部試験装置のデータレートを向上させることなく、ＤＤＲＳＤＲＡＭの通常のデータレートで動作試験を行うことができるので、外部試験装置の動作速度の向上を図る必要はない。
【００５５】
（３）動作試験を行うために、ＤＤＲＳＤＲＡＭに搭載する試験回路は小規模な回路であるので、ＤＤＲＳＤＲＡＭのチップ面積の増大を防止することができる。
（第二の実施の形態）
この実施の形態は、前記第一の実施の形態の比較回路５ａ及び判定回路６ａの構成を変更したものである。
【００５６】
図６に示す比較回路５ｂの転送ゲート９ｃ〜９ｆ、インバータ回路１０ｃ，１０ｄ、ラッチ回路８ｄ〜８ｇ及びＥＯＲ回路７ｄ〜７ｇは、前記比較回路５ａを二組ならべた構成であり、転送ゲート９ｃ，９ｄには前記出力データＤＱがＮチャネルＭＯＳトランジスタＴr2を介して入力され、転送ゲート９ｅ，９ｆには前記出力データＤＱがＮチャネルＭＯＳトランジスタＴr3を介して入力される。
【００５７】
前記トランジスタＴr2，Ｔr3のゲートには、カウンタ回路１１ａの出力信号が入力され、そのカウンタ回路１１ａには、前記第二の基準クロック信号ＤＱＳが入力される。
【００５８】
そして、前記カウンタ回路１１ａは、前記第二の基準クロック信号ＤＱＳをカウントして、第二の基準クロック信号ＤＱＳの１周期毎に、トランジスタＴr2，Ｔr3を交互にオンさせるようになっている。
【００５９】
このように構成された比較回路５ｂでは、出力データＤＱ及び第二の基準クロック信号ＤＱＳが入力されると、まず第二の基準クロック信号ＤＱＳの立ち上がりでラッチ回路８ｄに読み出しデータＤａ１がラッチされ、次の第二の基準クロック信号ＤＱＳの立ち下がりでラッチ回路８ｅに読み出しデータＤｂ１がラッチされ、次の第二の基準クロック信号ＤＱＳの立ち上がりでラッチ回路８ｆに読み出しデータＤａ２がラッチされ、次の第二の基準クロック信号ＤＱＳの立ち下がりでラッチ回路８ｇに読み出しデータＤｂ２がラッチされ、このような動作が順次繰り返される。
【００６０】
従って、各ラッチ回路８ｄ〜８ｇには、各読み出しデータが第二の基準クロック信号ＤＱＳの半周期分ずつずれた状態で、それぞれ２周期の間ラッチされる。そして、各ラッチ回路８ｄ〜８ｇの出力信号がＥＯＲ回路７ｄ〜７ｇで期待値ＥＸと比較され、比較結果ＣＲ３〜ＣＲ６がＥＯＲ回路７ｄ〜７ｇから出力される。
【００６１】
前記比較回路５ｂの比較結果ＣＲ３〜ＣＲ６を入力する判定回路は、前記第一の実施の形態の判定回路６ａのＯＲ回路１２ａを４入力とした構成とすればよい。
【００６２】
このように構成された試験回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、ラッチ回路８ｄ〜８ｇの出力信号の周波数を第一の実施の形態のラッチ回路８ａ，８ｂの出力信号の１／２とすることができるので、さらに安定した比較動作及び判定動作を行うことができる。
（第三の実施の形態）
この実施の形態は、前記第一の実施の形態の比較回路５ａ及び判定回路６ａの構成を変更したものである。
【００６３】
図７に示す比較回路５ｃは、前記出力回路４から出力される出力データＤＱと期待値ＥＸが入力されるＥＯＲ回路７ｈで構成される。このような構成により、比較回路５ｃは出力データＤＱと期待値ＥＸが一致したときＬレベル、一致しないときＨレベルの比較結果ＣＲを出力する。
【００６４】
また、前記比較回路５ｃに代えて、図８に示すように、ラッチ回路８ｈを介して出力データＤＱをＥＯＲ回路７ｉに入力した比較回路５ｄとしてもよい。この比較回路５ｄは、ラッチ回路８ｈの動作により、比較回路５ｃに比して、比較動作が安定する。なお、この比較回路５ｃ，５ｄには、第二の基準クロック信号ＤＱＳを入力する必要はない。
【００６５】
図９に示す判定回路６ｂは、前記比較結果ＣＲが転送ゲート９ｇを介してラッチ回路８ｉに入力され、転送ゲート９ｈを介してラッチ回路８ｊに入力される。
前記第二の基準クロック信号ＤＱＳは、前記転送ゲート９ｇのＮチャネル側ゲートに入力されるとともに、前記転送ゲート９ｈのＰチャネル側ゲートに入力される。
【００６６】
また、前記第二の基準クロック信号ＤＱＳは、インバータ回路１０ｅを介して前記転送ゲート９ｇのＰチャネル側ゲートに入力されるとともに、前記転送ゲート９ｈのＮチャネル側ゲートに入力される。
【００６７】
従って、前記第二の基準クロック信号ＤＱＳがＨレベルとなると、転送ゲート９ｇが導通するとともに、転送ゲート９ｈが不導通となる。また、第二の基準クロック信号ＤＱＳがＬレベルとなると、転送ゲート９ｈが導通するとともに、転送ゲート９ｇが不導通となる。
【００６８】
前記ラッチ回路８ｉ，８ｊの出力信号は、ＯＲ回路１２ｂに入力され、そのＯＲ回路１２ｂの出力信号は、ＮチャネルＭＯＳトランジスタＴr4を介してラッチ回路８ｋに入力される。
【００６９】
前記トランジスタＴr4のゲートには前記第二の基準クロック信号ＤＱＳがインバータ回路１０ｆを介して入力される。そして、ラッチ回路８ｋから前記判定結果ＴＲが出力される。
【００７０】
このように構成された判定回路６ｂでは、第二の基準クロック信号ＤＱＳがＨレベルとなると、転送ゲート９ｇが導通するとともに、転送ゲート９ｈが不導通となる。すると、比較結果ＣＲが転送ゲート９ｇを介してラッチ回路８ｉでラッチされ、ＯＲ回路１２ｂに出力される。
【００７１】
また、第二のクロック信号ＤＱＳがＬレベルとなると、転送ゲート９ｈが導通するとともに、転送ゲート９ｇが不導通となる。すると、比較結果ＣＲが転送ゲート９ｈを介してラッチ回路８ｊでラッチされ、ＯＲ回路１２ｂに出力される。
【００７２】
ＯＲ回路１２ｂは、ラッチ回路８ｉ，８ｊの出力信号のＯＲ論理を出力する。そして、第二の基準クロック信号ＤＱＳがＬレベルとなると、トランジスタＴr4がオンされて、ＯＲ回路１２ｂの出力信号がラッチ回路８ｋでラッチされ、判定結果ＴＲとして出力される。
【００７３】
このように構成された試験回路では、出力データＤＱとして出力される読み出しデータＤａＮ，ＤｂＮが比較回路５ｃ若しくは同５ｄで期待値ＥＸと順次比較され、比較結果ＣＲが判定回路６ｂに入力される。
【００７４】
判定回路６ｂでは、前記第一の実施の形態の比較回路５ａと類似した動作により、読み出しデータＤａＮ，ＤｂＮの比較結果ＣＲがラッチ回路８ｉ，８ｊに順次ラッチされ、そのラッチ回路８ｉ，８ｊの出力信号がＯＲ回路１２ｂに入力される。
【００７５】
ＯＲ回路１２ｂでは、ラッチ回路８ｉ，８ｊの出力信号がともにＬレベルの場合に限り、Ｌレベルの出力信号を出力する。そして、第二の基準クロック信号ＤＱＳの立ち下がりに基づいて、ＯＲ回路１２ｂの出力信号が判定結果ＴＲとして出力される。
【００７６】
このような動作により、この実施の形態の試験回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
この実施の形態は、前記第三の実施の形態の判定回路６ｂの構成を、図１０に示す判定回路６ｃに変更したものであり、比較回路は第三の実施の形態の比較回路５ｃ若しくは同５ｄと同様である。
【００７７】
図１０に示す判定回路６ｃのカウンタ回路１１ｂ、トランジスタＴr5，Ｔr6、転送ゲート９ｉ〜９ｍ、インバータ回路１０ｇ，１０ｈ及びラッチ回路８ｌ〜８ｐの構成及び動作は、図６に示す比較回路５ｂと同様である。
【００７８】
前記ラッチ回路８ｌ〜８ｐの出力信号はＯＲ回路１２ｃに入力され、そのＯＲ回路１２ｃの出力信号はＮチャネルＭＯＳトランジスタＴr7を介してラッチ回路８ｑに入力される。
【００７９】
前記カウンタ回路１１ｂは、第二の基準クロック信号ＤＱＳをカウントする毎にカウント信号Ｎ１，Ｎ２を交互にＨレベルとして、トランジスタＴr5，Ｔr6を交互にオンさせる。
【００８０】
前記カウント信号Ｎ２は、ＡＮＤ回路１３に入力され、そのＡＮＤ回路１３には、第二の基準クロック信号ＤＱＳがインバータ回路１０ｉを介して入力されている。そして、ＡＮＤ回路１３の出力信号が前記トランジスタＴr7のゲートに入力される。
【００８１】
従って、カウンタ回路１１ｂのカウント信号Ｎ２がＨレベルの状態で、第二の基準クロック信号ＤＱＳがＬレベルに立ち下がると、ＡＮＤ回路１３の出力信号がＨレベルとなってトランジスタＴr7がオンされ、ＯＲ回路１２ｃの出力信号がラッチ回路８ｑでラッチされて、判定信号ＴＲとして出力される。
【００８２】
上記のように構成された試験回路の動作を図１１に従って説明する。テストモードが設定されて、出力回路４から読み出しデータＤａＮ，ＤｂＮが出力データＤＱとして出力されるまでは、前記第一の実施の形態と同様である。
【００８３】
比較回路５ｃ若しくは同５ｄに読み出しデータＤａＮ，ＤｂＮが入力されると、その読み出しデータＤａＮ，ＤｂＮと期待値ＥＸとの比較結果ＣＲが判定回路６ｃに順次出力される。
【００８４】
判定回路６ｃでは、読み出しデータＤａＮ，ＤｂＮがカウンタ回路１１ｂのカウント信号Ｎ１，Ｎ２及び第二の基準クロック信号ＤＱＳに基づいてラッチ回路８ｌ〜８ｐに順次ラッチされ、各ラッチ回路８ｌ〜８ｐの出力信号のＯＲ論理がＯＲ回路１２ｃから出力される。
【００８５】
そして、カウント信号Ｎ２がＨレベルにある状態で、第二の基準クロック信号ＤＱＳがＬレベルに立ち下がると、ＯＲ回路１２ｃの出力信号がラッチ回路８ｑでラッチされて、判定結果ＴＲとして出力される。
【００８６】
このような動作により、判定回路６ｃにＬレベルの比較結果ＣＲが入力されつづければ、判定結果ＴＲもＬレベルとなる。
一方、例えば読み出しデータＤａ３にエラーが発生してＬレベルとなると、比較結果ＣＲは読み出しデータＤａ３の入力に基づいてＨレベルとなる。
【００８７】
すると、判定回路６ｃでは、比較結果ＣＲがラッチ回路８ｍにラッチされた後、カウント信号Ｎ２がＨレベルとなり、かつ第二の基準クロック信号ＤＱＳがＬレベルに立ち下がった時点で、Ｈレベルの判定結果ＴＲを出力する。この結果、試験装置では、当該ＤＤＲＳＤＲＡＭの動作不良を検出可能となる。
【００８８】
上記のように構成されたＤＤＲＳＤＲＡＭの試験回路では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）ラッチ回路８ｌ〜８ｐの出力信号の周波数を第一の実施の形態のラッチ回路８ａ，８ｂの出力信号の１／２とすることができるので、さらに安定した判定動作を行うことができる。
【００８９】
（２）判定信号ＴＲの出力周波数を、出力データＤＱの出力周波数の１／８とし、かつ第二の基準クロック信号ＤＱＳの１／４とすることができるので、外部試験装置により、動作不良の判定を確実に行うことができる。
（第五の実施の形態）
図１２は、第一の実施の形態のメモリ回路１のリードレイテンシーＲＬが２．５に設定されている場合の試験回路の動作を示す。
【００９０】
すなわち、試験回路を構成する比較回路５ａ及び判定回路６ａは、基準クロック信号ＣＬＫに関わらず、第二の基準クロック信号ＤＱＳのみに基づいて動作するため、リードレイテンシーＲＬが変化しても、まったく同様に動作する。
【００９１】
従って、この試験回路は、メモリ回路１のリードレイテンシーＲＬに関わらず、安定して動作する。
また、前記第二〜第四の実施の形態の試験回路についても、同様にメモリ回路１のリードレイテンシーＲＬに関わらず、安定して動作する。
（第六の実施の形態）
図１３は、第六の実施の形態を示す。この実施の形態は、前記第一の実施の形態の試験回路に位相シフト回路１４を加えたものであり、第二の基準クロック信号ＤＱＳが位相シフト回路１４を介して比較回路５及び判定回路６に供給されている。
【００９２】
前記位相シフト回路１４の一例を図１４に示す。すなわち、第二の基準クロック信号ＤＱＳは、インバータ回路１０ｊに入力され、そのインバータ回路１０ｊの入力端子には複数のＮチャネルＭＯＳトランジスタＴrnのドレインが接続される。
【００９３】
前記トランジスタＴrnのソースは、それぞれ容量Ｃを介してグランドＧＮＤに接続される。
前記トランジスタＴrnのゲートには、それぞれ位相制御信号ＰＨが入力される。前記位相制御信号ＰＨは、例えば外部試験装置から入力され、前記トランジスタＴrnのうちいずれのトランジスタＴrnをオン動作させるかを選択可能となっている。
【００９４】
前記インバータ回路１０ｊの出力信号は、インバータ回路１０ｋを介して位相シフト信号ＤＱＳＰとして出力される。
このように構成された位相シフト回路１４では、位相制御信号ＰＨにより、オンさせるトランジスタＴrnの数を調節することにより、インバータ回路１０ｊの入力端子の容量が調節される。
【００９５】
そして、インバータ回路１０ｊの入力端子の容量値により、位相シフト信号ＤＱＳＰは第二のクロック信号ＤＱＳに対し遅延した信号となり、その容量値を調節することにより、位相シフト信号ＤＱＳＰの遅延量を調節可能である。
【００９６】
上記のようにな位相シフト回路１４を備えた試験回路では、図１５に示すように、テストモード時に位相シフト信号ＤＱＳＰの遅延量を調節することにより、比較回路５ａでの読み出しデータＤａＮ，ＤｂＮのラッチタイミングの変更が可能となる。
【００９７】
従って、位相シフト信号ＤＱＳＰの遅延量を調節して、Ｌレベルの判定信号ＴＲが正常に出力される範囲を検出することにより、各読み出しデータＤａＮ，ＤｂＮのデータ出力期間等の測定を行うことができる。
【００９８】
上記実施の形態は、次に示すように変更することもできる。
・ＤＤＲＳＤＲＡＭに搭載する試験回路以外に、高速でデータを出力する半導体装置の試験回路として使用してもよい。
【００９９】
【発明の効果】
以上詳述したように、この発明は回路面積を増大させることなく、動作試験時間の短縮を図り得る試験回路を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示すブロック図である。
【図３】 第一の実施の形態の比較回路を示す回路図である。
【図４】 第一の実施の形態の判定回路を示す回路図である。
【図５】 第一の実施の形態の動作を示すタイミング波形図である。
【図６】 第二の実施の形態の比較回路を示す回路図である。
【図７】 第三の実施の形態の比較回路を示す回路図である。
【図８】 第三の実施の形態の比較回路の別例を示す回路図である。
【図９】 第三の実施の形態の判定回路を示す回路図である。
【図１０】 第四の実施の形態の判定回路を示す回路図である。
【図１１】 第四の実施の形態の動作を示すタイミング波形図である。
【図１２】 第五の実施の形態の動作を示すタイミング波形図である。
【図１３】 第六の実施の形態を示すブロック図である。
【図１４】 第六の実施の形態の位相シフト回路を示す回路図である。
【図１５】 第六の実施の形態の動作を示すタイミング波形図である。
【図１６】 ＤＤＲＳＤＲＡＭの動作を示すタイミング波形図である。
【図１７】 従来のＤＤＲＳＤＲＡＭの試験回路を示すブロック図である。
【図１８】 従来例の動作を示すタイミング波形図である。
【符号の説明】
１ 内部回路（メモリ回路）
１５ 入出力回路
１６ 比較判定回路
ＣＬＫ 第一の基準クロック信号
ＤＱＳ 第二の基準クロック信号
ＤＱ 被判定データ（出力データ）
ＥＸ 期待値
ＴＲ 判定結果
Claims (6)
- 第一の基準クロック信号に基づいて動作する内部回路と、
第二の基準クロック信号に基づいて、前記内部回路から出力されるデータの出力動作と、前記内部回路へのデータ入力動作とを行う入出力回路とを備えた半導体装置であって、
前記第二の基準クロック信号の立ち上がりに基づいて前記内部回路から出力される第１被判定データと該第１被判定データの期待値とが一致するか否かを示す第１比較結果を、前記立ち上がりに同期して前記立ち上がり及び前記第二の基準クロック信号の周期で定まる第１期間出力し、前記第二の基準クロック信号の立ち下がりに基づいて前記内部回路から出力される第２被判定データと該第２被判定データの期待値とが一致するか否かを示す第２比較結果を、前記立ち下がりに同期して前記立ち下がり及び前記第二の基準クロック信号の周期で定まる第２期間出力する比較回路と、
前記第１比較結果及び前記第２比較結果に基づいて前記内部回路から出力されるデータが正常か否かを判定した判定結果を前記第１期間又は前記第２期間出力する判定回路とを備え、
前記第１被判定データの期待値及び前記第２被判定データの期待値は、前記内部回路にあらかじめ書き込まれた書き込みデータが前記比較回路に入力され、
前記比較回路は、
シリアルデータとして入力される前記第１及び第２被判定データを、前記第二の基準クロック信号に基づいてパラレルデータに変換することにより、該第１及び第２被判定データの出力周波数を低下させるシリアル−パラレル変換部と、
前記シリアル−パラレル変換部から出力される各被判定データと前記期待値とが一致するか否かを比較結果として出力する比較部とから構成し、
前記シリアル−パラレル変換部は、
前記第二の基準クロック信号の立ち上がり及び立ち下がりに基づいて交互に導通する一対又は複数対のスイッチ回路と、
前記各スイッチ回路を介して入力される前記第１被判定データ又は前記第２被判定データをそれぞれラッチするラッチ回路とを有し、
前記判定回路は、
前記比較結果がすべて正常か否かを判定した前記判定結果を、前記第二の基準クロック信号に同期して出力することを特徴とする半導体装置。 - 前記シリアル−パラレル変換部は、
前記複数対のスイッチ回路と、前記ラッチ回路と、前記第二の基準クロック信号をカウントしたカウント値に基づいて、前記複数対のスイッチ回路の中からいずれかの対を順次選択して、前記各被判定データを選択した対のスイッチ回路に出力する選択回路とから構成したことを特徴とする請求項１記載の半導体装置。 - 第一の基準クロック信号に基づいて動作する内部回路と、
第二の基準クロック信号に基づいて、前記内部回路から出力されるデータの出力動作と、前記内部回路へのデータ入力動作とを行う入出力回路とを備えた半導体装置であって、
シリアルデータとして入力される被判定データを、前記被判定データの期待値と順次比較して、シリアルデータの比較結果として出力する比較回路と、
前記比較結果に基づいて前記内部回路から出力されるデータが正常か否かを判定した判定結果を第二の基準クロック信号の周期で定まる期間出力する判定回路とを備え、
前記被判定データの期待値は、前記内部回路にあらかじめ書き込まれた書き込みデータが前記比較回路に入力され、
前記判定回路は、
シリアルデータとして入力される前記比較結果を、前記第二の基準クロック信号に基づいてパラレルデータに変換することにより、該比較結果の出力周波数を低下させるシリアル−パラレル変換部と、
前記シリアル−パラレル変換部から出力される比較結果がすべて正常か否かを判定した判定結果を、前記第二の基準クロック信号に同期して出力する判定部とから構成し、
前記シリアル−パラレル変換部は、
前記第二の基準クロック信号の立ち上がり及び立ち下がりに基づいて交互に導通する一対又は複数対のスイッチ回路と、
前記各スイッチ回路を介して入力される前記比較結果をそれぞれラッチするラッチ回路とを有することを特徴とする半導体装置。 - 前記シリアル−パラレル変換部は、
前記複数対のスイッチ回路と、前記ラッチ回路と、前記第二の基準クロック信号をカウントしたカウント値に基づいて、前記複数対のスイッチ回路の中からいずれかの対を順次選択して、前記各比較結果を選択した対のスイッチ回路に出力する選択回路とから構成したことを特徴とする請求項３記載の半導体装置。 - 前記比較回路及び前記判定回路には、位相シフト回路を介して前記第二の基準クロック信号を入力して、該第二の基準クロック信号の位相を調節可能としたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
- 前記被判定データは、ＤＤＲＳＤＲＡＭの読み出しデータとしたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
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