JP2001202798A - 半導体装置 - Google Patents
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】回路面積を増大させることなく、動作試験時間
の短縮を図り得る試験回路を備えた半導体装置を提供す
る。 【解決手段】内部回路１は、第一の基準クロック信号Ｃ
ＬＫに基づいて動作し、入出力回路１５は、第二の基準
クロック信号ＤＱＳに基づいて、内部回路１から出力さ
れるデータＤＱの出力動作と、内部回路１へのデータ入
力動作とを行う。比較判定回路１６は、第二の基準クロ
ック信号ＤＱＳに基づいて、内部回路１から出力される
被判定データＤＱと該被判定データの期待値ＥＸとが一
致するか否かを比較判定した判定結果ＴＲを出力する。
の短縮を図り得る試験回路を備えた半導体装置を提供す
る。 【解決手段】内部回路１は、第一の基準クロック信号Ｃ
ＬＫに基づいて動作し、入出力回路１５は、第二の基準
クロック信号ＤＱＳに基づいて、内部回路１から出力さ
れるデータＤＱの出力動作と、内部回路１へのデータ入
力動作とを行う。比較判定回路１６は、第二の基準クロ
ック信号ＤＱＳに基づいて、内部回路１から出力される
被判定データＤＱと該被判定データの期待値ＥＸとが一
致するか否かを比較判定した判定結果ＴＲを出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、データ書き込み
動作及びデータ読み出し動作をクロック信号に同期して
行うシンクロナスＤＲＡＭに関するものである。
動作及びデータ読み出し動作をクロック信号に同期して
行うシンクロナスＤＲＡＭに関するものである。
【０００２】近年、メモリ周辺機器の動作速度の高速化
にともない、ＤＲＡＭ等のメモリの動作速度の高速化が
進み、データ書き込み動作及びデータ読み出し動作をク
ロック信号に同期して行うシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）が実用化されるに至った。また、ＳＤＲＡＭに
おいても、動作速度の更なる高速化を図るために、ＳＤ
Ｒ（single data rate）からＤＤＲ（double data
rate）へと移行している。そして、このようなＤＤＲＳ
ＤＲＡＭの動作試験を確実にかつ低コストで行うことが
必要となっている。
にともない、ＤＲＡＭ等のメモリの動作速度の高速化が
進み、データ書き込み動作及びデータ読み出し動作をク
ロック信号に同期して行うシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）が実用化されるに至った。また、ＳＤＲＡＭに
おいても、動作速度の更なる高速化を図るために、ＳＤ
Ｒ（single data rate）からＤＤＲ（double data
rate）へと移行している。そして、このようなＤＤＲＳ
ＤＲＡＭの動作試験を確実にかつ低コストで行うことが
必要となっている。
【０００３】
【従来の技術】ＤＤＲＳＤＲＡＭは、既存のＳＤＲＡＭ
に対して、書き込み動作及び読み出し動作のデータレー
トを２倍に向上させたものである。その読み出し動作を
図１６に従って説明する。
に対して、書き込み動作及び読み出し動作のデータレー
トを２倍に向上させたものである。その読み出し動作を
図１６に従って説明する。
【０００４】動作制御信号ＣＭとして、読み出しコマン
ドＲｅａｄが入力されると、基準クロック信号ＣＬＫの
立ち上がりに基づいてその読み出しコマンドＲｅａｄが
取り込まれ、所定のリードレイテンシーＲＬ後に、第二
の基準クロック信号ＤＱＳと、出力データＤＱの出力が
開始される。
ドＲｅａｄが入力されると、基準クロック信号ＣＬＫの
立ち上がりに基づいてその読み出しコマンドＲｅａｄが
取り込まれ、所定のリードレイテンシーＲＬ後に、第二
の基準クロック信号ＤＱＳと、出力データＤＱの出力が
開始される。
【０００５】このとき、出力データＤＱは、第二の基準
クロック信号ＤＱＳの立ち上がり及び立ち下がりに同期
して出力されるため、既存のＳＤＲＡＭに対し、データ
レートは２倍となる。
クロック信号ＤＱＳの立ち上がり及び立ち下がりに同期
して出力されるため、既存のＳＤＲＡＭに対し、データ
レートは２倍となる。
【０００６】書き込み動作時には、第二の基準クロック
信号ＤＱＳと入力データＤＱが入力され、第二の基準ク
ロック信号ＤＱＳの立ち上がり及び立ち下がりに同期し
て書き込み動作が行われる。
信号ＤＱＳと入力データＤＱが入力され、第二の基準ク
ロック信号ＤＱＳの立ち上がり及び立ち下がりに同期し
て書き込み動作が行われる。
【０００７】このようなＤＤＲＳＤＲＡＭの動作試験を
行うには、そのデータレートが既存の試験装置のデータ
レートを上回っていることがある。そこで、ＤＤＲＳＤ
ＲＡＭには、試験装置とデータレートを適合させるため
のテスト回路があらかじめ搭載されている。
行うには、そのデータレートが既存の試験装置のデータ
レートを上回っていることがある。そこで、ＤＤＲＳＤ
ＲＡＭには、試験装置とデータレートを適合させるため
のテスト回路があらかじめ搭載されている。
【０００８】そのテスト回路の一例を図１７に従って説
明する。基準クロック信号ＣＬＫ及び動作制御信号ＣＭ
に基づいて、メモリ回路１から並行して読み出される読
み出しデータＤａＮ，ＤｂＮは、マルチプレクサ回路２
に入力される。
明する。基準クロック信号ＣＬＫ及び動作制御信号ＣＭ
に基づいて、メモリ回路１から並行して読み出される読
み出しデータＤａＮ，ＤｂＮは、マルチプレクサ回路２
に入力される。
【０００９】マルチプレクサ回路２は、テストモード切
り換え回路３により制御される。すなわち、テストモー
ド切り換え回路３は、スイッチ回路ＳＷ１，ＳＷ２を備
え、通常モード時にはスイッチ回路ＳＷ１を介して第二
の基準クロック信号ＤＱＳをマルチプレクサ回路２に出
力し、テストモード時には第二の基準クロック信号ＤＱ
Ｓに加えて、スイッチ回路ＳＷ２を介して読み出しデー
タＤａＮ，ＤｂＮのいすれかを選択するための選択信号
ＳＬをマルチプレクサ回路２に出力する。
り換え回路３により制御される。すなわち、テストモー
ド切り換え回路３は、スイッチ回路ＳＷ１，ＳＷ２を備
え、通常モード時にはスイッチ回路ＳＷ１を介して第二
の基準クロック信号ＤＱＳをマルチプレクサ回路２に出
力し、テストモード時には第二の基準クロック信号ＤＱ
Ｓに加えて、スイッチ回路ＳＷ２を介して読み出しデー
タＤａＮ，ＤｂＮのいすれかを選択するための選択信号
ＳＬをマルチプレクサ回路２に出力する。
【００１０】マルチプレクサ回路２は、通常モード時
に、第二の基準クロック信号ＤＱＳのみが入力される
と、図１６に示すように、その立ち上がり及び立ち下が
りに基づいて、読み出しデータＤａＮ，ＤｂＮを交互に
出力し、その読み出しデータＤａＮ，ＤｂＮが出力回路
４から出力データＤＱとして出力される。
に、第二の基準クロック信号ＤＱＳのみが入力される
と、図１６に示すように、その立ち上がり及び立ち下が
りに基づいて、読み出しデータＤａＮ，ＤｂＮを交互に
出力し、その読み出しデータＤａＮ，ＤｂＮが出力回路
４から出力データＤＱとして出力される。
【００１１】一方、マルチプレクサ回路２は、テストモ
ード時に、第二の基準クロック信号ＤＱＳに加えて、例
えばＨレベルの選択信号ＳＬが入力されると、図１８に
示すように、読み出しデータＤａＮを第二の基準クロッ
ク信号ＤＱＳの立ち上がりに基づいて出力し、その読み
出しデータＤａＮが出力回路４から出力データＤＱとし
て出力される。
ード時に、第二の基準クロック信号ＤＱＳに加えて、例
えばＨレベルの選択信号ＳＬが入力されると、図１８に
示すように、読み出しデータＤａＮを第二の基準クロッ
ク信号ＤＱＳの立ち上がりに基づいて出力し、その読み
出しデータＤａＮが出力回路４から出力データＤＱとし
て出力される。
【００１２】また、Ｌレベルの選択信号ＳＬが入力され
ると、読み出しデータＤｂＮを第二の基準クロック信号
ＤＱＳの立ち上がりに基づいて出力し、その読み出しデ
ータＤｂＮが出力回路４から出力データＤＱとして出力
される。
ると、読み出しデータＤｂＮを第二の基準クロック信号
ＤＱＳの立ち上がりに基づいて出力し、その読み出しデ
ータＤｂＮが出力回路４から出力データＤＱとして出力
される。
【００１３】このような動作により、ＤＤＲＳＤＲＡＭ
のデータレートを１／２として、動作速度の遅い試験装
置に出力データＤＱが入力される。そして、試験装置で
は、あらかじめ書き込まれた書き込みデータと、出力デ
ータＤＱとを比較することにより、当該ＤＤＲＳＤＲＡ
Ｍが正常に動作しているか否かが判定される。
のデータレートを１／２として、動作速度の遅い試験装
置に出力データＤＱが入力される。そして、試験装置で
は、あらかじめ書き込まれた書き込みデータと、出力デ
ータＤＱとを比較することにより、当該ＤＤＲＳＤＲＡ
Ｍが正常に動作しているか否かが判定される。
【００１４】
【発明が解決しようとする課題】ところが、上記のよう
なテスト回路による動作試験では、試験装置に出力デー
タＤＱを出力するデータレートが１／２となるため、全
記憶セルのセル情報を読み出す場合、通常のデータレー
トで出力データＤＱを出力する場合に比して、２倍の時
間が必要となる。従って、試験時間及び試験コストが増
大するという問題点がある。
なテスト回路による動作試験では、試験装置に出力デー
タＤＱを出力するデータレートが１／２となるため、全
記憶セルのセル情報を読み出す場合、通常のデータレー
トで出力データＤＱを出力する場合に比して、２倍の時
間が必要となる。従って、試験時間及び試験コストが増
大するという問題点がある。
【００１５】また、当該ＤＤＲＳＤＲＡＭがdouble da
ta rateの正常なデータレートで出力データＤＱを出力
しているか否かを検出することができないという問題点
もある。
ta rateの正常なデータレートで出力データＤＱを出力
しているか否かを検出することができないという問題点
もある。
【００１６】また、特開平１１−１０１８５５号公報に
は、外部から供給される基準クロック信号を分周する分
周回路を備え、その分周回路の分周信号を上記第二の基
準クロック信号として使用することにより、試験装置に
合わせてデータレートを低下させる構成が開示されてい
る。
は、外部から供給される基準クロック信号を分周する分
周回路を備え、その分周回路の分周信号を上記第二の基
準クロック信号として使用することにより、試験装置に
合わせてデータレートを低下させる構成が開示されてい
る。
【００１７】ところが、このような構成では、分周回路
の動作遅延時間により、基準クロック信号の立ち上がり
と、分周信号の立ち上がりとの間に時間的ずれが生じる
と、試験装置により書き込みデータの読み出しデータと
の比較を正常に行うことができなくなることがある。
の動作遅延時間により、基準クロック信号の立ち上がり
と、分周信号の立ち上がりとの間に時間的ずれが生じる
と、試験装置により書き込みデータの読み出しデータと
の比較を正常に行うことができなくなることがある。
【００１８】そこで、分周信号と基準クロック信号との
ずれを解消するような制御回路をテスト回路内に搭載す
ると、テスト回路の回路規模及び回路面積が増大し、か
つ素子数の多い分周回路を搭載すること自体、テスト回
路の回路規模及び回路面積を増大させるという問題点が
ある。
ずれを解消するような制御回路をテスト回路内に搭載す
ると、テスト回路の回路規模及び回路面積が増大し、か
つ素子数の多い分周回路を搭載すること自体、テスト回
路の回路規模及び回路面積を増大させるという問題点が
ある。
【００１９】この発明の目的は、回路面積を増大させる
ことなく、動作試験時間の短縮を図り得る試験回路を備
えた半導体装置を提供することにある。
ことなく、動作試験時間の短縮を図り得る試験回路を備
えた半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、内部回路１は、第一の基準ク
ロック信号ＣＬＫに基づいて動作し、入出力回路１５
は、第二の基準クロック信号ＤＱＳに基づいて、前記内
部回路１から出力されるデータＤＱの出力動作と、前記
内部回路１へのデータ入力動作とを行う。比較判定回路
１６は、前記第二の基準クロック信号ＤＱＳに基づい
て、前記内部回路１から出力される被判定データＤＱと
該被判定データの期待値ＥＸとが一致するか否かを比較
判定した判定結果ＴＲを出力する。
説明図である。すなわち、内部回路１は、第一の基準ク
ロック信号ＣＬＫに基づいて動作し、入出力回路１５
は、第二の基準クロック信号ＤＱＳに基づいて、前記内
部回路１から出力されるデータＤＱの出力動作と、前記
内部回路１へのデータ入力動作とを行う。比較判定回路
１６は、前記第二の基準クロック信号ＤＱＳに基づい
て、前記内部回路１から出力される被判定データＤＱと
該被判定データの期待値ＥＸとが一致するか否かを比較
判定した判定結果ＴＲを出力する。
【００２１】また、図２に示すように、前記比較判定回
路は、前記被判定データと期待値とを比較した比較結果
を出力する比較回路と、前記比較結果に基づいて、前記
被判定データが正常か否かを判定した判定結果を出力す
る判定回路とから構成した。
路は、前記被判定データと期待値とを比較した比較結果
を出力する比較回路と、前記比較結果に基づいて、前記
被判定データが正常か否かを判定した判定結果を出力す
る判定回路とから構成した。
【００２２】また、図３及び図４に示すように、前記比
較回路は、シリアルデータとして入力される前記被判定
データを、前記第二の基準クロック信号に基づいてパラ
レルデータに変換することにより、該被判定データの出
力周波数を低下させるシリアル−パラレル変換部と、前
記シリアル−パラレル変換部から出力される各被判定デ
ータと前記期待値とが一致するか否かを比較結果として
出力する比較部とから構成し、前記判定回路は、前記比
較結果がすべて正常か否かを判定した前記判定結果を、
前記第二の基準クロック信号に同期して出力する。
較回路は、シリアルデータとして入力される前記被判定
データを、前記第二の基準クロック信号に基づいてパラ
レルデータに変換することにより、該被判定データの出
力周波数を低下させるシリアル−パラレル変換部と、前
記シリアル−パラレル変換部から出力される各被判定デ
ータと前記期待値とが一致するか否かを比較結果として
出力する比較部とから構成し、前記判定回路は、前記比
較結果がすべて正常か否かを判定した前記判定結果を、
前記第二の基準クロック信号に同期して出力する。
【００２３】また、図３に示すように、前記シリアル−
パラレル変換部は、前記第二の基準クロック信号の立ち
上がり及び立ち下がりに基づいて交互に導通する一対の
スイッチ回路と、前記各スイッチ回路を介して入力され
る前記被判定データをそれぞれラッチするラッチ回路と
から構成した。
パラレル変換部は、前記第二の基準クロック信号の立ち
上がり及び立ち下がりに基づいて交互に導通する一対の
スイッチ回路と、前記各スイッチ回路を介して入力され
る前記被判定データをそれぞれラッチするラッチ回路と
から構成した。
【００２４】また、図７〜図９に示すように、前記比較
回路は、シリアルデータとして入力される前記被判定デ
ータを前記期待値と順次比較して前記比較結果を出力す
る構成とし、前記判定回路は、シリアルデータとして入
力される前記比較結果を、前記第二の基準クロック信号
に基づいてパラレルデータに変換することにより、該比
較結果の出力周波数を低下させるシリアル−パラレル変
換部と、前記シリアル−パラレル変換部から出力される
比較結果がすべて正常か否かを判定した前記判定結果
を、前記第二の基準クロック信号に同期して出力する判
定部とから構成した。
回路は、シリアルデータとして入力される前記被判定デ
ータを前記期待値と順次比較して前記比較結果を出力す
る構成とし、前記判定回路は、シリアルデータとして入
力される前記比較結果を、前記第二の基準クロック信号
に基づいてパラレルデータに変換することにより、該比
較結果の出力周波数を低下させるシリアル−パラレル変
換部と、前記シリアル−パラレル変換部から出力される
比較結果がすべて正常か否かを判定した前記判定結果
を、前記第二の基準クロック信号に同期して出力する判
定部とから構成した。
【００２５】また、図９に示すように、前記シリアル−
パラレル変換部は、前記第二の基準クロック信号の立ち
上がり及び立ち下がりに基づいて交互に導通する一対の
スイッチ回路と、前記各スイッチ回路を介して入力され
る前記比較結果をそれぞれラッチするラッチ回路とから
構成した。
パラレル変換部は、前記第二の基準クロック信号の立ち
上がり及び立ち下がりに基づいて交互に導通する一対の
スイッチ回路と、前記各スイッチ回路を介して入力され
る前記比較結果をそれぞれラッチするラッチ回路とから
構成した。
【００２６】また、図１３に示すように、前記比較回路
及び判定回路には、位相シフト回路を介して前記第二の
基準クロック信号を入力して、該第二の基準クロック信
号の位相を調節可能とした。
及び判定回路には、位相シフト回路を介して前記第二の
基準クロック信号を入力して、該第二の基準クロック信
号の位相を調節可能とした。
【００２７】
【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化した第一の実施の形態を示す。前記従来
例と同一構成部分は、同一符号を付して説明する。
の発明を具体化した第一の実施の形態を示す。前記従来
例と同一構成部分は、同一符号を付して説明する。
【００２８】ＤＤＲＳＤＲＡＭを構成するメモリ回路１
は、前記従来例と同様であり、基準クロック信号ＣＬＫ
及び動作制御信号ＣＭが入力される。そして、基準クロ
ック信号ＣＬＫ及び読み出しコマンドＲｅａｄの入力に
基づいて、読み出しデータＤａＮ，ＤｂＮ（Ｎ＝１，２
・・）をマルチプレクサ回路２に出力する。
は、前記従来例と同様であり、基準クロック信号ＣＬＫ
及び動作制御信号ＣＭが入力される。そして、基準クロ
ック信号ＣＬＫ及び読み出しコマンドＲｅａｄの入力に
基づいて、読み出しデータＤａＮ，ＤｂＮ（Ｎ＝１，２
・・）をマルチプレクサ回路２に出力する。
【００２９】マルチプレクサ回路２は、第二の基準クロ
ック信号ＤＱＳの入力に基づいて、読み出しデータＤａ
Ｎ，ＤｂＮを交互に出力する。出力回路４は、マルチプ
レクサ回路２から出力された読み出しデータＤａＮ，Ｄ
ｂＮを、外部へ出力データＤＱとして出力する。
ック信号ＤＱＳの入力に基づいて、読み出しデータＤａ
Ｎ，ＤｂＮを交互に出力する。出力回路４は、マルチプ
レクサ回路２から出力された読み出しデータＤａＮ，Ｄ
ｂＮを、外部へ出力データＤＱとして出力する。
【００３０】前記出力データＤＱは、スイッチ回路ＳＷ
３を介して比較回路５に入力され、前記第二の基準クロ
ック信号ＤＱＳは、スイッチ回路ＳＷ４を介して比較回
路５に入力される。
３を介して比較回路５に入力され、前記第二の基準クロ
ック信号ＤＱＳは、スイッチ回路ＳＷ４を介して比較回
路５に入力される。
【００３１】前記比較回路５には、テストモード時にメ
モリ回路１にあらかじめ書き込まれた書き込みデータが
期待値ＥＸとして入力される。そして、比較回路５は、
出力データＤＱと期待値ＥＸとを比較して、その比較結
果ＣＲを判定回路６に出力する。
モリ回路１にあらかじめ書き込まれた書き込みデータが
期待値ＥＸとして入力される。そして、比較回路５は、
出力データＤＱと期待値ＥＸとを比較して、その比較結
果ＣＲを判定回路６に出力する。
【００３２】前記判定回路６には、前記第二の基準クロ
ック信号ＤＱＳがスイッチ回路ＳＷ４を介して入力さ
れ、その第二の基準クロック信号ＤＱＳと前記比較結果
ＣＲとに基づいて、判定結果ＴＲを外部試験装置に出力
する。
ック信号ＤＱＳがスイッチ回路ＳＷ４を介して入力さ
れ、その第二の基準クロック信号ＤＱＳと前記比較結果
ＣＲとに基づいて、判定結果ＴＲを外部試験装置に出力
する。
【００３３】前記スイッチ回路ＳＷ３，ＳＷ４は、テス
トモード切り換え回路を構成し、テストモード時に導通
するように構成される。そして、前記スイッチ回路ＳＷ
３，ＳＷ４及び比較回路５及び判定回路６とで試験回路
が構成される。
トモード切り換え回路を構成し、テストモード時に導通
するように構成される。そして、前記スイッチ回路ＳＷ
３，ＳＷ４及び比較回路５及び判定回路６とで試験回路
が構成される。
【００３４】前記比較回路５の具体的構成を図３に示
す。すなわち、図３に示す比較回路５ａは、前記出力デ
ータＤＱが転送ゲート９ａを介してラッチ回路８ａに入
力され、転送ゲート９ｂを介してラッチ回路８ｂに入力
される。
す。すなわち、図３に示す比較回路５ａは、前記出力デ
ータＤＱが転送ゲート９ａを介してラッチ回路８ａに入
力され、転送ゲート９ｂを介してラッチ回路８ｂに入力
される。
【００３５】前記第二の基準クロック信号ＤＱＳは、前
記転送ゲート９ａのＮチャネル側ゲートに入力されると
ともに、前記転送ゲート９ｂのＰチャネル側ゲートに入
力される。
記転送ゲート９ａのＮチャネル側ゲートに入力されると
ともに、前記転送ゲート９ｂのＰチャネル側ゲートに入
力される。
【００３６】また、前記第二の基準クロック信号ＤＱＳ
は、インバータ回路１０ａを介して前記転送ゲート９ａ
のＰチャネル側ゲートに入力されるとともに、前記転送
ゲート９ｂのＮチャネル側ゲートに入力される。
は、インバータ回路１０ａを介して前記転送ゲート９ａ
のＰチャネル側ゲートに入力されるとともに、前記転送
ゲート９ｂのＮチャネル側ゲートに入力される。
【００３７】従って、前記第二の基準クロック信号ＤＱ
ＳがＨレベルとなると、転送ゲート９ａが導通するとと
もに、転送ゲート９ｂが不導通となる。また、第二の基
準クロック信号ＤＱＳがＬレベルとなると、転送ゲート
９ａが導通するとともに、転送ゲート９ｂが不導通とな
る。
ＳがＨレベルとなると、転送ゲート９ａが導通するとと
もに、転送ゲート９ｂが不導通となる。また、第二の基
準クロック信号ＤＱＳがＬレベルとなると、転送ゲート
９ａが導通するとともに、転送ゲート９ｂが不導通とな
る。
【００３８】前記ラッチ回路８ａの出力信号は、ＥＯＲ
回路７ａに入力され、そのＥＯＲ回路７ａには、期待値
ＥＸが入力される。前記ラッチ回路８ｂの出力信号は、
ＥＯＲ回路７ｂに入力され、そのＥＯＲ回路７ｂには、
期待値ＥＸが入力される。
回路７ａに入力され、そのＥＯＲ回路７ａには、期待値
ＥＸが入力される。前記ラッチ回路８ｂの出力信号は、
ＥＯＲ回路７ｂに入力され、そのＥＯＲ回路７ｂには、
期待値ＥＸが入力される。
【００３９】そして、ＥＯＲ回路７ａから比較結果ＣＲ
１が出力され、ＥＯＲ回路７ｂから比較結果ＣＲ２が出
力される。このように構成された比較回路５ａでは、入
力データＤＱとして読み出しデータＤａＮ，ＤｂＮが交
互に入力されると、第二の基準クロック信号ＤＱＳの立
ち上がり及び立ち下がりに基づいて、読み出しデータＤ
ａＮがラッチ回路８ａに順次ラッチされ、読み出しデー
タＤｂＮがラッチ回路８ｂに順次ラッチされる。
１が出力され、ＥＯＲ回路７ｂから比較結果ＣＲ２が出
力される。このように構成された比較回路５ａでは、入
力データＤＱとして読み出しデータＤａＮ，ＤｂＮが交
互に入力されると、第二の基準クロック信号ＤＱＳの立
ち上がり及び立ち下がりに基づいて、読み出しデータＤ
ａＮがラッチ回路８ａに順次ラッチされ、読み出しデー
タＤｂＮがラッチ回路８ｂに順次ラッチされる。
【００４０】そして、ラッチ回路８ａ，８ｂの出力信号
がＥＯＲ回路７ａ，７ｂで期待値ＥＸと比較され、ラッ
チ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致する
と、Ｌレベルの比較結果ＣＲ１，ＣＲ２が出力され、ラ
ッチ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致し
ないと、Ｈレベルの比較結果ＣＲ１，ＣＲ２が出力され
る。
がＥＯＲ回路７ａ，７ｂで期待値ＥＸと比較され、ラッ
チ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致する
と、Ｌレベルの比較結果ＣＲ１，ＣＲ２が出力され、ラ
ッチ回路８ａ，８ｂの出力信号と期待値ＥＸとが一致し
ないと、Ｈレベルの比較結果ＣＲ１，ＣＲ２が出力され
る。
【００４１】前記判定回路６の具体的構成を図４に示
す。図４に示す判定回路６ａは、前記比較回路５ａから
出力される比較結果ＣＲ１，ＣＲ２がＯＲ回路１２ａに
入力され、そのＯＲ回路１２ａの出力信号がＮチャネル
ＭＯＳトランジスタＴr1を介してラッチ回路８ｃに入力
される。
す。図４に示す判定回路６ａは、前記比較回路５ａから
出力される比較結果ＣＲ１，ＣＲ２がＯＲ回路１２ａに
入力され、そのＯＲ回路１２ａの出力信号がＮチャネル
ＭＯＳトランジスタＴr1を介してラッチ回路８ｃに入力
される。
【００４２】前記トランジスタＴr1のゲートには、第二
の基準クロック信号ＤＱＳがインバータ回路１０ｂを介
して入力される。そして、ラッチ回路８ｃから判定結果
ＴＲが出力される。
の基準クロック信号ＤＱＳがインバータ回路１０ｂを介
して入力される。そして、ラッチ回路８ｃから判定結果
ＴＲが出力される。
【００４３】このように構成された判定回路６ａでは、
比較回路５ａから出力される比較結果ＣＲ１，ＣＲ２が
ともにＬレベルとなると、ＯＲ回路１２ａの出力信号が
Ｌレベルとなり、少なくともいずれかがＨレベルとなる
とＯＲ回路１２ａの出力信号がＨレベルとなる。
比較回路５ａから出力される比較結果ＣＲ１，ＣＲ２が
ともにＬレベルとなると、ＯＲ回路１２ａの出力信号が
Ｌレベルとなり、少なくともいずれかがＨレベルとなる
とＯＲ回路１２ａの出力信号がＨレベルとなる。
【００４４】そして、第二の基準クロック信号ＤＱＳの
立ち下がりに基づいて、ＯＲ回路１２ａの出力信号がラ
ッチ回路８ｃでラッチされて、判定信号ＴＲとして出力
される。
立ち下がりに基づいて、ＯＲ回路１２ａの出力信号がラ
ッチ回路８ｃでラッチされて、判定信号ＴＲとして出力
される。
【００４５】次に、上記のように構成されたＤＤＲＳＤ
ＲＡＭの試験回路の動作を図５に従って説明する。メモ
リ回路１内の各記憶セルには、試験に先立って、たとえ
ば「１」のセル情報を書き込む。次いで、テストモード
を設定すると、スイッチ回路ＳＷ３，ＳＷ４が導通状態
となる。
ＲＡＭの試験回路の動作を図５に従って説明する。メモ
リ回路１内の各記憶セルには、試験に先立って、たとえ
ば「１」のセル情報を書き込む。次いで、テストモード
を設定すると、スイッチ回路ＳＷ３，ＳＷ４が導通状態
となる。
【００４６】この状態で、メモリ回路１に基準クロック
信号ＣＬＫ及び読み出し制御信号Ｒｅａｄが入力され、
メモリ回路１において読み出し制御信号Ｒｅａｄを取り
込んでから、所定のレイテンシーＲＬを経た後（図５に
おいてはＲＬ＝２）、マルチプレクサ回路２に第二の基
準クロック信号ＤＱＳが入力されると、メモリ回路１か
ら読み出しデータＤａＮ，ＤｂＮが出力され、第二の基
準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基
づいて、マルチプレクサ回路２から読み出しデータＤａ
Ｎ，ＤｂＮが交互に出力され、その読み出しデータＤａ
Ｎ，ＤｂＮが出力回路４から出力データＤＱとして出力
される。
信号ＣＬＫ及び読み出し制御信号Ｒｅａｄが入力され、
メモリ回路１において読み出し制御信号Ｒｅａｄを取り
込んでから、所定のレイテンシーＲＬを経た後（図５に
おいてはＲＬ＝２）、マルチプレクサ回路２に第二の基
準クロック信号ＤＱＳが入力されると、メモリ回路１か
ら読み出しデータＤａＮ，ＤｂＮが出力され、第二の基
準クロック信号ＤＱＳの立ち上がり及び立ち下がりに基
づいて、マルチプレクサ回路２から読み出しデータＤａ
Ｎ，ＤｂＮが交互に出力され、その読み出しデータＤａ
Ｎ，ＤｂＮが出力回路４から出力データＤＱとして出力
される。
【００４７】比較回路５ａに第二の基準クロック信号Ｄ
ＱＳ及び出力データＤＱが入力されると、第二の基準ク
ロック信号ＤＱＳの立ち上がり及び立ち下がりに基づい
て、ラッチ回路８ａ，８ｂに読み出しデータＤａＮ，Ｄ
ｂＮが順次ラッチされる。
ＱＳ及び出力データＤＱが入力されると、第二の基準ク
ロック信号ＤＱＳの立ち上がり及び立ち下がりに基づい
て、ラッチ回路８ａ，８ｂに読み出しデータＤａＮ，Ｄ
ｂＮが順次ラッチされる。
【００４８】そして、ラッチ回路８ａ，８ｂの出力信号
と、期待値ＥＸとがＥＯＲ回路７ａ，７ｂで順次比較さ
れ、その比較結果ＣＲ１，ＣＲ２が第二の基準クロック
信号ＤＱＳの半周期分ずれた状態で、順次出力される。
と、期待値ＥＸとがＥＯＲ回路７ａ，７ｂで順次比較さ
れ、その比較結果ＣＲ１，ＣＲ２が第二の基準クロック
信号ＤＱＳの半周期分ずれた状態で、順次出力される。
【００４９】期待値ＥＸは、あらかじめ書き込まれた書
き込みデータに基づいてＨレベルであるので、読み出し
データＤａＮ，ＤｂＮがＨレベルであれば、比較結果Ｃ
Ｒ１，ＣＲ２はＬレベルとなる。
き込みデータに基づいてＨレベルであるので、読み出し
データＤａＮ，ＤｂＮがＨレベルであれば、比較結果Ｃ
Ｒ１，ＣＲ２はＬレベルとなる。
【００５０】判定回路６ａでは、比較結果ＣＲ１，ＣＲ
２がＯＲ回路１２ａに入力され、そのＯＲ回路１２ａの
出力信号が第二の基準クロック信号ＤＱＳの立ち下がり
に基づいて、判定結果ＴＲとして出力される。
２がＯＲ回路１２ａに入力され、そのＯＲ回路１２ａの
出力信号が第二の基準クロック信号ＤＱＳの立ち下がり
に基づいて、判定結果ＴＲとして出力される。
【００５１】そして、比較結果ＣＲ１，ＣＲ２がともに
Ｌレベルであれば、判定結果ＴＲもＬレベルとなる。一
方、図５に示すように、例えば読み出しデータＤａ３に
エラーが発生してＬレベルとなると、比較結果ＣＲ１は
第二の基準クロック信号ＤＱＳの立ち上がりに基づいて
Ｈレベルとなる。
Ｌレベルであれば、判定結果ＴＲもＬレベルとなる。一
方、図５に示すように、例えば読み出しデータＤａ３に
エラーが発生してＬレベルとなると、比較結果ＣＲ１は
第二の基準クロック信号ＤＱＳの立ち上がりに基づいて
Ｈレベルとなる。
【００５２】すると、判定回路６ａでは、第二の基準ク
ロック信号ＤＱＳの次の立ち下がりに基づいてＨレベル
の判定結果ＴＲを出力する。この結果、試験装置では、
当該ＤＤＲＳＤＲＡＭの動作不良を検出可能となる。
ロック信号ＤＱＳの次の立ち下がりに基づいてＨレベル
の判定結果ＴＲを出力する。この結果、試験装置では、
当該ＤＤＲＳＤＲＡＭの動作不良を検出可能となる。
【００５３】上記のように構成されたＤＤＲＳＤＲＡＭ
の試験回路では、次に示す作用効果を得ることができ
る。 （１）ＤＤＲＳＤＲＡＭの読み出し動作のデータレート
を外部試験装置に合わせて低下させることなく、動作試
験を行うことができるので、試験時間の短縮を図ること
ができる。
の試験回路では、次に示す作用効果を得ることができ
る。 （１）ＤＤＲＳＤＲＡＭの読み出し動作のデータレート
を外部試験装置に合わせて低下させることなく、動作試
験を行うことができるので、試験時間の短縮を図ること
ができる。
【００５４】（２）外部試験装置のデータレートを向上
させることなく、ＤＤＲＳＤＲＡＭの通常のデータレー
トで動作試験を行うことができるので、外部試験装置の
動作速度の向上を図る必要はない。
させることなく、ＤＤＲＳＤＲＡＭの通常のデータレー
トで動作試験を行うことができるので、外部試験装置の
動作速度の向上を図る必要はない。
【００５５】（３）動作試験を行うために、ＤＤＲＳＤ
ＲＡＭに搭載する試験回路は小規模な回路であるので、
ＤＤＲＳＤＲＡＭのチップ面積の増大を防止することが
できる。 （第二の実施の形態）この実施の形態は、前記第一の実
施の形態の比較回路５ａ及び判定回路６ａの構成を変更
したものである。
ＲＡＭに搭載する試験回路は小規模な回路であるので、
ＤＤＲＳＤＲＡＭのチップ面積の増大を防止することが
できる。 （第二の実施の形態）この実施の形態は、前記第一の実
施の形態の比較回路５ａ及び判定回路６ａの構成を変更
したものである。
【００５６】図６に示す比較回路５ｂの転送ゲート９ｃ
〜９ｆ、インバータ回路１０ｃ，１０ｄ、ラッチ回路８
ｄ〜８ｇ及びＥＯＲ回路７ｄ〜７ｇは、前記比較回路５
ａを二組ならべた構成であり、転送ゲート９ｃ，９ｄに
は前記出力データＤＱがＮチャネルＭＯＳトランジスタ
Ｔr2を介して入力され、転送ゲート９ｅ，９ｆには前記
出力データＤＱがＮチャネルＭＯＳトランジスタＴr3を
介して入力される。
〜９ｆ、インバータ回路１０ｃ，１０ｄ、ラッチ回路８
ｄ〜８ｇ及びＥＯＲ回路７ｄ〜７ｇは、前記比較回路５
ａを二組ならべた構成であり、転送ゲート９ｃ，９ｄに
は前記出力データＤＱがＮチャネルＭＯＳトランジスタ
Ｔr2を介して入力され、転送ゲート９ｅ，９ｆには前記
出力データＤＱがＮチャネルＭＯＳトランジスタＴr3を
介して入力される。
【００５７】前記トランジスタＴr2，Ｔr3のゲートに
は、カウンタ回路１１ａの出力信号が入力され、そのカ
ウンタ回路１１ａには、前記第二の基準クロック信号Ｄ
ＱＳが入力される。
は、カウンタ回路１１ａの出力信号が入力され、そのカ
ウンタ回路１１ａには、前記第二の基準クロック信号Ｄ
ＱＳが入力される。
【００５８】そして、前記カウンタ回路１１ａは、前記
第二の基準クロック信号ＤＱＳをカウントして、第二の
基準クロック信号ＤＱＳの１周期毎に、トランジスタＴ
r2，Ｔr3を交互にオンさせるようになっている。
第二の基準クロック信号ＤＱＳをカウントして、第二の
基準クロック信号ＤＱＳの１周期毎に、トランジスタＴ
r2，Ｔr3を交互にオンさせるようになっている。
【００５９】このように構成された比較回路５ｂでは、
出力データＤＱ及び第二の基準クロック信号ＤＱＳが入
力されると、まず第二の基準クロック信号ＤＱＳの立ち
上がりでラッチ回路８ｄに読み出しデータＤａ１がラッ
チされ、次の第二の基準クロック信号ＤＱＳの立ち下が
りでラッチ回路８ｅに読み出しデータＤｂ１がラッチさ
れ、次の第二の基準クロック信号ＤＱＳの立ち上がりで
ラッチ回路８ｆに読み出しデータＤａ２がラッチされ、
次の第二の基準クロック信号ＤＱＳの立ち下がりでラッ
チ回路８ｇに読み出しデータＤｂ２がラッチされ、この
ような動作が順次繰り返される。
出力データＤＱ及び第二の基準クロック信号ＤＱＳが入
力されると、まず第二の基準クロック信号ＤＱＳの立ち
上がりでラッチ回路８ｄに読み出しデータＤａ１がラッ
チされ、次の第二の基準クロック信号ＤＱＳの立ち下が
りでラッチ回路８ｅに読み出しデータＤｂ１がラッチさ
れ、次の第二の基準クロック信号ＤＱＳの立ち上がりで
ラッチ回路８ｆに読み出しデータＤａ２がラッチされ、
次の第二の基準クロック信号ＤＱＳの立ち下がりでラッ
チ回路８ｇに読み出しデータＤｂ２がラッチされ、この
ような動作が順次繰り返される。
【００６０】従って、各ラッチ回路８ｄ〜８ｇには、各
読み出しデータが第二の基準クロック信号ＤＱＳの半周
期分ずつずれた状態で、それぞれ２周期の間ラッチされ
る。そして、各ラッチ回路８ｄ〜８ｇの出力信号がＥＯ
Ｒ回路７ｄ〜７ｇで期待値ＥＸと比較され、比較結果Ｃ
Ｒ３〜ＣＲ６がＥＯＲ回路７ｄ〜７ｇから出力される。
読み出しデータが第二の基準クロック信号ＤＱＳの半周
期分ずつずれた状態で、それぞれ２周期の間ラッチされ
る。そして、各ラッチ回路８ｄ〜８ｇの出力信号がＥＯ
Ｒ回路７ｄ〜７ｇで期待値ＥＸと比較され、比較結果Ｃ
Ｒ３〜ＣＲ６がＥＯＲ回路７ｄ〜７ｇから出力される。
【００６１】前記比較回路５ｂの比較結果ＣＲ３〜ＣＲ
６を入力する判定回路は、前記第一の実施の形態の判定
回路６ａのＯＲ回路１２ａを４入力とした構成とすれば
よい。
６を入力する判定回路は、前記第一の実施の形態の判定
回路６ａのＯＲ回路１２ａを４入力とした構成とすれば
よい。
【００６２】このように構成された試験回路では、前記
第一の実施の形態と同様な作用効果を得ることができる
とともに、ラッチ回路８ｄ〜８ｇの出力信号の周波数を
第一の実施の形態のラッチ回路８ａ，８ｂの出力信号の
１／２とすることができるので、さらに安定した比較動
作及び判定動作を行うことができる。 （第三の実施の形態）この実施の形態は、前記第一の実
施の形態の比較回路５ａ及び判定回路６ａの構成を変更
したものである。
第一の実施の形態と同様な作用効果を得ることができる
とともに、ラッチ回路８ｄ〜８ｇの出力信号の周波数を
第一の実施の形態のラッチ回路８ａ，８ｂの出力信号の
１／２とすることができるので、さらに安定した比較動
作及び判定動作を行うことができる。 （第三の実施の形態）この実施の形態は、前記第一の実
施の形態の比較回路５ａ及び判定回路６ａの構成を変更
したものである。
【００６３】図７に示す比較回路５ｃは、前記出力回路
４から出力される出力データＤＱと期待値ＥＸが入力さ
れるＥＯＲ回路７ｈで構成される。このような構成によ
り、比較回路５ｃは出力データＤＱと期待値ＥＸが一致
したときＬレベル、一致しないときＨレベルの比較結果
ＣＲを出力する。
４から出力される出力データＤＱと期待値ＥＸが入力さ
れるＥＯＲ回路７ｈで構成される。このような構成によ
り、比較回路５ｃは出力データＤＱと期待値ＥＸが一致
したときＬレベル、一致しないときＨレベルの比較結果
ＣＲを出力する。
【００６４】また、前記比較回路５ｃに代えて、図８に
示すように、ラッチ回路８ｈを介して出力データＤＱを
ＥＯＲ回路７ｉに入力した比較回路５ｄとしてもよい。
この比較回路５ｄは、ラッチ回路８ｈの動作により、比
較回路５ｃに比して、比較動作が安定する。なお、この
比較回路５ｃ，５ｄには、第二の基準クロック信号ＤＱ
Ｓを入力する必要はない。
示すように、ラッチ回路８ｈを介して出力データＤＱを
ＥＯＲ回路７ｉに入力した比較回路５ｄとしてもよい。
この比較回路５ｄは、ラッチ回路８ｈの動作により、比
較回路５ｃに比して、比較動作が安定する。なお、この
比較回路５ｃ，５ｄには、第二の基準クロック信号ＤＱ
Ｓを入力する必要はない。
【００６５】図９に示す判定回路６ｂは、前記比較結果
ＣＲが転送ゲート９ｇを介してラッチ回路８ｉに入力さ
れ、転送ゲート９ｈを介してラッチ回路８ｊに入力され
る。前記第二の基準クロック信号ＤＱＳは、前記転送ゲ
ート９ｇのＮチャネル側ゲートに入力されるとともに、
前記転送ゲート９ｈのＰチャネル側ゲートに入力され
る。
ＣＲが転送ゲート９ｇを介してラッチ回路８ｉに入力さ
れ、転送ゲート９ｈを介してラッチ回路８ｊに入力され
る。前記第二の基準クロック信号ＤＱＳは、前記転送ゲ
ート９ｇのＮチャネル側ゲートに入力されるとともに、
前記転送ゲート９ｈのＰチャネル側ゲートに入力され
る。
【００６６】また、前記第二の基準クロック信号ＤＱＳ
は、インバータ回路１０ｅを介して前記転送ゲート９ｇ
のＰチャネル側ゲートに入力されるとともに、前記転送
ゲート９ｈのＮチャネル側ゲートに入力される。
は、インバータ回路１０ｅを介して前記転送ゲート９ｇ
のＰチャネル側ゲートに入力されるとともに、前記転送
ゲート９ｈのＮチャネル側ゲートに入力される。
【００６７】従って、前記第二の基準クロック信号ＤＱ
ＳがＨレベルとなると、転送ゲート９ｇが導通するとと
もに、転送ゲート９ｈが不導通となる。また、第二の基
準クロック信号ＤＱＳがＬレベルとなると、転送ゲート
９ｈが導通するとともに、転送ゲート９ｇが不導通とな
る。
ＳがＨレベルとなると、転送ゲート９ｇが導通するとと
もに、転送ゲート９ｈが不導通となる。また、第二の基
準クロック信号ＤＱＳがＬレベルとなると、転送ゲート
９ｈが導通するとともに、転送ゲート９ｇが不導通とな
る。
【００６８】前記ラッチ回路８ｉ，８ｊの出力信号は、
ＯＲ回路１２ｂに入力され、そのＯＲ回路１２ｂの出力
信号は、ＮチャネルＭＯＳトランジスタＴr4を介してラ
ッチ回路８ｋに入力される。
ＯＲ回路１２ｂに入力され、そのＯＲ回路１２ｂの出力
信号は、ＮチャネルＭＯＳトランジスタＴr4を介してラ
ッチ回路８ｋに入力される。
【００６９】前記トランジスタＴr4のゲートには前記第
二の基準クロック信号ＤＱＳがインバータ回路１０ｆを
介して入力される。そして、ラッチ回路８ｋから前記判
定結果ＴＲが出力される。
二の基準クロック信号ＤＱＳがインバータ回路１０ｆを
介して入力される。そして、ラッチ回路８ｋから前記判
定結果ＴＲが出力される。
【００７０】このように構成された判定回路６ｂでは、
第二の基準クロック信号ＤＱＳがＨレベルとなると、転
送ゲート９ｇが導通するとともに、転送ゲート９ｈが不
導通となる。すると、比較結果ＣＲが転送ゲート９ｇを
介してラッチ回路８ｉでラッチされ、ＯＲ回路１２ｂに
出力される。
第二の基準クロック信号ＤＱＳがＨレベルとなると、転
送ゲート９ｇが導通するとともに、転送ゲート９ｈが不
導通となる。すると、比較結果ＣＲが転送ゲート９ｇを
介してラッチ回路８ｉでラッチされ、ＯＲ回路１２ｂに
出力される。
【００７１】また、第二のクロック信号ＤＱＳがＬレベ
ルとなると、転送ゲート９ｈが導通するとともに、転送
ゲート９ｇが不導通となる。すると、比較結果ＣＲが転
送ゲート９ｈを介してラッチ回路８ｊでラッチされ、Ｏ
Ｒ回路１２ｂに出力される。
ルとなると、転送ゲート９ｈが導通するとともに、転送
ゲート９ｇが不導通となる。すると、比較結果ＣＲが転
送ゲート９ｈを介してラッチ回路８ｊでラッチされ、Ｏ
Ｒ回路１２ｂに出力される。
【００７２】ＯＲ回路１２ｂは、ラッチ回路８ｉ，８ｊ
の出力信号のＯＲ論理を出力する。そして、第二の基準
クロック信号ＤＱＳがＬレベルとなると、トランジスタ
Ｔr4がオンされて、ＯＲ回路１２ｂの出力信号がラッチ
回路８ｋでラッチされ、判定結果ＴＲとして出力され
る。
の出力信号のＯＲ論理を出力する。そして、第二の基準
クロック信号ＤＱＳがＬレベルとなると、トランジスタ
Ｔr4がオンされて、ＯＲ回路１２ｂの出力信号がラッチ
回路８ｋでラッチされ、判定結果ＴＲとして出力され
る。
【００７３】このように構成された試験回路では、出力
データＤＱとして出力される読み出しデータＤａＮ，Ｄ
ｂＮが比較回路５ｃ若しくは同５ｄで期待値ＥＸと順次
比較され、比較結果ＣＲが判定回路６ｂに入力される。
データＤＱとして出力される読み出しデータＤａＮ，Ｄ
ｂＮが比較回路５ｃ若しくは同５ｄで期待値ＥＸと順次
比較され、比較結果ＣＲが判定回路６ｂに入力される。
【００７４】判定回路６ｂでは、前記第一の実施の形態
の比較回路５ａと類似した動作により、読み出しデータ
ＤａＮ，ＤｂＮの比較結果ＣＲがラッチ回路８ｉ，８ｊ
に順次ラッチされ、そのラッチ回路８ｉ，８ｊの出力信
号がＯＲ回路１２ｂに入力される。
の比較回路５ａと類似した動作により、読み出しデータ
ＤａＮ，ＤｂＮの比較結果ＣＲがラッチ回路８ｉ，８ｊ
に順次ラッチされ、そのラッチ回路８ｉ，８ｊの出力信
号がＯＲ回路１２ｂに入力される。
【００７５】ＯＲ回路１２ｂでは、ラッチ回路８ｉ，８
ｊの出力信号がともにＬレベルの場合に限り、Ｌレベル
の出力信号を出力する。そして、第二の基準クロック信
号ＤＱＳの立ち下がりに基づいて、ＯＲ回路１２ｂの出
力信号が判定結果ＴＲとして出力される。
ｊの出力信号がともにＬレベルの場合に限り、Ｌレベル
の出力信号を出力する。そして、第二の基準クロック信
号ＤＱＳの立ち下がりに基づいて、ＯＲ回路１２ｂの出
力信号が判定結果ＴＲとして出力される。
【００７６】このような動作により、この実施の形態の
試験回路では、前記第一の実施の形態と同様な作用効果
を得ることができる。 （第四の実施の形態）この実施の形態は、前記第三の実
施の形態の判定回路６ｂの構成を、図１０に示す判定回
路６ｃに変更したものであり、比較回路は第三の実施の
形態の比較回路５ｃ若しくは同５ｄと同様である。
試験回路では、前記第一の実施の形態と同様な作用効果
を得ることができる。 （第四の実施の形態）この実施の形態は、前記第三の実
施の形態の判定回路６ｂの構成を、図１０に示す判定回
路６ｃに変更したものであり、比較回路は第三の実施の
形態の比較回路５ｃ若しくは同５ｄと同様である。
【００７７】図１０に示す判定回路６ｃのカウンタ回路
１１ｂ、トランジスタＴr5，Ｔr6、転送ゲート９ｉ〜９
ｍ、インバータ回路１０ｇ，１０ｈ及びラッチ回路８ｌ
〜８ｐの構成及び動作は、図６に示す比較回路５ｂと同
様である。
１１ｂ、トランジスタＴr5，Ｔr6、転送ゲート９ｉ〜９
ｍ、インバータ回路１０ｇ，１０ｈ及びラッチ回路８ｌ
〜８ｐの構成及び動作は、図６に示す比較回路５ｂと同
様である。
【００７８】前記ラッチ回路８ｌ〜８ｐの出力信号はＯ
Ｒ回路１２ｃに入力され、そのＯＲ回路１２ｃの出力信
号はＮチャネルＭＯＳトランジスタＴr7を介してラッチ
回路８ｑに入力される。
Ｒ回路１２ｃに入力され、そのＯＲ回路１２ｃの出力信
号はＮチャネルＭＯＳトランジスタＴr7を介してラッチ
回路８ｑに入力される。
【００７９】前記カウンタ回路１１ｂは、第二の基準ク
ロック信号ＤＱＳをカウントする毎にカウント信号Ｎ
１，Ｎ２を交互にＨレベルとして、トランジスタＴr5，
Ｔr6を交互にオンさせる。
ロック信号ＤＱＳをカウントする毎にカウント信号Ｎ
１，Ｎ２を交互にＨレベルとして、トランジスタＴr5，
Ｔr6を交互にオンさせる。
【００８０】前記カウント信号Ｎ２は、ＡＮＤ回路１３
に入力され、そのＡＮＤ回路１３には、第二の基準クロ
ック信号ＤＱＳがインバータ回路１０ｉを介して入力さ
れている。そして、ＡＮＤ回路１３の出力信号が前記ト
ランジスタＴr7のゲートに入力される。
に入力され、そのＡＮＤ回路１３には、第二の基準クロ
ック信号ＤＱＳがインバータ回路１０ｉを介して入力さ
れている。そして、ＡＮＤ回路１３の出力信号が前記ト
ランジスタＴr7のゲートに入力される。
【００８１】従って、カウンタ回路１１ｂのカウント信
号Ｎ２がＨレベルの状態で、第二の基準クロック信号Ｄ
ＱＳがＬレベルに立ち下がると、ＡＮＤ回路１３の出力
信号がＨレベルとなってトランジスタＴr7がオンされ、
ＯＲ回路１２ｃの出力信号がラッチ回路８ｑでラッチさ
れて、判定信号ＴＲとして出力される。
号Ｎ２がＨレベルの状態で、第二の基準クロック信号Ｄ
ＱＳがＬレベルに立ち下がると、ＡＮＤ回路１３の出力
信号がＨレベルとなってトランジスタＴr7がオンされ、
ＯＲ回路１２ｃの出力信号がラッチ回路８ｑでラッチさ
れて、判定信号ＴＲとして出力される。
【００８２】上記のように構成された試験回路の動作を
図１１に従って説明する。テストモードが設定されて、
出力回路４から読み出しデータＤａＮ，ＤｂＮが出力デ
ータＤＱとして出力されるまでは、前記第一の実施の形
態と同様である。
図１１に従って説明する。テストモードが設定されて、
出力回路４から読み出しデータＤａＮ，ＤｂＮが出力デ
ータＤＱとして出力されるまでは、前記第一の実施の形
態と同様である。
【００８３】比較回路５ｃ若しくは同５ｄに読み出しデ
ータＤａＮ，ＤｂＮが入力されると、その読み出しデー
タＤａＮ，ＤｂＮと期待値ＥＸとの比較結果ＣＲが判定
回路６ｃに順次出力される。
ータＤａＮ，ＤｂＮが入力されると、その読み出しデー
タＤａＮ，ＤｂＮと期待値ＥＸとの比較結果ＣＲが判定
回路６ｃに順次出力される。
【００８４】判定回路６ｃでは、読み出しデータＤａ
Ｎ，ＤｂＮがカウンタ回路１１ｂのカウント信号Ｎ１，
Ｎ２及び第二の基準クロック信号ＤＱＳに基づいてラッ
チ回路８ｌ〜８ｐに順次ラッチされ、各ラッチ回路８ｌ
〜８ｐの出力信号のＯＲ論理がＯＲ回路１２ｃから出力
される。
Ｎ，ＤｂＮがカウンタ回路１１ｂのカウント信号Ｎ１，
Ｎ２及び第二の基準クロック信号ＤＱＳに基づいてラッ
チ回路８ｌ〜８ｐに順次ラッチされ、各ラッチ回路８ｌ
〜８ｐの出力信号のＯＲ論理がＯＲ回路１２ｃから出力
される。
【００８５】そして、カウント信号Ｎ２がＨレベルにあ
る状態で、第二の基準クロック信号ＤＱＳがＬレベルに
立ち下がると、ＯＲ回路１２ｃの出力信号がラッチ回路
８ｑでラッチされて、判定結果ＴＲとして出力される。
る状態で、第二の基準クロック信号ＤＱＳがＬレベルに
立ち下がると、ＯＲ回路１２ｃの出力信号がラッチ回路
８ｑでラッチされて、判定結果ＴＲとして出力される。
【００８６】このような動作により、判定回路６ｃにＬ
レベルの比較結果ＣＲが入力されつづければ、判定結果
ＴＲもＬレベルとなる。一方、例えば読み出しデータＤ
ａ３にエラーが発生してＬレベルとなると、比較結果Ｃ
Ｒは読み出しデータＤａ３の入力に基づいてＨレベルと
なる。
レベルの比較結果ＣＲが入力されつづければ、判定結果
ＴＲもＬレベルとなる。一方、例えば読み出しデータＤ
ａ３にエラーが発生してＬレベルとなると、比較結果Ｃ
Ｒは読み出しデータＤａ３の入力に基づいてＨレベルと
なる。
【００８７】すると、判定回路６ｃでは、比較結果ＣＲ
がラッチ回路８ｍにラッチされた後、カウント信号Ｎ２
がＨレベルとなり、かつ第二の基準クロック信号ＤＱＳ
がＬレベルに立ち下がった時点で、Ｈレベルの判定結果
ＴＲを出力する。この結果、試験装置では、当該ＤＤＲ
ＳＤＲＡＭの動作不良を検出可能となる。
がラッチ回路８ｍにラッチされた後、カウント信号Ｎ２
がＨレベルとなり、かつ第二の基準クロック信号ＤＱＳ
がＬレベルに立ち下がった時点で、Ｈレベルの判定結果
ＴＲを出力する。この結果、試験装置では、当該ＤＤＲ
ＳＤＲＡＭの動作不良を検出可能となる。
【００８８】上記のように構成されたＤＤＲＳＤＲＡＭ
の試験回路では、前記第一の実施の形態で得られた作用
効果に加えて、次に示す作用効果を得ることができる。 （１）ラッチ回路８ｌ〜８ｐの出力信号の周波数を第一
の実施の形態のラッチ回路８ａ，８ｂの出力信号の１／
２とすることができるので、さらに安定した判定動作を
行うことができる。
の試験回路では、前記第一の実施の形態で得られた作用
効果に加えて、次に示す作用効果を得ることができる。 （１）ラッチ回路８ｌ〜８ｐの出力信号の周波数を第一
の実施の形態のラッチ回路８ａ，８ｂの出力信号の１／
２とすることができるので、さらに安定した判定動作を
行うことができる。
【００８９】（２）判定信号ＴＲの出力周波数を、出力
データＤＱの出力周波数の１／８とし、かつ第二の基準
クロック信号ＤＱＳの１／４とすることができるので、
外部試験装置により、動作不良の判定を確実に行うこと
ができる。 （第五の実施の形態）図１２は、第一の実施の形態のメ
モリ回路１のリードレイテンシーＲＬが２．５に設定さ
れている場合の試験回路の動作を示す。
データＤＱの出力周波数の１／８とし、かつ第二の基準
クロック信号ＤＱＳの１／４とすることができるので、
外部試験装置により、動作不良の判定を確実に行うこと
ができる。 （第五の実施の形態）図１２は、第一の実施の形態のメ
モリ回路１のリードレイテンシーＲＬが２．５に設定さ
れている場合の試験回路の動作を示す。
【００９０】すなわち、試験回路を構成する比較回路５
ａ及び判定回路６ａは、基準クロック信号ＣＬＫに関わ
らず、第二の基準クロック信号ＤＱＳのみに基づいて動
作するため、リードレイテンシーＲＬが変化しても、ま
ったく同様に動作する。
ａ及び判定回路６ａは、基準クロック信号ＣＬＫに関わ
らず、第二の基準クロック信号ＤＱＳのみに基づいて動
作するため、リードレイテンシーＲＬが変化しても、ま
ったく同様に動作する。
【００９１】従って、この試験回路は、メモリ回路１の
リードレイテンシーＲＬに関わらず、安定して動作す
る。また、前記第二〜第四の実施の形態の試験回路につ
いても、同様にメモリ回路１のリードレイテンシーＲＬ
に関わらず、安定して動作する。 （第六の実施の形態）図１３は、第六の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の試験回
路に位相シフト回路１４を加えたものであり、第二の基
準クロック信号ＤＱＳが位相シフト回路１４を介して比
較回路５及び判定回路６に供給されている。
リードレイテンシーＲＬに関わらず、安定して動作す
る。また、前記第二〜第四の実施の形態の試験回路につ
いても、同様にメモリ回路１のリードレイテンシーＲＬ
に関わらず、安定して動作する。 （第六の実施の形態）図１３は、第六の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の試験回
路に位相シフト回路１４を加えたものであり、第二の基
準クロック信号ＤＱＳが位相シフト回路１４を介して比
較回路５及び判定回路６に供給されている。
【００９２】前記位相シフト回路１４の一例を図１４に
示す。すなわち、第二の基準クロック信号ＤＱＳは、イ
ンバータ回路１０ｊに入力され、そのインバータ回路１
０ｊの入力端子には複数のＮチャネルＭＯＳトランジス
タＴrnのドレインが接続される。
示す。すなわち、第二の基準クロック信号ＤＱＳは、イ
ンバータ回路１０ｊに入力され、そのインバータ回路１
０ｊの入力端子には複数のＮチャネルＭＯＳトランジス
タＴrnのドレインが接続される。
【００９３】前記トランジスタＴrnのソースは、それぞ
れ容量Ｃを介してグランドＧＮＤに接続される。前記ト
ランジスタＴrnのゲートには、それぞれ位相制御信号Ｐ
Ｈが入力される。前記位相制御信号ＰＨは、例えば外部
試験装置から入力され、前記トランジスタＴrnのうちい
ずれのトランジスタＴrnをオン動作させるかを選択可能
となっている。
れ容量Ｃを介してグランドＧＮＤに接続される。前記ト
ランジスタＴrnのゲートには、それぞれ位相制御信号Ｐ
Ｈが入力される。前記位相制御信号ＰＨは、例えば外部
試験装置から入力され、前記トランジスタＴrnのうちい
ずれのトランジスタＴrnをオン動作させるかを選択可能
となっている。
【００９４】前記インバータ回路１０ｊの出力信号は、
インバータ回路１０ｋを介して位相シフト信号ＤＱＳＰ
として出力される。このように構成された位相シフト回
路１４では、位相制御信号ＰＨにより、オンさせるトラ
ンジスタＴrnの数を調節することにより、インバータ回
路１０ｊの入力端子の容量が調節される。
インバータ回路１０ｋを介して位相シフト信号ＤＱＳＰ
として出力される。このように構成された位相シフト回
路１４では、位相制御信号ＰＨにより、オンさせるトラ
ンジスタＴrnの数を調節することにより、インバータ回
路１０ｊの入力端子の容量が調節される。
【００９５】そして、インバータ回路１０ｊの入力端子
の容量値により、位相シフト信号ＤＱＳＰは第二のクロ
ック信号ＤＱＳに対し遅延した信号となり、その容量値
を調節することにより、位相シフト信号ＤＱＳＰの遅延
量を調節可能である。
の容量値により、位相シフト信号ＤＱＳＰは第二のクロ
ック信号ＤＱＳに対し遅延した信号となり、その容量値
を調節することにより、位相シフト信号ＤＱＳＰの遅延
量を調節可能である。
【００９６】上記のようにな位相シフト回路１４を備え
た試験回路では、図１５に示すように、テストモード時
に位相シフト信号ＤＱＳＰの遅延量を調節することによ
り、比較回路５ａでの読み出しデータＤａＮ，ＤｂＮの
ラッチタイミングの変更が可能となる。
た試験回路では、図１５に示すように、テストモード時
に位相シフト信号ＤＱＳＰの遅延量を調節することによ
り、比較回路５ａでの読み出しデータＤａＮ，ＤｂＮの
ラッチタイミングの変更が可能となる。
【００９７】従って、位相シフト信号ＤＱＳＰの遅延量
を調節して、Ｌレベルの判定信号ＴＲが正常に出力され
る範囲を検出することにより、各読み出しデータＤａ
Ｎ，ＤｂＮのデータ出力期間等の測定を行うことができ
る。
を調節して、Ｌレベルの判定信号ＴＲが正常に出力され
る範囲を検出することにより、各読み出しデータＤａ
Ｎ，ＤｂＮのデータ出力期間等の測定を行うことができ
る。
【００９８】上記実施の形態は、次に示すように変更す
ることもできる。 ・ＤＤＲＳＤＲＡＭに搭載する試験回路以外に、高速で
データを出力する半導体装置の試験回路として使用して
もよい。
ることもできる。 ・ＤＤＲＳＤＲＡＭに搭載する試験回路以外に、高速で
データを出力する半導体装置の試験回路として使用して
もよい。
【００９９】
【発明の効果】以上詳述したように、この発明は回路面
積を増大させることなく、動作試験時間の短縮を図り得
る試験回路を備えた半導体装置を提供することができ
る。
積を増大させることなく、動作試験時間の短縮を図り得
る試験回路を備えた半導体装置を提供することができ
る。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示すブロック図である。
【図３】 第一の実施の形態の比較回路を示す回路図で
ある。
ある。
【図４】 第一の実施の形態の判定回路を示す回路図で
ある。
ある。
【図５】 第一の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図６】 第二の実施の形態の比較回路を示す回路図で
ある。
ある。
【図７】 第三の実施の形態の比較回路を示す回路図で
ある。
ある。
【図８】 第三の実施の形態の比較回路の別例を示す回
路図である。
路図である。
【図９】 第三の実施の形態の判定回路を示す回路図で
ある。
ある。
【図１０】 第四の実施の形態の判定回路を示す回路図
である。
である。
【図１１】 第四の実施の形態の動作を示すタイミング
波形図である。
波形図である。
【図１２】 第五の実施の形態の動作を示すタイミング
波形図である。
波形図である。
【図１３】 第六の実施の形態を示すブロック図であ
る。
る。
【図１４】 第六の実施の形態の位相シフト回路を示す
回路図である。
回路図である。
【図１５】 第六の実施の形態の動作を示すタイミング
波形図である。
波形図である。
【図１６】 ＤＤＲＳＤＲＡＭの動作を示すタイミング
波形図である。
波形図である。
【図１７】 従来のＤＤＲＳＤＲＡＭの試験回路を示す
ブロック図である。
ブロック図である。
【図１８】 従来例の動作を示すタイミング波形図であ
る。
る。
１ 内部回路（メモリ回路） １５ 入出力回路 １６ 比較判定回路 ＣＬＫ 第一の基準クロック信号 ＤＱＳ 第二の基準クロック信号 ＤＱ 被判定データ（出力データ） ＥＸ 期待値 ＴＲ 判定結果
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３３０ Ｇ０１Ｒ 31/28 Ｄ ５Ｌ１０６ Ｇ１１Ｃ 11/407 Ｂ ９Ａ００１ 11/401 Ｇ１１Ｃ 11/34 ３６２Ｓ Ｈ０１Ｌ 27/04 ３７１Ａ 21/822 Ｈ０１Ｌ 27/04 Ｔ Ｆターム(参考） 2G032 AA07 AB01 AD06 AE07 AE08 AE10 AG02 AG07 AH04 AK14 5B018 GA03 HA01 HA31 NA02 QA13 5B024 AA15 BA21 BA29 CA07 CA11 EA02 EA04 5B048 AA19 CC02 DD10 FF01 5F038 DF05 DT02 DT08 DT19 EZ20 5L106 AA01 DD03 DD04 DD11 FF05 GG05 GG07 9A001 BB03 LL05
Claims (10)
- 【請求項１】 第一の基準クロック信号に基づいて動作
する内部回路と、 第二の基準クロック信号に基づいて、前記内部回路から
出力されるデータの出力動作と、前記内部回路へのデー
タ入力動作とを行う入出力回路とを備えた半導体装置で
あって、 前記第二の基準クロック信号に基づいて、前記内部回路
から出力される被判定データと、該被判定データの期待
値とが一致するか否かを比較判定した判定結果を出力す
る比較判定回路を備えたことを特徴とする半導体装置。 - 【請求項２】 前記比較判定回路は、 前記被判定データと期待値とを比較した比較結果を出力
する比較回路と、 前記比較結果に基づいて、前記被判定データが正常か否
かを判定した判定結果を出力する判定回路とから構成し
たことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記比較回路は、 シリアルデータとして入力される前記被判定データを、
前記第二の基準クロック信号に基づいてパラレルデータ
に変換することにより、該被判定データの出力周波数を
低下させるシリアル−パラレル変換部と、 前記シリアル−パラレル変換部から出力される各被判定
データと前記期待値とが一致するか否かを比較結果とし
て出力する比較部とから構成し、 前記判定回路は、 前記比較結果がすべて正常か否かを判定した前記判定結
果を、前記第二の基準クロック信号に同期して出力する
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記シリアル−パラレル変換部は、 前記第二の基準クロック信号の立ち上がり及び立ち下が
りに基づいて交互に導通する一対のスイッチ回路と、 前記各スイッチ回路を介して入力される前記被判定デー
タをそれぞれラッチするラッチ回路とから構成したこと
を特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記シリアル−パラレル変換部は、 前記第二の基準クロック信号の立ち上がり及び立ち下が
りに基づいて交互に導通する複数対のスイッチ回路と、 前記各スイッチ回路を介して入力される前記被判定デー
タをそれぞれラッチするラッチ回路と、 前記第二の基準クロック信号をカウントしたカウント値
に基づいて、前記複数対のスイッチ回路の中からいずれ
かの対を順次選択して、前記被判定データを選択した対
のスイッチ回路に出力する選択回路とから構成したこと
を特徴とする請求項３記載の半導体装置。 - 【請求項６】 前記比較回路は、 シリアルデータとして入力される前記被判定データを前
記期待値と順次比較して前記比較結果を出力する構成と
し、 前記判定回路は、 シリアルデータとして入力される前記比較結果を、前記
第二の基準クロック信号に基づいてパラレルデータに変
換することにより、該比較結果の出力周波数を低下させ
るシリアル−パラレル変換部と、 前記シリアル−パラレル変換部から出力される比較結果
がすべて正常か否かを判定した前記判定結果を、前記第
二の基準クロック信号に同期して出力する判定部とから
構成したことを特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記シリアル−パラレル変換部は、 前記第二の基準クロック信号の立ち上がり及び立ち下が
りに基づいて交互に導通する一対のスイッチ回路と、 前記各スイッチ回路を介して入力される前記比較結果を
それぞれラッチするラッチ回路とから構成したことを特
徴とする請求項６記載の半導体装置。 - 【請求項８】 前記シリアル−パラレル変換部は、 前記第二の基準クロック信号の立ち上がり及び立ち下が
りに基づいて交互に導通する複数対のスイッチ回路と、 前記各スイッチ回路を介して入力される前記比較結果を
それぞれラッチするラッチ回路と、 前記第二の基準クロック信号をカウントしたカウント値
に基づいて、前記複数対のスイッチ回路の中からいずれ
かの対を順次選択して、前記比較結果を選択した対のス
イッチ回路に出力する選択回路とから構成したことを特
徴とする請求項６記載の半導体装置。 - 【請求項９】 前記比較回路及び判定回路には、位相シ
フト回路を介して前記第二の基準クロック信号を入力し
て、該第二の基準クロック信号の位相を調節可能とした
ことを特徴とする請求項２乃至８のいずれかに記載の半
導体装置。 - 【請求項１０】 前記被判定信号は、ＤＤＲＳＤＲＡＭ
の読み出しデータとしたことを特徴とする請求項１乃至
９のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000011626A JP4975203B2 (ja) | 2000-01-20 | 2000-01-20 | 半導体装置 |
| US09/761,727 US6310826B2 (en) | 2000-01-20 | 2001-01-18 | Semiconductor device having a test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000011626A JP4975203B2 (ja) | 2000-01-20 | 2000-01-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001202798A true JP2001202798A (ja) | 2001-07-27 |
| JP4975203B2 JP4975203B2 (ja) | 2012-07-11 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000011626A Expired - Fee Related JP4975203B2 (ja) | 2000-01-20 | 2000-01-20 | 半導体装置 |
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| Country | Link |
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| US (1) | US6310826B2 (ja) |
| JP (1) | JP4975203B2 (ja) |
Cited By (2)
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| JP2004362762A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | テストモードにおいて低い転送速度でデータビットを出力するｉｃメモリ装置及びその動作方法 |
| US6836445B2 (en) | 2002-10-31 | 2004-12-28 | Hynix Semiconductor Inc. | Memory device in semiconductor for enhancing ability of test |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10114776C1 (de) * | 2001-03-26 | 2002-10-02 | Infineon Technologies Ag | Anordnung zum Test eines integrierten Halbleiterspeichers |
| JP2004198367A (ja) * | 2002-12-20 | 2004-07-15 | Fujitsu Ltd | 半導体装置及びその試験方法 |
| US20050149792A1 (en) * | 2002-12-20 | 2005-07-07 | Fujitsu Limited | Semiconductor device and method for testing the same |
| TW201123732A (en) * | 2009-12-31 | 2011-07-01 | Ind Tech Res Inst | Processing devices |
| KR101212760B1 (ko) * | 2010-10-29 | 2012-12-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템 |
| TWI553641B (zh) | 2013-12-09 | 2016-10-11 | 慧榮科技股份有限公司 | 資料儲存裝置及其模式偵測方法 |
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| JPH11203864A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH11312400A (ja) * | 1998-02-24 | 1999-11-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3365480B2 (ja) | 1997-09-26 | 2003-01-14 | 日本電気株式会社 | 半導体集積回路のテスト回路およびテスト方法と半導体装置 |
| JPH11219600A (ja) * | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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2000
- 2000-01-20 JP JP2000011626A patent/JP4975203B2/ja not_active Expired - Fee Related
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2001
- 2001-01-18 US US09/761,727 patent/US6310826B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US20010009524A1 (en) | 2001-07-26 |
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| US6310826B2 (en) | 2001-10-30 |
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