JP2000215693A

JP2000215693A - 同期型半導体記憶装置およびそのテスト方法

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Publication number: JP2000215693A
Application number: JP11010507A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-01-19
Filing date: 1999-01-19
Publication date: 2000-08-04
Anticipated expiration: 2019-01-19
Also published as: JP4204685B2; US6546503B2; US20020194546A1; US6421789B1

Abstract

(57)【要約】【課題】テスト時に観測ピン数を減らすと共に出力デ
ータのデータレートを落として出力することが可能な同
期型半導体記憶装置を提供する。【解決手段】入出力回路部に複数のデータ端子に出力
されるデータの一致を検出する一致検出回路２５０を設
ける。テスト時にはラッチ１４６、１４８に同じ結果が
書込まれ、クロック信号に応じて交互に読み出される。
したがって、通常時にダブルデータレートでデータを出
力する端子からテスト結果をデータレートを落として出
力することができる。性能の低いテスタでも観測が可能
であり、テストコストが削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同期型半導体記
憶装置およびそのテスト方法に関し、より特定的にはク
ロックに同期してデータの入出力を行なう入出力回路お
よびそれを備える同期型半導体記憶装置およびそのテス
ト方法に関する。

【０００２】

【従来の技術】従来、半導体装置、たとえば半導体記憶
装置に用いられるデータ入出力回路では、出力する複数
のデータを内部クロックに対し位相をずらすことで、ク
ロック周波数より高いレートで半導体記憶装置内部から
半導体記憶装置外部へとデータの転送を行なっていた。

【０００３】また、検査コストを下げるために、チップ
自身にメモリセルの読出および書込テストをする機能を
搭載するＢＩＳＴ（ビルトインセルフテスト）を採用す
る場合が増えてきている。

【０００４】図６７は、従来のＢＩＳＴ（ビルトインセ
ルフテスト）機能付のメモリのブロック構成を示すブロ
ック図である。

【０００５】図６７を参照して、このメモリは、制御信
号／ＲＡＳ、／ＣＡＳ、／ＷＥに応じて内部の動作クロ
ックを発生するクロック発生回路ＣＫＧと、外部よりア
ドレス信号ＡＩを受けるアドレスバッファＡＤＢと、ク
ロック発生回路ＣＫＧが発生するクロックにともに従
い、アドレス信号をデコードするＸデコーダＸＤＥＣ、
ＹデコーダＹＤＥＣと、外部とデータの授受と行なうメ
モリセルアレイＭＡとを備える。

【０００６】このメモリは、さらに、セルフテスト回路
ＳＴＣを備える。セルフテスト回路ＳＴＣは、コード化
されたテスト手順を記憶するＲＯＭと、プログラムカウ
ンタＰＣと、アドレスカウンタＡＣとデータ発生回路Ｄ
Ｇと、データ比較回路ＤＣおよびテストクロック発生回
路ＴＣＧとを含む。

【０００７】セルフテスト時には、プログラムカウンタ
ＰＣは搭載したＲＯＭから所望の命令を読出すため、そ
の命令が格納されているＲＯＭのアドレスを指定する。
そして、ＲＯＭは、プログラムカウンタＰＣ、アドレス
カウンタＡＣ、データ発生回路ＤＧ、データ比較回路Ｄ
Ｃおよびテストクロック発生回路ＴＣＧを制御してメモ
リテストを進めるためのコード化されたテスト手順を順
次出力する。

【０００８】このようなセルフテスト回路を半導体記憶
装置に内蔵することにより、高性能なテストを簡易なテ
スタ装置でも実施することが可能であり、テストコスト
の削減を図ることができる。

【０００９】

【発明が解決しようとする課題】しかし、データ入出力
回路では、近年の半導体装置の動作の高速化に伴い、複
数のデータをインタリーブすると、外部に接続された回
路がピックアップする際に、データ同士の衝突が発生し
たり、また、誤ったデータをピックアップしてしまうと
いう問題点があった。

【００１０】メモリ容量が１Ｇビットにも及ぶ巨大な同
期型半導体記憶装置になると、内部での信号、特に、チ
ップ全体の動作を制御するクロックのスキューが大きく
なり、このスキューはチップ動作周波数を制限すること
になる。特に、外部から入力される基準クロックをクロ
ックバッファで受信した後、そのクロックをもとにアド
レスやデータ、コマンドの受信を実施する場合等では、
受信したクロックを各アドレスやデータ、コマンドの入
力端子まで分配する必要があり、このクロックの伝達に
要する遅延がチップの性能を制限することになる。同時
に、出力の際にも、出力バッファをクロックをもとに制
御する場合には、クロックスキューの分だけ出力が遅延
することになり、外部で受信される出力データのマージ
ンを損なうこととなる。

【００１１】また、第２の問題点として、半導体記憶装
置の動作の高速化に伴い、その製造工程中あるいは製品
出荷前段階における動作テストには、以下のような問題
点が存在している。

【００１２】すなわち、半導体記憶装置の記憶容量の増
大に伴い、そのテストに要する時間も増大し、このこと
は、ひいてはテストに要するコストの増大ならびに製品
そのものの製造コストの増大をもたらしている。

【００１３】従来、半導体記憶装置の記憶容量の増大に
伴うテスト時間の増加に対する対策としては、まず、複
数の半導体記憶装置を並列してテストすることにより、
テスト効率を向上させることが行なわれている。しかし
ながら、上述したような半導体記憶装置の記憶容量の増
大は、たとえば、半導体記憶装置に与えるアドレス信号
のビット数の増大およびデータ入出力インタフェースの
多ビット化等をもたらし、１つの半導体記憶装置当りの
制御信号の入力ピンの数および入出力ピンの数が増大す
ることによって、同時並列に試験することが可能な半導
体記憶装置の数が制限されることとなっている。

【００１４】一度に、テスタ装置において同時測定でき
る半導体記憶装置のチップ数は、テスタ側が有するピン
の数とチップ側が必要とするピンの数の関係で決まり、
一般には以下の式で表わされる。

【００１５】（テスタ装置の有するピンの数）／（チッ
プの必要とするピンの数）＞（同時測定できるチップ
数）さらには、半導体記憶装置自体の動作速度が向上するの
に合せて、それをテストするためのテスタ装置の動作速
度をも向上させるものとすると、極めて高価なテスタ装
置が必要となり、このことも試験コストの増大をもたら
す。

【００１６】第３の問題点として、同期型半導体記憶装
置はＢＩＳＴ（ビルトインセルフテスト）やＤＬＬ（デ
ィレイロックドループ）によるクロックの発生等複雑な
システムを採用してコスト低減や機能向上を図っている
が、これらの回路は外部から動作状態を観測することが
難しいという問題点があった。

【００１７】この発明の目的は、検査時に使用する端子
数をへらすことにより１台のテスタ装置で同時に測定で
きるチップ数を増やすことや、観測すべき出力データの
データレートを落とすことにより高価な高性能のテスタ
装置を使用することなく検査可能とすることにより、検
査コストを下げることができる同期型半導体記憶装置を
提供することである。

【００１８】この発明の他の目的は、動作時には動作が
外部からは直接的に観測できない内部回路の状態を入出
力回路を介して外部から観測可能とすることにより内部
回路の検査や評価が容易な同期型半導体記憶装置を提供
することである。

【００１９】

【課題を解決するための手段】請求項１に記載の同期型
半導体記憶装置は、メモリアレイと、メモリアレイから
第１、第２の記憶データをアドレス信号に応じて一括し
て読出しを行う読出回路と、第１、第２の記憶データを
それぞれ受ける第１、第２のデータバスと、第１、第２
のデータバスから第１、第２の記憶データを受ける第１
の入出力回路とを備え、第１の入出力回路は、第１、第
２の記憶データをともに受け、第１、第２の出力データ
を出力するデータ処理部を含み、データ処理部は、通常
動作時には第１、第２の出力データとしてそれぞれ第
１、第２の記憶データを出力し、テスト時には第１、第
２の記憶データに所定の変換処理を施し第１、第２の出
力データを発生し、第１、第２の出力データをそれぞれ
受ける第１、第２のデータ保持回路と、第１、第２のデ
ータ保持回路が保持した第１、第２の出力データをうけ
て、クロック信号に応じて交互に出力する出力回路とを
さらに含み、出力回路の出力を受ける第１の出力ノード
をさらに備える。

【００２０】請求項２に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置の構成に加
えて、通常動作時にメモリアレイから第１、第２の記憶
データとともに一括して読み出される第３、第４の記憶
データを受けて、クロック信号に応じて交互に出力する
第２の入出力回路と、通常動作時に第２の入出力回路の
出力を受ける第２の出力ノードとをさらに備え、データ
処理部は、少なくとも第１の記憶データと第３の記憶デ
ータとの一致判定結果に応じて第１の出力データをテス
ト時に出力する第１の縮退回路と、少なくとも第２の記
憶データと第４の記憶データとの一致判定結果に応じて
第２の出力データをテスト時に出力する第２の縮退回路
とを含む。

【００２１】請求項３に記載の同期型半導体記憶装置
は、請求項２に記載の同期型半導体記憶装置の構成に加
えて、通常動作時にメモリアレイから第１、第２の記憶
データとともに一括して読み出される第５、第６の記憶
データを受けて、クロック信号に応じて交互に出力する
第３の入出力回路と、通常動作時に第３の入出力回路の
出力を受ける第３の出力ノードとをさらに備え、第１の
縮退回路は、少なくとも第１の記憶データと第３の記憶
データとの一致判定を行う第１の一致判定回路と、少な
くとも第１の記憶データと第５の記憶データとの一致判
定を行う第２の一致判定回路と、第１、第２の一致判定
回路がともに一致を検出したときに、テスト時に第１の
出力データを活性化する第１のゲート回路とを有し、第
２の縮退回路は、少なくとも第２の記憶データと第４の
記憶データとの一致判定を行う第３の一致判定回路と、
少なくとも第２の記憶データと第６の記憶データとの一
致判定を行う第４の一致判定回路と、第３、第４の一致
判定回路がともに一致を検出したときに、テスト時に第
２の出力データを活性化する第２のゲート回路とを有す
る。

【００２２】請求項４に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置の構成に加
えて、通常動作時にメモリアレイから第１、第２の記憶
データとともに一括して読み出される第３、第４の記憶
データを受けて、クロック信号に応じて交互に出力する
第２の入出力回路と、通常動作時に第２の入出力回路の
出力を受ける第２の出力ノードとをさらに備え、データ
処理部は、少なくとも第１ないし第４の記憶データが一
致することを判定し、判定結果をともに第１、第２の出
力データとしてテスト時に出力する第１の一致判定回路
を含む。

【００２３】請求項５に記載の同期型半導体記憶装置
は、請求項４に記載の同期型半導体記憶装置の構成にお
いて、出力回路は、クロック信号の活性化、不活性化に
それぞれ応じて第１、第２の出力データを出力する。

【００２４】請求項６に記載の同期型半導体記憶装置
は、メモリアレイと、メモリアレイに対するセルフテス
トの実行を制御し、メモリアレイにアドレス信号とコマ
ンド信号とを与え、かつ、記憶データを授受するＢＩＳ
Ｔ（ビルトインセルフテスト）制御回路と、セルフテス
トが実行可能かどうかをテストする予備テストを実行す
る予備テストモード時に、予備テストのテスト結果を出
力する第１の端子とを備える。

【００２５】請求項７に記載の同期型半導体記憶装置
は、請求項６に記載の同期型半導体記憶装置の構成に加
えて、セルフテストの実行を指定するために第１の電源
電位を超える第１の所定電位が加えられる第２の端子
と、第２の端子に所定の電位が与えられたことを検知す
る検知回路と、検知回路の出力に応じてＢＩＳＴ実行フ
ラグがセットされ、ＢＩＳＴ実行フラグをＢＩＳＴ制御
回路に対して出力するフラグ保持部と、検知回路が検知
をしたことを予備テストモードにおいて第１の端子に出
力する出力回路とを含む。

【００２６】請求項８に記載の同期型半導体記憶装置
は、請求項６に記載の同期型半導体記憶装置の構成に加
えて、ＢＩＳＴ制御回路は、セルフテストの手順に対応
するテストデータを格納するＲＡＭ部と、ＲＡＭ部に記
憶されたテストデータに基づきセルフテストの制御を行
うパターンジェネレート部とを含み、テスト結果は、Ｒ
ＡＭ部に記憶されたテストデータを含み、ＲＡＭ部は、
セルフテスト実行時にパターンジェネレート部によって
選択される単位である第１ないし第ｎ群の記憶ユニット
（ｎは自然数）を含み、各群の記憶ユニットは、セルフ
テスト実行時には一括して選択され、パターンジェネレ
ート部にテストデータを出力し、予備テストモードにお
いては直列に接続されたシフトレジスタとなる、ｍ個の
記憶ユニットをそれぞれ有し（ｍは自然数）、予備テス
トモードにおいて、第１群の記憶ユニットは、第１の端
子からテストデータを受けて第２群の記憶ユニットに出
力し、予備テストモードにおいて、第ｉ群（ｉは２〜ｎ
−１の自然数）の記憶ユニットは、第（ｉ＋１）群の記
憶ユニットにテストデータを出力し、予備テストモード
において、第ｎ群の記憶ユニットは、第１の端子にテス
トデータを出力する。

【００２７】請求項９に記載の同期型半導体記憶装置
は、請求項６に記載の同期型半導体記憶装置の構成に加
えて、ＢＩＳＴ制御回路は、セルフテスト実行時におい
て、メモリアレイに不良箇所が発見されると、セルフテ
ストを一時中断し、不良箇所に対応する不良アドレスの
各ビットをシーケンシャルに出力し、各ビットを受けて
外部に出力する第２の端子をさらに備える。

【００２８】請求項１０に記載の同期型半導体記憶装置
は、請求項９に記載の同期型半導体記憶装置の構成に加
えて、メモリアレイからの複数の読出データの一致を検
出する不良検知回路と、不良検知回路の出力に応じてセ
ルフテストを一時中断するサスペンドフラグを出力する
フラグ保持部と、サスペンドフラグに応じて不良アドレ
ス出力動作を実施するための認識信号を外部に出力する
第３の端子と、外部から不良アドレスの受信が完了した
ことを示す完了信号が入力される第４の端子と、完了信
号に応じてフラグ保持部にサスペンドフラグのリセット
信号を出力する完了検出回路とをさらに備える。

【００２９】請求項１１に記載の同期型半導体記憶装置
は、請求項６に記載の同期型半導体記憶装置の構成に加
えて、メモリアレイは、行列状に配列される複数の正規
のメモリセルと、冗長メモリセルからなる複数の冗長行
と、冗長メモリセルからなる複数の冗長列とを含み、メ
モリアレイからの複数の読出データの一致を検出する不
良検知回路と、不良検知回路の出力に応じて不良箇所に
対応する不良アドレスを受けアドレス処理を行い、対応
する情報を保持し、ＢＩＳＴ制御回路が出力するテスト
終了信号に応じて冗長行への置換を実施する行と冗長列
への置換を実施する列とにそれぞれ対応する置換行アド
レスと置換列アドレスとを決定するアドレス処理部と、
不良検知回路の出力に応じてセルフテストを一時中断す
るサスペンドフラグを出力し、アドレス処理部からアド
レス処理の終了を示す処理完了信号を受けてサスペンド
フラグをリセットするフラグ保持部とをさらに備える。

【００３０】請求項１２に記載の同期型半導体記憶装置
は、請求項１１に記載の同期型半導体記憶装置の構成に
加えて、アドレス処理部は、冗長行の数と冗長列の数の
和である第１の数のアドレス保持部を含み、各アドレス
保持部は、不良アドレスの行アドレスを保持する行アド
レスレジスタと、行アドレスレジスタに対応して設けら
れ、行アドレスレジスタが格納している行アドレスの検
出回数を計数する行カウンタと、行アドレスレジスタに
対応して設けられ、行アドレスレジスタが格納している
行アドレスが置換決定されたことを保持する行フラグ設
定部と、不良アドレスの列アドレスを保持する列アドレ
スレジスタと、列アドレスレジスタに対応して設けら
れ、列アドレスレジスタが格納している列アドレスの検
出回数を計数する列カウンタと、列アドレスレジスタに
対応して設けられ、列アドレスレジスタが格納している
列アドレスが置換決定されたことを保持する列フラグ設
定部とを含み、アドレス処理部は、列アドレスカウンタ
および行アドレスカウンタの計数値に基づいて行アドレ
ス置換および列アドレス置換を決定する。

【００３１】請求項１３に記載の同期型半導体記憶装置
は、請求項１１に記載の同期型半導体記憶装置の構成に
加えて、ＢＩＳＴ制御回路が出力するテスト終了信号に
応じて、アドレス処理部が決定した置換アドレスを受け
置換アドレスを保持し、メモリアレイの通常読出時の指
定アドレスが置換アドレスと一致した時に置換指示信号
を出力する置換アドレス設定部をさらに備え、置換アド
レス設定部は、テスト終了信号に応じて置換アドレスを
受けて保持する不揮発性記憶素子を含む。

【００３２】請求項１４に記載の同期型半導体記憶装置
は、請求項１１に記載の同期型半導体記憶装置の構成に
加えて、ＢＩＳＴ制御回路が出力するテスト終了信号に
応じて、アドレス処理部が決定した置換アドレスを受け
置換アドレスを保持し、メモリアレイの通常読出時の指
定アドレスが置換アドレスと一致した時に置換指示信号
を出力する置換アドレス設定部をさらに備え、置換アド
レス設定部は、テスト終了信号に応じて、アドレスに対
応して導通状態が変更される複数のヒューズ素子を含
む。

【００３３】請求項１５に記載の同期型半導体記憶装置
は、請求項６に記載の同期型半導体記憶装置の構成に加
えて、第１の端子群と、メモリアレイと第１入出力端子
群との間に設けられ、セルフテスト実行時に活性化され
内部回路の状態を示すデータ群を第１の入出力端子群に
出力するデータ伝達回路とをさらに備え、データ群は、
ともにメモリアレイの記憶動作に用いられるコマンドデ
ータとアドレスデータと記憶データに対応するテスト出
力データとを含む。

【００３４】請求項１６に記載の同期型半導体記憶装置
は、請求項１５に記載の同期型半導体記憶装置の構成に
加えて、コマンドデータ、アドレスデータ、記憶データ
のいずれかを縮退し、テスト出力データを出力する縮退
回路をさらに備える。

【００３５】請求項１７に記載の同期型半導体記憶装置
は、同期型半導体記憶装置のテスト方法であって、同期
型半導体記憶装置は、メモリアレイと、メモリアレイに
対するビルトインセルフテスト（ＢＩＳＴ）の実行を制
御し、メモリアレイにアドレス信号とコマンド信号とを
与え、かつ、記憶データを授受するＢＩＳＴ制御回路
と、ビルトインセルフテスト（ＢＩＳＴ）が実行可能か
どうかをテストする予備テストを実行する予備テストモ
ード時に、予備テストのテスト結果を出力する第１の端
子とを備え、ＢＩＳＴ制御回路は、セルフテストの手順
に対応するテストデータを格納するＲＡＭ部と、ＲＡＭ
部に記憶されたテストデータに基づきセルフテストの制
御を行うパターンジェネレート部とを含み、テスト結果
は、ＲＡＭ部に記憶されたテストデータを含み、ＲＡＭ
部は、セルフテスト実行時にパターンジェネレート部に
よって選択される単位である第１ないし第ｎ群の記憶ユ
ニット（ｎは自然数）を含み、各群の記憶ユニットは、
セルフテスト実行時には一括して選択され、パターンジ
ェネレート部にテストデータを出力し、予備テストモー
ドにおいては直列に接続されたシフトレジスタとなる、
ｍ個の記憶ユニットをそれぞれ有し（ｍは自然数）、第
１の端子からテストデータを入力し第１群ないし第ｎ群
の記憶ユニットに順次データをシフトして格納する第１
のステップと、テストデータを第１の端子を介して第ｎ
群の記憶ユニットから第１ないし第ｎ群の記憶ユニット
に設定されたテストデータを順にシフトして読出す第２
のステップとを備える。

【００３６】請求項１８に記載の同期型半導体記憶装置
は、メモリアレイと、クロック信号に応じてメモリアレ
イから一括して読み出される複数の記憶データを受けて
一致を検出する第１の一致検出回路と、一致検出回路の
出力をうけるシフトレジスタとを備え、シフトレジスタ
は、クロック信号に応じて記憶データの取込みおよび保
持データの出力を行う、直列に接続された第１ないし第
ｎの保持回路を含み（ｎは２以上の自然数）、第１ない
し第ｎの保持回路の出力がすべて一致するか否かを判定
する第２の一致検出回路をさらに備える。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。

【００３８】［実施の形態１］図１は、本発明の同期型
半導体記憶装置１０００の全体構成を示す概略ブロック
図である。

【００３９】図１を参照して、同期型半導体記憶装置１
０００は１Ｇビットの容量を有するダブルデータレート
のシンクロナスダイナミックランダムアクセスメモリ
（以下ＤＤＲＳＤＲＡＭ）である。

【００４０】同期型半導体記憶装置１０００は、外部よ
り与えられる全体の動作の基準となる相補なクロック信
号ＣＬＫ、／ＣＬＫを受ける端子Ｐ１、Ｐ２と、チップ
への入力を可能とするイネーブル信号ＣＫＥを受ける端
子Ｐ３と、コマンドの入力を識別する信号／ＣＳを受け
る端子Ｐ４と、ロウ系のコマンドが入力されたことを示
す信号／ＲＡＳを受ける端子Ｐ５と、コラム系のコマン
ドが入力されたことを示す信号／ＣＡＳを受ける端子Ｐ
６と、リード、ライトの識別信号である信号／ＷＥを受
ける端子Ｐ７と、リードまたはライト時のデータの無効
を識別するデータマスク信号ＤＭ０〜ＤＭ３を入出力す
る端子Ｐ８と、リードまたはライト時のデータのタイミ
ングを識別するデータストローブ信号ＱＳ０〜ＱＳ３を
入出力する端子群Ｐ９と、入力信号のＨレベル／Ｌレベ
ルを判定する基準電位Ｖｒｅｆが入力される端子Ｐ１０
と、アドレス信号Ａ０〜Ａ１２が入力される端子群Ｐ１
１と、内蔵する８個のメモリバンクの３ビットのバンク
アドレスＢＡ０〜ＢＡ２を受ける端子群Ｐ１２と、３２
ビットのデータの入出力信号ＤＱ０〜ＤＱ３１が入出力
される端子群Ｐ１３とを備える。

【００４１】イネーブル信号ＣＫＥが活性化されていな
い間は同期型半導体記憶装置１０００は動作しない。こ
の非活性期間中は、同期型半導体記憶装置はスタンドバ
イ状態か、セルフリフレッシュ状態となる。

【００４２】信号／ＣＳが活性化されている間は、クロ
ックの立上がりエッジにてコマンドが認識される。デー
タマスク信号ＤＭ０〜ＤＭ２は、リード時にデータの無
効を示す場合には、半導体記憶装置側からコントローラ
ＩＣへと伝達され、一方、ライト時にデータの無効を示
す場合は、コントローラＩＣ側から半導体記憶装置へと
伝達される。データ入出力信号ＤＱ８個ごとに１個のデ
ータマスク信号ＤＭが割当られる。

【００４３】同様にデータストローブ信号ＱＳは、リー
ド時にはデータのタイミングを半導体記憶装置側からコ
ントローラＩＣへと伝達し、ライト時には、コントロー
ラＩＣ側から半導体記憶装置側へと伝達する。データ入
出力信号ＤＱ８個ごとに１個のデータストローブ信号Ｑ
Ｓが割当てられる。

【００４４】アドレス信号Ａ０〜Ａ１２は、ロウアドレ
スの入力としては１３ビットすべてが使用され、コラム
アドレスの入力としては、１３ビットのうち１０ビット
が使用される。また、モードレジスタへの書込用として
もアドレス信号の一部が使用される。

【００４５】同期型半導体記憶装置１０００は、さら
に、入力されるコマンドを認識するモードデコーダ２
と、動作モードを保持するモードレジスタ１６と、アド
レス端子からロウアドレスを取込むロウアドレスラッチ
８と、アドレス端子からコラムアドレスを取込むコラム
アドレスラッチ１２と、バンクアドレスからバンクアド
レス信号を取込むバンクアドレスラッチ１８と、バンク
アドレスラッチ１８の出力するバンクアドレスをデコー
ドして対応するバンクを活性化するバンクデコーダ２０
とを含む。

【００４６】同期型半導体記憶装置１０００は、さら
に、リフレッシュ動作時にリフレッシュアドレスを発生
するためにともに設けられるセルフリフレッシュタイマ
４、リフレッシュアドレスカウンタ６と、ロウアドレス
ラッチ８の出力するアドレスとリフレッシュアドレスカ
ウンタ６の出力するアドレスのいずれかを選択するマル
チプレクサ２４と、マルチプレクサ２４の出力するアド
レスを受けて対応する信号をロウデコーダＲＤに出力す
るロウプリデコーダ１０と、バースト動作時に連続した
コラムアドレスを発生するバーストアドレスカウンタ２
８と、バーストアドレスカウンタ２８の出力するアドレ
スを受けて対応する信号をコラムデコーダＣＤに出力す
るコラムプリデコーダ１４とを含む。

【００４７】同期型半導体記憶装置１０００は、さら
に、外部から入力されるクロックＣＬＫと位相が揃った
クロックＣＬＫ（ｉｎ）を発生するディレーロックドル
ープ（以下ＤＬＬと称す）回路３０と、データ入出力端
子群Ｐ１３とグローバル入出力線Ｇ−Ｉ／Ｏとの間でデ
ータレートを変換しデータ授受を行なうデータ変換部２
２とをさらに含む。

【００４８】グローバル入出力線Ｇ−Ｉ／Ｏは８つのメ
モリバンクＢＡＮＫ０〜ＢＡＮＫ７とデータの授受を行
なう。

【００４９】図２は、本発明の実施の形態１の同期型半
導体記憶装置１０００における各ブロックの配置例を示
す概略図である。

【００５０】図２を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子群６０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ
等を受けて、これをデコードし、内部制御信号を発生す
るコントロール回路７０と、コントロール回路７０から
出力される内部制御信号を伝達するコマンドデータバス
５３ａおよび５３ｂと、メモリセルが行列状に配置され
るメモリセルアレイ１００とを備える。

【００５１】メモリアレイ１００は、図２に示すとお
り、全部で１６個のメモリセルブロック１００ａ〜１０
０ｐに分割配置されている。たとえば、同期型半導体記
憶装置１０００の記憶容量が１Ｇビットである場合、各
メモリセルブロックは６４Ｍビットの容量を有する。各
ブロックは、独立にバンクとして動作し得る構成となっ
ている。

【００５２】同期型半導体記憶装置１０００は、さら
に、クロック信号入力端子６６に与えられる外部クロッ
ク信号ＣＬＫを受け、コントロール回路７０により制御
されて同期動作を開始し、内部クロック信号ＣＬＫ（ｉ
ｎ）を出力する内部同期信号発生回路１８を含む。

【００５３】内部同期信号発生回路１８は、たとえばＤ
ＬＬ回路等により、外部クロック信号ＣＬＫに対して同
期した内部クロック信号ＣＬＫ（ｉｎ）を生成する。

【００５４】アドレス信号入力端子群６２を介して与え
られる外部アドレス信号Ａ０〜Ａ１２、ＢＡ０〜ＢＡ２
は、コントロール回路７０の制御の下に、内部クロック
信号ＣＬＫ（ｉｎ）に同期して、半導体記憶装置１００
０内に取込まれる。

【００５５】外部アドレス信号ＢＡ０〜ＢＡ２は、アド
レスバス５１ａを介してバンクデコーダ７２に与えられ
る。バンクデコーダ７２からは、アドレスバス５１ｂお
よび５１ｃを介して、デコードされたバンクアドレスＢ
０〜Ｂ７が各メモリセルブロックに伝達される。

【００５６】バンクアドレスＢ０〜Ｂ７は、データ入力
端子ＤＱ０〜ＤＱ１５に対応して設けられるメモリセル
ブロックのいずれか１つと、データ入出力端子ＤＱ１６
〜ＤＱ３１に対応して設けられるメモリセルブロックの
いずれか１つの合計２つのメモリセルブロックを活性化
する。

【００５７】一方、アドレス信号入力端子群６２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介してアドレス信号は各メモリセルブロック
に伝達される。

【００５８】同期型半導体記憶装置１０００は、さら
に、メモリセルブロックの対ごとに設けられ、コントロ
ール回路７０の制御の下に、アドレスバス５０ｃにより
伝達されたロウアドレスをラッチし、プリデコードする
ロウプリデコーダ３６と、ロウプリデコーダ３６からの
出力をもとに選択されたメモリセルブロックの対応する
行（ワード線）を選択するロウデコーダ４４と、メモリ
セルブロックごとに設けられ、コントロール回路７０の
制御の下に、アドレスバス５０ｃにより伝達された列ア
ドレスをラッチし、プリデコードするコラムプリデコー
ダ３４と、コラムプリデコーダ３４からの出力を伝達す
るコラムプリデコーダ線４０と、コラムプリデコーダ線
４０からの出力をもとに選択されたメモリセルブロック
の対応する列（ビット線対）を選択するコラムデコーダ
４２とを含む。

【００５９】同期型半導体記憶装置１０００は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群６０およびアドレス信号入力端子群
６２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路６４ａ〜６４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｐにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。

【００６０】外部制御信号入力端子群６０へ与えられる
信号／ＲＡＳは、同期型半導体記憶装置１０００の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化に応じて、ロウデコーダ４４等のメモリセルアレ
イ１００の行を選択する動作と関連する回路は活性状態
とされる。

【００６１】外部制御信号入力端子群６０へ与えられる
信号／ＣＡＳは、コラムアドレスストローブ信号であ
り、メモリセルアレイ１００における列を選択する回路
を活性状態とする。

【００６２】外部制御信号入力端子群６０へ与えられる
信号／ＣＳは、この同期型半導体記憶装置１０００が選
択されることを示すチップセレクト信号であり、信号／
ＷＥは、同期型半導体記憶装置１０００の書込動作を指
示する信号である。

【００６３】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／ＷＥの取込動作は、内部クロック信号ＣＬ
Ｋ（ｉｎ）に同期して行なわれる。

【００６４】また、アドレス信号入力端子群６２に与え
られるアドレス信号の取込動作も内部クロック信号ＣＬ
Ｋ（ｉｎ）に同期して行なわれる。

【００６５】［非同期の概念の説明］本発明は、入出力
回路において内部と外部が非同期で動作できるようにす
るものであるが、具体的な構成を説明する前に、非同期
の概念について簡単に説明する。

【００６６】図３は、非同期の概念を説明するための動
作波形図である。図３を参照して、外部から入力される
クロックＣＬＫは同期型半導体記憶装置内部のメモリア
レイにデータを読み書きする基準となる。

【００６７】時刻ｔ１において、外部からライトコマン
ドが入力される。ライト時には、同期型半導体記憶装置
は外部からデータと同期して入力される信号ＤＱＳのタ
イミングに従いデータを取込む。時刻ｔ２において、信
号ＤＱＳの立上がりに応じてデータ入出力端子ＤＱに入
力されたデータＤ１が取込まれ入出力回路部に設けられ
たライト用のラッチに書込まれる。同様に、時刻ｔ３、
ｔ４、ｔ５においてはそれぞれデータＤ２、Ｄ３、Ｄ４
がそれぞれ信号ＤＱＳの変化するタイミングでライト用
のラッチに取込まれる。

【００６８】時刻ｔ６において、ライト用のラッチに取
込まれていたデータＤ１、Ｄ２はクロックＣＬＫの立上
がりに応じてメモリアレイに書込まれる。次に時刻ｔ７
において、ライト用ラッチに取込まれていたデータＤ
３、Ｄ４はメモリアレイに書込まれる。

【００６９】時刻ｔ８においてバーストライトが終了し
ライト用のラッチはリセットされる。

【００７０】同じく時刻ｔ８において、外部よりリード
コマンドが入力される。時刻ｔ８〜ｔ９の間にクロック
ＣＬＫをもとに内部で生成される内部クロックに従っ
て、メモリアレイ部に書込まれていたデータＤ５、Ｄ６
は入出力回路部のリード用のラッチに伝達される。続い
て時刻ｔ９〜ｔ１０において、同様にクロックＣＬＫを
もとに内部で生成される内部クロックに従ってメモリア
レイに書込まれていたデータＤ７、Ｄ８が入出力回路部
のリード用のラッチに伝達される。読出時には、入出力
回路部のラッチに保持されているデータは、半導体記憶
装置外部に接続されるシステムがデータを必要とするタ
イミングにて出力され、このタイミングに応じた信号Ｄ
ＱＳを同期型半導体記憶装置は外部システムに向かって
送出する。

【００７１】時刻ｔ１１〜ｔ１５の間で信号ＤＱＳの変
化に合わせ外部に対しデータＤ５〜Ｄ８が順次出力され
る。

【００７２】この場合、図３に示すようにデータを出力
するタイミングは外部から入力されるクロックＣＬＫと
同期されているとは限らない。

【００７３】時刻ｔ１５においてバーストリードが終了
しリード用のラッチがリセットされる。

【００７４】以上説明したように、同期型半導体記憶装
置は、外部から入力されるクロックＣＬＫをもとに内部
で生成される内部クロックに従ってメモリアレイに対し
てデータを読み書きする。一方、外部とのデータの授受
の際には、同期型半導体記憶装置は、外部に接続される
システムの仕様に合せたタイミングを示す信号ＤＱＳに
対応してラッチ部にデータを取込んだりラッチ部からデ
ータを送出したりする。

【００７５】［入出力回路部の詳細な構成の説明］図４
は、各バンクと各入出力回路の接続を説明するための概
略図である。

【００７６】図４は、図２で説明した同期型半導体記憶
装置のバンク１００ａ〜１００ｄとデータ入出力端子Ｄ
Ｑ０〜ＤＱ１５部分の入出力回路との接続を示している
ためチップの左半分のさらに上半分の２５６Ｍビット分
の領域を拡大して示している。図４を参照して、バンク
１００ａと１００ｂはメインワードドライバＭＷＤを挟
んでそれぞれ偶数アドレスに対応する領域１００ａｂｅ
と奇数アドレスに対応する領域１００ａｂｏに分割され
ている。

【００７７】ダブルデータレート方式では、内部クロッ
クの２倍の周波数でデータを出力する必要がある。この
ように分割することで、奇数アドレスと偶数アドレスに
対応するデータを同時にアクセスすることが可能とな
り、２倍の周波数でのデータ出力動作を容易にしてい
る。

【００７８】ただし、これは必ずしも必要条件ではな
い。第１番目に出力するデータのアドレスが奇数が偶数
かで対応する領域のアクセスのタイミングを早めにし、
第２番目にアクセスする領域のアクセスのタイミングを
遅めにすることでも実現は可能である。この方式によ
り、大きな電流ピークが生じるのを防止することもでき
る。ただしアクセスされるアドレスの最初が偶数の場合
と奇数の場合とでアクセスするタイミングの位相を変え
なくてはいけないため、動作の制御は複雑なものとな
る。

【００７９】１つのバンクの中の、偶数アドレスの領域
からのデータと奇数アドレスの領域からのデータが同じ
ＤＱ部分に入力される。

【００８０】たとえば、データ入出力端子ＤＱ０に対応
して設けられる入出力回路６４ａには、偶数アドレス領
域１００ａｂｅ、１００ｃｄｅからデータを読出すリー
ドアンプ１０２、データを書込むライトアンプ１２２が
接続されている。入出力回路６４ａにはさらに、奇数ア
ドレス領域１００ａｂｏ、１００ｃｄｏからデータを読
出すリードアンプ１０４、データを書込むライトアンプ
１２４が接続される。

【００８１】データ入出力端子ＤＱ１〜ＤＱ１５につい
ても対応して入出力回路が設けられ各々の入出力回路に
は奇数アドレス領域および偶数アドレス領域のリードア
ンプおよびライトアンプが接続される。

【００８２】図５は、メモリバンクからデータがデータ
入出力端子ＤＱ０に出力される流れを説明するための図
である。

【００８３】バンクの奇数領域のデータが読出される場
合、リードアンプ１０４によってメモリセルアレイから
読出されたデータがリードデータバスＲＤＢＯに出力さ
れる。マルチプレクサ１１０によってこのデータが選択
され、ラッチ１１２に一旦保持された後マルチプレクサ
１１４、出力バッファ１１６を介して端子に出力され
る。偶数領域からデータを読出す場合は、リードアンプ
１０２からリードデータバスＲＤＢＥを介してマルチプ
レクサ１１０にデータが与えられる。

【００８４】図６は、データ入出力端子ＤＱ０からバン
クへデータが書込まれる流れを説明するための図であ
る。

【００８５】図６を参照して、奇数アドレスにデータを
書込む場合は端子から入力されたデータは、入力バッフ
ァ１３６、デマルチプレクサ１３４、ラッチ１３２、デ
マルチプレクサ１３０を介してライトデータバスＷＤＢ
Ｏに出力され、ライトアンプ１２４によってメモリアレ
イへと伝達される。偶数アドレスにデータを書込む場合
も同様にデマルチプレクサ１３０からライトデータバス
ＷＤＢＥを介してライトアンプ１２２にデータが伝達さ
れ増幅されてメモリアレイへと伝達される。

【００８６】図７は、データ入出力端子ＤＱ０〜ＤＱ１
５の部分の構成の概略を示す図である。

【００８７】図７を参照して、データ入出力端子ＤＱ０
〜ＤＱ１５は順に並んで配置され、それぞれに対応して
ラッチを含む入出力回路が設けられている。入出力回路
にはリードデータバスＲＤＢおよびライトデータバスＷ
ＤＢが接続される。このリードデータバスとライトデー
タバスは共通にする場合もある。

【００８８】図示しないが、データ入出力端子ＤＱ１６
〜ＤＱ３１についても同様に入出力回路が設けられてい
る。

【００８９】図８は、図７に示したデータ入出力端子Ｄ
Ｑ０〜ＤＱ３に対応する部分を拡大して示した図であ
る。

【００９０】図８を参照して、データ入出力端子に対応
して設けられる入出力回路はリードデータバスＲＤＢの
データを受取るレシーバ１４２、１４３と、レシーバ１
４２、１４３のデータを受けいずれのレシーバのデータ
を先に出力するかに応じてデータを振り分けるマルチプ
レクサ１４４と、マルチプレクサ１４４からデータを与
えられ、ＣＡＳレイテンシ後の奇数クロックエッジでデ
ータを出力する４データ分のラッチ１４８と、マルチプ
レクサ１４４からデータを与えられ、ＣＡＳレイテンシ
後の偶数クロックエッジでデータを出力する４データ分
のラッチ１４６と、ラッチ１４８、１４６から出力され
たデータを増幅し端子に出力する出力バッファ１５０を
含む。

【００９１】この入出力回路は、さらに、入出力端子Ｄ
Ｑ０に外部から与えられたデータを増幅する入力バッフ
ァ１５２と、入力バッファ１５２が出力するデータをク
ロックの立上がりエッジでラッチする４データ分のラッ
チ１５６と、入力バッファ１５２を出力するデータをク
ロックの立下がりエッジで取込む４データ分のラッチ１
５４と、入力データ用のラッチ１５４、１５６に取込ま
れたデータを内部に伝達する際にアドレスに応じて偶数
アドレス用データバスと奇数アドレス用データバスのい
ずれかにデータを分配するためのマルチプレクサ１５８
とを含む。マルチプレクサ１５８の出力は偶数アドレス
用ライトデータバスと奇数アドレス用ライトデータバス
を含むライトデータバスＷＤＢに接続される。

【００９２】図９は、同期型半導体記憶装置１０００が
入出力回路部を通してデータを授受する概略を説明する
ための図である。

【００９３】図９を参照して、信号ＣＬＫは外部から与
えられるクロック信号であり、信号ＣＬＫ（ｃｔｒ）は
クロック信号ＣＬＫをもとに内部で発生されメモリアレ
イの動作の基準となる内部クロックであり、信号／Ｃ
Ｓ、／ＲＡＳ、／ＣＡＳ、／ＷＥは同期型半導体記憶装
置１０００にコマンドを認識させるための制御信号であ
る。

【００９４】信号Ｌ−ＤＱは、データ入出力端子の下位
ビット側つまりデータ入出力端子ＤＱ０〜ＤＱ１５に入
出力されるデータ信号であり、信号Ｕ−ＤＱはデータ入
出力端子の上位ビット、すなわちデータ入出力端子ＤＱ
１６〜ＤＱ３１に入出力されるデータ信号を示す。

【００９５】信号６４−ＡＲＲＡＹは、入出力回路部と
内部のメモリアレイとのデータの入出力をするデータバ
ス上の信号を示す。ここで信号Ｌ−Ｅｖｅｎは、データ
の下位ビット側の偶数アドレスに相当する領域からのデ
ータを示し、信号Ｌ−Ｏｄｄは、データの下位ビット側
の奇数アドレスに相当する領域からのデータを示す。

【００９６】時刻ｔ１において、アクティブコマンド
（ＡＣＴ）が入力され、時刻ｔ２においてライトコマン
ド（ＷＲＩＴＥ）が入力される。

【００９７】時刻ｔ３以降、データ入出力端子ＤＱ０〜
ＤＱ３１にクロックＣＬＫの２倍のデータレートでバー
スト長８の連続データが入力される。

【００９８】時刻ｔ３におけるクロックの立上がりエッ
ジと次の立下がりエッジで２データが入出力回路に取込
まれ、時刻ｔ４以降順次メモリアレイへと出力される。
このとき３２ビットで外部より入力されたデータは周波
数が２分の１に落とされビット数が２倍に増えた６４デ
ータとなり、この６４データが一度にメモリアレイに書
込まれる。バースト長８の３２ビットのデータは、つま
り、内部クロックＣＬＫ（ｃｔｒ）に同期した６４ビッ
トの４データになり内部メモリアレイに書込まれる。

【００９９】時刻ｔ５では、リードコマンドが入力され
内部のメモリアレイから６４ビットのデータが同時に読
出され、時刻ｔ６以降３２ビットのダブルデータレート
のデータが半導体記憶装置から外部へ出力される。

【０１００】図１０は、実施の形態１に用いられる入出
力回路６４の構成を示す回路図である。

【０１０１】図１０を参照して、アドレスバスＥＶＥＮ
０は、バンク０〜バンク３の偶数アドレス領域に接続さ
れるデータバスであり、アドレスバスＯＤＤ０は、バン
ク０〜バンク３の奇数アドレス領域に接続されるデータ
バスである。また、アドレスバスＥＶＥＮ１は、バンク
４〜バンク７の偶数アドレス領域に接続されるデータバ
スであり、アドレスバスＯＤＤ１は、バンク４〜バンク
７の奇数アドレス領域に接続されるデータバスである。

【０１０２】入出力回路６４は、選択されたバンクおよ
び出力する最初のデータに相当するアドレスの偶数奇数
に応じてアドレスバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ
１およびＯＤＤ１のうちいずれか１つを選択しアドレス
バスから伝達されたデータをレシーバ活性化信号Ｒ−Ｅ
Ｎに応じて出力するレシーバ１４２、１４３と、リード
クロックＲＣＬＫ（ｃｔｒ）でシフト動作を行ないセレ
クト信号を出力するシフトレジスタ１６２と、シフトレ
ジスタ１６２の出力するセレクト信号に応じてそれぞれ
レシーバ１４２、１４３が出力するデータを内部に取込
むラッチ１４６、１４８を含む。

【０１０３】入出力回路６４は、さらに、ＤＬＬ回路で
生成されたクロックＤＬＬをもとに生成される間引きク
ロックＤＬＬｅ、ＤＬＬｏを受けてＣＡＳレイテンシお
よびモードレジスタの設定に応じてデータ出力用クロッ
クＣＫ１、ＣＫ２として入出力回路内部に伝達するスイ
ッチ１６６と、出力クロックＣＫ２に応じてデータをシ
フトするシフトレジスタ１６４と、出力クロックＣＫ１
に応じてデータをシフトするシフトレジスタ１７２とを
含む。ラッチ１４６、１４８はそれぞれシフトレジスタ
１７２、１６４の出力に応じてラッチしたデータを選択
し出力する。

【０１０４】入出力回路６４は、さらに、イネーブル信
号ＯＥによって活性化されデータを端子ＤＱ０に対して
出力する出力バッファ１５０と、出力クロックＣＫ１の
活性化に応じてラッチ１４８の出力を出力バッファ１５
０に与えるスイッチ１６８と、出力クロックＣＫ２の活
性化に応じてラッチ１４６の出力を出力バッファ１５０
に与えるスイッチ１７０とを含む。

【０１０５】入出力回路６４は、さらに、端子ＤＱ０に
外部から入力されたデータを入力として受けてイネーブ
ル信号ＷＥに応じて増幅する入力バッファ１５２と、外
部から入力されるストローブ信号に応じて内部で生成さ
れる信号ＦＥＴＣＨｅ、ＦＥＴＣＨｏにそれぞれ応じて
入力バッファ１５２の出力を内部に伝達するスイッチ１
７６、１７８と、信号ＦＥＴＣＨｏをシフトクロックと
して受けセレクト信号を出力するシフトレジスタ１７４
と、信号ＦＥＴＣＨｅをシフトクロックとして受けセレ
クト信号を出力するシフトレジスタ１８０と、シフトレ
ジスタ１７４が出力するセレクト信号に応じて、スイッ
チ１７６を介して伝達された信号を取込むラッチ１５６
と、シフトレジスタ１８０が出力するセレクト信号に応
じてスイッチ１７８が伝達する信号を取込むラッチ１５
４とを含む。

【０１０６】入出力回路６４は、さらに、ライトクロッ
クＷＣＬＫ（ｌｏｃ）をシフトクロックとして受けセレ
クト信号を出力するシフトレジスタ１８２と、シフトレ
ジスタ１８２が出力するセレクト信号に応じてラッチ１
５４、１５６が出力するデータを受けるバスドライバ１
５８とをさらに含む。バスドライバ１５８は受けたデー
タを書込むバンクおよび最初に外部より受け取ったデー
タを書込むアドレス（ファーストアドレス）が偶数であ
るか奇数であるかに応じてデータバスＥＶＥＮ０、ＯＤ
Ｄ０、ＥＶＥＮ１、ＯＤＤ１にデータを分配して出力す
る。

【０１０７】動作を簡単に説明すると、バンク０〜バン
ク３の偶数アドレス領域、奇数アドレス領域からくるデ
ータまたはバンク４〜バンク７の偶数アドレス領域、奇
数アドレス領域からくるデータのいずれかがレシーバ１
４２、１４３の入力部に設けられた４点スイッチ部分で
区別され、取込まれる。

【０１０８】ここにはバンクの上位（４−７）／下位
（０−３）を区別する信号と、バースト読出時の最初の
アドレスが偶数アドレスか奇数アドレスかを示す信号が
入力される。レシーバ１４３、ラッチ１４８、スイッチ
１６８の設けられている経路が最初に出力されるデータ
の経路でありレシーバ１４２、ラッチ１４６、スイッチ
１７０の設けられている経路が２番目のデータが出力さ
れる経路である。レシーバ１４３、１４２の入力部のス
イッチを経たデータはアンプで増幅されラッチ１４８、
１４６の入力部のセレクタ部分に転送される。ここで、
セレクタはラッチに含まれる４経路のうち１つを選択す
る。この経路の選択は、セレクト信号をラッチに入力す
るシフトレジスタ１６２に与えられるリード用の内部ク
ロックＲＣＬＫ（ｃｔｒ）に応じて順次シフトされ、入
力されてきたデータは順次ラッチされる。

【０１０９】ラッチに格納されたデータは、ラッチに入
力されたときのクロックと異なるクロックを基準として
出力される。出力側のクロックＤＬＬｅ、ＤＬＬｏに応
じてシフト動作を行なうシフトレジスタ１６４、１７２
が出力するセレクト信号によって順次、ラッチの出力側
の選択経路がシフトする。出力データのうち奇数番目に
出すデータがラッチ１４８に格納されており、偶数番目
に出力するデータがラッチ１４６に格納されている。し
たがって、リードコマンドを認識したリードクロックＲ
ＣＬＫ（ｃｔｒ）からデータを外部に出力するまでのレ
イテンシにより、クロックＤＬＬｅとクロックＤＬＬｏ
のいずれがスイッチ１６８に制御信号として入力される
かが決まり、スイッチ１７０には他方のクロックが制御
信号として入力される。たとえば、レイテンシが、１．
５ならばクロックＤＬＬｏがスイッチ１６８に制御信号
として入力され、クロックＤＬＬｅがスイッチ１７０の
制御信号として入力される。

【０１１０】ライト時には、外部より最初に入力される
データは無条件にラッチ１５６に転送され、次に入力さ
れるデータは無条件にラッチ１５４に転送され、以降ラ
ッチ１５６、１５４に交互にデータが転送される。

【０１１１】ラッチされたデータは、ライト用の内部ク
ロックＷＣＬＫ（ｌｏｃ）に応じてバスドライバ１５８
に伝達される。バスドライバ１５８はバンクアドレスと
バーストデータの最初のアドレスに応じて対応するデー
タバスにデータを出力する。

【０１１２】図１０では入出力回路の回路構成を示した
が、ライト時にデータマスクとして用いるデータの入力
部に関しても、同型回路を用いて同じマージンで動作さ
せることも考えられる。この場合には、データの入力側
の回路のみでよいが、容量バランスをとるために出力系
の回路も動作はさせないものの、ダミー配置させる場合
がある。

【０１１３】データの出力に関するストローブ端子につ
いても同様である。この場合には、データの出力側の回
路のみでよいが、容量バランスをとるために入力系回路
も動作はさせないものの、ダミー配置させる場合があ
る。

【０１１４】また、両者を１つに兼ねる場合もある。出
力データのストローブとライトマスクデータの入力とは
衝突することがない場合には同じバスを利用できる。こ
の場合には、データ入出力端子ＤＱに用いられる入出力
回路と同じ回路構成で、出力側に出力データのストロー
ブの回路を割当て、入力側にライトマスクデータの回路
を割当てることができる。

【０１１５】図１１は、図１０に示したリード時にデー
タを保持するラッチ１４８の構成を示す回路図である。

【０１１６】図１１を参照して、ラッチ１４８は、メモ
リアレイから読出されるデータＲＩＮを受けて内部に取
込み保持し、出力信号ＲＯＵＴとして出力する４つのラ
ッチ１４８ａ〜１４８ｄを含む。ラッチ１４８ａは、入
力信号ＲＩＮを選択信号ＳＥＬＡの活性化に応じて内部
ノードＮ１に与えるＰチャネルＭＯＳトランジスタ１９
２と、ソースが電源電位に結合されゲートがノードＮ１
に接続されドレインがノードＮ２に接続されたＰチャネ
ルＭＯＳトランジスタ１９４と、ゲートがノードＮ１に
接続されソースがノードＮ３に接続されドレインがノー
ドＮ２に接続されたＮチャネルＭＯＳトランジスタ１９
６と、セレクト信号ＳＥＬＢの活性化に応じてノードＮ
２の電位を出力信号ＲＯＵＴとしてラッチ外部に与える
ＮチャネルＭＯＳトランジスタ１９８と、入力にノード
Ｎ２、Ｎ４が接続され出力がノードＮ１に接続されたＮ
ＯＲ回路２００とを含む。

【０１１７】ラッチ１４８ｂ、１４８ｃ、１４８ｄは１
４８ａと同様の構成を有するので説明は繰返さない。

【０１１８】ラッチ１４８は、さらに、ラッチ１４８ａ
〜１４８ｄに共通して設けられリードフラグＲＥＡＤ
（ＦＬＡＧ）の活性化に応じてノードＮ３を接地電位と
結合するＮチャネルＭＯＳトランジスタ２０２と、リー
ドフラグＲＥＡＤ（ＦＬＡＧ）が非活性化時に反転して
リセット信号を出力しノードＮ４に与えるインバータ２
０４をさらに含む。

【０１１９】ラッチ内部に使用されるトランジスタ１９
４、１９６は低電圧で高速動作させるためしきい値電圧
の低いものが使用され、リード動作が行なわれていない
ときにトランジスタ１９４、１９６に流れるサブスレッ
ショルド電流を抑えるためにＮチャネルＭＯＳトランジ
スタ２０２にはしきい値電圧の高いトランジスタが使用
される。

【０１２０】図１０におけるラッチ１４６もラッチ１４
８と同様の構成を有するので説明は繰返さない。

【０１２１】図１２は、図１０に示したデータ書込時に
データを保持するラッチ回路１５６の構成を示す回路図
である。

【０１２２】図１２を参照して、ラッチ回路１５６は、
データ入出力端子に入力されるデータ信号ＷＩＮを受け
て保持しさらにメモリアレイに向けて出力信号ＷＯＵＴ
として出力する４つのラッチ１５６ａ〜１５６ｄを含
む。

【０１２３】ラッチ１５６ａは、入力信号ＷＩＮを選択
信号ＳＥＬＣの活性化に応じてノードＮ５に与えるＰチ
ャネルＭＯＳトランジスタ２１２と、ノードＮ５がゲー
トに接続されソースが電源電位に結合されドレインがノ
ードＮ６に接続されたＰチャネルＭＯＳトランジスタ２
１４と、ゲートがノードＮ５に接続されドレインとソー
スがそれぞれノードＮ６、Ｎ７に接続されるＮチャネル
ＭＯＳトランジスタ２１６と、選択信号ＳＥＬＤの活性
化に応じてノードＮ６の電位を出力信号ＷＯＵＴとして
与えるＮチャネルＭＯＳトランジスタ２１８とを含む。
ラッチ１５６ａは、さらに、ノードＮ６、Ｎ８が入力に
接続され出力がノードＮ５に接続されたＮＯＲ回路２２
０を含む。

【０１２４】ラッチ１５６ｂ、１５６ｃ、１５６ｄはラ
ッチ１５６ａと同様の構成を有するため説明は繰返さな
い。

【０１２５】ラッチ１５６は、さらに、ラッチ１５６ａ
〜１５６ｄに共通して設けられライトフラグＷＲＩＴＥ
（ＦＬＡＧ）の活性化に応じてノードＮ７を接地電位に
結合するＮチャネルＭＯＳトランジスタ２２２と、ライ
トフラグＷＲＩＴＥ（ＦＬＡＧ）が非活性化時に反転し
ノードＮ８にリセット信号として与えるインバータ２２
４を含む。

【０１２６】ラッチ内部に使用されるトランジスタ２１
４、２１６は低電圧で高速動作させるためしきい値電圧
の低いものが使用され、ライト動作が行なわれていない
ときにトランジスタ２１４、２１６に流れるサブスレッ
ショルド電流を抑えるためにＮチャネルＭＯＳトランジ
スタ２２２にはしきい値電圧の高いトランジスタが使用
される。

【０１２７】図１０におけるラッチ１５４もラッチ１５
６と同様の構成を有するので説明は繰返さない。

【０１２８】図１１、図１２を参照して、ラッチ１４
８、１５６はリセット信号により動作していないときに
はラッチの入力側がＬレベルに、出力側がＨレベルにリ
セットされる。このため、トランスファゲートとして使
用しているＭＯＳトランジスタの導電型を変えている。

【０１２９】トランスファゲート用のＭＯＳトランジス
タは動作スピードの高速化のため、低いしきい値電圧の
ものを使用する。入力ノードがＬレベルとなるためラッ
チの入力側にはＰチャネル型のトランジスタを使用し、
出力ノードがＨレベルのため出力側にはＮチャネル型の
トランジスタを使用する。このとき、スタンドバイ時の
ラッチのノード電位に対するゲート電位つまりゲート−
ソース間電圧が負となることでそれぞれのトランジスタ
はしきい値電圧が低くともリーク電流が発生しにくい。
（図示しないが、前後の回路部によりリセット時の出力
ノードおよび入力ノードは制御されている。）以上説明したようにデータの読出、書込時におけるバー
スト動作の終了時にラッチをリセットし、インバータ部
の接地側に共通して設けられたしきい値電圧の高いＮチ
ャネルＭＯＳトランジスタによって接地電位とインバー
タを分離することにより待機時のサブスレッショルド電
流を小さく抑えることができる。

【０１３０】図１１、１２では、ＮＯＲ回路によってイ
ンバータの入力ノードがＬ（ロウ）レベルにリセットさ
れる例を示したがＨ（ハイ）レベルにリセットされても
よい。その場合はインバータの電源ノード側にしきい値
電圧の絶対値の大きいＰチャネルＭＯＳトランジスタが
設けられ、ラッチにデータを入出力するトランスファゲ
ートのＭＯＳトランジスタの導電型はリセット論理に応
じて選択される。

【０１３１】図１３は、図１０に示したシフトレジスタ
１６２の構成を示す回路図である。図１３を参照して、
シフトレジスタ１６２は、リードフラグＲＥＡＤ（ＦＬ
ＡＧ）、リセット信号ＲＥＳＥＴ、内部信号ＣＯ２、内
部信号ＣＯ１１を受け、内部信号ＣＯ１を発生するパル
ス発生回路５０１と、内部信号ＣＯ１を入力ノードＤに
受け出力ノードＱから内部信号ＣＯ２を出力するフリッ
プフロップ５１４と、内部信号ＣＯ２を入力ノードＤに
受け出力ノードＱから内部信号ＣＯ３を出力するフリッ
プフロップ５１６と、内部信号ＣＯ３を入力ノードＤに
受け出力ノードＱから内部信号ＣＯ４を出力するフリッ
プフロップ５１８と、内部信号ＣＯ４を入力ノードＤに
受け出力ノードＱから内部信号ＣＯ１１を出力するフリ
ップフロップ５１２と、内部信号ＣＯ１、ＣＯ２、ＣＯ
３、ＣＯ４およびクロック信号ＳＣＬＫを受けセレクト
信号Ｃ１、Ｃ２、Ｃ３、Ｃ４を出力する出力回路５１９
とを含む。

【０１３２】フリップフロップ５１２、５１４、５１
６、５１８のクロックノードＣＫにはシフトクロックと
してクロック信号ＳＣＬＫが入力されリセット入力ノー
ドＲにはリセット信号ＲＥＳＥＴが入力される。

【０１３３】パルス発生回路５０１は、リードフラグＲ
ＥＡＤ（ＦＬＡＧ）を一方の入力に受けるＮＯＲ回路５
０２と、ＮＯＲ回路５０２の出力とリセット信号ＲＥＳ
ＥＴと内部信号ＣＯ２とを入力に受けＮＯＲ回路５０２
の他方の入力ノードに否定和を出力する３入力のＮＯＲ
回路５０４と、ＮＯＲ回路５０２の出力を受けて反転す
るインバータ５０６と、インバータ５０６の出力と内部
信号ＣＯ１１とを受けるＮＯＲ回路５０８と、ＮＯＲ回
路５０８の出力を受けて反転し内部信号ＣＯ１を出力す
るインバータ５１０とを含む。

【０１３４】出力回路５１９は、内部信号ＣＯ１とクロ
ック信号ＳＣＬＫとを受けるＮＡＮＤ回路５２０と、Ｎ
ＡＮＤ回路５２０の出力を受けて反転しセレクト信号Ｃ
１を出力するインバータ５２２と、内部信号ＣＯ２とク
ロック信号ＳＣＬＫを受けるＮＡＮＤ回路５２４と、Ｎ
ＡＮＤ回路５２４の出力を受けて反転しセレクト信号Ｓ
２を出力するインバータ５２６と、内部信号ＣＯ３とク
ロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５２８と、
ＮＡＮＤ回路５２８の出力を受けて反転しセレクト信号
Ｓ３を出力するインバータ５３０と、内部信号ＣＯ４と
クロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５３２
と、ＮＡＮＤ回路５３２の出力を受けて反転しセレクト
信号Ｓ４を出力するインバータ５３４とを含む。

【０１３５】図１４は、図１３に示したフリップフロッ
プ５１２の構成を示す回路図である。

【０１３６】図１４を参照して、フリップフロップ５１
２は、クロックノードＣＫが入力に接続されるインバー
タ５７０と、インバータ５７０の出力を受けて反転する
インバータ５７２と、入力ノードＤが入力に接続される
インバータ５４２と、インバータ５４２の出力ノードと
ノードＮＦ１との間に並列に接続されるＰチャネルＭＯ
Ｓトランジスタ５４４およびＮチャネルＭＯＳトランジ
スタ５４６と、ノードＮＦ１とリセット入力ノードＲと
が入力に接続されるＮＯＲ回路５４８と、ＮＯＲ回路５
４８の出力を受けて反転するインバータ５５０と、イン
バータ５５０の出力ノードとノードＮＦ１との間に並列
に接続されるＰチャネルＭＯＳトランジスタ５５４およ
びＮチャネルＭＯＳトランジスタ５５２とを含む。

【０１３７】ＰチャネルＭＯＳトランジスタ５４４のゲ
ートおよびＮチャネルＭＯＳトランジスタ５５２のゲー
トはインバータ５７０の出力を受ける。ＮチャネルＭＯ
Ｓトランジスタ５４６のゲートおよびＰチャネルＭＯＳ
トランジスタ５５４のゲートはインバータ５７２の出力
を受ける。

【０１３８】フリップフロップ５１２は、さらに、ＮＯ
Ｒ回路５４８の出力ノードとノードＮＦ２との間に並列
に接続されるＰチャネルＭＯＳトランジスタ５５６およ
びＮチャネルＭＯＳトランジスタ５５８と、ノードＮＦ
２が入力に接続されるインバータ５６０と、インバータ
５６０の出力ノードとリセット入力ノードＲとが入力に
接続されるＮＯＲ回路５６２と、ＮＯＲ回路５６２の出
力ノードとノードＮＦ２との間に並列に接続されるＰチ
ャネルＭＯＳトランジスタ５６４およびＮチャネルＭＯ
Ｓトランジスタ５６６と、インバータ５６０の出力を受
けて反転し出力ノードＱに反転結果を出力するインバー
タ５６８とを含む。

【０１３９】ＰチャネルＭＯＳトランジスタ５５６のゲ
ートとＮチャネルＭＯＳトランジスタ５６６のゲートは
インバータ５７２の出力を受ける。ＮチャネルＭＯＳト
ランジスタ５５８のゲートとＰチャネルＭＯＳトランジ
スタ５６４のゲートはともにインバータ５７０の出力を
受ける。

【０１４０】図１３に示したフリップフロップ５１４、
５１６、５１８もフリップフロップ５１２と同様の構成
を有するので説明は繰返さない。

【０１４１】次にシフトレジスタ１６２の動作を簡単に
説明する。まず初期状態においてはリセット信号ＲＥＳ
ＥＴによりフリップフロップ５１２〜５１８が保持して
いるデータはクリアされる。次にリードフラグＲＥＡＤ
（ＦＬＡＧ）が入力されると内部信号ＣＯ１がＨレベル
に立上がる。

【０１４２】そしてクロック信号ＳＣＬＫが入力される
とこの内部信号ＣＯ１がフリップフロップ５１４に取込
まれ内部信号ＣＯ２がＨレベルに立上がる。同時にパル
ス発生回路５０１は内部信号ＣＯ２によってリセットが
かかり内部信号ＣＯ１はＬレベルに立下がる。以降は内
部信号ＣＯ２のＨレベルがフリップフロップ５１６、５
１８、５１２、５１４によって順次伝達される。つまり
内部信号ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４のいずれか１
つがＨレベルであり、このＨレベルとなった信号はクロ
ック信号ＳＣＬＫのエッジに同期して順次シフトするこ
とになる。

【０１４３】内部信号ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４
は１クロック周期の幅を有するパルスであるので、出力
回路５１９によってクロック信号と論理積をとることに
よりセレクト信号Ｃ１、Ｃ２、Ｃ３、Ｃ４にはクロック
信号ＳＣＬＫのパルス幅を有する信号出力され、この信
号は順次シフトされることになる。

【０１４４】図１０に示したシフトレジスタ１６４、１
７２、１７４、１８２、１８０もシフトレジスタ１６２
と同様の構成を有するので説明は繰返さない。

【０１４５】［実施の形態１における読出テスト］実施
の形態１において説明した、入出力回路を備える場合に
おける動作テスト時のデータの読出について説明する。

【０１４６】動作テスト時にテスタ装置に接続する観測
用端子の数を少なくし、かつ観測するデータレートを落
とすことができれば性能の低いテスタ装置でも測定可能
になり検査コストを下げることができる。

【０１４７】図１５は、実施の形態１におけるデータの
読出テストの概念を説明するための概念図である。

【０１４８】図１５を参照して、入出力回路部には、メ
モリアレイの奇数アドレス領域からのデータを受ける一
致検出回路ＭＡＴ１と、一致検出回路ＭＡＴ１の出力を
受けるラッチＬ１と、メモリアレイの偶数アドレス領域
からのデータを受ける一致検出回路ＭＡＴ２と、一致検
出回路ＭＡＴ２の出力を受けるラッチＬ２と、ラッチＬ
１、Ｌ２の出力を受けクロック信号に応じてラッチＬ
１、Ｌ２からのデータを交互に出力するマルチプレクサ
ＭＰＸと、マルチプレクサＭＰＸの出力を受けて増幅し
端子ＤＱｉに出力するバッファ回路ＯＢＵＦとが設けら
れる。

【０１４９】図１６は、図１５に対応したより詳しい入
出力回路６４１の構成を示す回路図である。

【０１５０】図１６を参照して、この入出力回路６４１
は、レシーバ１４３、１４２の出力を受け縮退処理をし
ラッチ１４８、１４６にそれぞれ出力する一致検出回路
２３０をさらに含み、ラッチ１５６、１５４の出力をテ
スト時に他の端子に対応して設けられる入出力回路に対
して与える出力回路２３２とをさらに含む点が、図１０
に示した入出力回路６４と異なる。他の構成は入出力回
路６４と同様であるので説明は繰返さない。

【０１５１】一致検出回路２３０は、信号ＯＤＱ０ａ〜
ＯＤＱ３ａを受けるＥＸＯＲ回路２３４と、通常動作時
には信号ＯＤＱ０ａをラッチ１４８に与え、テスト動作
時にＥＸＯＲ回路２３４の出力をラッチ１４８に与える
切換回路２３６と、信号ＯＤＱ０ｂ〜ＯＤＱ３ｂを入力
に受けるＥＸＯＲ回路２３８と、通常動作時には信号Ｏ
ＤＱ０ｂをラッチ１４６に与え、テスト時にはＥＸＯＲ
２３８の出力をラッチ１４６に与える切換回路２４０と
を含む。ここで、信号ＯＤＱ０ａ〜ＯＤＱ３ａは、デー
タ端子ＤＱ０〜ＤＱ３にそれぞれ対応して設けられる入
出力回路６４のレシーバ１４３の出力信号である。ま
た、信号ＯＤＱ０ｂ〜ＯＤＱ３ｂは、データ端子ＤＱ０
〜ＤＱ３にそれぞれ対応して設けられる入出力回路６４
に含まれるレシーバ１４２の出力信号である。

【０１５２】出力回路２３２は、信号ＩＤＱ０ａをテス
ト時に信号ＩＤＱ１ａ〜ＩＤＱ３ａとして与えるスイッ
チ回路２４２〜２４４と、信号ＩＤＱ０ｂを信号ＩＤＱ
１ｂ〜ＩＤＱ３ｂとして与えるスイッチ回路２４６〜２
４８を含む。

【０１５３】ここで、信号ＩＤＱ０ａは、データ端子Ｄ
Ｑ０に対応して設けられる入出力回路６４１のラッチ１
５６の出力信号であり、信号ＩＤＱ１ａ〜ＩＤＱ３ａ
は、データ端子ＤＱ１〜ＤＱ３にそれぞれ対応して設け
られる入出力回路６４におけるバスドライバ１５８の入
力信号である。また、信号ＩＤＱ０ｂは、データ端子Ｄ
Ｑ０に対応して設けられる入出力回路６４１が含むラッ
チ１５４の出力信号であり、信号ＩＤＱ１ｂ〜ＩＤＱ３
ｂは、データ端子ＤＱ１〜ＤＱ３にそれぞれ対応して設
けられる入出力回路６４におけるバスドライバ１５８の
入力信号である。

【０１５４】図１７は、実施の形態１のデータ読出テス
トの動作を説明するための動作波形図である。

【０１５５】図１７を参照して、時刻ｔ１において、リ
ードコマンドが入力されデータ入出力端子ＤＱ０、ＤＱ
４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２
４、ＤＱ２８からそれぞれ読出されたデータが出力され
る。

【０１５６】時刻ｔ３において、データ入出力端子ＤＱ
０からは、通常動作時においてデータ入出力端子ＤＱ０
〜ＤＱ３に読出される偶数アドレス領域のデータＤＬＥ
０が一致回路にて縮退されて出力される。

【０１５７】０．５クロック後には、データ端子ＤＱ０
からは、同様にデータＤＱ０〜ＤＱ３に通常時には出力
される奇数アドレス領域のデータＤＬＯ０が一致検出回
路にて縮退されて出力される。同様に、他のデータ入出
力端子ＤＱ（４ｉ）からは、データ入出力端子ＤＱ（４
ｉ＋１）、ＤＱ（４ｉ＋２）、ＤＱ（４ｉ＋３）に通常
時に出力されるデータが縮退されて出力される（ｉは１
〜７の自然数）。以降奇数アドレス領域、偶数アドレス
領域のデータが交互に読出される。

【０１５８】このような構成とすることで、データ出力
をモニタするために必要なデータ入出力端子の数を減ら
すことができ、半導体記憶装置の検査においてテスタが
使用するチャネル数を減らすことができる。したがっ
て、半導体記憶装置の検査コストを下げることができ
る。

【０１５９】図１８は、実施の形態１における読出テス
トにて不良検出率がさらに改善される構成を示す概念図
である。

【０１６０】図１８を参照して、実施の形態１において
は、一致検出回路ＭＡＴ１、ＭＡＴ２に代えて一致検出
回路ＭＡＴ１１、ＭＡＴ１２を含む点が図１５に示した
構成と異なる。他の構成は、図１５に示した構成と同様
であり説明は繰返さない。

【０１６１】図１９は、図１８に示した一致検出回路Ｍ
ＡＴ１１、ＭＡＴ１２の構成を示す回路図である。

【０１６２】図１９を参照して、一致検出回路ＭＡＴ１
１は、信号ＯＤＱ０ａ〜ＯＤＱ３ａを受けるＥＸＯＲ回
路Ｅ１１１と、信号ＯＤＱ０ａ、ＯＤＱ８ａ、ＯＤＱ１
２ａを受けるＥＸＯＲ回路Ｅ１１２と、ＥＸＯＲ回路Ｅ
１１１、Ｅ１１２の出力を受けるＯＲ回路Ｅ１１３とを
含む。ＯＲ回路Ｅ１１３の出力は図１８に示したラッチ
Ｌ１に対して出力される。

【０１６３】一致検出回路ＭＡＴ１２は、信号ＯＤＱ０
ｂ〜ＯＤＱ３ｂを受けるＥＸＯＲ回路Ｅ１２１と、信号
ＯＤＱ０ｂ、ＯＤＱ４ｂ、ＯＤＱ８ｂ、ＯＤＱ１２ｂを
受けるＥＸＯＲ回路Ｅ１２２と、ＥＸＯＲ回路Ｅ１２
１、Ｅ１２２の出力を受けるＯＲ回路Ｅ１２３とを含
む。ＯＲ回路Ｅ１２３の出力は図１８に示したラッチＬ
２に対して出力される。

【０１６４】ここで、信号ＯＤＱｉａは、データ入出力
端子ＤＱｉに対応して設けられる入出力回路６４に含ま
れるレシーバ１４３の出力信号であり、信号ＯＤＱｉｂ
は、レシーバ１４２の出力信号である（ｉ＝０〜１
２）。

【０１６５】実施の形態１の一致検出回路では、たとえ
ば、データ入出力端子ＤＱ０〜ＤＱ３から読出されるデ
ータのすべてが誤った値を出力した場合には、一致を検
出してしまい、正常な読出が実行されたように判定をし
てしまう。

【０１６６】図１９のような回路とすれば、隣接したデ
ータ入出力端子（ＤＱ０〜ＤＱ３）に出力されるデータ
の一致結果が確認され、さらに、隣接していないデータ
端子（ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２）に出力され
るデータの一致も確認し、両方とも一致が確認された場
合に出力としてＬレベルを出力する。したがって、実施
の形態１における一致検出回路よりも誤判定をする確率
が大幅に少なくなる。

【０１６７】［実施の形態１の変形例１］図２０は、実
施の形態１の変形例１における読出テストの概念を示す
概念図である。

【０１６８】図２０を参照して、実施の形態１の変形例
１の場合においては、メモリアレイからの複数の読出デ
ータを受け、一致を検出する一致検出回路ＭＡＴ３が設
けられ、一致検出回路ＭＡＴ３の出力がともにラッチＬ
１、Ｌ２に入力される点が図１５に示した構成と異な
る。他の構成は図１５に示した場合と同様であり説明は
繰返さない。

【０１６９】図２１は、実施の形態１の変形例１におけ
る入出力回路６４２の構成を示す回路図である。

【０１７０】図２１を参照して、入出力回路６４２は、
一致検出回路２３０に代えて、一致検出回路２５０を備
える点が図１６に示した入出力回路６４１と異なる。他
の点は、入出力回路６４１と同様であり説明は繰返さな
い。

【０１７１】一致検出回路２５０は、信号ＯＤＱ０ａ〜
ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂを受けるＥＸＯＲ
回路２５１と、通常動作時には信号ＯＤＱ０ａをラッチ
１４８に与え、テスト時にはＥＸＯＲ回路２５１の出力
をラッチ１４８に与える切換回路２５２と、通常動作時
には信号ＯＤＱ０ｂをラッチ１４６に与え、テスト動作
時にはＥＸＯＲ回路２５１の出力をラッチ１４６に与え
る切換回路２５４とを含む。

【０１７２】図２２は、実施の形態１の変形例１におけ
る読出テストの動作を説明するための動作波形図であ
る。

【０１７３】図２１、２２を参照して、時刻ｔ１１にお
いてリードコマンドが入力された後に時刻ｔ３以降を外
部に対してデータ入出力端子ＤＱ０、ＤＱ４、ＤＱ８、
ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４、ＤＱ２８か
らそれぞれ読出データが出力される。このデータは、Ｅ
ＸＯＲ回路２５１によってデータ入出力端子ＤＱ０〜Ｄ
Ｑ３に対応して出力される偶数アドレス領域のデータお
よび奇数アドレス領域のデータのすべての一致がとられ
た結果が出力される。したがって，図１７で説明した場
合よりもデータ出力レートが半分になっている。

【０１７４】以上のような構成とすることにより、テス
タ装置に接続する観測用端子の数を減らすことができ
る。したがって、１台のテスタ装置により測定できるチ
ップの数を増やすことができ、検査コストを下げること
ができる。また、観測するデータのデータレートを落と
すことができ、性能のさほど高くないテスタ装置でも、
検査することが可能になる。

【０１７５】［実施の形態１の変形例２］図１６に示し
た実施の形態１の入出力回路６４１の構成では、通常動
作時にデータ入出力端子ＤＱ０〜ＤＱ３に出力されるデ
ータを、テスト時においてＥＸＯＲで一致を判定して出
力した。しかし、期待値と比較しているわけではなく、
読出データの相互比較を行っているだけであるので、す
べての読出データが誤りであった場合には、ＥＸＯＲ回
路の出力は正常時と同じ値を出力してしまう。

【０１７６】図２３は、実施の形態１の変形例２におけ
るデータ読出テストの概念を示す概念図である。

【０１７７】メモリアレイからの複数のデータを受ける
一致検出回路ＭＡＴ４と一致検出回路の出力信号である
ＤＯＵＴをともに受けるラッチＬ１，Ｌ２と、ラッチＬ
１、Ｌ２を交互に出力するマルチプレクサＭＰＸと、一
致検出回路ＭＡＴ４の出力信号ＢＥＮがＨレベルのとき
は非活性化されＬレベルのときはマルチプレクサＭＰＸ
の出力を増幅してデータ入出力端子ＤＱｉに出力する出
力バッファＯＢＵＦが設けられる。また、データ読出テ
ストを実行する際には、半導体記憶装置外部において、
データ入出力端子ＤＱｉは抵抗Ｒ１１を介して電源電位
と結合され、また、データ入出力端子ＤＱｉは、抵抗Ｒ
１２を介して接地電位と結合される。

【０１７８】したがって、出力バッファＯＢＵＦの出力
がハイインピーダンス状態のときは、入出力端子ＤＱｉ
の電位レベルは中間電位レベルとなる。

【０１７９】図２４は、図２３における一致検出回路Ｍ
ＡＴ４の構成を示す回路図である。図２４を参照して、
一致検出回路ＭＡＴ４は、信号ＯＤＱ０ａ〜ＯＤＱ３
ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂを受け、それらがすべて一
致状態のときはＨレベルを出力し、それ以外の場合はＬ
レベルを出力するゲート回路Ｅ４１と、信号ＯＤＱ０ａ
およびゲート回路Ｅ４１の出力を受けるＡＮＤ回路Ｅ４
２とを含む。

【０１８０】ＡＮＤ回路Ｅ４２の出力信号は信号ＤＯＵ
Ｔである。また、ゲート回路Ｅ４１の出力信号は信号Ｂ
ＥＮである。

【０１８１】図２５は、実施の形態１の変形例２におけ
る読出テストの説明をするための動作波形図である。

【０１８２】図２３、２５を参照して、時刻ｔ１におい
て、リードコマンドが入力されると、応じて、時刻ｔ２
以降において、データ入出力端子ＤＱｉから読出結果が
出力される。この読出結果は、メモリアレイからのすべ
てのデータが一致している場合には、一致検出回路ＭＡ
Ｔ４によりメモリアレイからのデータが出力され、一致
検出回路ＭＡＴ４がメモリアレイからのデータの一致を
検出しない場合は、出力バッファＯＢＵＦがハイインピ
ーダンス状態とされるためデータ入出力端子ＤＱｉの電
位レベルは中間レベルとなる。

【０１８３】時刻ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７
における出力の期待値がそれぞれＨ、Ｌ、Ｈ、Ｌ、Ｈ、
Ｌである場合を考える。

【０１８４】時刻ｔ２、ｔ３、ｔ５、ｔ７においては、
出力された結果と期待値が一致しており、対応するメモ
リセルが正常に読出を行なったことがわかる。

【０１８５】時刻ｔ４においては、データ入出力端子Ｄ
Ｑｉの電位レベルが中間レベルであるため、図２４に示
したアレイから読出されたデータ信号ＯＤＱ０ａ〜ＯＤ
Ｑ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂのいずれかが誤ったデ
ータを読出していることが観測できる。

【０１８６】時刻ｔ６においては、期待値がＨであるに
もかかわらず、出力結果がＬであり、図２４に示した信
号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂの
すべてが誤ったデータ値（Ｌレベル）を読出したことが
観測できる。

【０１８７】このような構成とすることにより、読出デ
ータ同士の一致検出回路による判定と、テスタ装置によ
る読出データと外部における期待値との比較という判定
とを二重に行なうことにより、不良検出率をさらに上げ
ることができる。

【０１８８】［実施の形態１の変形例３］実施の形態１
の変形例３においても、実施の形態１の変形例２の場合
と同様、誤判定の確率を下げ、不良検出率をさらに上げ
る構成を説明する。

【０１８９】図２６は、実施の形態１の変形例３におけ
るデータ読出テストの概念を示す概念図である。

【０１９０】図２６を参照して、実施の形態１の変形例
３においては、メモリアレイからの複数のデータを受け
る一致検出回路ＭＡＴ５が設けられ、一致検出回路ＭＡ
Ｔ５の出力信号ＤＯＵＴを受けるラッチＬ１と、一致検
出回路ＭＡＴ５の出力信号ＤＯＵＴ、ＳＩＮＶを受け対
応する値を出力する反転スイッチ回路ＩＶＳＷと、ＩＶ
ＳＷの出力を受けるラッチＬ２と、ラッチＬ１、Ｌ２の
出力を交互に出力するマルチプレクサＭＰＸと、マルチ
プレクサＭＰＸの出力を増幅し、データ入出力端子ＤＱ
ｉに出力する出力バッファＯＢＵＦとが設けられる。

【０１９１】図２７は、一致検出回路ＭＡＴ５および反
転スイッチ回路ＩＶＳＷの構成を示す回路図である。

【０１９２】図２７を参照して、一致検出回路ＭＡＴ５
は、信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ
３ｂを受け、すべてが一致したときにＨレベルを出力
し、一致しない場合はＬレベルを出力するゲート回路Ｅ
５１と、信号ＯＤＱ０ａおよびゲート回路Ｅ５１の出力
信号ＳＩＮＶを受け出力信号ＤＯＵＴを出力するＡＮＤ
回路Ｅ５２とを含む。

【０１９３】反転スイッチＩＶＳＷは、出力信号ＤＯＵ
Ｔを受けて反転するインバータＥ５３と、出力信号ＳＩ
ＮＶを受けて反転するインバータＥ５５と、出力信号Ｓ
ＩＮＶがＨレベルのときにインバータＥ５３の出力をラ
ッチＬ２に与えるＮチャネルＭＯＳトランジスタＥ５４
と、インバータＥ５５の出力がＨレベルのときに出力信
号ＤＯＵＴをラッチＬ２に与えるＮチャネルＭＯＳトラ
ンジスタＥ５６とを含む。

【０１９４】図２８は、実施の形態１の変形例３におけ
る読出テストを説明するための動作波形図である。

【０１９５】図２６、図２８を参照して、時刻ｔ０にお
いて、リードコマンドが与えられる。応じて、時刻ｔ１
以降データ入出力端子ＤＱｉからはデータ読出結果が出
力される。今、時刻ｔ１ａ、ｔ２ａ、ｔ３ａ、ｔ４ａ、
ｔ５ａ、ｔ６ａに対応するメモリアレイからの出力デー
タの期待値はそれぞれＨ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈであると
する。

【０１９６】メモリアレイからのデータ読出値がＨレベ
ルであり一致検出回路ＭＡＴ５が一致を検出した場合
は、ラッチＬ１にはＨがデータとして読込まれ、ラッチ
Ｌ２には反転スイッチＩＶＳＷによってデータが反転さ
れ、Ｌがデータとして読込まれる。したがって、外部で
観測すると、データ出力端子ＤＱｉにはラッチＬ１のデ
ータ、ラッチＬ２のデータの順でデータが出力されるた
め、ＨレベルからＬレベルへと立下がる立下がりエッジ
が観測される。

【０１９７】メモリアレイからのデータがＬレベルの場
合で一致検出回路ＭＡＴ５が一致を検出した場合には、
逆にＬレベルからＨレベルへと立上がる立上がりエッジ
が観測される。したがって、時刻ｔ１ａ、ｔ２ａにおい
ては立下がりエッジが観測され、時刻ｔ３ａ、ｔ４ａに
おいては立上がりエッジが観測され、この波形と出力期
待値を比較することによって結果はすべてパスとなる。

【０１９８】また、一致検出回路ＭＡＴ５が一致を検出
しない場合は、ラッチＬ１、Ｌ２には同じデータが書込
まれるので、立上がりエッジおよび立下がりエッジは検
出されず、時刻ｔ５ａにおいて判定はフェイルとなる。

【０１９９】また、信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤ
Ｑ０ｂ〜ＯＤＱ３ｂとしてすべて誤ったデータが読出さ
れた場合に、一致検出回路ＭＡＴ５が一致を検出してし
まった時でも、たとえば、時刻ｔ６ａにおけるように比
較値とエッジの立上がりとを比較することにより結果が
フェイルであることが判別可能である。

【０２００】したがって、実施の形態１の変形例３にお
いては、不良検出率をさらに向上させることができる。

【０２０１】［実施の形態２］図２９は、実施の形態２
の同期型半導体記憶装置に用いられるテスト結果出力回
路ＴＯＣの構成を示す回路図である。

【０２０２】図２９を参照して、テスト結果出力回路Ｔ
ＯＣは、メモリアレイから一括して読出される読出結果
信号Ｒ０〜Ｒｎを受けるＥＸＯＲ回路Ｇ１と、リセット
信号ＲＥＳＥＴによって出力がリセットされ、シフトク
ロックＳＣＬＫに同期してデータを取込みと保持データ
の出力を行う、直列に接続されるフリップフロップＤＦ
１〜ＤＦ９と、フリップフロップＤＦ１〜ＤＦ９の出力
を受け、テスト結果出力信号ＲＯＵＴを出力するＥＸＯ
Ｒ回路Ｇ２を含む。

【０２０３】フリップフロップＤＦ１〜ＤＦ９は、ＥＸ
ＯＲ回路Ｇ１の出力信号ＲＲを受け、シフトクロックＳ
ＣＬＫに同期してシフトするシフトレジスタを構成す
る。このシフトレジスタは、同期型半導体記憶装置がデ
ータ出力する際のバースト長に１を加えた個数のフリッ
プフロップで構成される。

【０２０４】図３０は、テスト結果出力回路ＴＯＣの動
作を説明するための動作波形図である。

【０２０５】図２９、図３０を参照して、クロック信号
ＣＬＫは、外部に接続されるテスト装置から同期型半導
体記憶装置に入力されるクロック信号であり、シフトク
ロックＳＣＬＫは、クロック信号ＣＬＫに基づいて同期
型半導体記憶装置内部で、たとえばフェーズロックドル
ープ（ＰＬＬ）回路等によって発生されるクロック信号
である。

【０２０６】同期型半導体記憶装置のデータ出力は、通
常時においては、シフトクロックＳＣＬＫの周期で行な
われる。

【０２０７】時刻ｔ１において、リセット信号ＲＥＳＥ
ＴがＨレベルからＬレベルへと立下がる。応じて、フリ
ップフロップＤＦ１〜ＤＦ９はリセットが解除され、縮
退されたテスト結果を示す信号ＲＲの取込を開始する。

【０２０８】読出結果信号Ｒ０〜Ｒｎは、複数のデータ
入出力端子に対してそれぞれ出力されるデータ読出結果
である。しかし、たとえば、同時に複数のバンクにデー
タ書込を行ない同時に複数のバンクからデータ読出を行
なうテストモードを備えるような場合には、複数のバン
クからの読出結果であってもよい。

【０２０９】時刻ｔ１〜ｔ５において、バースト長に相
当する読出結果（この場合は８データ）が連続して読出
される。

【０２１０】このとき、時刻ｔ２〜ｔ３において、メモ
リセルの一部に欠陥があり、読出結果信号Ｒ１が、他の
読出結果信号と異なる出力となった場合、縮退された信
号ＲＲはＨレベルとなる。しかし、この信号ＲＲの変化
を検出しようとすると、内部の動作クロックであるＳＣ
ＬＫの周波数に対応可能な試験装置（テスタ）が必要で
ある。性能の低いテスタ装置の場合は、テスタ装置がデ
バイスに与える基本クロックであるクロック信号ＣＬＫ
の１周期内では、出力信号の観測は１ポイントでしか行
なうことができない。たとえば、時刻ｔ１、ｔ４、ｔ
５、ｔ６の矢印で示すように、クロック信号ＣＬＫの立
上がりエッジにおいてのみしかデータ信号の観測をする
ことができない。

【０２１１】時刻ｔ３において、信号ＲＲはフリップフ
ロップＤＦ１〜ＤＦ９によって構成されるシフトレジス
タに取込まれる。応じて、外部にて観測されるテスト結
果出力信号ＲＯＵＴは、一定期間Ｈレベルとなる。図２
９に示した回路の場合は、この一定期間は、シフトクロ
ックＳＣＬＫの９クロック分となる。この場合は、時刻
ｔ４、ｔ５においてテスト結果出力信号ＲＯＵＴのＨレ
ベルが観測できるので、読出結果に異常が生じたことを
性能の低いテスタでも検知することができる。

【０２１２】製品の良品／不良品の判別をするだけであ
れば、テスト結果出力信号ＲＯＵＴがＬレベルであるこ
とを観測しているだけでよく、性能の低いテスタにおい
ても同期型半導体記憶装置の良品／不良品の判別ができ
る。

【０２１３】また、不良品の不良箇所特定のために解析
が必要な場合は、シフトレジスタの出力信号ＲＭＯＮを
テストモードにおいて外部の端子に出力する。ＲＭＯＮ
を観測することで、どのタイミングで読出結果信号Ｒ０
〜Ｒｎに読出エラーが生じたか解析が可能で、対応する
アドレスを知る手掛かりを得ることができる。

【０２１４】つまり、実施の形態２の同期型半導体記憶
装置においては、動作確認試験においてメモリアレイか
らの読出結果を連続して出力する場合に、途中で読出に
誤りがあったかどうかを検出し、パルス幅を広げて外部
に出力する。シフトレジスタは初期にリセットされ正常
な場合に対応するデータが格納されており、リードサイ
クルごとに、メモリアレイからの読出データが縮退され
てシフトレジスタに入力される。正常値が入力されてい
る限りは、テスト結果出力信号ＲＯＵＴはＬレベルを保
持するが、読出誤りが生じた場合は、テスト結果出力信
号ＲＯＵＴはＨレベルとなる。

【０２１５】テスト結果出力信号ＲＯＵＴの観測は、バ
ースト長に相当するシフトクロックの入力数に対して最
低限１回行なえばよく、この少ない観測回数において
も、同期型半導体記憶装置の良品／不良品の判別は可能
である。不良判定となった場合に、シフトレジスタの出
力信号を観測することで、不良が発生したアドレスを知
る手掛かりを得ることも可能である。

【０２１６】［実施の形態３］実施の形態３ではＢＩＳ
Ｔ（ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）回路を内
蔵する同期型半導体装置での例を示す。

【０２１７】図３１は、実施の形態３の同期型半導体記
憶装置２１００の全体構成を示す概略ブロック図であ
る。

【０２１８】図３１を参照して、同期型半導体記憶装置
２１００は、実施の形態１で説明した同期型半導体記憶
装置１０００の構成において、データ入出力端子Ｐ１３
からのデータがラッチされるデータ変換部３０３からの
データ入力と制御関連の端子Ｐ４〜Ｐ７およびアドレス
端子群Ｐ１１、Ｐ１２から入力されるデータとをマルチ
プレクスして内部ブロックに伝えるマルチプレクサ３０
２と、テスト時に外部クロックをうけて外部クロックよ
り周期の短いテスト用クロックＴＣＬＫを発生するＰＬ
Ｌ回路６５０と、ＢＩＳＴ回路６４９をさらに含む点が
図１に示した同期型半導体記憶装置１０００と異なる。
他の構成は同期型半導体記憶装置１０００と同様である
ので説明は繰返さない。

【０２１９】ＢＩＳＴ回路６４９は、外部からテスト開
始コマンドの入力が与えられると、自動的にテストに必
要なコマンド、アドレス、データ等の信号を生成し同期
型半導体記憶装置の動作テストを実行し、読出データ等
の出力結果からテスト結果の可否を判断しその判断を所
定の出力端子に出力する。

【０２２０】したがって、ＢＩＳＴ回路を内蔵した同期
型半導体記憶装置の動作テストに必要なピンは、テスト
装置との同期を確保するためのクロック端子と、判断結
果の出力に使用するデータ端子のみである。すなわち最
も少ない場合は、テスト時に使用される端子はクロック
端子１ピンとデータ端子１ピンの合計２ピンとなる。

【０２２１】図３２は、同期型半導体記憶装置２１００
のＢＩＳＴを実施する際の入出力バッファを介してのデ
ータ入力を説明するための図である。

【０２２２】図３２を参照して、ＢＩＳＴを実行するパ
ターンジェネレート部ＰＧと、ＢＩＳＴ用のテスト手順
を保持するＲＡＭ部ＢＲＡＭと、ＲＡＭ部ＢＲＡＭにク
ロックを供給するクロックゲート回路ＣＫＧと、データ
バスからＲＡＭ部ＢＲＡＭにデータを取込む入力ゲート
ＤＩＧと、ＢＩＳＴモードへの移行指示を検知する検知
回路ＳＶＩＨＤＥＣと、ＲＡＭ部ＢＲＡＭに転送するデ
ータ入力するための入出力回路６４とが設けられる。Ｂ
ＩＳＴを実行するための回路ブロックは、パターンジェ
ネレート部ＰＧとＲＡＭ部ＢＲＡＭに分かれている。Ｂ
ＩＳＴは、ＲＡＭ部に予め記憶されているデータが読出
されデコードされ、デコード結果に従ったパターンが発
生されることで実行される。

【０２２３】そこで、まずＢＩＳＴ実行前に、ＲＡＭ部
ＢＲＡＭにデータを書込む必要がある。このデータは、
テストシーケンスの内容を所定の数値にコード化したも
のであり、ベクタ形式と呼ばれる形式で表わされてい
る。

【０２２４】チップの任意の入力ピン（ここではＤＱ
ｊ、ＤＱｋ）が所定の組合せであるときに、特定ピン
（ここではＤＱ０）に電源電位を超える所定の電位が印
加されたことを検知してパターンジェネレート部ＰＧに
ＢＩＳＴの実行フラグを出力する検知回路ＳＶＩＨＤＥ
Ｃが設けられる。このフラグの設定に伴って、内部での
テストクロック発生器によるテストクロックＴＣＬＫの
発生（同期クロック発生）の動作が開始される（図示せ
ず）。このテストクロックに従ってＲＡＭ部ＢＲＡＭに
ＢＩＳＴのテスト用のベクタとなるデータが書込まれ
る。

【０２２５】ＲＡＭ部ＢＲＡＭは、後に説明するように
シフトレジスタを構成しており、データ入力ゲートＤＩ
Ｇから入力されたデータが順次内部シフトされていく構
成となっている。したがって、ＲＡＭ部ＢＲＡＭに含ま
れるシフトレジスタの数だけのシフトクロックＳＣＫの
サイクル数の期間が経過すると、データのＲＡＭ部への
入力が完結する。

【０２２６】このデータの書込は、所定のデータ入出力
端子ＤＱｉから入出力回路６４を介して、データバスＤ
Ｂに含まれるデータ線ＤＢＬｉを通じて行なわれる。入
出力回路６４の構成は、図１０で示した構成と同様であ
るので説明は繰返さない。

【０２２７】通常動作時は、データ入出力端子ＤＱｉか
ら入力されるデータは、外部クロックに同期してラッチ
１５６、１５４に取込まれ、内部クロックに同期してデ
ータバスＤＢにデータが送出される。

【０２２８】しかし、ＢＩＳＴを実行する際の、初期の
ＲＡＭ部ＢＲＡＭへのデータの入力時には、内部クロッ
クを発生させるクロック発生回路が十分安定していな
い。これは、内部クロックの安定化にはクロック発生回
路に外部クロックが一定期間入力されることが必要だか
らである。

【０２２９】そこで、ＢＩＳＴ初期におけるＲＡＭ部Ｂ
ＲＡＭへのデータの入力時には、入出力回路６４のラッ
チ回路１５６、１５４からデータパスへのデータの送出
は外部クロックに基づいて行なわれる。データバスに出
力されたデータは、外部クロックに基づいて発生された
シフトクロックに応じて、データ入力ゲートＤＩＧを介
して順次ＲＡＭ部ＢＲＡＭの内部のシフトレジスタに取
込まれる。

【０２３０】ＲＡＭ部ＢＲＡＭ内部のシフトレジスタへ
の一連のデータの入力が終了すると、プログラムカウン
タの順序に従って、ＲＡＭ部ＢＲＡＭからデータが読出
され、デコードされてＢＩＳＴが実行される。図３３
は、図３２における検知回路ＳＶＩＨＤＥＣに関する構
成を示す回路図である。

【０２３１】図３３を参照して、データ入出力端子ＤＱ
０のレベルが所定の電圧値以上となったことを検知する
高電圧検知回路６５０と、データ入出力端子ＤＱｊ〜Ｄ
Ｑｋに入力された信号が所定の組合せであるかをデコー
ドするデコード回路６６７と、高電圧検知回路６５０の
出力信号／ＳＶＣＣ０とデコード回路６６７の出力とを
受け、信号／ＳＶＣＣを出力するＯＲ回路６６５と、信
号／ＳＶＣＣ０を受けて反転し信号ＳＶＣＣ０を出力す
るインバータ６６９と、信号／ＳＶＣＣによりセットさ
れテストが終了したことを示す信号ＴＥＳＴＥＮＤによ
ってリセットされるラッチ回路６６６と、ラッチ回路６
６６の出力に応じてカウントを開始し信号ＱＳ１、ＱＳ
２を出力するとともに、所定の時間後にイネーブル信号
ＳＴＥＮを一定期間出力するカウンタ６８２が設けられ
る。

【０２３２】高電圧検知回路６５０は、データ入出力端
子ＤＱ０とノードＮＶＣとの間に直列にダイオード接続
されたＮチャネルＭＯＳトランジスタ６５２、６５４
と、ソースが接地ノードに接続されゲートとドレインが
接続されるＮチャネルＭＯＳトランジスタ６５８と、Ｎ
チャネルＭＯＳトランジスタ６５８のドレインとノード
ＮＶＣとの間に接続されゲートに電源電位Ｖｃｃが与え
られるＰチャネルＭＯＳトランジスタ６５６と、電源ノ
ードとノードＮＶＤとの間に接続される定電流源６６２
と、ノードＮＶＤと接地ノードとの間に接続されゲート
がＮチャネルＭＯＳトランジスタ６５８のドレインに接
続されるＮチャネルＭＯＳトランジスタ６６０と、ノー
ドＮＶＤが入力に接続されるインバータ６６３と、イン
バータ６６３の出力を受けて反転し高電圧検知信号／Ｓ
ＶＣＣ０を出力するインバータ６６４とを含む。

【０２３３】ラッチ回路６６６は、信号／ＳＶＣＣを一
方の入力ノードに受けるＮＡＮＤ回路６６８と、ＮＡＮ
Ｄ回路６６８の出力と信号ＴＥＳＴＥＮＤを受けるＮＡ
ＮＤ回路６７０とを含む。ＮＡＮＤ回路６７０の出力は
ＮＡＮＤ回路６６８の他方の入力に接続される。ＮＡＮ
Ｄ回路６６８の出力は、ＢＩＳＴフラグＢＩＳＴＦであ
る。

【０２３４】図３４は、ＲＡＭ部ＢＲＡＭの構成例を説
明するためのブロック図である。図３４を参照して、Ｒ
ＡＭ部ＢＲＡＭは、パターンジェネレート部ＰＧに含ま
れるデコーダＩＤＥＣと読出信号線ＲＬ１２〜ＲＬｎに
よって接続される。また、パターンジェネレート部ＰＧ
に含まれるプログラムカウンタＰＣと選択信号線ＰＣ０
〜ＰＣｍによって接続される。

【０２３５】入力部には、ＢＩＳＴ開始前のＲＡＭ部Ｂ
ＲＡＭにデータを書込むときのクロックを発生するクロ
ックゲート回路ＣＫＧが設けられる。クロックゲート回
路ＣＫＧは、外部クロック信号ｅｘｔ．ＣＬＫとイネー
ブル信号ＳＴＥＮとを受けてデータ取込用のクロック信
号ＧＣＫを出力するＡＮＤ回路ＣＫＧ１と、外部クロッ
ク信号ｅｘｔ．ＣＬＫとイネーブル信号ＢＲＡＭＲＥと
を受けるＡＮＤ回路ＣＫＧ３と、ＡＮＤ回路ＣＫＧ３の
出力とクロック信号ＧＣＫとを受けるＯＲ回路ＣＫＧ２
とを含む。ＯＲ回路ＣＫＧ２の出力はＲＡＭ部ＢＲＡＭ
に含まれるシフトレジスタをシフトするためのシフトク
ロックＳＣＫである。

【０２３６】データバス線ＤＢＬｉとＲＡＭ部ＢＲＡＭ
との間には、データ入力ゲートＤＩＧが設けられる。デ
ータ入力ゲートＤＩＧは、データ取込用のクロック信号
ＧＣＫに応じてデータの取込を行なう。

【０２３７】ＲＡＭ部ＢＲＡＭは、データ入力ゲートＤ
ＩＧから入力されるデータを受ける直列に接続されたｎ
個のフリップフロップＲ♯０１〜Ｒ♯０ｎを含む。フリ
ップフロップＲ♯０１〜Ｒ♯０ｎにそれぞれ対応して、
トランスファゲートＴＧ♯０１〜ＴＧ♯０ｎが設けられ
る。

【０２３８】トランスファゲートＴＧ♯０１〜ＴＧ♯０
ｎは、信号ＰＣ０によって活性化され、それぞれシフト
レジスタＲ♯０１〜Ｒ♯０ｎと読出信号線ＲＬ１〜ＲＬ
ｎとを接続する。

【０２３９】ＲＡＭ部ＢＲＡＭは、さらに、フリップフ
ロップＲ♯０〜ｎの出力を受ける直列に接続されたｎ個
のフリップフロップＲ♯１１〜Ｒ♯１ｎと、信号線ＰＣ
１によって活性化され、フリップフロップＲ♯１１〜Ｒ
♯１ｎと読出信号線ＲＬ１〜ＲＬｎとをそれぞれ接続す
るトランスファゲートＴＧ♯１１〜ＴＧ♯１ｎとを含
む。

【０２４０】同様に、ＲＡＭ部ＢＲＡＭは、ｉ−１行に
おける最終段のフリップフロップの出力を受ける直列に
接続されたｎ個のフリップフロップが、ｉ行目に対応し
て設けられる。

【０２４１】この行は、ｍ行設けられる。シフトレジス
タの最終段であるフリップフロップＲ♯ｍｎの出力は、
信号ＲＡＭＯＵＴとして外部に対して読出が可能なよう
になっている。

【０２４２】このような構成とすることにより、少ない
端子数でＲＡＭのテストが実行可能である。

【０２４３】図３５は、図３４におけるフリップフロッ
プＲ♯ｍｎおよびトランスファゲートＴＧ♯ｍｎの構成
を示す回路図である。

【０２４４】フリップフロップＲ♯ｍｎは、入力信号Ｉ
Ｎを受けて反転するインバータＩＶ１と、インバータＩ
Ｖ１の出力を受けて反転しインバータＩＶ１の入力に与
えるインバータＩＶ２と、インバータＩＶ１の出力とノ
ードＮＤ０との間に接続されシフトクロック／ＳＣＫを
ゲートに受けるＰチャネルＭＯＳトランジスタＭＰ１
と、インバータＩＶ１の出力とノードＮＤ０との間に接
続されゲートにシフトクロックＳＣＫを受けるＮチャネ
ルＭＯＳトランジスタＭＮ１と、ノードＮＤ０に入力が
接続されるインバータＩＶ３と、インバータＩＶ３の出
力を反転してノードＮＤ０に出力するインバータＩＶ４
と、インバータＩＶ３の出力と出力ノードＮｏｕｔとの
間に接続されゲートにシフトクロックＳＣＫを受けるＰ
チャネルＭＯＳトランジスタＭＰ２と、インバータＩＶ
３の出力と出力ノードＮｏｕｔとの間に接続され、ゲー
トにシフトクロック／ＳＣＫを受けるＮチャネルＭＯＳ
トランジスタＭＮ２とを含む。

【０２４５】トランスファゲートＴＧ♯ｍｎは、インバ
ータＩＶ３の出力と読出信号線ＲＬｎとの間に接続され
ゲートに信号ＰＣｍが与えられるＮチャネルＭＯＳトラ
ンジスタＭＮ３を含む。

【０２４６】ＲＡＭ部ＢＲＡＭに設定されるデータは、
通常のデータ入力に使用されるデータバスを兼用してデ
ータ入力端子より入力される。イネーブル信号ＳＴＥＮ
は、カウンタ６８２により発生される。この入ネーブル
信号は、ＲＡＭ部ＢＲＡＭに含まれるシフトレジスタの
数だけのクロックパルスをデータ入力ゲートに与える。
カウンタの回数分データが取込まれ順次シフトされるこ
とによりＲＡＭ部ＢＲＡＭへのデータの格納が完了す
る。

【０２４７】再び、図３４を参照して、シフトクロック
ＳＣＫは、ＲＡＭ部ＢＲＡＭの動作を確認するテストを
実施する際にデータを取出す必要があるため、ＯＲ回路
ＣＫＧ２によって読出テスト実施時にも入力される。

【０２４８】ＲＡＭ部のデータは、プログラムカウンタ
ＰＣが出力する信号ＰＣ０〜ＰＣｍによって選択され、
読出信号線ＲＬ１〜ＲＬｎを介してデコーダＩＤＥＣに
送られる。デコーダＩＤＥＣは、送られてきたデータを
解読して、対応する動作を実行する。

【０２４９】［ＢＩＳＴ実行用回路自身のテスト］図３
６は、ＢＩＳＴを実行するための回路のテストに関する
シーケンスを示す図である。

【０２５０】図３６を参照して、ステップＳＴ１におい
てＢＩＳＴを実施する回路のチェックがスタートする。
次いでステップＳＴ２において、ＢＩＳＴを実施するた
めのモードに突入するエントリチェックが行われる。次
いで、ステップＳＴ３において、ＢＩＳＴを終了し、テ
ストモードから抜けるためのチェックが行なわれる。

【０２５１】次いで、ステップＳＴ４において、ＢＩＳ
Ｔ用のテスト内容が格納されるＲＡＭ部ＢＲＡＭのチェ
ックが実施される。次いで、ステップＳＴ５において、
ＢＩＳＴを実施するための回路のパターンジェネレート
部ＰＧのチェックが行なわれる。

【０２５２】以上のステップがすべて問題なければ、ス
テップＳＴ６においてＢＩＳＴを実施するためのテスト
回路のテストが完了する。

【０２５３】このようなテストが実施された後にＢＩＳ
Ｔを実施するための回路を用いてＢＩＳＴが実施され
る。

【０２５４】まず、ステップＳＴ２およびステップＳＴ
３において実行されるエントリチェックおよびモードか
ら抜け出るチェックを実施するための構成について説明
する。

【０２５５】図３７は、エントリテストを実施するため
の構成を説明するためのブロック図である。

【０２５６】図３７を参照して、エントリテストを実施
するために、ＳＶＩＨ検出回路ＳＶＩＨＤＥＣが出力す
る検知信号ＳＶＣＣ０をゲートに受けデータ入力端子Ｄ
Ｑｉと接地ノードとの間に接続されるＮチャネルＭＯＳ
トランジスタＭＮ４が設けられる。データ入出力端子Ｄ
Ｑ０に電源電位以上の所定の電圧値が印加されると、検
知信号ＳＶＣＣ０が活性化し、ＮチャネルＭＯＳトラン
ジスタＭＮ４は導通状態となる。データ入出力端子ＤＱ
ｉは、テスト時において、外部で負荷抵抗ＬＲに接続さ
れプルアップされているため、通常はＨレベルになって
いるが、データ入出力端子ＤＱ０に電源電位を超える所
定の電位が与えられている間は、データ入出力端子ＤＱ
ｉのレベルはＬレベルとなる。

【０２５７】このレベルを外部で観測することにより、
検知回路ＳＶＩＨＤＥＣが正常に動作しているか否かが
判別可能である。

【０２５８】さらに、検知回路ＳＶＩＨＤＥＣが高電圧
を検知したことによって選択されるＢＩＳＴフラグのセ
ットが正常に行なわれたか否かをチェックするために、
ＢＩＳＴフラグが、入出力回路６４における出力データ
ラッチ部に書込まれる。このラッチに書込まれたデータ
を読出すことにより、ＢＩＳＴフラグが正常に設定され
たか否かを判別することができる。

【０２５９】図３８は、エントリテストおよびＲＡＭ部
へのデータ書込を説明するための動作波形図である。

【０２６０】図３７、図３８を参照して、時刻ｔ１にお
いて、任意の端子の組合せ（ここではデータ入出力端子
ＤＱｊ〜ＤＱｋがすべてＬレベル）が設定され、データ
入出力端子ＤＱ０の電位が、電源電位Ｖｃｃを超える一
定電位に設定されると、検知回路ＳＶＩＨＤＥＣが高電
圧を検知する。応じて検知信号ＳＶＣＣ０はＬレベルと
なり、ＢＩＳＴフラグＢＩＳＴＦがセットされ、また、
データ入出力端子ＤＱｉに接続されているＮチャネルＭ
ＯＳトランジスタＭＮ４が導通する。応じて、データ入
出力端子ＤＱｉの電位はＬレベルとなる。このデータ入
出力端子ＤＱｉがＬレベルになったことを外部から観測
しておれば、検知回路ＳＶＩＨＤＥＣの電圧検出部の動
作が正常であることが確認できる。

【０２６１】時刻ｔ２において、検知回路ＳＶＩＨＤＥ
Ｃに含まれるカウンタが、ＢＩＳＴフラグＢＩＳＴＦが
セットされたことを受けてカウントを開始し、イネーブ
ル信号ＳＴＥＮがＨレベルとなる。イネーブル信号ＳＴ
ＥＮがＨレベルになったことを受けて、外部クロック信
号ｅｘｔ．ＣＬＫから取込クロック信号ＧＣＫおよびシ
フトクロック信号ＳＣＫが発生される。

【０２６２】これらのクロックに基づいて、データ入出
力端子ＤＱｉからＲＡＭ部ＢＲＡＭに書込まれるテスト
用のデータが入力される。

【０２６３】時刻ｔ３において、所定のクロック数のシ
フトクロックＳＣＫが入力されると、イネーブル信号Ｓ
ＴＥＮはＬレベルとなる。応じてシフトクロックＳＣＫ
の発生は停止され、ＲＡＭ部ＢＲＡＭのデータは固定さ
れる。そしてパターンジェネレート部ＰＧに入力される
クロックは外部クロックから内部でＰＬＬ回路等によっ
て発生される高速なクロックに切換わりＢＩＳＴが実行
される。

【０２６４】時刻ｔ４において外部からセルフリフレッ
シュモードもしくはモードレジスタセットサイクルへの
設定がなされると、ＢＩＳＴフラグＢＩＳＴＦは解除さ
れ、ＢＩＳＴは終了する。

【０２６５】図３９は、ＲＡＭ部ＢＲＡＭのテストにつ
いて説明するためのブロック図である。

【０２６６】図３９を参照して、テスト内容が設定され
た後スイッチＳＷ０１が導通し、ＲＡＭ部ＢＲＡＭのデ
ータを入出力回路６４の内部のデータ出力用ラッチに伝
達するための経路が形成される。この経路は、外部から
のデータがＲＡＭ部ＢＲＡＭに入力された後に形成され
る。

【０２６７】ＢＩＳＴフラグが設定され、データ入出力
端子ＤＱｊ〜ＤＱｋの所定の組合せが解除された後も、
さらにデータ入出力端子ＤＱ０への高電圧の印加が継続
されていると、高電圧の印加が継続されている期間イネ
ーブル信号ＢＲＡＭＲＥがＨレベルとなりスイッチＳＷ
０１が導通し、パスが形成される。また、この期間は、
入出力回路６４は、出力のバッファ動作を行なう。

【０２６８】図４０は、ＲＡＭ部ＢＲＡＭのテストにつ
いて説明するためのフローチャートである。

【０２６９】図４０を参照して、まず、ステップＳＲ１
において、ＲＡＭ部ＢＲＡＭのテストが開始され、ステ
ップＳＲ２にて図３８を用いて説明したようにＲＡＭ部
ＢＲＡＭへのデータ書込がされる。

【０２７０】つぎに、ステップＳＲ３においてこの書込
まれたデータを外部に対して読出す。外部では、読出さ
れたデータが書込んだデータと同じかどうか比較され
る。書込んだデータが正常に読み出されればＲＡＭ部Ｂ
ＲＡＭは正常に動作することが分かる。したがって、Ｂ
ＩＳＴを実行することが可能となる。

【０２７１】そして、ステップＳＲ４においてＲＡＭの
テストが終了し、続いてステップＳＲ５においてＢＩＳ
Ｔテストを行うための手順に対応したデータが書込まれ
る。ステップＳＲ６においてＢＩＳＴが実施される。こ
の手順に対応したデータに基づき、例えば、チェッカパ
ターンや、マーチパターンなどのテストが実施される。

【０２７２】図４１は、ＲＡＭ部ＢＲＡＭの読出テスト
実行の説明をするための動作波形図である。

【０２７３】図３９、図４１を参照して、まず、時刻ｔ
１１以前においてＲＡＭ部ＢＲＡＭへのテスト用データ
の書込が完了していることとする。

【０２７４】時刻ｔ１１においてデータ入出力端子ＤＱ
ｊ〜ＤＱｋが所定の組合せに設定されかつデータ入出力
端子ＤＱ０が電源電位Ｖｃｃを超える所定の電位に設定
されると、検知信号／ＳＶＣＣはＬレベルとなり応じて
データ入出力端子ＤＱｉはＬレベルとなる。

【０２７５】データ入出力端子ＤＱｊ〜ＤＱｋの所定の
組合せが解除されてもデータ入出力端子ＤＱ０が所定の
高電位レベルの印加を受けておれば、ＲＡＭ部ＢＲＡＭ
の読出テストが実行される。このときは、時刻ｔ１２に
おいてイネーブル信号ＢＲＡＭＲＥがＨレベルとなり、
応じてシフトクロック信号はＳＣＫが外部クロック信号
ｅｘｔ．ＣＬＫに基づいて発生される。シフトクロック
ＳＣＫが入力されることにより、ＲＡＭ部ＢＲＡＭに設
定されていたデータはデータ入出力端子ＤＱｉから読出
される。

【０２７６】時刻ｔ１３において、データ端子ＤＱ０の
高電位レベルが解除されると、イネーブル信号ＢＲＡＭ
ＲＥはＬレベルに立下がり、ＲＡＭ部ＢＲＡＭからのデ
ータ読出は終了する。そして、検知回路ＳＶＩＨＤＥＣ
におけるカウンタのカウントが開始され、所定のクロッ
ク数イネーブル信号ＳＴＥＮがＨレベルとなる。応じ
て、時刻ｔ１４までＲＡＭ部ＢＲＡＭへのテスト用デー
タが書込まれる。

【０２７７】時刻ｔ１４以降はＢＩＳＴが実行されて時
刻ｔ１５においてセルフリフレッシュもしくはモードレ
ジスタセットサイクルになるとＢＩＳＴフラグＢＩＳＴ
Ｆが解除され、ＢＩＳＴは終了する。

【０２７８】［ＢＩＳＴ実行中における内部データのモ
ニタ］ＢＩＳＴ実行中においては、テスト結果のみが外
部に対して出力されるのが通常であるため、ＢＩＳＴが
正常に実行されているのか否かが不明な場合があり、チ
ップの故障解析をするためには、ＢＩＳＴ実行時におい
ても内部データを外部に出力させることができれば便利
である。

【０２７９】図４２は、ＢＩＳＴ実行時において内部デ
ータを外部に対して出力する構成を示す図である。

【０２８０】図４２を参照して、ＣＳ、／ＲＡＳなどの
コマンドやアドレス、検査データ、期待値データなどを
縮退する縮退回路ＲＤＣと、テスト信号ＴＥＢＸに応じ
て縮退回路ＲＤＣの出力をデータ入出力端子ＤＱｉに出
力するための出力データとして与えるスイッチＳＷ０２
とが設けられる。

【０２８１】他の構成は、図３９で説明した場合と同様
であるので説明は繰返さない。図４３は、データ入出力
端子から外部にテスト実行状況を出力する様子を説明す
るための動作波形図である。

【０２８２】ＢＩＳＴを実行する際には、図３１におけ
るＢＩＳＴ回路６４９はコマンド、アドレスおよびデー
タを内部で自動的に発生する。そして、これらの情報を
外部にてモニタすることができるように出力する。

【０２８３】図４３を参照して、時刻ｔ１以前にはＢＩ
ＳＴの動作を開始する設定がされているとする。時刻ｔ
１において、ＢＩＳＴにて内部でアクティブコマンドＡ
ＣＴが実行されると、対応して内部で設定されるコマン
ドやアドレスのデータがデータ列Ｄ１１として各データ
入出力端子から出力される。

【０２８４】時刻ｔ２において内部でライトコマンドが
実行される。応じて実行されているコマンドおよび使用
されているアドレスのデータがデータ列Ｄ１２として出
力される。

【０２８５】時刻ｔ３において、内部でリードコマンド
が実行されると、応じてデータ入出力端子から内部で使
用されているコマンドおよびアドレスに対応するデータ
が出力される。

【０２８６】時刻ｔ４以降では、内部のメモリアレイか
ら読出されたデータが各データ入出力端子から出力され
る。

【０２８７】このように、ＢＩＳＴモードにおいても内
部の情報をデータ入出力端子より外部に読み出せば、Ｂ
ＩＳＴの場合でも内部の状態を観測することが可能とな
る。すなわち、すべてのテスト結果についての可否、す
なわち、判断結果のみを出力させるのではなく、たとえ
ば、スペアのメモリアレイによる救済が正しく実施され
ているかどうかを確かめるために、冗長メモリアレイに
よる救済単位で比較結果を出力させることも可能であ
る。

【０２８８】同期型半導体記憶装置に内部状態を表わす
データを出力させる際には、ストローブ信号ＱＳも出力
させることでデータ出力期間の認識をテスト装置が行な
えるようにする。

【０２８９】したがって、ＢＩＳＴを実行する際に、内
部の状態もテスト装置でモニタできるため、動作確認の
結果がより一層確実にできるとともに、不具合が発生し
た場合の原因解明等がやりやすくなるという効果があ
る。

【０２９０】図４４は、ＢＩＳＴの内部情報を出力する
際に用いられる縮退回路ＲＤＣの構成を示す回路図であ
る。

【０２９１】このデータ縮退回路は、ＢＩＳＴ実施時に
内部状態を出力する際に出力データの周期を落としたり
ピン数を減らしたりするのに用いられる。

【０２９２】図４４を参照して、信号ＳＩＧ１〜ＳＩＧ
ｎには内部コマンドを示す信号やアドレスデータ等が与
えられる。このデータ縮退回路は、信号ＳＩＧ１、ＳＩ
Ｇ２、…、ＳＩＧｎ−１、ＳＩＧｎに対応してそれぞれ
設けられる切換回路６８４、６８５、…、６８６、６８
７と、切換回路６８７の出力を受け増幅するセンスアン
プ６８８を含む。

【０２９３】切換回路６８４の入力ノードＮＩ１、ＮＩ
２にはそれぞれ電源電位、接地電位が与えられる。

【０２９４】切換回路６８４の出力ノードＮＯ１、ＮＯ
２は、それぞれ、切換回路６８５の入力ノードＮＩ１、
ＮＩ２に接続される。同様にして切換回路６８６の出力
ノードＮＯ１、ＮＯ２はそれぞれ、切換回路６８７の入
力ノードＮＩ１、ＮＩ２にそれぞれ接続される。切換回
路６８５と６８６との間には直列に複数の切換回路が接
続されており、ｍ（自然数）番目の入力信号ＳＩＧｍに
対応して設けられる切換回路の入力ノードＮＩ１、ＮＩ
２には、それぞれｍ−１番目の入力信号に対応して設け
られる切換回路の出力ノードＮＯ１、ＮＯ２が接続され
る。

【０２９５】最終段であるｎ番目に接続される切換回路
６８７の出力ノードＮＯ１、ＮＯ２はセンスアンプ６８
８の入出力ノードＮＯＡ、ＮＯＢにそれぞれ接続され
る。

【０２９６】切換回路６８４は、信号ＳＩＧ１を受けて
反転するインバータ６９０と、入力ノードＮＩ１と出力
ノードＮＯ１との間に接続されゲートに信号ＳＩＧ１を
受けるＮチャネルＭＯＳトランジスタ６９１と、入力ノ
ードＮＩ２と出力ノードＮＯ２との間に接続されゲート
に信号ＳＩＧ１を受けるＮチャネルＭＯＳトランジスタ
６９２と、入力ノードＮＩ１と出力ノードＮＯ２との間
に接続されゲートにインバータ６９０の出力を受けるＮ
チャネルＭＯＳトランジスタ６９４と、入力ノードＮＩ
２と出力ノードＮＯ１との間に接続されゲートにインバ
ータ６９０の出力を受けるＮチャネルＭＯＳトランジス
タ６９３とを含む。

【０２９７】切換回路６８５〜６８７は切換回路６８４
と同様の構成を有するため説明は繰返さない。

【０２９８】センスアンプ６８８は、入出力ノードＮＯ
Ａと入出力ノードＮＯＢとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタ６９６、６９７と、入出力ノ
ードＮＯＡと入出力ノードＮＯＢとの間に直列に接続さ
れるＰチャネルＭＯＳトランジスタ６９８、６９９と、
ＮチャネルＭＯＳトランジスタ６９６、６９７の接続ノ
ードと接地ノードとの間に接続されゲートに論理判定信
号ＬＪＳを受けるＮチャネルＭＯＳトランジスタ６９５
と、ＰチャネルＭＯＳトランジスタ６９８、６９９の接
続ノードと電源ノードとの間に接続され論理判定信号／
ＬＪＳをゲートに受けるＰチャネルＭＯＳトランジスタ
７００とを含む。

【０２９９】ＮチャネルＭＯＳトランジスタ６９７、Ｐ
チャネルＭＯＳトランジスタ６９９のゲートはともに入
力ノードＮＯＡに接続される。ＮチャネルＭＯＳトラン
ジスタ６９６、ＰチャネルＭＯＳトランジスタ６９８の
ゲートはともに入力ノードＮＯＢに接続される。

【０３００】このデータ圧縮回路の動作を簡単に説明す
ると、入力される信号ＳＩＧ１〜ＳＩＧｎのうち論理レ
ベルがＨレベルである信号の数が偶数であれば出力信号
ＯＵＴＡがＨレベルとなり出力信号ＯＵＴＢがＬレベル
となる。一方、入力信号ＳＩＧ１〜ＳＩＧｎのうち論理
レベルがＨである信号の数が奇数であれば出力信号ＯＵ
ＴＡはＬレベルに、出力信号ＯＵＴＢはＨレベルにな
る。

【０３０１】これは、第１番目の切換回路６８４の入力
ノードＮＩ１、ＮＩ２にはそれぞれＨレベル、Ｌレベル
のデータが与えられ、入力信号ＳＩＧ１がＨレベルの場
合はデータをそのまま対応する出力ノードＮＯ１、ＮＯ
２に伝達し、入力信号ＳＩＧ１がＬレベルの場合は、入
力ノードＮＩ１に与えられたデータは出力ノードＮＯ２
に出力されて入力ノードＮＩ２に与えられたデータは出
力ノードＮＯ１に出力される。

【０３０２】つまり切換回路６８４〜６８７は入力され
る信号ＳＩＧｎがＨレベルの場合は入力データをそのま
ま対応する出力ノードに出力し、入力信号ＳＩＧｎがＬ
レベルの場合は入力ノードＮＩ１、ＮＩ２に与えられた
データを入れ替えて出力ノードＮＯ１、ＮＯ２に出力す
るのである。このため、入力信号ＳＩＧ１〜ＳＩＧｎの
うちＨレベルとなっている信号の数の偶数／奇数が判別
できる。

【０３０３】信号ＳＩＧ１〜ＳＩＧｎにはコマンドを表
わす信号やアドレス信号等を入力することができる。

【０３０４】したがって、たとえば、４サイクル分の信
号をラッチで保持しておき、縮退回路４４を通して出力
すれば、図４３にてデータ列Ｄ１１のように４サイクル
で出力されていたデータを１サイクルにして出力するこ
とが可能である。

【０３０５】図４５は、コマンドやアドレスデータを縮
退させて使用した場合の動作を説明するための動作波形
図である。

【０３０６】図４５を参照して、時刻ｔ１においてアク
ティブコマンドＡＣＴに対応する内部データ情報Ｄ１１
１が出力される。図４４で示した回路を用いることによ
り図４３のデータ列Ｄ１１をこのように圧縮して出力す
ることが可能となる。同様に時刻ｔ２、ｔ３において
も、コマンド等に対応したデータが圧縮して出力され
る。また時刻ｔ４以降は、データも同様に圧縮して出力
することにより、図４３の場合の半分のデータレートで
出力データをチェックできる。

【０３０７】データの判定結果は、各サイクルでの６４
のデータを４ＤＱに振分けて出力する。結果の出力はス
トローブ信号ＱＳがＬレベルである期間に出力させる。
このようにすることにより出力データのデータピン数を
少なくすることができ、また出力データのデータレート
も落とすことができるので、性能の低い安価なテスタで
も出力をモニタすることが可能となる。

【０３０８】［ＢＩＳＴにおける不良アドレスの保持］
図４６は、ＢＩＳＴ実行時において不良アドレスを外部
に読出すための構成を示すブロック図である。

【０３０９】図４６を参照して、この同期型半導体記憶
装置には、コマンド、データ、アドレスを自動発生する
ＢＩＳＴ制御部６４９と、ＢＩＳＴ制御部６４９が発生
するコマンド、データ、アドレスを受けてデータの読出
／書込動作を行なうメモリアレイＭＡと、メモリアレイ
ＭＡから一括して読出される複数のデータの一致を検出
し不良判定を行う不良検知回路８０１とが設けられる。

【０３１０】不良検知回路８０１は、メモリアレイＭＡ
から同時に読出される複数の読出信号の一致を検出する
一致検出回路８０２〜８０８と、一致検出回路８０２、
８０４の出力を受けるゲート回路８１０と、一致検出回
路８０６、８０８の出力を受けるゲート回路８１２とを
含む。

【０３１１】この一致検出回路は、図１９で説明したよ
うな構成をしており、不良検出率が向上されている。ゲ
ート回路８１０、８１２の出力はゲート回路８１４にて
論理積がとられ不良メモリセルが発見されていない場合
はゲート回路８１４の出力はＨレベルを保持する。

【０３１２】図示しないが、メモリアレイＭＡから一括
して読出されるデータの数に応じて、不良検知回路８０
１に含まれる一致検出回路およびゲート回路は適宜追加
される。

【０３１３】不良メモリセルが発見されると、ゲート回
路８１４の出力はＬレベルへと変化する。不良検知回路
８０１は、この変化を検出しワンショットパルスを発生
するエッジ検出回路８１６をさらに含む。

【０３１４】この同期型半導体記憶装置は、ワンショッ
トパルスを受けてゲート回路８１０〜８１２のいずれの
出力が変化したかを検知し対応するメモリアレイＭＡの
アドレス信号をＤＱ前ラッチ部８２６に対して出力す
る、アドレス選択回路をさらに含む。

【０３１５】この同期型半導体記憶装置は、エッジ検出
回路８１６の出力を受けてサスペンドフラグを出力する
フラグ保持部８１８と、サスペンドフラグに応じて導通
し、出力バッファ８２８の出力ノードであるデータ入出
力端子ＤＱｍをＬレベルへと固定するＮチャネルＭＯＳ
トランジスタ８３０とをさらに含む。

【０３１６】この同期型半導体記憶装置は、外部からア
ドレスを読出す指定をする入出力端子ＤＱｎから信号を
うける入力バッファ８３２と、入力バッファ８３２の出
力信号ＡＤＲＤに応じて、ＤＱ前ラッチ部８２６に保持
されていたアドレスを出力バッファ８３４へと出力させ
る出力コントロール回路８２４とをさらに含む。クロッ
ク信号ＡＤＯＵＴに従ってデータ端子ＤＱｌから不良ア
ドレスデータが出力される。

【０３１７】図４７は、アドレスの出力を説明するため
の動作波形図である。図４６、図４７を参照して、時刻
ｔ１において、ＢＩＳＴによるテスト実行中にメモリセ
ルの不良が検出され検知信号ＤＥＴＡが変化する。応じ
て、サスペンドフラグＳＵＳＰＥＮＤがＨレベルに立上
がる。そして、データ入出力端子ＤＱｍの電位はＬレベ
ルとなる。

【０３１８】このサスペンドフラグの変化をデータ入出
力端子ＤＱｍの変化によってテスタ装置が検知すると、
時刻ｔ２において外部に接続されたテスタ装置はチップ
に対してアドレスを出力するようにデータ入出力端子Ｄ
Ｑｎの電位をＨレベルへと立上げる。

【０３１９】応じて時刻ｔ３において、信号ＡＤＲＤが
Ｈレベルへと変化すると、出力コントロール回路８２４
がアドレス出力クロックとして信号ＡＤＯＵＴを変化さ
せる。応じてデータ入出力端子ＤＱｌからアドレス信号
が出力される。

【０３２０】アドレスの読取をテスタ装置が終了する
と、データ入出力端子ＤＱｎの電位をテスタ装置はＨレ
ベルからＬレベルへと立下げる。応じて、信号ＡＤＲＤ
はＬレベルへと立下がり、そして、サスペンドフラグＳ
ＵＳＰＥＮＤは解除される。

【０３２１】時刻ｔ５において、サスペンドフラグＳＵ
ＳＰＥＮＤが解除されたことをＢＩＳＴ制御部６４９は
検知し、ＢＩＳＴを再スタートさせる。

【０３２２】このようにしてＢＩＳＴを実行する場合で
も、内部で検知された不良アドレスを外部に接続される
テスタ装置等に対して出力することが可能であるので、
出力されたアドレスを用いて、冗長置換を実行すること
が可能となる。

【０３２３】さらに、冗長置換の自動化を進める場合を
次に述べる。図４８は、ＢＩＳＴ実行時に検出された不
良アドレスをもとに自ら冗長置換を行なう第１の構成を
示す図である。

【０３２４】図４８を参照して、この構成は、アドレス
選択回路８２２の出力を受けるアドレス処理部８４２
と、ＢＩＳＴ制御部６４９が出力するＢＩＳＴの終了を
示す信号のエッジを検出するエッジ検出回路８４６と、
エッジ検出回路８４６の出力に応じてアドレス処理部８
４２に設定されたアドレスを出力するゲート回路８４４
と、ゲート回路８４４が出力するアドレスをラッチする
冗長判定回路部に設けられるアドレスプログラムラッチ
８４８とを含む点が、図４６に示した構成と異なる。他
の構成は図４６に示した構成と同様であるので説明は繰
返さない。

【０３２５】アドレス処理部８４２は、不良アドレスが
検出されてその不良アドレスを受取ると、所定のアドレ
ス処理を実行する。その間、エッジ検出回路８２０に対
してＨレベルの信号を出力する。

【０３２６】エッジ検出回路８２０は、アドレス処理部
のアドレス処理が終了し出力する信号がＬレベルに立下
がったことを検知し、フラグ保持部８１８が保持するサ
スペンドフラグを解除する。そして、ＢＩＳＴ制御部６
４９は、引続きＢＩＳＴを実行する。

【０３２７】ＢＩＳＴが終了すると、ＢＩＳＴ制御部６
４９は、終了を示す信号をエッジ検出回路８４６に対し
て出力する。エッジ検出回路８４６の検出した終了信号
に応じて、ゲート回路８４４はアドレス処理部に保持さ
れている不良アドレスを冗長判定回路部のアドレスプロ
グラムラッチに伝達し、不良アドレスが置換アドレスと
してアドレスプログラムラッチに入力される。このアド
レスプロクラムラッチには、例えば電気的に書き換え可
能な不揮発性メモリ等が用いられる。

【０３２８】図４９は、ＢＩＳＴ終了後に冗長置換を行
なう第２の構成を示すブロック図である。

【０３２９】図４９を参照して、ＢＩＳＴ制御部６４９
が出力するＢＩＳＴ終了信号を検知したエッジ検出回路
８５４は、信号ＨＢＲＥＡＫを出力する。

【０３３０】アドレス選択回路８２２からアドレスを受
けて処理するアドレス処理部８５２には、電気ヒューズ
が内蔵されており、信号ＨＢＲＥＡＫが入力されること
により保持されているアドレスが固定化される。この固
定化されたアドレスは、冗長判定回路部のアドレスプロ
グラムラッチ８５６に伝達され不良アドレスの置換が行
なわれる。

【０３３１】以上の点でこの構成は図４８に示した構成
と異なる。図５０は、図４９におけるアドレス処理部８
５２に含まれるアドレス固定を行うための構成を示す図
である。

【０３３２】図５０を参照して、アドレス処理部８５２
は、アドレスを固定時にヒューズを破壊するために使用
される高電圧を発生する高電圧発生回路９０２と、ＢＩ
ＳＴ終了時に信号ＨＢＲＥＡＫ０をうけてレベル変換を
行うレベル変換回路９０４＃０と、レベル変換回路９０
４＃０の出力をゲートに受けるＮチャネルＭＯＳトラン
ジスタ９０８＃０と、ＮチャネルＭＯＳトランジスタ９
０８＃０が導通時に高電圧を受け所定のアドレス信号Ａ
ｄｄＢ０〜ＡｄｄＢｎに応じてアドレス固定が行われる
アドレス固定部９０６とを含む。図４９における信号Ｈ
ＢＲＥＡＫはｍ個のアドレス固定部に対応する信号ＨＢ
ＲＥＡＫ０〜ＨＢＲＥＡＫｍを含んでおり（ｍは自然
数）、図５０には、信号ＨＢＲＥＡＫ０に関する構成が
代表的に示される。

【０３３３】アドレス固定部９０６は、アドレス信号ビ
ットＡｄｄＢ０〜ＡｄｄＢｎに対応するアドレス固定部
９０６＃０〜９０６＃ｎを含み、アドレス固定部９０６
＃０〜９０６＃ｎからは図４９におけるアドレスプログ
ラムラッチ８５６にむけて置換アドレスを示す信号ＯＵ
Ｂ０〜ＯＵＢｎがそれぞれ出力される。

【０３３４】アドレス処理部８５２は、図示しないが信
号ＨＢＲＥＡＫ１〜ＨＢＲＥＡＫｍを受けてレベル変換
を行うレベル変換回路９０４＃１〜９０４＃ｍをさらに
含み、レベル変換回路９０４＃１〜９０４＃ｍの出力は
ＮチャネルＭＯＳトランジスタ９０８＃１〜９０８＃ｍ
に与えられる。図示しないが、ＮチャネルＭＯＳトラン
ジスタ９０８＃１〜９０８＃ｍにそれぞれ対応して、ア
ドレス固定部９０６と同様な回路が設けられる。

【０３３５】レベル変換回路９０４＃０は、信号ＨＢＲ
ＥＡＫ０をゲートに受け、ソースが接地ノードに接続さ
れるＮチャネルＭＯＳトランジスタ９１４と、信号ＨＢ
ＲＥＡＫ０を受けて反転するインバータ９１８と、イン
バータ９１８の出力をゲートに受け、ソースが接地ノー
ドに接続されるＮチャネルＭＯＳトランジスタ９１６
と、ＮチャネルＭＯＳトランジスタ９１４のドレインと
電源ノードの間に接続され、ゲートがＮチャネルＭＯＳ
トランジスタ９１６のドレインと接続されるＰチャネル
ＭＯＳトランジスタ９１０と、ＮチャネルＭＯＳトラン
ジスタ９１６のドレインと電源ノードの間に接続され、
ゲートがＮチャネルＭＯＳトランジスタ９１４のドレイ
ンと接続されるＰチャネルＭＯＳトランジスタ９１２
と、ゲートが電源ノードに接続され、ＮチャネルＭＯＳ
トランジスタ９１６のドレインとレベル変換回路９０４
＃０の出力ノードとの間に接続されるＮチャネルＭＯＳ
トランジスタ９２０とを含む。

【０３３６】図示しないが、レベル変換回路９０４＃１
〜９０４＃ｍもレベル変換回路９０４＃０と同様な構成
を有する。

【０３３７】アドレス固定部９０６＃０は、信号ＨＢＲ
ＥＡＫ０に応じて高電圧が印加されるノードＮＶｇとノ
ードＮｙとの間に接続されるＮチャネルＭＯＳトランジ
スタ９２２と、ノードＮＹとノードＮＸとの間に接続さ
れるヒューズ素子９２４と、信号ＡｄｄＢ０をゲートに
受け、ノードＮＸと接地ノードとの間に接続されるＮチ
ャネルＭＯＳトランジスタ９２６と、信号ＡｄｄＢ０を
受けてレベル変換しＮチャネルＭＯＳトランジスタ９２
２のゲートに与えるレベル変換回路９４２と、ノードＮ
Ｘが入力に接続され信号ＯＵＢ０を出力するバッファ回
路９２８とを含む。

【０３３８】ヒューズ素子９２４は、キャパシタであ
り、通常時は電極間が絶縁されているが、ノードＮＸと
ノードＮＹとの間に高電圧が印加されると絶縁が破壊さ
れる。

【０３３９】レベル変換回路９４２は、信号ＡｄｄＢ０
をゲートに受け、ソースが接地ノードに接続されるＮチ
ャネルＭＯＳトランジスタ９３４と、信号ＡｄｄＢ０を
受けて反転するインバータ９３８と、インバータ９３８
の出力をゲートに受け、ソースが接地ノードに接続され
るＮチャネルＭＯＳトランジスタ９３６と、Ｎチャネル
ＭＯＳトランジスタ９３４のドレインと電源ノードの間
に接続され、ゲートがＮチャネルＭＯＳトランジスタ９
３６のドレインと接続されるＰチャネルＭＯＳトランジ
スタ９３０と、ＮチャネルＭＯＳトランジスタ９３６の
ドレインと電源ノードの間に接続され、ゲートがＮチャ
ネルＭＯＳトランジスタ９３４のドレインと接続される
ＰチャネルＭＯＳトランジスタ９３２と、ゲートが電源
ノードに接続され、ＮチャネルＭＯＳトランジスタ９３
６のドレインとレベル変換回路９４２の出力ノードとの
間に接続されるＮチャネルＭＯＳトランジスタ９４０と
を含む。

【０３４０】図５１は、図４９におけるアドレスプログ
ラムラッチ８５６の構成を示す回路図である。

【０３４１】図５１を参照して、アドレスプログラムラ
ッチ８５６は、アドレス処理部８５２から与えられる信
号ＯＵＢ０を信号ＴＧに応じて伝達するスイッチ９５０
＃０と、スイッチ９５０＃０を介して与えられる信号Ｏ
ＵＢ０をラッチし信号Ｒ０、／Ｒ０を出力するラッチ回
路９５２＃０と、信号Ｒ０、／Ｒ０、ＡｄｄＲ０、／Ａ
ｄｄＲ０の組合せに応じてコモンノードＮＺを接地ノー
ドと接続するビット比較部９５４＃０とを含む。

【０３４２】アドレスプログラムラッチ８５６は、さら
に、アドレス処理部８５２から与えられる信号ＯＵＢｉ
を信号ＴＧに応じて伝達するスイッチ９５０＃ｉと、ス
イッチ９５０＃ｉを介して与えられる信号ＯＵＢｉをラ
ッチし信号Ｒｉ、／Ｒｉを出力するラッチ回路９５２＃
ｉと、信号Ｒｉ、／Ｒｉ、ＡｄｄＲｉ、／ＡｄｄＲｉの
組合せに応じてコモンノードＮＺを接地ノードと接続す
るビット比較部９５４＃ｉとを含む（ｉは１〜ｎの自然
数）。

【０３４３】ラッチ回路９５２＃０は、スイッチ９５０
＃０に入力が接続され信号／ＲＯを出力するインバータ
９５８と、信号／Ｒ０を入力に受けて反転しインバータ
９５８の入力ノードに与えるインバータ９６０と、信号
／Ｒ０を受けて反転し信号ＲＯを出力するインバータ９
６２とを含む。

【０３４４】ラッチ回路９５２＃１〜９５２＃ｎは、そ
れぞれスイッチ９５０＃１〜９５０＃ｎを介して信号Ｏ
ＵＢ１〜ＯＵＢｎを受け、信号Ｒ１〜Ｒｎを出力する。
ラッチ回路９５２＃１〜９５２＃ｎは、ラッチ回路９５
２＃０と同様の構成を有するので説明は繰返さない。

【０３４５】ビット比較部９５４＃０は、コモンノード
ＮＺと接地ノードとの間に直列に接続されるＮチャネル
ＭＯＳトランジスタ９６４、９６６、９６８を含む。Ｎ
チャネルＭＯＳトランジスタ９６４、９６６、９６８の
ゲートはそれぞれ電源電位、信号／ＲＯ、信号／Ａｄｄ
Ｒ０を受ける。

【０３４６】ビット比較部９５４＃０は、さらに、コモ
ンノードＮＺと接地ノードとの間に直列に接続されるＮ
チャネルＭＯＳトランジスタ９７４、９７６、９７８を
含む。ＮチャネルＭＯＳトランジスタ９７４、９７６、
９７８のゲートはそれぞれ電源電位、信号ＲＯ、信号Ａ
ｄｄＲ０を受ける。

【０３４７】ビット比較部９５４＃１〜９５４＃ｎは、
ビット比較部９５４＃０と同様の構成を有するため説明
は繰返さない。

【０３４８】アドレスプログラムラッチ８５６は、さら
に、プリチャージ信号／ＰＣに応じてコモンノードＮＺ
をプリチャージし、コモンノードの電位を保持するラッ
チ回路９５６とを含む。

【０３４９】ラッチ回路９５６は、プリチャージ信号／
ＰＣをゲートに受けコモンノードＮＺと電源ノードとの
間に接続されるＰチャネルＭＯＳトランジスタ９８２
と、コモンノードＮＺが入力に接続され、置換指示信号
ＲＥＰＬを出力するインバータ９８６と、コモンノード
ＮＺと電源ノードとの間に接続され、ゲートに置換指示
信号ＲＥＰＬを受けるＰチャネルＭＯＳトランジスタ９
８２とを含む。

【０３５０】図５２は、アドレス処理部においてアドレ
ス固定が行われる様子を説明するための動作波形図であ
る。

【０３５１】図５０、図５２を参照して、アドレス処理
部８５２では図示しない回路部分においてＢＩＳＴにて
検出された不良アドレスの蓄積に基づき置換すべき冗長
行、冗長列のアドレスＡｄｄＢが決定される。アドレス
固定部９０６にはアドレスＡｄｄＢの各アドレスビット
に対応する信号ＡｄｄＢ０〜ＡｄｄＢｎが与えられる。
ＢＩＳＴが終了し、信号ＨＢＲＥＡＫ０がアドレス処理
部８５２に与えられると、時刻ｔ１において高電圧ＶＰ
ＰがノードＮＹに与えられる。この時対応する信号Ａｄ
ｄＢ０がＨレベルであればノードＮＸの電位はＬレベル
となり、ヒューズ素子であるキャパシタ９２４の電極間
の電位差が大きくなり絶縁破壊がおこりヒューズ素子は
導通状態となる。

【０３５２】時刻ｔ２においてアドレスＡｄｄＢ０が解
除されると、ノードＮＸはノードＮＹと破壊されたヒュ
ーズ（キャパシタ）によって導通しているため所定の電
位になる。

【０３５３】時刻ｔ３、ｔ４においてヒューズの破壊に
よって設定されたアドレスの確認が行われる。時刻ｔ３
においては設定していないアドレスがＡｄｄ（ｅｘｔ）
として入力された状態、時刻ｔ４においては設定された
アドレスとアドレスＡｄｄ（ｅｘｔ）とが一致した場合
を示す。ここでアドレスＡｄｄ（ｅｘｔ）はＢＩＳＴ回
路が外部から入力されるアドレスのかわりに発生するア
ドレスである。

【０３５４】時刻ｔ５までにＮチャネルＭＯＳトランジ
スタ９０８＃１〜９０８＃ｍに対応するアドレス固定部
の個数分、アドレスの設定とチェックが繰返される。時
刻ｔ５においてプログラムサイクルが終了し、最終的に
アドレスのプログラムが正常に行われたか否かの判定が
行われ、判定結果が未プログラムを示していれば、ヒュ
ーズの破壊が不十分な場合が考えられるので再度プログ
ラムを繰返す。

【０３５５】図５３は、アドレス固定後における電源投
入後の動作を説明する動作波形図である。

【０３５６】図５３を参照して、アドレス固定がされた
のちにおいては、電源投入後の所定の時間が経過した時
刻ｔ１においてコマンドＣＫＥが入力される。この時、
信号ＡｄｄＢ０〜ＡｄｄＢｎを一旦すべてＨレベルにす
ることで、ノードＮＸをＬレベルに初期化する。

【０３５７】時刻ｔ２以降は、図４９におけるアドレス
処理部８５２内でヒューズの破壊により保持されている
置換アドレスが、順次アドレスプロクラムラッチ８５６
に転送され保持される。時刻ｔ２では転送指示ＰＲＧＲ
ＥＡＤ１によって、アドレス処理部８５２からアドレス
プログラムラッチ８５６に第１の置換アドレスの転送が
実施される。続いて、時刻ｔ３では転送指示ＰＲＧＲＥ
ＡＤ２によって、アドレス処理部８５２からアドレスプ
ログラムラッチ８５６に第２の置換アドレスの転送が実
施される。

【０３５８】この転送は、ＤＬＬ回路等のクロックリカ
バリ回路の設定時間を用いて複数回にわけて行われる
が、冗長行および冗長列の数が少ない場合は一度で行っ
ても良い。一度で転送を行う場合には、コマンドレジス
タ設定サイクル等を用いる。

【０３５９】図４８〜図５３で説明したように、ＢＩＳ
Ｔ実施後に自身で冗長置換を行う構成とすれば、高価な
試験装置が無くとも不良アドレスの検出および冗長置換
がチップ自身で実行できるので、さらにコスト低減を図
ることができる。

【０３６０】［ＢＩＳＴ実行時における不良アドレスの
処理］以降は、ＢＩＳＴを実行した際に、不良アドレス
の保持および冗長置換をチップ内部にて行なう構成につ
いて説明する。

【０３６１】図５４は、メモリアレイにおけるメモリセ
ルのテストについて説明するための図である。

【０３６２】図５４を参照して、メモリアレイＭＡ♯に
は、２行の冗長行ＲＲＥＤと、４列の冗長列ＣＲＥＤと
が設けられる。

【０３６３】矢印ＡＲに示すように、メモリセルの検査
は行方向に向かって逐次行なわれ１行分のメモリセルの
検査が完了すると次の行に移る。今、このメモリアレイ
には、不良メモリセルが７つある。各々の不良メモリセ
ルのアドレスを不良アドレスと呼ぶこととすると、不良
アドレスは、（ロウアドレス、コラムアドレス）＝（Ｒ
ａ，Ｃｂ）、（Ｒａ，Ｃｃ）、（Ｒａ，Ｃｄ）、（Ｒ
ａ，Ｃｅ）、（Ｒａ，Ｃｆ）、（Ｒｂ，Ｃａ）、（Ｒ
ｃ，Ｃａ）の以上の７つである。

【０３６４】これらの不良アドレスを冗長行および冗長
列を用いて置換を行なう場合には、従来においては、テ
スタ装置で動作テストを実施する際に不良アドレスをテ
スタ装置が記憶していた。テスタ装置はフェイルビット
メモリに不良のビットを表示することができる。たとえ
ば、６４ＭｂｉｔのＤＲＡＭを試験する際には、テスタ
装置は６４Ｍｂｉｔ空間を表示することができる。

【０３６５】ＢＩＳＴをチップ内蔵のテスト回路によっ
て実施する際には、チップ上にはこのようなフェイルビ
ットメモリを配置することは不可能なため、不良アドレ
スを逐一記憶しておかなければならない。

【０３６６】この場合に困難な点は、不良アドレスがど
のような配置となるかによって、冗長列、冗長行をいず
れの不良メモリセルの置換に用いるかの組合せが変化す
ることである。

【０３６７】最も簡単な手法は、発生した不良アドレス
に冗長行または冗長列を逐一割当てていけばよいのであ
るが、それでは、最大救済ビット数は（冗長行の数＋冗
長列の数）でしかなく、救済効率が悪い。

【０３６８】たとえば、図５４におけるロウアドレスＲ
ａ上には５つの不良メモリセルが存在するため、たとえ
ば、すべて冗長列を使用して救済する場合は５個の冗長
列が必要であるが、冗長行を用いてロウアドレスＲａを
置換すれば、１個の冗長列で５つの不良メモリセルを救
済することができてしまう。このような効率の良い救済
をいかに判断させるかが工夫が必要となる点である。

【０３６９】実施の形態３の半導体記憶装置は、アドレ
ス保持と不良アドレスの出現回数をカウントするカウン
タを設けることによりこの判断を可能とする。

【０３７０】図５５は、図４８に示したアドレス処理部
８４２の概略構成を説明するための概略図である。

【０３７１】図５５を参照して、不良メモリセルが発見
された際の不良ロウアドレスを格納するアドレスレジス
タＲＡ♯１〜ＲＡ♯６と、アドレスレジスタＲＡ♯１〜
ＲＡ♯６にそれぞれ対応して設けられ、アドレスレジス
タＲＡ♯１〜ＲＡ♯６に格納されたロウアドレスと入力
された不良ロウアドレスとを比較し一致すればカウント
値を１インクリメントするカウンタＣＲ♯１〜ＣＲ♯６
と、アドレスレジスタＲＡ♯１〜ＲＡ♯６に対応して設
けられ、格納されたロウアドレスに冗長行を置換するこ
とが決定したことを示すフラグ保持部ＦＲ♯１〜ＦＲ♯
６とが設けられる。

【０３７２】同様に、コラムアドレスに対しては、不良
メモリセルに対応する不良コラムアドレスを格納するア
ドレスレジスタＣＡ♯１〜ＣＡ♯６と、アドレスレジス
タＣＡ♯１〜ＣＡ♯６に対応して設けられ、アドレスレ
ジスタＣＡ♯１〜ＣＡ♯６に格納されたコラムアドレス
と入力された不良コラムアドレスとを比較し一致すれば
カウント値を１インクリメントするるカウンタＣＣ♯１
〜ＣＣ♯６と、アドレスレジスタＣＡ♯１〜ＣＡ♯６に
対応して設けられ、格納されたロウアドレスに冗長行を
置換することが決定したことを示すフラグ保持部ＦＣ♯
１〜ＦＣ♯６とが設けられる。

【０３７３】このように、アドレスレジスタとカウンタ
とをセットで配置することで一度出現したアドレスが何
度重複して出現するかを観測する。そしてカウント数が
一定値を超えた場合に対応する行または列のアドレスの
置換を行なうことを決定する。

【０３７４】図５４を再び参照して、冗長列が４列ある
場合に、同一ロウアドレスＲａ上のコラム方向の不良ア
ドレスが５個以上発見される場合には、そのすべてを冗
長列で救済することは不可能である。このような場合に
は、冗長行を用いるしかない。

【０３７５】つまり、カウンタの値をモニタして、同一
ロウアドレスの出現に対しては、冗長列の数すなわち４
を超えるカウンタの値となったときに、そのロウアドレ
スは冗長行で救済されることが決定する。そして、以後
同一のロウアドレスが確認された場合には、すべてこの
冗長行で救済される。したがって、冗長行による救済が
決定されたロウアドレス上に存在するメモリセルのコラ
ムアドレスは以降アドレス保持の対象から除外される。

【０３７６】冗長行を使用することが決定されると、そ
の後は使用可能な冗長行は１だけ減ることになる。した
がって、同一コラムアドレスの不良個数を計数するカウ
ンタのリミット値が１だけ減少される。図５４では、ロ
ウアドレスＲａの行を冗長行で救済することが決定され
た後には、使用可能な冗長行の数は（２−１＝１）とな
り、不良コラムアドレスＣａのカウンタ値が２になった
時点でコラムアドレスＣａは冗長列を用いてしか救済で
きないことになる。

【０３７７】この動作を繰返していくことで、不良アド
レスを蓄積していく。テストが完了したときに、配置さ
れているアドレスレジスタのセット（冗長行の数＋冗長
列の数）、すなわち図５４では（２＋４＝６）を超えて
不良アドレスの観測がされなければ、そのメモリアレイ
は救済可能であると判定される。しかし、テスト途中
で、救済可能数以上に、相互に異なる不良アドレスが検
知されると、その時点で救済不可能という判定になる。
以降、図５４の不良メモリセルの配置の場合におけるア
ドレス格納の変化の様子を説明する。

【０３７８】図５６は、アドレス格納の第１段階の状態
を示す図である。図５４、図５６を参照して、アドレス
（Ｒａ，Ｃｂ）に達するまではメモリセルの不良は検出
されない。そして、アドレス（Ｒａ，Ｃｂ）に対応する
メモリセルのチェックを行なった際にそのメモリセルが
不良であれば、ロウアドレスのアドレスレジスタＲＡ♯
１にはロウアドレスＲａが格納され、不良アドレスカウ
ント部ＣＲ♯１にはカウント数１がセットされる。同様
に、コラムアドレスを格納するアドレスレジスタＣＡ♯
１にはコラムアドレスＣｂが格納され、不良アドレスカ
ウント部ＣＣ♯１はカウント数１を保持する。

【０３７９】図５７は、アドレス格納の第２段階の状態
を示す図である。図５４、図５７を参照して、アドレス
（Ｒａ，Ｃｃ）に対応するメモリセルをチェックしそれ
が不良であったため、アドレスレジスタＲａ♯２にはロ
ウアドレスＲａが格納され、アドレスレジスタＣＡ♯２
にはコラムアドレスＣｃが格納される。不良アドレスカ
ウント部ＣＲ♯１、ＣＲ♯２のカウント値はロウアドレ
スＲａの出現が２回目であるため増加しカウント２が保
持される。

【０３８０】不良アドレスカウント部ＣＣ♯１のカウン
ト値は変化せず、不良アドレスカウント部ＣＣ♯２には
１が保持される。

【０３８１】図５８は、アドレス格納の第３段階の状態
を示す図である。図５４、図５８を参照して、アドレス
（Ｒａ，Ｃｄ）のメモリセルの不良を検知して、アドレ
スレジスタＲＡ♯３にはロウアドレスＲａが格納され、
アドレスレジスタＣＡ♯３にはコラムアドレスＣｄが格
納される。ロウアドレスＲａの出現は３回目であるた
め、不良アドレスカウント部ＣＲ♯１〜ＣＲ♯３のカウ
ント数は１増加し３となる。また、不良アドレスカウン
ト部ＣＣ♯３にはカウント値１が保持される。

【０３８２】図５９は、アドレス格納の第４段階の状態
を示す図である。図５４、図５９を参照して、アドレス
（Ｒａ，Ｃｅ）の不良メモリセルが検出され、アドレス
レジスタＲＡ♯４にはロウアドレスＲａが格納され、ア
ドレスレジスタＣＡ♯４にはコラムアドレスＣｅが格納
される。不良アドレスカウント部ＣＲ♯１〜ＣＲ♯４の
カウント値は４となり、また、不良アドレスカウント部
ＣＣ♯４にはカウント値１が保持される。

【０３８３】図６０は、アドレス格納の第５段階の状態
を示す図である。図５４、図６０を参照して、アドレス
（Ｒａ，Ｃｆ）に不良メモリセルが検出されると、ロウ
アドレスＲａの検出数は５となり、これは、すべての冗
長行ＣＲＥＤを割当てても置換不可能な状態であるの
で、ロウアドレスＲａは冗長行ＲＲＥＤのいずれか１本
によって置換されることが決定する。

【０３８４】フラグ保持部ＦＲ♯１にはフラグが設定さ
れ、アドレスレジスタＲＡ♯１に格納されたロウアドレ
スＲａはアドレスが固定化される。また、以降は、不良
メモリセルのロウアドレスがＲａであれば、コラムアド
レスは保持する必要がなくなる。したがって、アドレス
レジスタＣＡ♯１はアドレスフリーな状態となる。ま
た、アドレスレジスタＲＡ♯２〜ＲＡ♯４、ＣＡ♯２〜
ＣＡ♯４に設定されていたアドレスはクリアされる。

【０３８５】図６１は、アドレス格納の第６段階の状態
を示す図である。図５４、図６１を参照して、アドレス
（Ｒｂ，Ｃａ）に不良メモリセルが発見され、アドレス
レジスタＲＡ♯２にはロウアドレスＲｂが設定され、不
良アドレスカウント部ＣＲ♯２には１が保持される。ま
た、アドレスレジスタＣＡ♯２にはコラムアドレスＣａ
が格納され、不良アドレスカウント部ＣＣ♯２にはカウ
ント値１が保持される。

【０３８６】図６２は、アドレス格納の第７段階の状態
を示す図である。図５４、図６２を参照して、アドレス
（Ｒｃ，Ｃａ）に不良メモリセルが検出されると、アド
レスレジスタＲＡ♯１にはロウアドレスＲｃが格納さ
れ、不良アドレスカウント部ＣＲ♯３には１が保持され
る。また、アドレスレジスタＣＡ♯３にはコラムアドレ
スＣａが格納され、不良アドレスカウント部ＣＣ♯２、
ＣＣ♯３のカウント値は２となる。

【０３８７】図６３は、検査完了後のアドレス格納の状
態を示す図である。図５４、図６３を参照して、検査終
了後にカウント値が１を超える場合には、効率のよい救
済を達成するため、最終的にアドレスレジスタＣＡ♯
２、ＣＡ♯３がともに格納しているロウアドレスＣａが
置換列と設定され、フラグ保持部ＦＣ♯２にはフラグが
立ち、アドレスレジスタＲＡ♯２に設定されていたロウ
アドレスはフリーな状態となる。また、アドレスレジス
タＲＡ♯３、ＣＡ♯３に設定されていたアドレスはクリ
アされる。

【０３８８】以上のようにして、最終的に、冗長行およ
び冗長列がどのように置換されるかが決定される。

【０３８９】以上説明した、アドレス処理部の動作をフ
ローチャートを用いて再度説明する。

【０３９０】図６４、図６５は、検査時の不良アドレス
の格納および検査終了後の救済判定のフローを示すフロ
ーチャートである。

【０３９１】図６４、図６５を参照して、ＢＩＳＴ実行
中においてサスペンドフラグからの不良アドレスを受け
ると、ステップＳ０１においてアドレス格納処理がスタ
ートする。次いで、ステップＳ０２においてフリー化さ
れているアドレスと不良アドレスの一致が判定される。
ここで、フリー化されているアドレスとは、行置換がさ
れることが確定したロウアドレスを有し、その後さらに
発見された不良メモリセルのコラムアドレス、または、
列置換されることが確定したコラムアドレスを有し、そ
の後さらに発見された不良メモリセルのロウアドレスで
ある。

【０３９２】フリー化されているアドレスにあてはまら
ない場合は、ステップＳ０３に進みアドレスレジスタへ
の書込が実施される。

【０３９３】次にステップＳ０４において、既にアドレ
スレジスタに格納されているアドレスとの一致比較が行
なわれる。一致した場合はステップＳ０７に進み、一致
しない場合はステップＳ０５に進む。

【０３９４】ステップＳ０５においては、アドレスが格
納されたアドレスレジスタが冗長列および冗長行の数を
超えているか否かが判断される。超えている場合はステ
ップＳ１５に進み、検査されているチップの救済が不可
能であることが判断される。そしてＢＩＳＴは中断され
る。

【０３９５】アドレスが格納されているアドレスレジス
タの数が冗長列および冗長行の数を超えない場合は、ス
テップＳ０６に進む。

【０３９６】ステップＳ０６では、それぞれのアドレス
レジスタに対応して設けられているカウンタの値に１が
加算される。そして次にステップＳ１４に進み不良アド
レスの格納処理が終了しＢＩＳＴが継続される。

【０３９７】ステップＳ０２においてフリー化されてい
るアドレスとの一致が検出された場合は、その不良アド
レスは既に救済されることが決定しているため、アドレ
スを格納する必要はなく、ステップＳ１４に進みアドレ
ス格納処理が終了される。

【０３９８】ステップＳ０４において、既に格納された
不良アドレスとロウアドレスまたはコラムアドレスが一
致した場合は、ステップＳ０７に進む。ステップＳ０７
では、一致したアドレスがロウアドレスか否かが判断さ
れる。

【０３９９】一致したアドレスがロウアドレスである場
合は、ステップＳ０８に進み、一致したロウアドレスに
対応するカウンタの値がインクリメントされる。

【０４００】そして、ステップＳ０９に進む。ステップ
Ｓ０９では、インクリメントされたカウンタの値がコラ
ムのリミット値（使用可能冗長数）を超えているか否か
が判断される。リミット値を超えている場合は、ステッ
プＳ１０に進み、ロウアドレスの救済が決定されロウア
ドレスが固定され対応するフラグ保持部にフラグが立
つ。そして、重複した同一アドレスのレジスタがクリア
され、アドレスレジスタの内容が再配置される。すなわ
ち、クリアされたレジスタ部にアドレスが詰められる。
そして、固定化されたロウアドレスに対応するコラムア
ドレス分がフリー化されそしてコラムリミット値が−１
される。

【０４０１】ステップＳ０９の結果が否定的な場合はス
テップＳ１４に進みアドレス格納処理が終了される。

【０４０２】ステップＳ０７において、一致したアドレ
スがロウアドレスでない場合はステップＳ１１に進む。

【０４０３】この場合は一致したアドレスはコラムアド
レスである。ステップＳ１１では、一致するコラムアド
レスに対応して設けられているカウンタの値がインクリ
メントされる。続いてステップＳ１２において、インク
リメントされたカウンタの値がロウのリミット値（使用
可能冗長数）を超えているか否かが判断される。超えて
いない場合はステップＳ１４に進みアドレス格納処理が
終了する。

【０４０４】ロウのリミット値を超えている場合は、コ
ラムアドレスの救済が決定されコラムアドレスが固定さ
れ対応するフラグ保持部にフラグが立つ。そして、同一
コラムアドレスを格納していたレジスタがクリアされア
ドレスレジスタの内容の再配置が行なわれる。アドレス
レジスタの内容の再配置とは、クリアされたレジスタに
クリアされないアドレスを順に詰めることである。そし
て、ロウアドレスがフリー化されロウのリミット値が−
１される。そして、ステップＳ１４に進み、アドレス格
納処理が終了しＢＩＳＴが継続される。

【０４０５】ステップＳ０１からステップＳ１４までの
アドレス格納処理のサイクルを繰返し、最後にＢＩＳＴ
が終了すると、ＢＩＳＴ終了フラグが出力されステップ
Ｓ１６に進む。ステップＳ１６ではアドレスの固定化が
行なわれる。このアドレスの固定化は対応するカウンタ
のカウント値が多い順に行なわれる。そして次にステッ
プＳ１７において、救済判定が終了する。すなわち、冗
長列が置換される列アドレスおよび冗長行が置換される
行アドレスが決定される。そして、決定された置換アド
レスはアドレスプログラム部への転送もしくは置換処理
に対応する電気ヒューズの破壊処理の段階へと進む。

【０４０６】図６６は、救済用アドレスがアドレス処理
部８４２から各バンクのプログラム処理部に転送される
様子を説明するための図である。

【０４０７】図６６を参照して、アドレス処理部８４２
には、ロウアドレス処理系としてフラグ保持部ＦＲ、不
良アドレスカウント部ＣＲ、ロウアドレスレジスタＲ
Ａ、コラムアドレス処理系として、フラグ保持部ＦＣ、
不良アドレスカウント部ＣＣ、コラムアドレスレジスタ
ＣＡが設けられる。

【０４０８】さらに、アドレス処理部からロウ系のアド
レスに関するデータを順に受ける接続シフト部ＲＳＦ
Ｔ、アドレスラッチＲＬＡＴ♯１〜ＲＬＡＴ♯４、デマ
ルチプレクサＲＤＥＭが設けられ、各バンクに対応し
て、置換するためのロウアドレスを設定する設定部ＲＳ
ＥＴと、設定部ＲＳＥＴに設定されたロウアドレスがデ
ータ読出時に入力されるロウアドレスと一致するか否か
を判定するアドレス比較部ＲＣＭＰとが設けられる。

【０４０９】さらに、アドレス処理部からコラム系のア
ドレスに関するデータを順に受ける接続シフト部ＣＳＦ
Ｔ、アドレスラッチＣＬＡＴ♯１〜ＣＬＡＴ♯２、デマ
ルチプレクサＣＤＥＭが設けられる。

【０４１０】各バンクに対応して、置換を行うコラムア
ドレスが設定される設定部ＣＳＥＴと設定部ＣＳＥＴに
設定されたコラムアドレスとデータ読出時に入力される
コラムアドレスとを比較し一致を検出するアドレス比較
部ＣＣＭＰとが設けられる。

【０４１１】今、ＢＩＳＴが終了しフラグ保持部ＦＲに
ロウアドレスＲＡに対応する部分にフラグが立ってお
り、コラムアドレスＣＡに対応するフラグ保持部ＦＣに
フラグが立っている場合を考える。接続シフト部ＲＳＦ
Ｔは、フラグ保持部ＦＲにフラグが立っているアドレス
のみをアドレスラッチＲＬＡＴ♯１に転送する。デマル
チプレクサＲＤＥＭは、ＢＩＳＴがバンクごとに実施さ
れるときに対応するバンクに対してアドレスラッチが保
持するアドレスを転送する。アドレス情報の伝達に合わ
せて、設定部ＲＳＥＴには信号ＨＢＲＥＡＫによって高
電圧が印加され、設定されたロウアドレスに対応するヒ
ューズが破壊され、置換アドレスが固定される。

【０４１２】このようにして、置換アドレスの設定が終
了すると、アドレス比較部ＲＣＭＰにロウアドレスが入
力された際に、設定された置換アドレスと一致が検出さ
れた場合は一致検出信号ＲＨＩＴ１１が活性化し、不良
メモリセルを含む行は非活性化され、代わりに冗長行が
活性化される。

【０４１３】同様な動作がコラムアドレス処理に関して
も行なわれる。以上説明したように、実施の形態３の同
期型半導体記憶装置は、ＢＩＳＴを実施する際に内部情
報を外部に出力し、動作解析に役立てたり、冗長置換の
アドレスを得たりすることが可能である。さらには、検
査結果の内部情報を内部に保持し自身で冗長置換を実施
したりすることが可能である。したがって、同期型半導
体記憶装置の検査コストの削減ができる。

【０４１４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０４１５】

【発明の効果】請求項１，２に記載の同期型半導体記憶
装置は、データ出力をモニタするために必要なデータ入
出力端子の数を減らすことができ、半導体記憶装置の検
査においてテスタが使用するチャネル数を減らすことが
できる。したがって、半導体記憶装置の検査コストを下
げることができる。

【０４１６】請求項３に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置の奏する効
果に加え、不良検出率を大幅に改善することが可能とな
る。

【０４１７】請求項４、５に記載の同期型半導体記憶装
置は、請求項１に記載の同期型半導体記憶装置の奏する
効果に加えて、観測するデータのデータレートを落とす
ことができ、性能のさほど高くないテスタ装置でも、検
査することが可能になる。

【０４１８】請求項６，７に記載の同期型半導体記憶装
置は、ＢＩＳＴテストを行う前に、予めＢＩＳＴを制御
する回路の動作を確認することが可能となる。

【０４１９】請求項８に記載の同期型半導体記憶装置
は、請求項６に記載の同期型半導体記憶装置の奏する効
果に加えて、ＢＩＳＴ用のＲＡＭ部が正常に動作するか
どうかが分かる。またＲＡＭのテストに必要となるピン
数を減らすことができる。

【０４２０】請求項９、１０に記載の同期型半導体記憶
装置は、ＢＩＳＴを実行する場合でも、内部で検知され
た不良アドレスを外部に接続されるテスタ装置等に対し
て出力することが可能であるので、ＢＩＳＴの結果出力
されたアドレスを利用して、冗長置換を実行することが
可能となる。

【０４２１】請求項１１〜１４に記載の同期型半導体記
憶装置は、高価な試験装置が無くとも不良アドレスの検
出および冗長置換がチップ自身で実行できるので、さら
にコスト低減を図ることができる。

【０４２２】請求項１５、１６に記載の同期型半導体記
憶装置は、ＢＩＳＴを実行する際に、内部の状態もテス
ト装置でモニタできるため、動作確認の結果がより一層
確実にできるとともに、不具合が発生した場合の原因解
明等がやりやすくなるという効果がある。

【０４２３】請求項１７に記載の同期型半導体記憶装置
のテスト方法は、ＢＩＳＴ用のＲＡＭ部が正常に動作す
るかどうかが分かる。またＲＡＭのテストに必要となる
ピン数を減らすことができる。

【０４２４】請求項１８に記載の同期型半導体記憶装置
は、テスト結果出力信号の少ない観測回数においても、
同期型半導体記憶装置の良品／不良品の判別は可能とな
り、性能の低いテスタにおいても同期型半導体記憶装置
の良品／不良品の判別ができる。不良判定となった場合
に、シフトレジスタの出力信号を観測することで、不良
が発生したアドレスを知る手掛かりを得ることも可能で
ある。

【図面の簡単な説明】

【図１】本発明の同期型半導体記憶装置１０００の全
体構成を示す概略ブロック図である。

【図２】本発明の実施の形態１の同期型半導体記憶装
置１０００における各ブロックの配置例を示す概略図で
ある。

【図３】非同期の概念を説明するための動作波形図で
ある。

【図４】各バンクと各入出力回路の接続を説明するた
めの概略図である。

【図５】メモリバンクからデータがデータ入出力端子
ＤＱ０に出力される流れを説明するための図である。

【図６】データ入出力端子ＤＱ０からバンクへデータ
が書込まれる流れを説明するための図である。

【図７】データ入出力端子ＤＱ０〜ＤＱ１５の部分の
構成の概略を示す図である。

【図８】図７に示したデータ入出力端子ＤＱ０〜ＤＱ
３に対応する部分を拡大して示した図である。

【図９】同期型半導体記憶装置１０００が入出力回路
部を通してデータを授受する概略を説明するための図で
ある。

【図１０】実施の形態１に用いられる入出力回路６４
の構成を示す回路図である。

【図１１】図１０に示したリード時にデータを保持す
るラッチ１４８の構成を示す回路図である。

【図１２】図１０に示したデータ書込時にデータを保
持するラッチ回路１５６の構成を示す回路図である。

【図１３】図１０に示したシフトレジスタ１６２の構
成を示す回路図である。

【図１４】図１３に示したフリップフロップ５１２の
構成を示す回路図である。

【図１５】実施の形態１におけるデータの読出テスト
の概念を説明するための概念図である。

【図１６】図１５に対応したより詳しい入出力回路６
４１の構成を示す回路図である。

【図１７】実施の形態１のデータ読出テストの動作を
説明するための動作波形図である。

【図１８】実施の形態１における読出テストの動作を
説明するための概念図である。

【図１９】図１８に示した一致検出回路ＭＡＴ１１、
ＭＡＴ１２の構成を示す回路図である。

【図２０】実施の形態１の変形例１における読出テス
トの概念を示す概念図である。

【図２１】実施の形態１の変形例１における入出力回
路６４２の構成を示す回路図である。

【図２２】実施の形態１の変形例１における読出テス
トの動作を説明するための動作波形図である。

【図２３】実施の形態１の変形例２におけるデータ読
出テストの概念を示す概念図である。

【図２４】図２３における一致検出回路ＭＡＴ４の構
成を示す回路図である。

【図２５】実施の形態１の変形例２における読出テス
トの説明をするための動作波形図である。

【図２６】実施の形態１の変形例３におけるデータ読
出テストの概念を示す概念図である。

【図２７】一致検出回路ＭＡＴ５および反転スイッチ
回路ＩＶＳＷの構成を示す回路図である。

【図２８】実施の形態１の変形例３における読出テス
トを説明するための動作波形図である。

【図２９】実施の形態２の同期型半導体記憶装置に用
いられるテスト結果出力回路ＴＯＣの構成を示す回路図
である。

【図３０】テスト結果出力回路ＴＯＣの動作を説明す
るための動作波形図である。

【図３１】実施の形態３の同期型半導体記憶装置２１
００の全体構成を示す概略ブロック図である。

【図３２】同期型半導体記憶装置２１００のＢＩＳＴ
を実施する際の入出力バッファを介してのデータ入力を
説明するための図である。

【図３３】図３２における検知回路ＳＶＩＨＤＥＣに
関する構成を示す回路図である。

【図３４】ＲＡＭ部ＢＲＡＭの構成例を説明するため
のブロック図である。

【図３５】図３４におけるフリップフロップＲ♯ｍｎ
およびトランスファゲートＴＧ♯ｍｎの構成を示す回路
図である。

【図３６】ＢＩＳＴを実行するための回路のテストに
関するシーケンスを示す図である。

【図３７】エントリテストを実施するための構成を説
明するためのブロック図である。

【図３８】エントリテストおよびＲＡＭ部へのデータ
書込を説明するための動作波形図である。

【図３９】ＲＡＭ部ＢＲＡＭのテストについて説明す
るためのブロック図である。

【図４０】ＲＡＭ部ＢＲＡＭのテストについて説明す
るためのフローチャートである。

【図４１】ＲＡＭ部ＢＲＡＭの読出テスト実行の説明
をするための動作波形図である。

【図４２】ＢＩＳＴ実行時において内部データを外部
に対して出力する構成を示す図である。

【図４３】データ入出力端子から外部にテスト実行状
況を出力する様子を説明するための動作波形図である。

【図４４】ＢＩＳＴの内部情報を出力する際に用いら
れる縮退回路ＲＤＣの構成を示す回路図である。

【図４５】コマンドやアドレスデータを縮退させて使
用した場合の動作を説明するための動作波形図である。

【図４６】ＢＩＳＴ実行時において不良アドレスを外
部に読出すための構成を示すブロック図である。

【図４７】アドレスの出力を説明するための動作波形
図である。

【図４８】ＢＩＳＴ実行時に検出された不良アドレス
をもとに冗長置換を行なう第１の構成を示す図である。

【図４９】ＢＩＳＴ終了後に冗長置換を行なう第２の
構成を示すブロック図である。

【図５０】図４９におけるアドレス処理部８５２に含
まれるアドレス固定を行うための構成を示す図である。

【図５１】図４９におけるアドレスプログラムラッチ
８５６の構成を示す回路図である。

【図５２】アドレス処理部においてアドレス固定が行
われる様子を説明するための動作波形図である。

【図５３】アドレス固定後における電源立ち上げ後の
動作を説明する動作波形図である。

【図５４】メモリアレイにおけるメモリセルのテスト
について説明するための図である。

【図５５】図４８に示したアドレス処理部８４２の概
略構成を説明するための概略図である。

【図５６】アドレス格納の第１段階の状態を示す図で
ある。

【図５７】アドレス格納の第２段階の状態を示す図で
ある。

【図５８】アドレス格納の第３段階の状態を示す図で
ある。

【図５９】アドレス格納の第４段階の状態を示す図で
ある。

【図６０】アドレス格納の第５段階の状態を示す図で
ある。

【図６１】アドレス格納の第６段階の状態を示す図で
ある。

【図６２】アドレス格納の第７段階の状態を示す図で
ある。

【図６３】検査完了後のアドレス格納の状態を示す図
である。

【図６４】検査時の不良アドレスの格納および検査終
了後の救済判定のフローを示すフローチャートである。

【図６５】検査時の不良アドレスの格納および検査終
了後の救済判定のフローを示すフローチャートである。

【図６６】救済用アドレスがアドレス処理部から各バ
ンクのプログラム処理部に選択される様子を説明するた
めの図である。

【図６７】従来のＢＩＳＴ（ビルトインセルフテス
ト）機能付のメモリのブロック構成を示すブロック図で
ある。

【符号の説明】

１０ロウプリデコーダ、１４コラムプリデコーダ、
ＲＤロウデコーダ、ＣＤコラムデコーダ、２２デ
ータ変換部、３０ＤＬＬ回路、６４，６４ａ〜６４
ｆ，６４１，６４２入出力回路、１０２，１０４リ
ードアンプ、１２２，１２４ライトアンプ、ＲＤＢ
リードデータバス、ＷＤＢライトデータバス、１４
６，１４８，１５４，１５６，Ｌ１，Ｌ２ラッチ、１
４２，１４３レシーバ、１５８バスドライバ、１６
２，１６４，１７２，１７４，１８０，１８２シフト
レジスタ、１５０出力バッファ、１５２入力バッフ
ァ、３０２，ＭＰＸマルチプレクサ、ＭＡＴ１〜ＭＡ
Ｔ４，ＭＡＴ１１〜ＭＡＴ１２，２３０，２５０一致
検出回路、ＯＢＵＦ出力バッファ、ＤＱｉ，ＤＱｊ，
ＤＱｋデータ入出力端子、２３４，２３８、Ｅ１１
１，Ｅ１１２，Ｅ１２１，Ｅ１２２，２５１，Ｇ１，Ｇ
２ＥＸＯＲ回路、２３６，２４０，２５２，２５４
切換回路、Ｅ１１３，Ｅ１２３ＯＲ回路、Ｅ４１，Ｅ
５１ゲート回路、Ｅ４２，Ｅ５２ＡＮＤ回路、ＩＶ
ＳＷ反転スイッチ、ＤＦ１〜ＤＦ９，Ｒ＃００〜Ｒ＃
ｍｎフリップフロップ、６５０ＰＬＬ回路、６４９
ＢＩＳＴ回路、ＰＧパターンジェネレート部、ＢＲ
ＡＭＲＡＭ部、ＳＲ１〜ＳＲ６ステップ、６６６
ラッチ回路、６８２カウンタ、ＩＤＥＣデコーダ、
ＴＧ＃００〜ＴＧ＃ｍｎトランスファゲート、ＭＮ４
ＮチャネルＭＯＳトランジスタ、ＳＶＩＨＤＥＣ検
知回路、ＳＷ０１，ＳＷ０２スイッチ回路、ＲＤＣ縮
退回路、８０１不良検知回路、８１６，８２０エッ
ジ検出回路、ＲＲＥＤ冗長行、ＣＲＥＤ冗長列、８４
２アドレス処理部、８４８アドレスプログラムラッ
チ、ＦＲ＃１〜ＦＲ＃６，ＦＣ＃１〜ＦＣ＃６フラグ
保持部、ＲＡ♯１〜ＲＡ♯６，ＣＡ♯１〜ＣＡ♯６ア
ドレスレジスタ、ＣＲ♯１〜ＣＲ♯６，ＣＣ♯１〜ＣＣ
♯６カウンタ、１０００，２０００同期型半導体記
憶装置。

Claims

【特許請求の範囲】

【請求項１】メモリアレイと、前記メモリアレイから第１、第２の記憶データをアドレ
ス信号に応じて一括して読出しを行う読出回路と、前記第１、第２の記憶データをそれぞれ受ける第１、第
２のデータバスと、前記第１、第２のデータバスから前記第１、第２の記憶
データを受ける第１の入出力回路とを備え、前記第１の入出力回路は、前記第１、第２の記憶データをともに受け、第１、第２
の出力データを出力するデータ処理部を含み、前記データ処理部は、通常動作時には前記第１、第２の
出力データとしてそれぞれ前記第１、第２の記憶データ
を出力し、テスト時には前記第１、第２の記憶データに
所定の変換処理を施し前記第１、第２の出力データを発
生し、前記第１、第２の出力データをそれぞれ受ける第１、第
２のデータ保持回路と、前記第１、第２のデータ保持回路が保持した前記第１、
第２の出力データをうけて、クロック信号に応じて交互
に出力する出力回路とをさらに含み、前記出力回路の出力を受ける第１の出力ノードをさらに
備える、同期型半導体記憶装置。
【請求項２】通常動作時に前記メモリアレイから前記
第１、第２の記憶データとともに一括して読み出される
第３、第４の記憶データを受けて、前記クロック信号に
応じて交互に出力する第２の入出力回路と、通常動作時に前記第２の入出力回路の出力を受ける第２
の出力ノードとをさらに備え、前記データ処理部は、少なくとも前記第１の記憶データと前記第３の記憶デー
タとの一致判定結果に応じて前記第１の出力データを前
記テスト時に出力する第１の縮退回路と、少なくとも前記第２の記憶データと前記第４の記憶デー
タとの一致判定結果に応じて前記第２の出力データを前
記テスト時に出力する第２の縮退回路とを含む、請求項
１に記載の同期型半導体記憶装置。
【請求項３】通常動作時に前記メモリアレイから前記
第１、第２の記憶データとともに一括して読み出される
第５、第６の記憶データを受けて、前記クロック信号に
応じて交互に出力する第３の入出力回路と、通常動作時に前記第３の入出力回路の出力を受ける第３
の出力ノードとをさらに備え、前記第１の縮退回路は、少なくとも前記第１の記憶データと前記第３の記憶デー
タとの一致判定を行う第１の一致判定回路と、少なくとも前記第１の記憶データと前記第５の記憶デー
タとの一致判定を行う第２の一致判定回路と、前記第１、第２の一致判定回路がともに一致を検出した
ときに、前記テスト時に前記第１の出力データを活性化
する第１のゲート回路とを有し、前記第２の縮退回路は、少なくとも前記第２の記憶データと前記第４の記憶デー
タとの一致判定を行う第３の一致判定回路と、少なくとも前記第２の記憶データと前記第６の記憶デー
タとの一致判定を行う第４の一致判定回路と、前記第３、第４の一致判定回路がともに一致を検出した
ときに、前記テスト時に前記第２の出力データを活性化
する第２のゲート回路とを有する、請求項２に記載の同
期型半導体記憶装置。
【請求項４】通常動作時に前記メモリアレイから前記
第１、第２の記憶データとともに一括して読み出される
第３、第４の記憶データを受けて、前記クロック信号に
応じて交互に出力する第２の入出力回路と、通常動作時に前記第２の入出力回路の出力を受ける第２
の出力ノードとをさらに備え、前記データ処理部は、少なくとも前記第１ないし第４の記憶データが一致する
ことを判定し、判定結果をともに前記第１、第２の出力
データとして前記テスト時に出力する第１の一致判定回
路を含む、請求項１に記載の同期型半導体記憶装置。
【請求項５】前記出力回路は、前記クロック信号の活
性化、不活性化にそれぞれ応じて前記第１、第２の出力
データを出力する、請求項４に記載の同期型半導体記憶
装置。
【請求項６】メモリアレイと、前記メモリアレイに対するセルフテストの実行を制御
し、前記メモリアレイにアドレス信号とコマンド信号と
を与え、かつ、記憶データを授受するＢＩＳＴ（ビルト
インセルフテスト）制御回路と、前記セルフテストが実行可能かどうかをテストする予備
テストを実行する予備テストモード時に、前記予備テス
トのテスト結果を出力する第１の端子とを備える、同期
型半導体記憶装置。
【請求項７】前記セルフテストの実行を指定するため
に第１の電源電位を超える第１の所定電位が加えられる
第２の端子と、前記第２の端子に前記所定の電位が与えられたことを検
知する検知回路と、前記検知回路の出力に応じてＢＩＳＴ実行フラグがセッ
トされ、前記ＢＩＳＴ実行フラグを前記ＢＩＳＴ制御回
路に対して出力するフラグ保持部と、前記検知回路が前記検知をしたことを前記予備テストモ
ードにおいて前記第１の端子に出力する出力回路とを含
む、請求項６に記載の同期型半導体記憶装置。
【請求項８】前記ＢＩＳＴ制御回路は、前記セルフテストの手順に対応するテストデータを格納
するＲＡＭ部と、前記ＲＡＭ部に記憶された前記テストデータに基づき前
記セルフテストの制御を行うパターンジェネレート部と
を含み、前記テスト結果は、前記ＲＡＭ部に記憶された前記テストデータを含み、前記ＲＡＭ部は、前記セルフテスト実行時に前記パターンジェネレート部
によって選択される単位である第１ないし第ｎ群の記憶
ユニット（ｎは自然数）を含み、各前記群の記憶ユニットは、前記セルフテスト実行時には一括して選択され、前記パ
ターンジェネレート部に前記テストデータを出力し、前
記予備テストモードにおいては直列に接続されたシフト
レジスタとなる、ｍ個の記憶ユニットをそれぞれ有し
（ｍは自然数）、前記予備テストモードにおいて、前記第１群の記憶ユニ
ットは、前記第１の端子から前記テストデータを受けて
前記第２群の記憶ユニットに出力し、前記予備テストモードにおいて、前記第ｉ群（ｉは２〜
ｎ−１の自然数）の記憶ユニットは、前記第（ｉ＋１）
群の記憶ユニットに前記テストデータを出力し、前記予備テストモードにおいて、前記第ｎ群の記憶ユニ
ットは、前記第１の端子に前記テストデータを出力す
る、請求項６に記載の同期型半導体記憶装置。
【請求項９】前記ＢＩＳＴ制御回路は、前記セルフテ
スト実行時において、前記メモリアレイに不良箇所が発
見されると、前記セルフテストを一時中断し、前記不良
箇所に対応する不良アドレスの各ビットをシーケンシャ
ルに出力し、各前記ビットを受けて外部に出力する第２の端子をさら
に備える、請求項６に記載の同期型半導体記憶装置。
【請求項１０】前記メモリアレイからの複数の読出デ
ータの一致を検出する不良検知回路と、前記不良検知回路の出力に応じて前記セルフテストを一
時中断するサスペンドフラグを出力するフラグ保持部
と、前記サスペンドフラグに応じて前記不良アドレス出力動
作を実施するための認識信号を外部に出力する第３の端
子と、外部から前記不良アドレスの受信が完了したことを示す
完了信号が入力される第４の端子と、前記完了信号に応じて前記フラグ保持部にサスペンドフ
ラグのリセット信号を出力する完了検出回路とをさらに
備える、請求項９に記載の同期型半導体記憶装置。
【請求項１１】前記メモリアレイは、行列状に配列される複数の正規のメモリセルと、冗長メモリセルからなる複数の冗長行と、冗長メモリセルからなる複数の冗長列とを含み、前記メモリアレイからの複数の読出データの一致を検出
する不良検知回路と、前記不良検知回路の出力に応じて前記不良箇所に対応す
る不良アドレスを受け、アドレス処理を行い、対応する
情報を保持し、前記ＢＩＳＴ制御回路が出力するテスト
終了信号に応じて前記冗長行への置換を実施する行と冗
長列への置換を実施する列とにそれぞれ対応する置換行
アドレスと置換列アドレスとを決定するアドレス処理部
と、前記不良検知回路の出力に応じて前記セルフテストを一
時中断するサスペンドフラグを出力し、前記アドレス処
理部から前記アドレス処理の終了を示す処理完了信号を
受けて前記サスペンドフラグをリセットするフラグ保持
部とをさらに備える、請求項６に記載の同期型半導体記
憶装置。
【請求項１２】前記アドレス処理部は、冗長行の数と冗長列の数の和である第１の数のアドレス
保持部を含み、各前記アドレス保持部は、不良アドレスの行アドレスを保持する行アドレスレジス
タと、前記行アドレスレジスタに対応して設けられ、前記行ア
ドレスレジスタが格納している行アドレスの検出回数を
計数する行カウンタと、前記行アドレスレジスタに対応して設けられ、前記行ア
ドレスレジスタが格納している行アドレスが置換決定さ
れたことを保持する行フラグ設定部と、不良アドレスの列アドレスを保持する列アドレスレジス
タと、前記列アドレスレジスタに対応して設けられ、前記列ア
ドレスレジスタが格納している列アドレスの検出回数を
計数する列カウンタと、前記列アドレスレジスタに対応して設けられ、前記列ア
ドレスレジスタが格納している列アドレスが置換決定さ
れたことを保持する列フラグ設定部とを含み、前記アドレス処理部は、前記列アドレスカウンタおよび
前記行アドレスカウンタの計数値に基づいて前記行アド
レス置換および列アドレス置換を決定する、請求項１１
に記載の同期型半導体記憶装置。
【請求項１３】前記ＢＩＳＴ制御回路が出力するテス
ト終了信号に応じて、前記アドレス処理部が決定した前
記置換アドレスを受け置換アドレスを保持し、前記メモ
リアレイの通常読出時の指定アドレスが前記置換アドレ
スと一致した時に置換指示信号を出力する置換アドレス
設定部をさらに備え、前記置換アドレス設定部は、前記テスト終了信号に応じて前記置換アドレスを受けて
保持する不揮発性記憶素子を含む、請求項１１に記載の
同期型半導体記憶装置。
【請求項１４】前記ＢＩＳＴ制御回路が出力するテス
ト終了信号に応じて、前記アドレス処理部が決定した前
記置換アドレスを受け置換アドレスを保持し、前記メモ
リアレイの通常読出時の指定アドレスが前記置換アドレ
スと一致した時に置換指示信号を出力する置換アドレス
設定部をさらに備え、前記置換アドレス設定部は、前記テスト終了信号に応じて、アドレスに対応して導通
状態が変更される複数のヒューズ素子を含む、請求項１
１に記載の同期型半導体記憶装置。
【請求項１５】第１の端子群と、前記メモリアレイと前記第１入出力端子群との間に設け
られ、前記セルフテスト実行時に活性化され前記内部回
路の状態を示すデータ群を前記第１の入出力端子群に出
力するデータ伝達回路とをさらに備え、前記データ群は、ともに前記メモリアレイの記憶動作に用いられるコマン
ドデータとアドレスデータと記憶データに対応するテス
ト出力データとを含む、請求項６に記載の同期型半導体
記憶装置。
【請求項１６】前記コマンドデータ、前記アドレスデ
ータ、前記記憶データのいずれかを縮退し、前記テスト
出力データを出力する縮退回路をさらに備える、請求項
１５に記載の同期型半導体記憶装置。
【請求項１７】同期型半導体記憶装置のテスト方法で
あって、前記同期型半導体記憶装置は、メモリアレイと、前記メモリアレイに対するビルトインセルフテスト（Ｂ
ＩＳＴ）の実行を制御し、前記メモリアレイにアドレス
信号とコマンド信号とを与え、かつ、記憶データを授受
するＢＩＳＴ制御回路と、前記ビルトインセルフテスト（ＢＩＳＴ）が実行可能か
どうかをテストする予備テストを実行する予備テストモ
ード時に、前記予備テストのテスト結果を出力する第１
の端子とを備え、前記ＢＩＳＴ制御回路は、前記セルフテストの手順に対応するテストデータを格納
するＲＡＭ部と、前記ＲＡＭ部に記憶された前記テストデータに基づき前
記セルフテストの制御を行うパターンジェネレート部と
を含み、前記テスト結果は、前記ＲＡＭ部に記憶された前記テストデータを含み、前記ＲＡＭ部は、前記セルフテスト実行時に前記パターンジェネレート部
によって選択される単位である第１ないし第ｎ群の記憶
ユニット（ｎは自然数）を含み、各前記群の記憶ユニットは、前記セルフテスト実行時には一括して選択され、前記パ
ターンジェネレート部に前記テストデータを出力し、前
記予備テストモードにおいては直列に接続されたシフト
レジスタとなる、ｍ個の記憶ユニットをそれぞれ有し
（ｍは自然数）、前記第１の端子から前記テストデータを入力し前記第１
群ないし第ｎ群の記憶ユニットに順次データをシフトし
て格納する第１のステップと、前記テストデータを前記第１の端子を介して前記第ｎ群
の記憶ユニットから第１ないし第ｎ群の記憶ユニットに
設定された前記テストデータを順にシフトして読出す第
２のステップとを備える、同期型半導体記憶装置のテス
ト方法。
【請求項１８】メモリアレイと、クロック信号に応じて前記メモリアレイから一括して読
み出される複数の記憶データを受けて一致を検出する第
１の一致検出回路と、前記一致検出回路の出力をうけるシフトレジスタとを備
え、前記シフトレジスタは、前記クロック信号に応じて前記記憶データの取込みおよ
び保持データの出力を行う、直列に接続された第１ない
し第ｎの保持回路を含み（ｎは２以上の自然数）、前記第１ないし第ｎの保持回路の出力がすべて一致する
か否かを判定する第２の一致検出回路をさらに備える、
同期型半導体記憶装置。