JP2002251900A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G11C29/26—Accessing multiple arrays
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低消費電力な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、ブロックＢＬＫ０〜
ＢＬＫ７から成るメモリセル領域と、ブロックＢＬＫ８
〜ＢＬＫ１５から成るメモリセル領域とを含む。ブロッ
クＢＬＫ０〜ＢＬＫ６およびブロックＢＬＫ８〜ＢＬＫ
１４は連続して配置される。ブロックデコーダ３２は、
ブロックＢＬＫ０〜ＢＬＫ１５へ、それぞれ、ブロック
選択信号ＢＳ０〜ＢＳ１５を出力する。
ＢＬＫ７から成るメモリセル領域と、ブロックＢＬＫ８
〜ＢＬＫ１５から成るメモリセル領域とを含む。ブロッ
クＢＬＫ０〜ＢＬＫ６およびブロックＢＬＫ８〜ＢＬＫ
１４は連続して配置される。ブロックデコーダ３２は、
ブロックＢＬＫ０〜ＢＬＫ１５へ、それぞれ、ブロック
選択信号ＢＳ０〜ＢＳ１５を出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、低消費電力化が
可能な半導体記憶装置またはバーンインテストの高速化
が可能な半導体記憶装置に関するものである。
可能な半導体記憶装置またはバーンインテストの高速化
が可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭ（Ｄａｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において
は、図２１に示すようにセンスアンプが左右のメモリセ
ルアレイで共有されるシェアードセンスアンプの構成が
採用されている。図２１を参照して、メモリセルアレイ
ＭＣＡＬは、複数のメモリセルＭＣＬ１，２と、ビット
線対ＢＬＬ，／ＢＬＬと、ワード線ＷＬ０Ｌ，ＷＬ１Ｌ
とを含む。メモリセルＭＣＬ１，２は、ＮチャネルＭＯ
Ｓトランジスタ１５１とキャパシタ１５２とから成る。
ＮチャネルＭＯＳトランジスタ１５１は、そのソース端
子をビット線ＢＬＬまたは／ＢＬＬに接続し、ゲート端
子をワード線ＷＬ０Ｌ，ＷＬ１Ｌに接続し、ドレイン端
子をキャパシタ１５２の一方の電極に接続している。キ
ャパシタ１５２は、ＮチャネルＭＯＳトランジスタ１５
１と端子１５３との間に配置され、他方の電極（セルプ
レート電極）を端子１５３に接続する。端子１５３に
は、電源電圧Ｖｃｃの約半分の電圧値を有するセルプレ
ート電圧Ｖｃｐが供給される。
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において
は、図２１に示すようにセンスアンプが左右のメモリセ
ルアレイで共有されるシェアードセンスアンプの構成が
採用されている。図２１を参照して、メモリセルアレイ
ＭＣＡＬは、複数のメモリセルＭＣＬ１，２と、ビット
線対ＢＬＬ，／ＢＬＬと、ワード線ＷＬ０Ｌ，ＷＬ１Ｌ
とを含む。メモリセルＭＣＬ１，２は、ＮチャネルＭＯ
Ｓトランジスタ１５１とキャパシタ１５２とから成る。
ＮチャネルＭＯＳトランジスタ１５１は、そのソース端
子をビット線ＢＬＬまたは／ＢＬＬに接続し、ゲート端
子をワード線ＷＬ０Ｌ，ＷＬ１Ｌに接続し、ドレイン端
子をキャパシタ１５２の一方の電極に接続している。キ
ャパシタ１５２は、ＮチャネルＭＯＳトランジスタ１５
１と端子１５３との間に配置され、他方の電極（セルプ
レート電極）を端子１５３に接続する。端子１５３に
は、電源電圧Ｖｃｃの約半分の電圧値を有するセルプレ
ート電圧Ｖｃｐが供給される。
【０００３】ワード線ＷＬ０Ｌ，ＷＬ１Ｌは、電源電圧
Ｖｃｃよりも高い昇圧電圧Ｖｐｐが供給されると活性化
され、ＮチャネルＭＯＳトランジスタ１５１がオンす
る。そうすると、キャパシタ１５２の一方の電極はビッ
ト線ＢＬＬまたは／ＢＬＬと接続され、ビット線ＢＬＬ
または／ＢＬＬからキャパシタ１５２の一方の電極に電
荷が供給され、または一方の電極から電荷がビット線Ｂ
ＬＬまたは／ＢＬＬへ流出してデータの書込または読出
が行なわれる。したがって、ＮチャネルＭＯＳトランジ
スタ１５１は、データの書込または読出を行なうための
キャパシタ１５２にアクセスするためのアクセストラン
ジスタである。
Ｖｃｃよりも高い昇圧電圧Ｖｐｐが供給されると活性化
され、ＮチャネルＭＯＳトランジスタ１５１がオンす
る。そうすると、キャパシタ１５２の一方の電極はビッ
ト線ＢＬＬまたは／ＢＬＬと接続され、ビット線ＢＬＬ
または／ＢＬＬからキャパシタ１５２の一方の電極に電
荷が供給され、または一方の電極から電荷がビット線Ｂ
ＬＬまたは／ＢＬＬへ流出してデータの書込または読出
が行なわれる。したがって、ＮチャネルＭＯＳトランジ
スタ１５１は、データの書込または読出を行なうための
キャパシタ１５２にアクセスするためのアクセストラン
ジスタである。
【０００４】ビット線イコライズ回路１６０Ｌは、Ｎチ
ャネルＭＯＳトランジスタ１６１〜１６３から成る。Ｎ
チャネルＭＯＳトランジスタ１６１，１６２は、ビット
線ＢＬＬとビット線／ＢＬＬとの間に直列に接続され、
ＮチャネルＭＯＳトランジスタ１６３は、ビット線ＢＬ
Ｌとビット線／ＢＬＬとの間に直列に接続される。Ｎチ
ャネルＭＯＳトランジスタ１６１〜１６３は、そのゲー
ト端子にビット線イコライズ信号ＢＬＥＱＬを受ける。
ビット線イコライズ信号ＢＬＥＱＬが活性化されると、
ＮチャネルＭＯＳトランジスタ１６１〜１６３がオンさ
れ、ＮチャネルＭＯＳトランジスタ１６１とＮチャネル
ＭＯＳトランジスタ１６２との間のノード１６４に供給
される中間電圧ＶＨがビット線ＢＬＬ，／ＢＬＬに供給
され、ビット線対ＢＬＬ，／ＢＬＬは所定の電圧にイコ
ライズされる。この場合、ＮチャネルＭＯＳトランジス
タ１６３は、ビット線ＢＬＬ上の電位とビット線／ＢＬ
Ｌ上の電位とを等しくする機能を果たす。
ャネルＭＯＳトランジスタ１６１〜１６３から成る。Ｎ
チャネルＭＯＳトランジスタ１６１，１６２は、ビット
線ＢＬＬとビット線／ＢＬＬとの間に直列に接続され、
ＮチャネルＭＯＳトランジスタ１６３は、ビット線ＢＬ
Ｌとビット線／ＢＬＬとの間に直列に接続される。Ｎチ
ャネルＭＯＳトランジスタ１６１〜１６３は、そのゲー
ト端子にビット線イコライズ信号ＢＬＥＱＬを受ける。
ビット線イコライズ信号ＢＬＥＱＬが活性化されると、
ＮチャネルＭＯＳトランジスタ１６１〜１６３がオンさ
れ、ＮチャネルＭＯＳトランジスタ１６１とＮチャネル
ＭＯＳトランジスタ１６２との間のノード１６４に供給
される中間電圧ＶＨがビット線ＢＬＬ，／ＢＬＬに供給
され、ビット線対ＢＬＬ，／ＢＬＬは所定の電圧にイコ
ライズされる。この場合、ＮチャネルＭＯＳトランジス
タ１６３は、ビット線ＢＬＬ上の電位とビット線／ＢＬ
Ｌ上の電位とを等しくする機能を果たす。
【０００５】ＮチャネルＭＯＳトランジスタ１９０Ｌ，
１９１Ｌは、それぞれ、ビット線ＢＬＬ，／ＢＬＬ上で
ビット線イコライズ回路１６０Ｌとセンスアンプ１７０
との間に接続される。ＮチャネルＭＯＳトランジスタ１
９０Ｌ，１９１Ｌは、ビット線選択信号ＢＬＩＬによっ
てオン・オフされ、ビット線イコライズ回路１６０Ｌと
センスアンプ１７０とを接続するものである。
１９１Ｌは、それぞれ、ビット線ＢＬＬ，／ＢＬＬ上で
ビット線イコライズ回路１６０Ｌとセンスアンプ１７０
との間に接続される。ＮチャネルＭＯＳトランジスタ１
９０Ｌ，１９１Ｌは、ビット線選択信号ＢＬＩＬによっ
てオン・オフされ、ビット線イコライズ回路１６０Ｌと
センスアンプ１７０とを接続するものである。
【０００６】センスアンプ１７０は、ＰチャネルＭＯＳ
トランジスタ１７１〜１７３と、ＮチャネルＭＯＳトラ
ンジスタ１７４〜１７６とから成る。ＰチャネルＭＯＳ
トランジスタ１７２，１７３およびＮチャネルＭＯＳト
ランジスタ１７４，１７５は、ビット線ＢＬＬとビット
線／ＢＬＬとの間に直列に接続される。ＰチャネルＭＯ
Ｓトランジスタ１７１は、電源ノード１７７とノード１
７９Ａとの間に接続され、そのゲート端子にセンスアン
プ活性化信号ＳＥＰを受ける。ＮチャネルＭＯＳトラン
ジスタ１７６は、ノード１７９Ｂと接地ノード１７８と
の間に接続され、そのゲート端子にセンスアンプ活性化
信号ＳＥＮを受ける。センスアンプ１７０は、ビット線
対ＢＬＬ，／ＢＬＬ間の電位差を作動増幅するものであ
る。
トランジスタ１７１〜１７３と、ＮチャネルＭＯＳトラ
ンジスタ１７４〜１７６とから成る。ＰチャネルＭＯＳ
トランジスタ１７２，１７３およびＮチャネルＭＯＳト
ランジスタ１７４，１７５は、ビット線ＢＬＬとビット
線／ＢＬＬとの間に直列に接続される。ＰチャネルＭＯ
Ｓトランジスタ１７１は、電源ノード１７７とノード１
７９Ａとの間に接続され、そのゲート端子にセンスアン
プ活性化信号ＳＥＰを受ける。ＮチャネルＭＯＳトラン
ジスタ１７６は、ノード１７９Ｂと接地ノード１７８と
の間に接続され、そのゲート端子にセンスアンプ活性化
信号ＳＥＮを受ける。センスアンプ１７０は、ビット線
対ＢＬＬ，／ＢＬＬ間の電位差を作動増幅するものであ
る。
【０００７】ＩＯゲート回路１８０は、ＮチャネルＭＯ
Ｓトランジスタ１８１，１８２から成る。ＮチャネルＭ
ＯＳトランジスタ１８１は、ビット線ＢＬＬと入出力線
ＩＯとを接続し、ＮチャネルＭＯＳトランジスタ１８２
は、ビット線／ＢＬＬと入出力線／ＩＯとを接続する。
ＮチャネルＭＯＳトランジスタ１８１，１８２は、端子
１８３から供給される列選択信号ＳＣＬによってオン・
オフされる。
Ｓトランジスタ１８１，１８２から成る。ＮチャネルＭ
ＯＳトランジスタ１８１は、ビット線ＢＬＬと入出力線
ＩＯとを接続し、ＮチャネルＭＯＳトランジスタ１８２
は、ビット線／ＢＬＬと入出力線／ＩＯとを接続する。
ＮチャネルＭＯＳトランジスタ１８１，１８２は、端子
１８３から供給される列選択信号ＳＣＬによってオン・
オフされる。
【０００８】ＮチャネルＭＯＳトランジスタ１９０Ｒ，
１９１Ｒは、それぞれ、ビット線ＢＬＬ，／ＢＬＬ上で
ビット線イコライズ回路１６０Ｒとセンスアンプ１７０
との間に接続される。ＮチャネルＭＯＳトランジスタ１
９０Ｒ，１９１Ｒは、ビット線選択信号ＢＬＩＲによっ
てオン・オフされ、ビット線イコライズ回路１６０Ｒと
センスアンプ１７０とを接続するものである。
１９１Ｒは、それぞれ、ビット線ＢＬＬ，／ＢＬＬ上で
ビット線イコライズ回路１６０Ｒとセンスアンプ１７０
との間に接続される。ＮチャネルＭＯＳトランジスタ１
９０Ｒ，１９１Ｒは、ビット線選択信号ＢＬＩＲによっ
てオン・オフされ、ビット線イコライズ回路１６０Ｒと
センスアンプ１７０とを接続するものである。
【０００９】ビット線イコライズ回路１６０Ｒは、ビッ
ト線イコライズ回路１６０Ｌと同じ構成から成り、ビッ
ト線イコライズ信号ＢＬＥＱＲによって活性化／不活性
化される。
ト線イコライズ回路１６０Ｌと同じ構成から成り、ビッ
ト線イコライズ信号ＢＬＥＱＲによって活性化／不活性
化される。
【００１０】メモリセルアレイＭＣＡＲは、メモリセル
ＭＣＲ１，２とビット線対ＢＬＲ，／ＢＬＲと、ワード
線ＷＬ０Ｒ，ＷＬ１Ｒとを含む。メモリセルＭＣＲ１，
ＭＣＲ２は、メモリセルＭＣＬ１，ＭＣＬ２と同じ構成
から成る。
ＭＣＲ１，２とビット線対ＢＬＲ，／ＢＬＲと、ワード
線ＷＬ０Ｒ，ＷＬ１Ｒとを含む。メモリセルＭＣＲ１，
ＭＣＲ２は、メモリセルＭＣＬ１，ＭＣＬ２と同じ構成
から成る。
【００１１】図２１に示す構成において、メモリセルア
レイＭＣＡＬのメモリセルＭＣＬ１，ＭＣＬ２にデータ
を入出力するとき、ビット線選択信号ＢＬＩＲによって
ＮチャネルＭＯＳトランジスタ１９０Ｒ，１９１Ｒがオ
フされ、ビット線選択信号ＢＬＩＬによってＮチャネル
ＭＯＳトランジスタ１９０Ｌ，１９１Ｌがオンされる。
そして、活性化された列選択信号ＳＣＬによってＮチャ
ネルＭＯＳトランジスタ１８１，１８２がオンされＩＯ
ゲート回路１８０によってビット線ＢＬＬ，／ＢＬＬ
は、それぞれ、入出力線ＩＯ，／ＩＯに接続される。ま
た、センスアンプ活性化信号ＳＥＰ，ＳＥＮによって、
それぞれ、電源電圧および接地電圧が供給され、センス
アンプ１７０が活性化される。そして、スタンバイ状態
においては、ビット線イコライズ信号ＢＬＥＱＬが活性
化され、ビット線対ＢＬＬ，／ＢＬＬはプリチャージ電
圧にイコライズされている。そして、メモリサイクルが
開始されると、ビット線イコライズ信号ＢＬＥＱＬが不
活性化される。その後、ワード線ＷＬ０Ｌ，ＷＬ１Ｌが
活性化されメモリセルＭＣＬ１，ＭＣＬ２にデータが入
出力される。データの入出力が終了すると、ビット線イ
コライズ信号ＢＬＥＱＬが活性化され、ビット線対ＢＬ
Ｌ，／ＢＬＬがプリチャージ電位にイコライズされる。
レイＭＣＡＬのメモリセルＭＣＬ１，ＭＣＬ２にデータ
を入出力するとき、ビット線選択信号ＢＬＩＲによって
ＮチャネルＭＯＳトランジスタ１９０Ｒ，１９１Ｒがオ
フされ、ビット線選択信号ＢＬＩＬによってＮチャネル
ＭＯＳトランジスタ１９０Ｌ，１９１Ｌがオンされる。
そして、活性化された列選択信号ＳＣＬによってＮチャ
ネルＭＯＳトランジスタ１８１，１８２がオンされＩＯ
ゲート回路１８０によってビット線ＢＬＬ，／ＢＬＬ
は、それぞれ、入出力線ＩＯ，／ＩＯに接続される。ま
た、センスアンプ活性化信号ＳＥＰ，ＳＥＮによって、
それぞれ、電源電圧および接地電圧が供給され、センス
アンプ１７０が活性化される。そして、スタンバイ状態
においては、ビット線イコライズ信号ＢＬＥＱＬが活性
化され、ビット線対ＢＬＬ，／ＢＬＬはプリチャージ電
圧にイコライズされている。そして、メモリサイクルが
開始されると、ビット線イコライズ信号ＢＬＥＱＬが不
活性化される。その後、ワード線ＷＬ０Ｌ，ＷＬ１Ｌが
活性化されメモリセルＭＣＬ１，ＭＣＬ２にデータが入
出力される。データの入出力が終了すると、ビット線イ
コライズ信号ＢＬＥＱＬが活性化され、ビット線対ＢＬ
Ｌ，／ＢＬＬがプリチャージ電位にイコライズされる。
【００１２】次に、メモリセルアレイＭＣＡＲのメモリ
セルＭＣＲ１，ＭＣＲ２にデータを入出力するとき、ビ
ット線選択信号ＢＬＩＬによってＮチャネルＭＯＳトラ
ンジスタ１９０Ｌ，１９１Ｌがオフされ、ビット線選択
信号ＢＬＩＲによってＮチャネルＭＯＳトランジスタ１
９０Ｒ，１９１Ｒがオンされる。そして、活性化された
列選択信号ＳＣＬによってＮチャネルＭＯＳトランジス
タ１８１，１８２がオンされＩＯゲート回路１８０によ
ってビット線ＢＬＲ，／ＢＬＲは、それぞれ、入出力線
ＩＯ，／ＩＯに接続される。また、センスアンプ活性化
信号ＳＥＰ，ＳＥＮによって、それぞれ、電源電圧およ
び接地電圧が供給され、センスアンプ１７０が活性化さ
れる。そして、スタンバイ状態においては、ビット線イ
コライズ信号ＢＬＥＱＲが活性化され、ビット線対ＢＬ
Ｒ，／ＢＬＲはプリチャージ電圧にイコライズされてい
る。そして、メモリサイクルが開始されると、ビット線
イコライズ信号ＢＬＥＱＲが不活性化される。その後、
ワード線ＷＬ０Ｒ，ＷＬ１Ｒが活性化されメモリセルＭ
ＣＲ１，ＭＣＲ２にデータが入出力される。データの入
出力が終了すると、ビット線イコライズ信号ＢＬＥＱＲ
が活性化され、ビット線対ＢＬＲ，／ＢＬＲがプリチャ
ージ電位にイコライズされる。
セルＭＣＲ１，ＭＣＲ２にデータを入出力するとき、ビ
ット線選択信号ＢＬＩＬによってＮチャネルＭＯＳトラ
ンジスタ１９０Ｌ，１９１Ｌがオフされ、ビット線選択
信号ＢＬＩＲによってＮチャネルＭＯＳトランジスタ１
９０Ｒ，１９１Ｒがオンされる。そして、活性化された
列選択信号ＳＣＬによってＮチャネルＭＯＳトランジス
タ１８１，１８２がオンされＩＯゲート回路１８０によ
ってビット線ＢＬＲ，／ＢＬＲは、それぞれ、入出力線
ＩＯ，／ＩＯに接続される。また、センスアンプ活性化
信号ＳＥＰ，ＳＥＮによって、それぞれ、電源電圧およ
び接地電圧が供給され、センスアンプ１７０が活性化さ
れる。そして、スタンバイ状態においては、ビット線イ
コライズ信号ＢＬＥＱＲが活性化され、ビット線対ＢＬ
Ｒ，／ＢＬＲはプリチャージ電圧にイコライズされてい
る。そして、メモリサイクルが開始されると、ビット線
イコライズ信号ＢＬＥＱＲが不活性化される。その後、
ワード線ＷＬ０Ｒ，ＷＬ１Ｒが活性化されメモリセルＭ
ＣＲ１，ＭＣＲ２にデータが入出力される。データの入
出力が終了すると、ビット線イコライズ信号ＢＬＥＱＲ
が活性化され、ビット線対ＢＬＲ，／ＢＬＲがプリチャ
ージ電位にイコライズされる。
【００１３】このように、シェアードセンスアンプを用
いた構成においては、センスアンプの両側に配置された
メモリセルアレイに交互にデータが入出力される。
いた構成においては、センスアンプの両側に配置された
メモリセルアレイに交互にデータが入出力される。
【００１４】高集積な半導体記憶装置においては、行列
状に配列した複数のメモリセルが全て正常であるチップ
を作製することが困難であることから、不良メモリセル
に代わる予備のメモリセルを備え、アドレスによって不
良メモリセルが指定されると、その不良メモリセルの代
わりに予備のメモリセルが活性化されるようにして完全
な動作を実現している。すなわち、不良メモリセルのア
ドレスをチップ内にプログラムしておき、入力されたア
ドレスをプログラムされたアドレスと比較し、一致すれ
ば、予備のメモリセルが活性化されるように構成されて
いる。
状に配列した複数のメモリセルが全て正常であるチップ
を作製することが困難であることから、不良メモリセル
に代わる予備のメモリセルを備え、アドレスによって不
良メモリセルが指定されると、その不良メモリセルの代
わりに予備のメモリセルが活性化されるようにして完全
な動作を実現している。すなわち、不良メモリセルのア
ドレスをチップ内にプログラムしておき、入力されたア
ドレスをプログラムされたアドレスと比較し、一致すれ
ば、予備のメモリセルが活性化されるように構成されて
いる。
【００１５】そこで、予備のメモリセルをチップ内に配
置した従来のＤＲＡＭは、図２２に示すような構成にな
っていた。すなわち、メモリセルアレイは、複数のブロ
ックＢＬＫ０〜ＢＬＫ１５から成り、隣接するブロック
間にはシェアードセンスアンプ１７０が配置されてい
る。そして、複数のブロックＢＬＫ０〜ＢＬＫ１５の各
々は、予備行デコーダ１９２によって活性化／不活性化
される予備行と、本体行デコーダ１９３によって活性化
／不活性化される本体行とを含む。そして、本体行に接
続されたメモリセルに不良メモリセルが含まれていると
き、その不良メモリセルに代えて予備行に接続されたメ
モリセルが予備行デコーダ１９２によって活性化され
る。しかし、図２２に示す構成では、複数のブロックＢ
ＬＫ０〜ＢＬＫ１５の各々が予備行と本体行とを含むた
め、チップ全体での予備行の本数が多くなり、高集積化
に適さないという問題があった。
置した従来のＤＲＡＭは、図２２に示すような構成にな
っていた。すなわち、メモリセルアレイは、複数のブロ
ックＢＬＫ０〜ＢＬＫ１５から成り、隣接するブロック
間にはシェアードセンスアンプ１７０が配置されてい
る。そして、複数のブロックＢＬＫ０〜ＢＬＫ１５の各
々は、予備行デコーダ１９２によって活性化／不活性化
される予備行と、本体行デコーダ１９３によって活性化
／不活性化される本体行とを含む。そして、本体行に接
続されたメモリセルに不良メモリセルが含まれていると
き、その不良メモリセルに代えて予備行に接続されたメ
モリセルが予備行デコーダ１９２によって活性化され
る。しかし、図２２に示す構成では、複数のブロックＢ
ＬＫ０〜ＢＬＫ１５の各々が予備行と本体行とを含むた
め、チップ全体での予備行の本数が多くなり、高集積化
に適さないという問題があった。
【００１６】そこで、特開２０００−６７５９５号公報
には、図２３に示すような構成の半導体記憶装置が開示
されている。すなわち、図２３を参照して、複数のブロ
ックＢＬＫ０〜ＢＬＫ１５のうち、ブロックＢＬＫ０，
ＢＬＫ１５は、予備行デコーダ１９４によって活性化／
不活性化される予備行と、本体行デコーダ１９５によっ
て活性化／不活性化される本体行とを含み、ブロックＢ
ＬＫ１〜ＢＬＫ１４は、本体行デコーダ１９５によって
活性化／不活性化される本体行のみを含む。このような
構成にすることによって、予備行を２つのブロックＢＬ
Ｋ０，ＢＬＫ１５に集めることができ、チップ全体で予
備行の本数を少なくできる。複数のブロックＢＬＫ０〜
ＢＬＫ１５の各々にアクセスするには、複数のブロック
ＢＬＫ０〜ＢＬＫ１５を２つのグループに分割し、グル
ープごとにアクセスする。すなわち、図２４に示すよう
に、ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４，ＢＬＫ
６，ＢＬＫ８，ＢＬＫ１０，ＢＬＫ１２，ＢＬＫ１４か
ら成るグループＧｒ１と、ブロックＢＬＫ１，ＢＬＫ
３，ＢＬＫ５，ＢＬＫ７，ＢＬＫ９，ＢＬＫ１１，ＢＬ
Ｋ１３，ＢＬＫ１５から成るグループＧｒ２とに分割す
る。そして、グループＧｒ１に含まれるメモリセルに代
わる予備のメモリセルをブロックＢＬＫ０に配置し、グ
ループＧｒ２に含まれるメモリセルに代わる予備のメモ
リセルをブロックＢＬＫ１５に配置し、グループＧｒ１
に含まれるメモリセルが不良であるとき、ブロックＢＬ
Ｋ０の予備行２３０が活性化され、グループＧｒ２に含
まれるメモリセルが不良であるとき、ブロックＢＬＫ１
５の予備行２３１が活性化される。
には、図２３に示すような構成の半導体記憶装置が開示
されている。すなわち、図２３を参照して、複数のブロ
ックＢＬＫ０〜ＢＬＫ１５のうち、ブロックＢＬＫ０，
ＢＬＫ１５は、予備行デコーダ１９４によって活性化／
不活性化される予備行と、本体行デコーダ１９５によっ
て活性化／不活性化される本体行とを含み、ブロックＢ
ＬＫ１〜ＢＬＫ１４は、本体行デコーダ１９５によって
活性化／不活性化される本体行のみを含む。このような
構成にすることによって、予備行を２つのブロックＢＬ
Ｋ０，ＢＬＫ１５に集めることができ、チップ全体で予
備行の本数を少なくできる。複数のブロックＢＬＫ０〜
ＢＬＫ１５の各々にアクセスするには、複数のブロック
ＢＬＫ０〜ＢＬＫ１５を２つのグループに分割し、グル
ープごとにアクセスする。すなわち、図２４に示すよう
に、ブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４，ＢＬＫ
６，ＢＬＫ８，ＢＬＫ１０，ＢＬＫ１２，ＢＬＫ１４か
ら成るグループＧｒ１と、ブロックＢＬＫ１，ＢＬＫ
３，ＢＬＫ５，ＢＬＫ７，ＢＬＫ９，ＢＬＫ１１，ＢＬ
Ｋ１３，ＢＬＫ１５から成るグループＧｒ２とに分割す
る。そして、グループＧｒ１に含まれるメモリセルに代
わる予備のメモリセルをブロックＢＬＫ０に配置し、グ
ループＧｒ２に含まれるメモリセルに代わる予備のメモ
リセルをブロックＢＬＫ１５に配置し、グループＧｒ１
に含まれるメモリセルが不良であるとき、ブロックＢＬ
Ｋ０の予備行２３０が活性化され、グループＧｒ２に含
まれるメモリセルが不良であるとき、ブロックＢＬＫ１
５の予備行２３１が活性化される。
【００１７】
【発明が解決しようとする課題】しかし、グループＧｒ
１に含まれるブロックＢＬＫ１４内に不良メモリセルが
あり、その不良メモリセルがアドレスによって指定され
たとき、その不良メモリセルがブロックＢＬＫ０に含ま
れる予備のメモリセルに置き換えられるメモリセルであ
るかどうかの冗長判定を行なう。そして、この冗長判定
が終了するまで、２つのブロックＢＬＫ０，ＢＬＫ１４
において、ビット線選択信号ＢＬＩを活性化してビット
線対とセンスアンプとを接続し、ビット線イコライズ信
号ＢＬＥＱを活性化してビット線対をプリチャージ電圧
にイコライズする。その後、ビット線選択信号ＢＬＩお
よびビット線イコライズ信号ＢＬＥＱを不活性化してワ
ード線を活性化する準備が行なわれる。
１に含まれるブロックＢＬＫ１４内に不良メモリセルが
あり、その不良メモリセルがアドレスによって指定され
たとき、その不良メモリセルがブロックＢＬＫ０に含ま
れる予備のメモリセルに置き換えられるメモリセルであ
るかどうかの冗長判定を行なう。そして、この冗長判定
が終了するまで、２つのブロックＢＬＫ０，ＢＬＫ１４
において、ビット線選択信号ＢＬＩを活性化してビット
線対とセンスアンプとを接続し、ビット線イコライズ信
号ＢＬＥＱを活性化してビット線対をプリチャージ電圧
にイコライズする。その後、ビット線選択信号ＢＬＩお
よびビット線イコライズ信号ＢＬＥＱを不活性化してワ
ード線を活性化する準備が行なわれる。
【００１８】そして、冗長判定によってブロックＢＬＫ
１４内のメモリセルの代わりにブロックＢＬＫ０内のメ
モリセルが使用されていた場合、ブロックＢＬＫ１４に
おいて、再度、ビット線選択信号ＢＬＩおよびビット線
イコライズ信号ＢＬＥＱを活性化する必要がある。しか
しながら、ブロックＢＬＫ０とブロックＢＬＫ１４との
距離が離れているため、ブロックＢＬＫ１４を不活性化
するための信号は伝搬遅延によって遅れる。その結果、
ビット線選択信号ＢＬＩおよびビット線イコライズ信号
ＢＬＥＱを不活性化していた時間が長くなり、図２５に
示すようにビット線選択信号ＢＬＩおよびビット線イコ
ライズ信号ＢＬＥＱを不活性化するための放電量が多く
なるという問題がある。特に、ビット線選択信号ＢＬＩ
は、チップに内蔵されたポンプ回路によって発生された
内部高電圧によって駆動されるため、放電量の増加によ
る消費電力の増加は顕著な問題である。また、ポンプ回
路を大きくする必要もあり、チップ面積も大きくなると
いう問題があった。
１４内のメモリセルの代わりにブロックＢＬＫ０内のメ
モリセルが使用されていた場合、ブロックＢＬＫ１４に
おいて、再度、ビット線選択信号ＢＬＩおよびビット線
イコライズ信号ＢＬＥＱを活性化する必要がある。しか
しながら、ブロックＢＬＫ０とブロックＢＬＫ１４との
距離が離れているため、ブロックＢＬＫ１４を不活性化
するための信号は伝搬遅延によって遅れる。その結果、
ビット線選択信号ＢＬＩおよびビット線イコライズ信号
ＢＬＥＱを不活性化していた時間が長くなり、図２５に
示すようにビット線選択信号ＢＬＩおよびビット線イコ
ライズ信号ＢＬＥＱを不活性化するための放電量が多く
なるという問題がある。特に、ビット線選択信号ＢＬＩ
は、チップに内蔵されたポンプ回路によって発生された
内部高電圧によって駆動されるため、放電量の増加によ
る消費電力の増加は顕著な問題である。また、ポンプ回
路を大きくする必要もあり、チップ面積も大きくなると
いう問題があった。
【００１９】一方、図２６の（ａ）に示すように、従来
の半導体記憶装置３００は、４つのグループＧｒ０〜Ｇ
ｒ３に分割されたメモリセルアレイを備える。そして、
各グループＧｒ０〜Ｇｒ３は、予備行３０１と本体行３
０２とを含む。そして、グループＧｒ０，Ｇｒ１に含ま
れるメモリセルの列冗長判定は、１つの比較回路により
行なわれ、グループＧｒ２，Ｇｒ３に含まれるメモリセ
ルの列冗長判定は、別の１つの比較回路により行なわれ
る。半導体記憶装置３００において、１２０℃程度の高
温下で高電圧を印加するバーンインテストを行なうには
グループＧｒ０，Ｇｒ２を同時に活性化させ、グループ
Ｇｒ１，Ｇｒ３を同時に活性化させる。したがって、列
３０３を指定するための列アドレスを入力し、その列ア
ドレスを冗長回路にプログラムされた列アドレスと比較
することができる。
の半導体記憶装置３００は、４つのグループＧｒ０〜Ｇ
ｒ３に分割されたメモリセルアレイを備える。そして、
各グループＧｒ０〜Ｇｒ３は、予備行３０１と本体行３
０２とを含む。そして、グループＧｒ０，Ｇｒ１に含ま
れるメモリセルの列冗長判定は、１つの比較回路により
行なわれ、グループＧｒ２，Ｇｒ３に含まれるメモリセ
ルの列冗長判定は、別の１つの比較回路により行なわれ
る。半導体記憶装置３００において、１２０℃程度の高
温下で高電圧を印加するバーンインテストを行なうには
グループＧｒ０，Ｇｒ２を同時に活性化させ、グループ
Ｇｒ１，Ｇｒ３を同時に活性化させる。したがって、列
３０３を指定するための列アドレスを入力し、その列ア
ドレスを冗長回路にプログラムされた列アドレスと比較
することができる。
【００２０】しかし、半導体記憶装置３００は、各グル
ープＧｒ０〜Ｇｒ３に予備行３０１を含むため、各グル
ープＧｒ０〜Ｇｒ３において不良メモリセルを予備行の
メモリセルに代えることができる代替能力は低い。その
ため、図２６の（ｂ）に示すような半導体記憶装置４０
０が提案されている。半導体記憶装置４００は、２つの
グループＧｒ０，Ｇｒ１に分割されたメモリセルアレイ
を備える。各グループＧｒ０，Ｇｒ１は、予備行４０１
と本体行４０２とを含む。そして、グループＧｒ０，Ｇ
ｒ１に含まれるメモリセルの列冗長判定は、１つの比較
回路により行なわれる。そうすると、バーンインテスト
時には、グループＧｒ０，Ｇｒ１が同時に活性化される
ため、列４０３を指定する列アドレスが入力されると、
その入力された列アドレスを冗長回路にプログラムされ
た列アドレスと比較することができない。つまり、入力
される列アドレスは、グループＧｒ０およびグループＧ
ｒ１において同じであるため、入力された列アドレスが
プログラムされた列アドレスに一致したとしても、グル
ープＧｒ０の列アドレスがプログラムされた列アドレス
に一致したのか、グループＧｒ１の列アドレスがプログ
ラムされた列アドレスに一致したのかを判別できない。
その結果、代替能力を高めた半導体記憶装置においてバ
ーンインテストを行なうことができないという問題が生
じる。
ープＧｒ０〜Ｇｒ３に予備行３０１を含むため、各グル
ープＧｒ０〜Ｇｒ３において不良メモリセルを予備行の
メモリセルに代えることができる代替能力は低い。その
ため、図２６の（ｂ）に示すような半導体記憶装置４０
０が提案されている。半導体記憶装置４００は、２つの
グループＧｒ０，Ｇｒ１に分割されたメモリセルアレイ
を備える。各グループＧｒ０，Ｇｒ１は、予備行４０１
と本体行４０２とを含む。そして、グループＧｒ０，Ｇ
ｒ１に含まれるメモリセルの列冗長判定は、１つの比較
回路により行なわれる。そうすると、バーンインテスト
時には、グループＧｒ０，Ｇｒ１が同時に活性化される
ため、列４０３を指定する列アドレスが入力されると、
その入力された列アドレスを冗長回路にプログラムされ
た列アドレスと比較することができない。つまり、入力
される列アドレスは、グループＧｒ０およびグループＧ
ｒ１において同じであるため、入力された列アドレスが
プログラムされた列アドレスに一致したとしても、グル
ープＧｒ０の列アドレスがプログラムされた列アドレス
に一致したのか、グループＧｒ１の列アドレスがプログ
ラムされた列アドレスに一致したのかを判別できない。
その結果、代替能力を高めた半導体記憶装置においてバ
ーンインテストを行なうことができないという問題が生
じる。
【００２１】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、低消費電力な
半導体記憶装置を提供することである。
ためになされたものであり、その目的は、低消費電力な
半導体記憶装置を提供することである。
【００２２】また、本発明の別の目的は、複数のグルー
プを同時に活性化させてバーンインテストを行なうこと
ができる半導体記憶装置を提供することである。
プを同時に活性化させてバーンインテストを行なうこと
ができる半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】この発明による半導体記
憶装置は、複数の領域を備える半導体記憶装置であっ
て、複数の領域の各々は、第１のメモリセルが行方向に
配列された代替行と第２のメモリセルが行方向に配列さ
れた本体行とを含む第１のブロックと、代替行を含ま
ず、かつ、本体行を含む複数の第２のブロックとを有す
る複数のメモリセル領域と、複数のメモリセル領域に対
応して設けられ、かつ、不良メモリセルの行アドレスを
入力された行アドレスと比較し、その比較結果に基づい
て代替行の選択の有無を示す代替行選択信号を出力する
複数の冗長回路と、代替行選択信号を受け、その受けた
代替行選択信号を出力した冗長回路に対応するメモリセ
ル領域に含まれる第１のブロックおよび複数の第２のブ
ロックを選択的に活性化／不活性化するためのブロック
選択信号を代替行選択信号に基づいて生成し、その生成
したブロック選択信号を対応するメモリセル領域に含ま
れる第１のブロックおよび複数の第２のブロックへ出力
するブロックデコーダと、複数のメモリセル領域に含ま
れる複数の第１および第２のブロックに対応して設けら
れ、第１および第２のブロックに含まれるビット線対を
イコライズするビット線イコライズ信号を生成する複数
のビット線イコライズ回路とを含み、第１のメモリセル
は、第１のブロックおよび複数の第２のブロックに含ま
れる複数の第２のメモリセルのうち、不良メモリセルに
代わるメモリセルであり、複数のメモリセル領域のうち
の１つのメモリセル領域に含まれる複数の第２のブロッ
クは連続して配置され、複数のビット線イコライズ回路
の各々は、ブロック選択信号の不活性化に応じてビット
線イコライズ信号を活性化する。
憶装置は、複数の領域を備える半導体記憶装置であっ
て、複数の領域の各々は、第１のメモリセルが行方向に
配列された代替行と第２のメモリセルが行方向に配列さ
れた本体行とを含む第１のブロックと、代替行を含ま
ず、かつ、本体行を含む複数の第２のブロックとを有す
る複数のメモリセル領域と、複数のメモリセル領域に対
応して設けられ、かつ、不良メモリセルの行アドレスを
入力された行アドレスと比較し、その比較結果に基づい
て代替行の選択の有無を示す代替行選択信号を出力する
複数の冗長回路と、代替行選択信号を受け、その受けた
代替行選択信号を出力した冗長回路に対応するメモリセ
ル領域に含まれる第１のブロックおよび複数の第２のブ
ロックを選択的に活性化／不活性化するためのブロック
選択信号を代替行選択信号に基づいて生成し、その生成
したブロック選択信号を対応するメモリセル領域に含ま
れる第１のブロックおよび複数の第２のブロックへ出力
するブロックデコーダと、複数のメモリセル領域に含ま
れる複数の第１および第２のブロックに対応して設けら
れ、第１および第２のブロックに含まれるビット線対を
イコライズするビット線イコライズ信号を生成する複数
のビット線イコライズ回路とを含み、第１のメモリセル
は、第１のブロックおよび複数の第２のブロックに含ま
れる複数の第２のメモリセルのうち、不良メモリセルに
代わるメモリセルであり、複数のメモリセル領域のうち
の１つのメモリセル領域に含まれる複数の第２のブロッ
クは連続して配置され、複数のビット線イコライズ回路
の各々は、ブロック選択信号の不活性化に応じてビット
線イコライズ信号を活性化する。
【００２４】この発明による半導体記憶装置は、複数の
領域が配置される。そして、複数の領域の各々は複数の
メモリセル領域と、複数の冗長回路と、ブロックデコー
ダと、複数のビット線イコライズ回路とを含む。そし
て、複数のメモリセル領域は、第１のブロックと複数の
第２のブロックとを含む。複数の第２のブロックは連続
して配置される。ブロックデコーダは、複数のブロック
を選択するためのブロック選択信号を複数のメモリセル
領域の各々に含まれる第１のブロックおよび複数の第２
のブロックへ出力する。そして、複数のビット線イコラ
イズ回路は、ブロック選択信号の不活性化に応じてビッ
ト線イコライズ信号を活性化する。そうすると、複数の
第２のブロックは、伝搬遅延の少ないブロック選択信号
を受ける。
領域が配置される。そして、複数の領域の各々は複数の
メモリセル領域と、複数の冗長回路と、ブロックデコー
ダと、複数のビット線イコライズ回路とを含む。そし
て、複数のメモリセル領域は、第１のブロックと複数の
第２のブロックとを含む。複数の第２のブロックは連続
して配置される。ブロックデコーダは、複数のブロック
を選択するためのブロック選択信号を複数のメモリセル
領域の各々に含まれる第１のブロックおよび複数の第２
のブロックへ出力する。そして、複数のビット線イコラ
イズ回路は、ブロック選択信号の不活性化に応じてビッ
ト線イコライズ信号を活性化する。そうすると、複数の
第２のブロックは、伝搬遅延の少ないブロック選択信号
を受ける。
【００２５】したがって、この発明によれば、不活性化
されたビット線イコライズ信号を活性化するタイミング
を複数の第２のブロック間でほぼ同じにできる。その結
果、ビット線イコライズ信号を不活性化するときの放電
量を少なくして低消費電力の半導体記憶装置を実現でき
る。
されたビット線イコライズ信号を活性化するタイミング
を複数の第２のブロック間でほぼ同じにできる。その結
果、ビット線イコライズ信号を不活性化するときの放電
量を少なくして低消費電力の半導体記憶装置を実現でき
る。
【００２６】好ましくは、半導体記憶装置の複数のメモ
リセル領域の各々は、第１のブロックと複数の第２のブ
ロックとの間に配置された第３のブロックと、隣接する
２つのブロックからの読出データを選択的に増幅する複
数のセンスアンプとをさらに含み、第３のブロックは、
他のメモリセル領域を構成する第１または第２のブロッ
クである。
リセル領域の各々は、第１のブロックと複数の第２のブ
ロックとの間に配置された第３のブロックと、隣接する
２つのブロックからの読出データを選択的に増幅する複
数のセンスアンプとをさらに含み、第３のブロックは、
他のメモリセル領域を構成する第１または第２のブロッ
クである。
【００２７】１つのメモリセル領域に含まれる第１のブ
ロックと代替行を含む第２のブロックとが同時に活性化
される。
ロックと代替行を含む第２のブロックとが同時に活性化
される。
【００２８】したがって、この発明によれば、不良メモ
リセルの行アドレスを入力された行アドレスと比較期間
が終了するまで第１のブロックと１つの第２のブロック
とを活性化し、比較期間の終了後、すでに活性化された
２つのブロックのいずれかのブロックを継続して活性化
することによって半導体記憶装置の高速化を実現でき
る。
リセルの行アドレスを入力された行アドレスと比較期間
が終了するまで第１のブロックと１つの第２のブロック
とを活性化し、比較期間の終了後、すでに活性化された
２つのブロックのいずれかのブロックを継続して活性化
することによって半導体記憶装置の高速化を実現でき
る。
【００２９】好ましくは、半導体記憶装置の複数の冗長
回路の各々は、比較結果に基づいて代替行を活性化／不
活性化するための代替行活性化信号をさらに生成し、複
数の領域の各々は、複数のメモリセル領域に対応して設
けられ、代替行活性化信号に応じて代替行を活性化／不
活性化する複数の代替行デコーダをさらに備える。
回路の各々は、比較結果に基づいて代替行を活性化／不
活性化するための代替行活性化信号をさらに生成し、複
数の領域の各々は、複数のメモリセル領域に対応して設
けられ、代替行活性化信号に応じて代替行を活性化／不
活性化する複数の代替行デコーダをさらに備える。
【００３０】代替行デコーダは、冗長回路からの代替行
活性化信号に応じて代替行を活性化する。
活性化信号に応じて代替行を活性化する。
【００３１】したがって、この発明によれば、伝搬遅延
の少ないブロック選択信号によって代替行を含むブロッ
クを代替行を含まないブロックとほぼ同じタイミングで
活性化でき、かつ、そのブロックに含まれる代替行を活
性化できる。
の少ないブロック選択信号によって代替行を含むブロッ
クを代替行を含まないブロックとほぼ同じタイミングで
活性化でき、かつ、そのブロックに含まれる代替行を活
性化できる。
【００３２】好ましくは、ブロックデコーダは、不良メ
モリセルの行アドレスを入力された行アドレスと比較す
る比較期間が終了するまで、第１のブロックを活性化す
る第１のブロック選択信号と複数の第２のブロックのい
ずれかを活性化する第２のブロック選択信号とを複数の
メモリセル領域の各々に出力し、比較期間が終了する
と、代替行選択信号に応じて第１のブロックおよび複数
の第２のブロックのいずれかを活性化するための第３の
ブロック選択信号を複数のメモリセル領域の各々に出力
する。
モリセルの行アドレスを入力された行アドレスと比較す
る比較期間が終了するまで、第１のブロックを活性化す
る第１のブロック選択信号と複数の第２のブロックのい
ずれかを活性化する第２のブロック選択信号とを複数の
メモリセル領域の各々に出力し、比較期間が終了する
と、代替行選択信号に応じて第１のブロックおよび複数
の第２のブロックのいずれかを活性化するための第３の
ブロック選択信号を複数のメモリセル領域の各々に出力
する。
【００３３】入力されたアドレスによって指定されたメ
モリセルが不良メモリセルであるか否かの判定期間の
間、入力されたアドレスによって指定されたメモリセル
を含むブロックと、そのメモリセルが不良メモリセルで
あるならばそのメモリセルに代わる予備のメモリセルを
含むブロックとを同時に活性化し、判定期間が終了した
後、入力されたアドレスによって指定されたメモリセル
を含むブロックまたは予備のメモリセルを含むブロック
のいずれかを継続して活性化する。
モリセルが不良メモリセルであるか否かの判定期間の
間、入力されたアドレスによって指定されたメモリセル
を含むブロックと、そのメモリセルが不良メモリセルで
あるならばそのメモリセルに代わる予備のメモリセルを
含むブロックとを同時に活性化し、判定期間が終了した
後、入力されたアドレスによって指定されたメモリセル
を含むブロックまたは予備のメモリセルを含むブロック
のいずれかを継続して活性化する。
【００３４】したがって、この発明によれば、半導体記
憶装置の高速化を実現できる。好ましくは、半導体記憶
装置は、ビット線対のイコライズを制御するためのイコ
ライズ制御信号を生成する制御回路をさらに備え、第１
および第２のメモリセルのリフレッシュ動作中、制御回
路は、冗長回路における比較動作の終了後にビット線イ
コライズ信号を不活性化するためのイコライズ制御信号
を生成し、複数のビット線イコライズ回路の各々は、イ
コライズ制御信号に応じてビット線イコライズ信号を活
性化／不活性化する。
憶装置の高速化を実現できる。好ましくは、半導体記憶
装置は、ビット線対のイコライズを制御するためのイコ
ライズ制御信号を生成する制御回路をさらに備え、第１
および第２のメモリセルのリフレッシュ動作中、制御回
路は、冗長回路における比較動作の終了後にビット線イ
コライズ信号を不活性化するためのイコライズ制御信号
を生成し、複数のビット線イコライズ回路の各々は、イ
コライズ制御信号に応じてビット線イコライズ信号を活
性化／不活性化する。
【００３５】半導体記憶装置においては、メモリセルの
リフレッシュ動作中、不良メモリセルの行アドレスを入
力された行アドレスと比較する比較期間が終了するま
で、全てのメモリセル領域に含まれる全てのブロックを
不活性化し、比較期間が終了した後、いずれかのブロッ
クを活性化してメモリセルにデータを入出力する。
リフレッシュ動作中、不良メモリセルの行アドレスを入
力された行アドレスと比較する比較期間が終了するま
で、全てのメモリセル領域に含まれる全てのブロックを
不活性化し、比較期間が終了した後、いずれかのブロッ
クを活性化してメモリセルにデータを入出力する。
【００３６】したがって、この発明によれば、比較期間
中における電力消費を抑え、半導体記憶装置の低消費電
力化を図ることができる。
中における電力消費を抑え、半導体記憶装置の低消費電
力化を図ることができる。
【００３７】好ましくは、半導体記憶装置の制御回路
は、ビット線イコライズ信号を不活性化した後に第１お
よび第２のブロックに含まれるワード線を活性化するた
めのワード線制御信号をさらに生成する。
は、ビット線イコライズ信号を不活性化した後に第１お
よび第２のブロックに含まれるワード線を活性化するた
めのワード線制御信号をさらに生成する。
【００３８】メモリセルのリフレッシュ期間中、冗長回
路における比較動作が終了した後に活性化されたブロッ
クに含まれるワード線が行アドレスに基づいて活性化さ
れる。
路における比較動作が終了した後に活性化されたブロッ
クに含まれるワード線が行アドレスに基づいて活性化さ
れる。
【００３９】したがって、この発明によれば、メモリセ
ルのリフレッシュ期間中、半導体記憶装置の電力消費を
確実に抑えることができる。
ルのリフレッシュ期間中、半導体記憶装置の電力消費を
確実に抑えることができる。
【００４０】好ましくは、メモリセルのリフレッシュ動
作中、制御回路は、比較動作が終了するまでの間、第１
の論理レベルから成るイコライズ制御信号を生成し、比
較動作の終了後、第２の論理レベルから成るイコライズ
制御信号を生成し、複数のビット線イコライズ回路の各
々は、比較動作が終了するまでの間、イコライズ制御信
号の第１の論理レベルに応じて第２の論理レベルから成
るビット線イコライズ信号を生成し、比較動作の終了
後、イコライズ制御信号の第２の論理レベルとブロック
選択信号の第１または第２の論理レベルとに応じてそれ
ぞれ第２の論理レベルから成るビット線イコライズ信号
または第１の論理レベルから成るビット線イコライズ信
号を生成する。
作中、制御回路は、比較動作が終了するまでの間、第１
の論理レベルから成るイコライズ制御信号を生成し、比
較動作の終了後、第２の論理レベルから成るイコライズ
制御信号を生成し、複数のビット線イコライズ回路の各
々は、比較動作が終了するまでの間、イコライズ制御信
号の第１の論理レベルに応じて第２の論理レベルから成
るビット線イコライズ信号を生成し、比較動作の終了
後、イコライズ制御信号の第２の論理レベルとブロック
選択信号の第１または第２の論理レベルとに応じてそれ
ぞれ第２の論理レベルから成るビット線イコライズ信号
または第１の論理レベルから成るビット線イコライズ信
号を生成する。
【００４１】制御回路は、イコライズ制御信号の論理レ
ベルを切換えることによって冗長回路における比較動作
が終了するまで、各ブロックを不活性化し、比較動作が
終了した後、選択されたブロックを活性化するように制
御する。
ベルを切換えることによって冗長回路における比較動作
が終了するまで、各ブロックを不活性化し、比較動作が
終了した後、選択されたブロックを活性化するように制
御する。
【００４２】したがって、この発明によれば、リフレッ
シュ動作中、消費電力を抑えるように制御する制御回路
を論理回路によって構成できる。
シュ動作中、消費電力を抑えるように制御する制御回路
を論理回路によって構成できる。
【００４３】また、この発明による半導体記憶装置は、
複数の領域を備える半導体記憶装置であって、複数の領
域の各々は、第１のメモリセルが行方向に配列された代
替行と第２のメモリセルが行方向に配列された本体行と
を含む第１のブロックと、代替行を含まず、かつ、本体
行を含む複数の第２のブロックとを有する複数のメモリ
セル領域と、複数のメモリセル領域に対応して設けら
れ、かつ、不良メモリセルの行アドレスを入力された行
アドレスと比較し、その比較結果に基づいて代替行を活
性化／不活性化する代替行活性化信号と代替行の選択の
有無を示す代替行選択信号とを出力する複数の行冗長回
路と、代替行選択信号を受け、その受けた代替行選択信
号を出力した行冗長回路に対応するメモリセル領域に含
まれる第１のブロックおよび複数の第２のブロックを選
択的に活性化／不活性化するためのブロック選択信号を
代替行選択信号に基づいて生成し、その生成したブロッ
ク選択信号を対応するメモリセル領域に含まれる第１の
ブロックおよび複数の第２のブロックへ出力するブロッ
クデコーダと、複数のメモリセル領域に含まれる複数の
第１のブロックに対応して設けられ、ブロック選択信号
と代替行活性化信号とに基づいて代替行を活性化／不活
性化する複数の代替行デコーダと、複数のメモリセル領
域に含まれる複数の第２のブロックに対応して設けら
れ、ブロック選択信号と行アドレス信号とに基づいて本
体行を活性化／不活性化する複数の行デコーダと、不良
メモリセルの列アドレスを入力された列アドレスと比較
し、その比較結果に基づいて前記不良メモリセルに代わ
るメモリセルが接続された代替列を活性化／不活性化す
るための代替列活性化信号を生成する列冗長回路と、代
替列活性化信号に基づいて代替列を活性化／不活性化す
る代替列デコーダと、列アドレスに基づいて本体列を活
性化／不活性化する列デコーダとを含み、第１のメモリ
セルは、第１のブロックおよび複数の第２のブロックに
含まれる複数の第２のメモリセルのうち、不良メモリセ
ルに代わるメモリセルであり、列冗長回路は、第１のブ
ロックおよび複数の第２のブロックに含まれる不良メモ
リセルの列アドレスを複数のメモリセル領域ごとに記憶
し、その記憶した列アドレスを複数のメモリセル領域の
各々を指定する領域アドレスによって選択的に出力する
記憶回路と、記憶回路から出力された列アドレスを入力
された列アドレスと比較し、代替列活性化信号を出力す
る比較回路とを含み、バーンインテスト期間中、ブロッ
クデコーダは、縮退された領域アドレスを受け、複数の
メモリセル領域に含まれる同じブロックアドレスによっ
て指定される複数のブロックを同時に活性化させるため
のブロック選択信号を出力し、記憶回路は、領域アドレ
スによって指定されたメモリセル領域に対応する記憶し
た列アドレスを選択的に出力する。
複数の領域を備える半導体記憶装置であって、複数の領
域の各々は、第１のメモリセルが行方向に配列された代
替行と第２のメモリセルが行方向に配列された本体行と
を含む第１のブロックと、代替行を含まず、かつ、本体
行を含む複数の第２のブロックとを有する複数のメモリ
セル領域と、複数のメモリセル領域に対応して設けら
れ、かつ、不良メモリセルの行アドレスを入力された行
アドレスと比較し、その比較結果に基づいて代替行を活
性化／不活性化する代替行活性化信号と代替行の選択の
有無を示す代替行選択信号とを出力する複数の行冗長回
路と、代替行選択信号を受け、その受けた代替行選択信
号を出力した行冗長回路に対応するメモリセル領域に含
まれる第１のブロックおよび複数の第２のブロックを選
択的に活性化／不活性化するためのブロック選択信号を
代替行選択信号に基づいて生成し、その生成したブロッ
ク選択信号を対応するメモリセル領域に含まれる第１の
ブロックおよび複数の第２のブロックへ出力するブロッ
クデコーダと、複数のメモリセル領域に含まれる複数の
第１のブロックに対応して設けられ、ブロック選択信号
と代替行活性化信号とに基づいて代替行を活性化／不活
性化する複数の代替行デコーダと、複数のメモリセル領
域に含まれる複数の第２のブロックに対応して設けら
れ、ブロック選択信号と行アドレス信号とに基づいて本
体行を活性化／不活性化する複数の行デコーダと、不良
メモリセルの列アドレスを入力された列アドレスと比較
し、その比較結果に基づいて前記不良メモリセルに代わ
るメモリセルが接続された代替列を活性化／不活性化す
るための代替列活性化信号を生成する列冗長回路と、代
替列活性化信号に基づいて代替列を活性化／不活性化す
る代替列デコーダと、列アドレスに基づいて本体列を活
性化／不活性化する列デコーダとを含み、第１のメモリ
セルは、第１のブロックおよび複数の第２のブロックに
含まれる複数の第２のメモリセルのうち、不良メモリセ
ルに代わるメモリセルであり、列冗長回路は、第１のブ
ロックおよび複数の第２のブロックに含まれる不良メモ
リセルの列アドレスを複数のメモリセル領域ごとに記憶
し、その記憶した列アドレスを複数のメモリセル領域の
各々を指定する領域アドレスによって選択的に出力する
記憶回路と、記憶回路から出力された列アドレスを入力
された列アドレスと比較し、代替列活性化信号を出力す
る比較回路とを含み、バーンインテスト期間中、ブロッ
クデコーダは、縮退された領域アドレスを受け、複数の
メモリセル領域に含まれる同じブロックアドレスによっ
て指定される複数のブロックを同時に活性化させるため
のブロック選択信号を出力し、記憶回路は、領域アドレ
スによって指定されたメモリセル領域に対応する記憶し
た列アドレスを選択的に出力する。
【００４４】この発明による半導体記憶装置において
は、バーンインテスト期間中、複数のメモリセル領域に
含まれる同じアドレスのワード線が同時に活性化され、
複数のメモリセル領域に含まれるビット線がメモリセル
領域ごとに独立に活性化される。
は、バーンインテスト期間中、複数のメモリセル領域に
含まれる同じアドレスのワード線が同時に活性化され、
複数のメモリセル領域に含まれるビット線がメモリセル
領域ごとに独立に活性化される。
【００４５】したがって、この発明によれば、バーンイ
ンテストを複数のメモリセル領域について同時に行なう
ことができる。その結果、バーンインテストを迅速に行
なうことができる。
ンテストを複数のメモリセル領域について同時に行なう
ことができる。その結果、バーンインテストを迅速に行
なうことができる。
【００４６】好ましくは、冗長回路の記憶回路は、さら
に、出力した列アドレスが領域アドレスによって指定さ
れたメモリセル領域に対応する列アドレスであるか否か
を示す対応信号を出力し、比較回路は、記憶回路から出
力された列アドレスが領域アドレスによって指定された
メモリセル領域に対応する列アドレスであることを示す
対応信号を受けると代替列活性化信号を出力する。
に、出力した列アドレスが領域アドレスによって指定さ
れたメモリセル領域に対応する列アドレスであるか否か
を示す対応信号を出力し、比較回路は、記憶回路から出
力された列アドレスが領域アドレスによって指定された
メモリセル領域に対応する列アドレスであることを示す
対応信号を受けると代替列活性化信号を出力する。
【００４７】入力された列アドレスが不良メモリセルの
列アドレスに一致し、かつ、その不良メモリセルの列ア
ドレスが有効でることを示す対応信号が入力されると、
比較回路は代替列活性化信号を出力する。
列アドレスに一致し、かつ、その不良メモリセルの列ア
ドレスが有効でることを示す対応信号が入力されると、
比較回路は代替列活性化信号を出力する。
【００４８】したがって、この発明によれば、正常なメ
モリセルに代わって予備のメモリセルが活性化されるの
を防止できる。
モリセルに代わって予備のメモリセルが活性化されるの
を防止できる。
【００４９】好ましくは、半導体記憶装置は、アドレス
信号をラッチしてｎ（ｎは自然数）ビットの行アドレス
を出力する行アドレスバッファと、ｎビットの行アドレ
スのうちｋ（ｋは、１≦ｋ＜ｎを満たす自然数）ビット
の行アドレスを縮退してｋビットの縮退信号を出力する
縮退回路とをさらに備え、ブロックデコーダは、縮退信
号とｍ（ｍは、１≦ｍ＜ｎ−ｋを満たす自然数）ビット
のブロックアドレスとを受け、行デコーダは、ｎ−ｋ−
ｍビットの行アドレスを行アドレスバッファから受け、
記憶回路は、ｋビットの行アドレスを行アドレスバッフ
ァから受ける。
信号をラッチしてｎ（ｎは自然数）ビットの行アドレス
を出力する行アドレスバッファと、ｎビットの行アドレ
スのうちｋ（ｋは、１≦ｋ＜ｎを満たす自然数）ビット
の行アドレスを縮退してｋビットの縮退信号を出力する
縮退回路とをさらに備え、ブロックデコーダは、縮退信
号とｍ（ｍは、１≦ｍ＜ｎ−ｋを満たす自然数）ビット
のブロックアドレスとを受け、行デコーダは、ｎ−ｋ−
ｍビットの行アドレスを行アドレスバッファから受け、
記憶回路は、ｋビットの行アドレスを行アドレスバッフ
ァから受ける。
【００５０】バーンインテスト期間中、ブロックデコー
ダは縮退されたｋビットの行アドレスと縮退されないｍ
ビットの行アドレスとを受けて複数のメモリセル領域に
含まれるｍビットの行アドレスによって指定される複数
のブロックを同時に活性化し、行デコーダは、縮退され
ないｎ−ｋ−ｍビットによって活性化されたブロックに
含まれるワード線を活性化する。
ダは縮退されたｋビットの行アドレスと縮退されないｍ
ビットの行アドレスとを受けて複数のメモリセル領域に
含まれるｍビットの行アドレスによって指定される複数
のブロックを同時に活性化し、行デコーダは、縮退され
ないｎ−ｋ−ｍビットによって活性化されたブロックに
含まれるワード線を活性化する。
【００５１】したがって、ｎビットの行アドレスのうち
のｋビットを縮退することによって複数のメモリセル領
域に含まれる同じアドレスを有する複数のブロックを同
時に活性化できる。
のｋビットを縮退することによって複数のメモリセル領
域に含まれる同じアドレスを有する複数のブロックを同
時に活性化できる。
【００５２】好ましくは、比較回路は、活性化された第
１のテストモード信号を受けると不活性化された代替列
活性化信号を出力し、さらに、活性化された第２のテス
トモード信号を受けると代替列の列アドレスによって指
定される代替列を活性化する代替列活性化信号を出力す
る。
１のテストモード信号を受けると不活性化された代替列
活性化信号を出力し、さらに、活性化された第２のテス
トモード信号を受けると代替列の列アドレスによって指
定される代替列を活性化する代替列活性化信号を出力す
る。
【００５３】バーンインテスト期間中、第１のテストモ
ード信号を活性化して本体列に接続されたメモリセルの
テストが行なわれ、その後、第２のテストモード信号を
活性化して代替列に接続されたメモリセルのテストが行
なわれる。
ード信号を活性化して本体列に接続されたメモリセルの
テストが行なわれ、その後、第２のテストモード信号を
活性化して代替列に接続されたメモリセルのテストが行
なわれる。
【００５４】したがって、この発明によれば、バーンイ
ンテストにおいて全てのメモリセルについてテストを行
なうことができる。
ンテストにおいて全てのメモリセルについてテストを行
なうことができる。
【００５５】好ましくは、比較回路は、記憶回路から出
力された列アドレスが入力された列アドレスに一致する
か否かを検出し、その検出結果に基づいて一致／不一致
信号を出力する一致検出回路と、活性化された第１のテ
ストモード信号を受けると代替列活性化信号を不活性化
するための不活性化信号を出力し、不活性化された第１
のテストモード信号を受けると一致検出回路からの一致
／不一致信号を出力する第１のテストモード回路と、活
性化された第２のテストモード信号を受けると列アドレ
スに基づいて活性化された代替列活性化信号を出力し、
不活性化された第２のテストモード信号を受けると第１
のテストモード回路からの不活性化信号または一致／不
一致信号に基づいて代替列活性化信号を出力する第２の
テストモード回路とから成る。
力された列アドレスが入力された列アドレスに一致する
か否かを検出し、その検出結果に基づいて一致／不一致
信号を出力する一致検出回路と、活性化された第１のテ
ストモード信号を受けると代替列活性化信号を不活性化
するための不活性化信号を出力し、不活性化された第１
のテストモード信号を受けると一致検出回路からの一致
／不一致信号を出力する第１のテストモード回路と、活
性化された第２のテストモード信号を受けると列アドレ
スに基づいて活性化された代替列活性化信号を出力し、
不活性化された第２のテストモード信号を受けると第１
のテストモード回路からの不活性化信号または一致／不
一致信号に基づいて代替列活性化信号を出力する第２の
テストモード回路とから成る。
【００５６】不活性化された第１および第２のテストモ
ード信号が入力されると、一致／不一致信号に基づいて
代替列活性化信号が活性化／不活性化される。また、活
性化された第１のテストモード信号および不活性化され
た第２のテストモード信号が入力されると、代替列活性
化信号が不活性化される。さらに、活性化された第１お
よび第２のテストモード信号が入力されると、入力され
た列アドレスに応じて代替列が活性化される。
ード信号が入力されると、一致／不一致信号に基づいて
代替列活性化信号が活性化／不活性化される。また、活
性化された第１のテストモード信号および不活性化され
た第２のテストモード信号が入力されると、代替列活性
化信号が不活性化される。さらに、活性化された第１お
よび第２のテストモード信号が入力されると、入力され
た列アドレスに応じて代替列が活性化される。
【００５７】したがって、この発明によれば、２つのテ
ストモード信号を用いて各種のテストを行なうことがで
きる。
ストモード信号を用いて各種のテストを行なうことがで
きる。
【００５８】好ましくは、一致検出回路は、記憶回路か
ら出力された列アドレスと入力された列アドレスとの排
他的論理和を演算する第１の演算回路から成り、第１の
テストモード回路は、第１の演算回路からの出力信号と
第１のテストモード信号の反転信号との論理積を演算す
る第２の論理回路から成り、第２のテストモード回路
は、列アドレスと第２のテストモード信号との論理積を
演算する第３の演算回路と、第２の演算回路からの出力
信号と第３の演算回路からの出力信号との論理和を演算
する第４の演算回路とから成る。
ら出力された列アドレスと入力された列アドレスとの排
他的論理和を演算する第１の演算回路から成り、第１の
テストモード回路は、第１の演算回路からの出力信号と
第１のテストモード信号の反転信号との論理積を演算す
る第２の論理回路から成り、第２のテストモード回路
は、列アドレスと第２のテストモード信号との論理積を
演算する第３の演算回路と、第２の演算回路からの出力
信号と第３の演算回路からの出力信号との論理和を演算
する第４の演算回路とから成る。
【００５９】したがって、この発明によれば、論理回路
によって各種のテストモードを実現できる。
によって各種のテストモードを実現できる。
【００６０】好ましくは、列冗長回路は、複数の代替列
に対応して設けられた複数の冗長回路から成り、複数の
冗長回路のうちの所定数の冗長回路の各々は、少なくと
も電気的に不良メモリセルの列アドレスが書込まれ、そ
の書込まれた列アドレスを記憶する記憶回路を含む。
に対応して設けられた複数の冗長回路から成り、複数の
冗長回路のうちの所定数の冗長回路の各々は、少なくと
も電気的に不良メモリセルの列アドレスが書込まれ、そ
の書込まれた列アドレスを記憶する記憶回路を含む。
【００６１】複数の冗長回路のうちの一部の冗長回路に
電気的に不良メモリセルの列アドレスが書込まれる。
電気的に不良メモリセルの列アドレスが書込まれる。
【００６２】したがって、この発明によれば、半導体記
憶装置をパッケージした後のテストで不良メモリセルが
検出されても、その不良メモリセルの列アドレスを書込
むことができる。その結果、半導体記憶装置の不良率を
低減できる。
憶装置をパッケージした後のテストで不良メモリセルが
検出されても、その不良メモリセルの列アドレスを書込
むことができる。その結果、半導体記憶装置の不良率を
低減できる。
【００６３】好ましくは、複数の行冗長回路の各々は、
複数の代替行に対応して設けられた複数の冗長回路から
成り、複数の冗長回路のうちの所定数の冗長回路の各々
は、少なくとも電気的に不良メモリセルの行アドレスが
書込まれ、その書込まれた行アドレスを記憶する記憶回
路を含む。
複数の代替行に対応して設けられた複数の冗長回路から
成り、複数の冗長回路のうちの所定数の冗長回路の各々
は、少なくとも電気的に不良メモリセルの行アドレスが
書込まれ、その書込まれた行アドレスを記憶する記憶回
路を含む。
【００６４】複数の冗長回路のうちの一部の冗長回路に
電気的に不良メモリセルの行アドレスが書込まれる。
電気的に不良メモリセルの行アドレスが書込まれる。
【００６５】したがって、この発明によれば、半導体記
憶装置をパッケージした後のテストで不良メモリセルが
検出されても、その不良メモリセルを救済できる。その
結果、半導体記憶装置の不良率を低減できる。
憶装置をパッケージした後のテストで不良メモリセルが
検出されても、その不良メモリセルを救済できる。その
結果、半導体記憶装置の不良率を低減できる。
【００６６】好ましくは、記憶回路は、電流を流すこと
によって溶断する第１のフューズから成る第１のフュー
ズ回路と、レーザ光を照射することによって溶断する第
２のフューズから成る第２のフューズ回路とを含み、第
１のフューズ回路は、前記第１のフューズを溶断するこ
とによって列アドレスが書き込まれ、第２のフューズ回
路は、第２のフューズが導通し、かつ、第１のフューズ
回路から出力される列アドレスと同じ論理信号を出力す
る。
によって溶断する第１のフューズから成る第１のフュー
ズ回路と、レーザ光を照射することによって溶断する第
２のフューズから成る第２のフューズ回路とを含み、第
１のフューズ回路は、前記第１のフューズを溶断するこ
とによって列アドレスが書き込まれ、第２のフューズ回
路は、第２のフューズが導通し、かつ、第１のフューズ
回路から出力される列アドレスと同じ論理信号を出力す
る。
【００６７】第１のフューズ回路に不良メモリセルの列
アドレスが電流を流すことによってフューズを溶断して
書込まれる。
アドレスが電流を流すことによってフューズを溶断して
書込まれる。
【００６８】したがって、この発明によれば、電流をフ
ューズに流すことによって容易に不良メモリセルの列ア
ドレスを書込むことができる。
ューズに流すことによって容易に不良メモリセルの列ア
ドレスを書込むことができる。
【００６９】好ましくは、第１のフューズは、溶断され
る第１の導体と、第１の導体を少なくとも上下または水
平方向から挟込んで配置される第２の導体とから成る。
る第１の導体と、第１の導体を少なくとも上下または水
平方向から挟込んで配置される第２の導体とから成る。
【００７０】第１および第２の導体に電流が流される
と、第１の導体の温度が第２の導体の温度よりも高くな
る。
と、第１の導体の温度が第２の導体の温度よりも高くな
る。
【００７１】したがって、この発明によれば、少ない電
流でも第１の導体を容易に溶断できる。
流でも第１の導体を容易に溶断できる。
【００７２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
【００７３】［実施の形態１］図１を参照して、実施の
形態１による半導体記憶装置１００は、バンク１〜４
と、周辺部５とを備える。半導体記憶装置１００の具体
例としては２５６ＭｂｉｔｓのＳＤＲＡＭ（Ｓｙｎｃｒ
ｏｎｏｕｓ Ｄａｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｒｍｏｒｙ）が想定され、バンク１〜４の各
々は、６４Ｍｂｉｔｓの記憶容量を有する。また、バン
ク１〜４の各々は、８１９２個（ＲＡ０〜ＲＡ１２の１
３ビット）の行アドレスを持つ。周辺部５は、後述する
行デコーダ、列デコーダ、ブロックデコーダ、冗長回路
等を含む。
形態１による半導体記憶装置１００は、バンク１〜４
と、周辺部５とを備える。半導体記憶装置１００の具体
例としては２５６ＭｂｉｔｓのＳＤＲＡＭ（Ｓｙｎｃｒ
ｏｎｏｕｓ Ｄａｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｒｍｏｒｙ）が想定され、バンク１〜４の各
々は、６４Ｍｂｉｔｓの記憶容量を有する。また、バン
ク１〜４の各々は、８１９２個（ＲＡ０〜ＲＡ１２の１
３ビット）の行アドレスを持つ。周辺部５は、後述する
行デコーダ、列デコーダ、ブロックデコーダ、冗長回路
等を含む。
【００７４】４つのバンクから成る半導体記憶装置１０
０においては、メモリセルアレイが４個あり、制御信号
バッファ、アドレスバッファ、行系周辺回路、および列
デコーダ等は、隣接するメモリセルアレイ５０間で共用
される。したがって、以下においては、説明の便宜上、
１つのバンクと、その周辺に配置される回路とについて
説明する。
０においては、メモリセルアレイが４個あり、制御信号
バッファ、アドレスバッファ、行系周辺回路、および列
デコーダ等は、隣接するメモリセルアレイ５０間で共用
される。したがって、以下においては、説明の便宜上、
１つのバンクと、その周辺に配置される回路とについて
説明する。
【００７５】図２を参照して、半導体記憶装置１００
は、より詳細には、制御信号バッファ１０と、アドレス
バッファ２０と、行系周辺回路３０と、列デコーダ４０
と、メモリセルアレイ５０と、制御回路６０とを備え
る。アドレスバッファ２０は、列アドレスバッファ２１
と、行アドレスバッファ２２とから成る。行系周辺回路
３０は、行デコーダ３１と、ブロックでコーダ３２と、
行冗長回路３３とを含む。
は、より詳細には、制御信号バッファ１０と、アドレス
バッファ２０と、行系周辺回路３０と、列デコーダ４０
と、メモリセルアレイ５０と、制御回路６０とを備え
る。アドレスバッファ２０は、列アドレスバッファ２１
と、行アドレスバッファ２２とから成る。行系周辺回路
３０は、行デコーダ３１と、ブロックでコーダ３２と、
行冗長回路３３とを含む。
【００７６】制御信号バッファ１０は、ロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ、出力イネーブ
ル信号／ＯＥ、および比較期間終了信号ＣＯＭＰ＿ＥＮ
Ｄをラッチし、ロウアドレスストローブ信号／ＲＡＳを
行アドレスバッファ２０へ、コラムアドレスストローブ
信号／ＣＡＳを列アドレスバッファ２１へ、ライトイネ
ーブル信号／ＷＥ、出力イネーブル信号／ＯＥおよび比
較期間終了信号ＣＯＭＰ＿ＥＮＤを制御回路６０へ、そ
れぞれ、出力する。なお、比較期間終了信号ＣＯＭＰ＿
ＥＮＤとは、後述するように、入力された行アドレスを
不良メモリセルの行アドレスと比較期間を規定する信号
である。
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ、出力イネーブ
ル信号／ＯＥ、および比較期間終了信号ＣＯＭＰ＿ＥＮ
Ｄをラッチし、ロウアドレスストローブ信号／ＲＡＳを
行アドレスバッファ２０へ、コラムアドレスストローブ
信号／ＣＡＳを列アドレスバッファ２１へ、ライトイネ
ーブル信号／ＷＥ、出力イネーブル信号／ＯＥおよび比
較期間終了信号ＣＯＭＰ＿ＥＮＤを制御回路６０へ、そ
れぞれ、出力する。なお、比較期間終了信号ＣＯＭＰ＿
ＥＮＤとは、後述するように、入力された行アドレスを
不良メモリセルの行アドレスと比較期間を規定する信号
である。
【００７７】列アドレスバッファ２１は、制御信号バッ
ファ１０からのコラムアドレスストローブ信号／ＣＡＳ
がＬ（論理ロー）レベルになるタイミングに同期してア
ドレス信号Ａｄｄをラッチし、そのラッチしたアドレス
信号Ａｄｄを列アドレスとして列デコーダ４０へ出力す
る。行アドレスバッファ２２は、制御信号バッファ１０
からのロウアドレスストローブ信号／ＲＡＳがＬレベル
になるタイミングに同期してアドレス信号Ａｄｄをラッ
チし、そのラッチしたアドレス信号Ａｄｄを行アドレス
として行デコーダ３１、ブロックデコーダ３２および行
冗長回路３３へ出力する。
ファ１０からのコラムアドレスストローブ信号／ＣＡＳ
がＬ（論理ロー）レベルになるタイミングに同期してア
ドレス信号Ａｄｄをラッチし、そのラッチしたアドレス
信号Ａｄｄを列アドレスとして列デコーダ４０へ出力す
る。行アドレスバッファ２２は、制御信号バッファ１０
からのロウアドレスストローブ信号／ＲＡＳがＬレベル
になるタイミングに同期してアドレス信号Ａｄｄをラッ
チし、そのラッチしたアドレス信号Ａｄｄを行アドレス
として行デコーダ３１、ブロックデコーダ３２および行
冗長回路３３へ出力する。
【００７８】行デコーダ３１は、行アドレスバッファ２
２からの行アドレスをデコードし、そのデコードした行
アドレスによって指定されるワード線を活性化する。ブ
ロックデコーダ３２は、後述する方法によってメモリセ
ルアレイ５０を構成するブロックＢＬＫ０〜ＢＬＫ１５
を選択的に活性化する。行冗長回路３３は、後述する方
法によって、入力された行アドレスをプログラムされた
不良メモリセルの行アドレスと比較し、その比較結果に
基づいて、不良メモリセルに代わる代替用のメモリセル
が接続されたワード線を活性化するための代替行活性化
信号ＳＲＳと、代替用のメモリセルが接続されたワード
線が選択されたことを示す代替行選択信号ＳＲＥとを出
力する。
２からの行アドレスをデコードし、そのデコードした行
アドレスによって指定されるワード線を活性化する。ブ
ロックデコーダ３２は、後述する方法によってメモリセ
ルアレイ５０を構成するブロックＢＬＫ０〜ＢＬＫ１５
を選択的に活性化する。行冗長回路３３は、後述する方
法によって、入力された行アドレスをプログラムされた
不良メモリセルの行アドレスと比較し、その比較結果に
基づいて、不良メモリセルに代わる代替用のメモリセル
が接続されたワード線を活性化するための代替行活性化
信号ＳＲＳと、代替用のメモリセルが接続されたワード
線が選択されたことを示す代替行選択信号ＳＲＥとを出
力する。
【００７９】列デコーダ４０は、列アドレスバッファ２
１からの列アドレスをデコードし、そのデコードした列
アドレスによって指定されるビット線を活性化する。メ
モリセル５０は、ブロックＢＬＫ０〜ＢＬＫ１５から成
る。ブロックＢＬＫ０〜ＢＬＫ１５の各々は、行列状に
配列された複数のメモリセルを含む。制御回路６０は、
制御信号バッファ１０からのライトイネーブル信号／Ｗ
Ｅおよび出力イネーブル信号／ＯＥに応答して、ビット
線対をプリチャージ電圧にイコライズするためのイコラ
イズ制御信号、およびワード線を活性化するためのワー
ド線制御信号を行系周辺回路３０へ出力する。また、制
御回路６０は、半導体記憶装置１００を全体的に制御す
る。
１からの列アドレスをデコードし、そのデコードした列
アドレスによって指定されるビット線を活性化する。メ
モリセル５０は、ブロックＢＬＫ０〜ＢＬＫ１５から成
る。ブロックＢＬＫ０〜ＢＬＫ１５の各々は、行列状に
配列された複数のメモリセルを含む。制御回路６０は、
制御信号バッファ１０からのライトイネーブル信号／Ｗ
Ｅおよび出力イネーブル信号／ＯＥに応答して、ビット
線対をプリチャージ電圧にイコライズするためのイコラ
イズ制御信号、およびワード線を活性化するためのワー
ド線制御信号を行系周辺回路３０へ出力する。また、制
御回路６０は、半導体記憶装置１００を全体的に制御す
る。
【００８０】図３を参照して、バンク１〜４の各々に含
まれるメモリセルアレイ５０は、ブロックＢＬＫ０〜Ｂ
ＬＫ１５の１６個のブロックから成る。そして、隣接す
る２つのブロックの間には、シェアードセンスアンプ
（図示せず）が設けられている。また、ブロックＢＬＫ
０〜ＢＬＫ１５は、２つのメモリセル領域６，７に分け
られる。メモリセル領域６は、ブロックＢＬＫ０〜ＢＬ
Ｋ７によって構成され、メモリセル領域７は、ブロック
ＢＬＫ８〜ＢＬＫ１５によって構成される。
まれるメモリセルアレイ５０は、ブロックＢＬＫ０〜Ｂ
ＬＫ１５の１６個のブロックから成る。そして、隣接す
る２つのブロックの間には、シェアードセンスアンプ
（図示せず）が設けられている。また、ブロックＢＬＫ
０〜ＢＬＫ１５は、２つのメモリセル領域６，７に分け
られる。メモリセル領域６は、ブロックＢＬＫ０〜ＢＬ
Ｋ７によって構成され、メモリセル領域７は、ブロック
ＢＬＫ８〜ＢＬＫ１５によって構成される。
【００８１】メモリセル領域６において、ブロックＢＬ
Ｋ０〜ＢＬＫ６は本体行（図示せず）のみを含み、ブロ
ックＢＬＫ７は本体行（図示せず）と予備行８とを含
む。予備行８には、ブロックＢＬＫ０〜ＢＬＫ７の本体
行に接続されたメモリセルが不良であるとき、そのメモ
リセルに代わる予備のメモリセルが接続される。また、
ブロックＢＬＫ０〜ＢＬＫ６は、連続して配置されてお
り、ブロックＢＬＫ７は、ブロックＢＬＫ６との間にメ
モリセル領域７に属するブロックＢＬＫ１５が存在する
ように配置される。
Ｋ０〜ＢＬＫ６は本体行（図示せず）のみを含み、ブロ
ックＢＬＫ７は本体行（図示せず）と予備行８とを含
む。予備行８には、ブロックＢＬＫ０〜ＢＬＫ７の本体
行に接続されたメモリセルが不良であるとき、そのメモ
リセルに代わる予備のメモリセルが接続される。また、
ブロックＢＬＫ０〜ＢＬＫ６は、連続して配置されてお
り、ブロックＢＬＫ７は、ブロックＢＬＫ６との間にメ
モリセル領域７に属するブロックＢＬＫ１５が存在する
ように配置される。
【００８２】メモリセル領域７においては、ブロックＢ
ＬＫ８〜ＢＬＫ１４は、本体行（図示せず）のみを含
み、ブロックＢＬＫ１５は本体行（図示せず）と予備行
９とを含む。予備行９には、ブロックＢＬＫ８〜ＢＬＫ
１５の本体行に接続されるメモリセルが不良であると
き、そのメモリセルに代わる予備のメモリセルが接続さ
れる。また、ブロックＢＬＫ８〜ＢＬＫ１４は、連続し
て配置されており、ブロックＢＬＫ１５は、ブロックＢ
ＬＫ１４との間にメモリセル領域６に属するブロックＢ
ＬＫ７が存在するように配置される。
ＬＫ８〜ＢＬＫ１４は、本体行（図示せず）のみを含
み、ブロックＢＬＫ１５は本体行（図示せず）と予備行
９とを含む。予備行９には、ブロックＢＬＫ８〜ＢＬＫ
１５の本体行に接続されるメモリセルが不良であると
き、そのメモリセルに代わる予備のメモリセルが接続さ
れる。また、ブロックＢＬＫ８〜ＢＬＫ１４は、連続し
て配置されており、ブロックＢＬＫ１５は、ブロックＢ
ＬＫ１４との間にメモリセル領域６に属するブロックＢ
ＬＫ７が存在するように配置される。
【００８３】図４は、行系の回路を示したものである。
行アドレスバッファ２２は、１３ビットの行アドレスの
うち、ＲＡ９〜ＲＡ１２の上位４ビットをブロックデコ
ーダ３２へ出力し、ＲＡ０〜ＲＡ８の下位９ビットを行
冗長回路３３Ａ，３３ＢおよびブロックＢＬＫ０〜ＢＬ
Ｋ１５へ出力する。
行アドレスバッファ２２は、１３ビットの行アドレスの
うち、ＲＡ９〜ＲＡ１２の上位４ビットをブロックデコ
ーダ３２へ出力し、ＲＡ０〜ＲＡ８の下位９ビットを行
冗長回路３３Ａ，３３ＢおよびブロックＢＬＫ０〜ＢＬ
Ｋ１５へ出力する。
【００８４】行冗長回路３３Ａ，３３Ｂは、比較回路３
３０と、ＯＲゲート３３１とから成る。図４は、４本の
代替行が設けられた場合を示すため、行冗長回路３３
Ａ，３３Ｂは、４つの比較回路３３０を含む。そして、
ＯＲゲート３３１は、４つの比較回路３３０から４つの
出力信号を受け、その受けた４つの出力信号の論理和を
演算して代替行選択信号ＳＲＥ０，１を出力する。
３０と、ＯＲゲート３３１とから成る。図４は、４本の
代替行が設けられた場合を示すため、行冗長回路３３
Ａ，３３Ｂは、４つの比較回路３３０を含む。そして、
ＯＲゲート３３１は、４つの比較回路３３０から４つの
出力信号を受け、その受けた４つの出力信号の論理和を
演算して代替行選択信号ＳＲＥ０，１を出力する。
【００８５】図５を参照して、比較回路３３０は、プロ
グラム回路３４０〜３４ｎと、ＮチャネルＭＯＳトラン
ジスタ３３１０〜３３１ｎ，３３２０〜３３２ｎ，３３
３０から３３３ｎ，３３４０〜３３４ｎと、Ｐチャネル
ＭＯＳトランジスタ３５１と、インバータ３５０，３５
２〜３５４とから成る。ＮチャネルＭＯＳトランジスタ
３３１０，３３３０、ＮチャネルＭＯＳトランジスタ３
３２０，３３４０、・・・、ＮチャネルＭＯＳトランジ
スタ３３１ｎ，３３３ｎ、およびＮチャネルＭＯＳトラ
ンジスタ３３２ｎ，３３４ｎは、それぞれ、ノード３５
６と接地ノード３３２との間に直列に接続される。プロ
グラム回路３４０は、２つの出力信号ＦＲＡ，／ＦＲＡ
を、それぞれ、ＮチャネルＭＯＳトランジスタ３３１０
および３３２０のゲート端子へ出力する。また、プログ
ラム回路３４ｎは、２つの出力信号ＦＲＡ，／ＦＲＡ
を、それぞれ、ＮチャネルＭＯＳトランジスタ３３１ｎ
および３３２ｎのゲート端子へ出力する。ＮチャネルＭ
ＯＳトランジスタ３３３０〜３３３ｎは、そのゲート端
子にそれぞれ行アドレスＲＡ０〜ＲＡｎを受け、Ｎチャ
ネルＭＯＳトランジスタ３３４０〜３３４ｎは、そのゲ
ート端子にそれぞれ行アドレス／ＲＡ０〜／ＲＡｎを受
ける。実施の形態１においては、比較回路３３０は、Ｒ
Ａ０〜ＲＡ８の９ビットの行アドレスが入力されるの
で、ｎ＝８である。ＰチャネルＭＯＳトランジスタ３５
１は、電源ノード３５５とノード３５６との間に接続さ
れる。インバータ３５２，３５３は、ラッチ回路を構成
する。
グラム回路３４０〜３４ｎと、ＮチャネルＭＯＳトラン
ジスタ３３１０〜３３１ｎ，３３２０〜３３２ｎ，３３
３０から３３３ｎ，３３４０〜３３４ｎと、Ｐチャネル
ＭＯＳトランジスタ３５１と、インバータ３５０，３５
２〜３５４とから成る。ＮチャネルＭＯＳトランジスタ
３３１０，３３３０、ＮチャネルＭＯＳトランジスタ３
３２０，３３４０、・・・、ＮチャネルＭＯＳトランジ
スタ３３１ｎ，３３３ｎ、およびＮチャネルＭＯＳトラ
ンジスタ３３２ｎ，３３４ｎは、それぞれ、ノード３５
６と接地ノード３３２との間に直列に接続される。プロ
グラム回路３４０は、２つの出力信号ＦＲＡ，／ＦＲＡ
を、それぞれ、ＮチャネルＭＯＳトランジスタ３３１０
および３３２０のゲート端子へ出力する。また、プログ
ラム回路３４ｎは、２つの出力信号ＦＲＡ，／ＦＲＡ
を、それぞれ、ＮチャネルＭＯＳトランジスタ３３１ｎ
および３３２ｎのゲート端子へ出力する。ＮチャネルＭ
ＯＳトランジスタ３３３０〜３３３ｎは、そのゲート端
子にそれぞれ行アドレスＲＡ０〜ＲＡｎを受け、Ｎチャ
ネルＭＯＳトランジスタ３３４０〜３３４ｎは、そのゲ
ート端子にそれぞれ行アドレス／ＲＡ０〜／ＲＡｎを受
ける。実施の形態１においては、比較回路３３０は、Ｒ
Ａ０〜ＲＡ８の９ビットの行アドレスが入力されるの
で、ｎ＝８である。ＰチャネルＭＯＳトランジスタ３５
１は、電源ノード３５５とノード３５６との間に接続さ
れる。インバータ３５２，３５３は、ラッチ回路を構成
する。
【００８６】図６を参照して、プログラム回路３４０〜
３４ｎの各々は、ＰチャネルＭＯＳトランジスタ３６０
と、ＮチャネルＭＯＳトランジスタ３６１と、フューズ
３６２と、インバータ３６３，３６４とを含む。Ｐチャ
ネルＭＯＳトランジスタ３６０とフューズ３６２は、電
源ノード３６５とノード３６８との間に直列に接続され
る。この場合、ＰチャネルＭＯＳトランジスタ３６０
は、電源ノード３６５側に接続され、フューズ３６２
は、ノード３６７側に接続される。ＮチャネルＭＯＳト
ランジスタ３６１は、ノード３６８と接地ノード３６６
との間に接続される。ＰチャネルＭＯＳトランジスタ３
６０およびＮチャネルＭＯＳトランジスタ３６１は、そ
のゲート端子にプリチャージ信号ＳＲＰを受ける。ま
た、インバータ３６３，３６４は、ラッチ回路を構成す
る。フューズ３６２は、レーザ光によって溶断され得る
フューズであり、溶断されたときデータ「１」が書込ま
れ、溶断されないときデータ「１」が書込まれるものと
する。
３４ｎの各々は、ＰチャネルＭＯＳトランジスタ３６０
と、ＮチャネルＭＯＳトランジスタ３６１と、フューズ
３６２と、インバータ３６３，３６４とを含む。Ｐチャ
ネルＭＯＳトランジスタ３６０とフューズ３６２は、電
源ノード３６５とノード３６８との間に直列に接続され
る。この場合、ＰチャネルＭＯＳトランジスタ３６０
は、電源ノード３６５側に接続され、フューズ３６２
は、ノード３６７側に接続される。ＮチャネルＭＯＳト
ランジスタ３６１は、ノード３６８と接地ノード３６６
との間に接続される。ＰチャネルＭＯＳトランジスタ３
６０およびＮチャネルＭＯＳトランジスタ３６１は、そ
のゲート端子にプリチャージ信号ＳＲＰを受ける。ま
た、インバータ３６３，３６４は、ラッチ回路を構成す
る。フューズ３６２は、レーザ光によって溶断され得る
フューズであり、溶断されたときデータ「１」が書込ま
れ、溶断されないときデータ「１」が書込まれるものと
する。
【００８７】スタンバイ時、プリチャージ信号ＳＲＰ
は、Ｈ（論理ハイ）レベルであり、ＰチャネルＭＯＳト
ランジスタ３６０はオフされ、ＮチャネルＭＯＳトラン
ジスタ３６１はオンされる。そして、プログラム回路３
４０〜３４ｎの各々は、リセットされる。アクセスが開
始されると、プリチャージ信号ＳＲＰがＬレベルにな
り、フューズ３６２が溶断されていないときＨレベルの
信号ＦＲＡとＬレベルの信号／ＦＲＡを出力する。ま
た、フューズ３６２が溶断されているときＬレベルの信
号ＦＲＡとＨレベルの信号／ＦＲＡを出力する。したが
って、プログラム回路３４０〜３４ｎは、フューズ３６
２を溶断することによって書込まれた不良メモリセルの
行アドレスに応じた信号ＦＲＡ，／ＦＲＡを出力する。
は、Ｈ（論理ハイ）レベルであり、ＰチャネルＭＯＳト
ランジスタ３６０はオフされ、ＮチャネルＭＯＳトラン
ジスタ３６１はオンされる。そして、プログラム回路３
４０〜３４ｎの各々は、リセットされる。アクセスが開
始されると、プリチャージ信号ＳＲＰがＬレベルにな
り、フューズ３６２が溶断されていないときＨレベルの
信号ＦＲＡとＬレベルの信号／ＦＲＡを出力する。ま
た、フューズ３６２が溶断されているときＬレベルの信
号ＦＲＡとＨレベルの信号／ＦＲＡを出力する。したが
って、プログラム回路３４０〜３４ｎは、フューズ３６
２を溶断することによって書込まれた不良メモリセルの
行アドレスに応じた信号ＦＲＡ，／ＦＲＡを出力する。
【００８８】再び、図５を参照して、スタンバイ時、行
アドレスＲＡ０〜ＲＡｎはＬレベルであり、プログラム
回路３４０〜３４ｎはリセットされ、プリチャージ信号
ＳＲＰはＨレベルであるので、比較回路３３０はＨレベ
ルの代替行活性化信号ＳＲＳを出力する。したがって、
ＯＲゲート３３１は、Ｈレベルの代替行選択信号ＳＲＥ
０，ＳＲＥ１を出力する。
アドレスＲＡ０〜ＲＡｎはＬレベルであり、プログラム
回路３４０〜３４ｎはリセットされ、プリチャージ信号
ＳＲＰはＨレベルであるので、比較回路３３０はＨレベ
ルの代替行活性化信号ＳＲＳを出力する。したがって、
ＯＲゲート３３１は、Ｈレベルの代替行選択信号ＳＲＥ
０，ＳＲＥ１を出力する。
【００８９】アクセスが開始されると、プリチャージ信
号ＳＲＰがＬレベルになり、プログラム回路３４０〜３
４ｎは、プログラムされた不良メモリセルの行アドレス
をＮチャネルＭＯＳトランジスタ３３１０〜３３１ｎ，
３３２０〜３３２ｎへ出力する。また、ＮチャネルＭＯ
Ｓトランジスタ３３１〜３３１ｎ，３３４０〜３３４ｎ
は、入力された行アドレスＲＡ０〜ＲＡ８をゲート端子
に受ける。そして、プログラム回路３４０〜３４ｎから
のプログラムされた行アドレスが入力された行アドレス
に一致するときノード３５６はＨレベルを維持し、プロ
グラムされた行アドレスが入力された行アドレスに一致
しないときノード３５６はＬレベルになる。
号ＳＲＰがＬレベルになり、プログラム回路３４０〜３
４ｎは、プログラムされた不良メモリセルの行アドレス
をＮチャネルＭＯＳトランジスタ３３１０〜３３１ｎ，
３３２０〜３３２ｎへ出力する。また、ＮチャネルＭＯ
Ｓトランジスタ３３１〜３３１ｎ，３３４０〜３３４ｎ
は、入力された行アドレスＲＡ０〜ＲＡ８をゲート端子
に受ける。そして、プログラム回路３４０〜３４ｎから
のプログラムされた行アドレスが入力された行アドレス
に一致するときノード３５６はＨレベルを維持し、プロ
グラムされた行アドレスが入力された行アドレスに一致
しないときノード３５６はＬレベルになる。
【００９０】すなわち、フューズ３６２が溶断されてい
るときデータ「１」が書込まれており、プログラム回路
３４０〜３４ｎは、Ｌレベルの信号ＦＲＡとＨレベルの
信号／ＦＲＡを出力する。また、フューズ３６２が溶断
されていないときデータ「０」が書込まれており、プロ
グラム回路３４０〜３４ｎは、Ｈレベルの信号ＦＲＡと
Ｌレベルの信号／ＦＲＡを出力する。したがって、プロ
グラムされた行アドレスが入力された行アドレスに一致
するとき、ＮチャネルＭＯＳトランジスタ３３１０，３
３３０のいずれか一方、ＮチャネルＭＯＳトランジスタ
３３２０，３３４０のいずれか一方、・・・、Ｎチャネ
ルＭＯＳトランジスタ３３１ｎ，３３３ｎのいずれか一
方、およびＮチャネルＭＯＳトランジスタ３３２ｎ，３
３４ｎのいずれか一方がオフされ、ノード３５６はＨレ
ベルを維持する。その結果、インバータ３５４は、ノー
ド３５６と同じＨレベルの代替行活性化信号ＳＲＳを出
力する。
るときデータ「１」が書込まれており、プログラム回路
３４０〜３４ｎは、Ｌレベルの信号ＦＲＡとＨレベルの
信号／ＦＲＡを出力する。また、フューズ３６２が溶断
されていないときデータ「０」が書込まれており、プロ
グラム回路３４０〜３４ｎは、Ｈレベルの信号ＦＲＡと
Ｌレベルの信号／ＦＲＡを出力する。したがって、プロ
グラムされた行アドレスが入力された行アドレスに一致
するとき、ＮチャネルＭＯＳトランジスタ３３１０，３
３３０のいずれか一方、ＮチャネルＭＯＳトランジスタ
３３２０，３３４０のいずれか一方、・・・、Ｎチャネ
ルＭＯＳトランジスタ３３１ｎ，３３３ｎのいずれか一
方、およびＮチャネルＭＯＳトランジスタ３３２ｎ，３
３４ｎのいずれか一方がオフされ、ノード３５６はＨレ
ベルを維持する。その結果、インバータ３５４は、ノー
ド３５６と同じＨレベルの代替行活性化信号ＳＲＳを出
力する。
【００９１】また、プログラムされた行アドレスが入力
された行アドレスＲＡ０〜ＲＡｎに一致しないとき、Ｎ
チャネルＭＯＳトランジスタ３３１０，３３３０、・・
・、ＮチャネルＭＯＳトランジスタ３３１ｎ，３３３ｎ
がともにオンされるか、ＮチャネルＭＯＳトランジスタ
３３２０，３３４０、・・・、ＮチャネルＭＯＳトラン
ジスタ３３２ｎ，３３４ｎがともにオンされるため、ノ
ード３５６はＬレベルになり、インバータ３５４はノー
ド３５６と同じＬレベルの代替行活性化信号ＳＲＳを出
力する。
された行アドレスＲＡ０〜ＲＡｎに一致しないとき、Ｎ
チャネルＭＯＳトランジスタ３３１０，３３３０、・・
・、ＮチャネルＭＯＳトランジスタ３３１ｎ，３３３ｎ
がともにオンされるか、ＮチャネルＭＯＳトランジスタ
３３２０，３３４０、・・・、ＮチャネルＭＯＳトラン
ジスタ３３２ｎ，３３４ｎがともにオンされるため、ノ
ード３５６はＬレベルになり、インバータ３５４はノー
ド３５６と同じＬレベルの代替行活性化信号ＳＲＳを出
力する。
【００９２】そうすると、ＯＲゲート３３１は、４つの
比較回路３３０からの４つの代替行活性化信号ＳＲＳの
うち少なくとも１つの代替行活性化信号ＳＲＳがＨレベ
ルであれば、代替行が選択されたことを示すＨレベルの
代替行選択信号ＳＲＥ０，１を出力する。その結果、行
冗長回路３３Ａは、代替行選択信号ＳＲＥ０をブロック
デコーダ３２のブロック選択回路３２Ａへ出力し、代替
行活性化信号ＳＲＳ０を代替行が配置されたブロックＢ
ＬＫ７の領域１２へ出力する。また、行冗長回路３２Ｂ
は、代替行選択信号ＳＲＥ１をブロックデコーダ３２の
ブロック選択回路３２Ｂへ出力し、代替行活性化信号Ｓ
ＲＳ１を代替行が配置されたブロックＢＬＫ１５の領域
１４へ出力する。
比較回路３３０からの４つの代替行活性化信号ＳＲＳの
うち少なくとも１つの代替行活性化信号ＳＲＳがＨレベ
ルであれば、代替行が選択されたことを示すＨレベルの
代替行選択信号ＳＲＥ０，１を出力する。その結果、行
冗長回路３３Ａは、代替行選択信号ＳＲＥ０をブロック
デコーダ３２のブロック選択回路３２Ａへ出力し、代替
行活性化信号ＳＲＳ０を代替行が配置されたブロックＢ
ＬＫ７の領域１２へ出力する。また、行冗長回路３２Ｂ
は、代替行選択信号ＳＲＥ１をブロックデコーダ３２の
ブロック選択回路３２Ｂへ出力し、代替行活性化信号Ｓ
ＲＳ１を代替行が配置されたブロックＢＬＫ１５の領域
１４へ出力する。
【００９３】再び、図４を参照して、ブロックデコーダ
３２は、ブロック選択回路３２Ａ，３２Ｂから成る。ブ
ロック選択回路３２Ａは、メモリセル領域６に対応して
設けられ、メモリセル領域６に配置されるブロックＢＬ
Ｋ０〜ＢＬＫ７を選択的に活性化する。ブロック選択回
路３２Ｂは、メモリセル領域７に対応して設けられ、メ
モリセル領域７に配置されるブロックＢＬＫ８〜ＢＬＫ
１５を選択的に活性化する。
３２は、ブロック選択回路３２Ａ，３２Ｂから成る。ブ
ロック選択回路３２Ａは、メモリセル領域６に対応して
設けられ、メモリセル領域６に配置されるブロックＢＬ
Ｋ０〜ＢＬＫ７を選択的に活性化する。ブロック選択回
路３２Ｂは、メモリセル領域７に対応して設けられ、メ
モリセル領域７に配置されるブロックＢＬＫ８〜ＢＬＫ
１５を選択的に活性化する。
【００９４】ブロック選択回路３２Ａは、ブロック選択
信号生成回路３２０Ａ，３２０Ｂ，３２０Ｃ，３２０
Ｄ，３２０Ｅ，３２０Ｆ，３２０Ｇ，３２５Ａから成
る。ブロック選択回路３２Ｂは、ブロック選択信号生成
回路３２０Ｈ，３２０Ｉ，３２０Ｊ，３２０Ｋ，３２０
Ｌ，３２０Ｍ，３２０Ｎ，３２５Ｂから成る。ブロック
選択信号生成回路３２０Ａ〜３２０Ｎの各々は、ＮＡＮ
Ｄゲート３２１と、ＮＯＲゲート３２２と、ＡＮＤゲー
ト３２３とから成る。また、ブロック選択信号生成回路
３２５Ａ，３２５Ｂは、ＮＡＮＤゲート３２６，３２７
と、ＮＯＲゲート３２８とから成る。
信号生成回路３２０Ａ，３２０Ｂ，３２０Ｃ，３２０
Ｄ，３２０Ｅ，３２０Ｆ，３２０Ｇ，３２５Ａから成
る。ブロック選択回路３２Ｂは、ブロック選択信号生成
回路３２０Ｈ，３２０Ｉ，３２０Ｊ，３２０Ｋ，３２０
Ｌ，３２０Ｍ，３２０Ｎ，３２５Ｂから成る。ブロック
選択信号生成回路３２０Ａ〜３２０Ｎの各々は、ＮＡＮ
Ｄゲート３２１と、ＮＯＲゲート３２２と、ＡＮＤゲー
ト３２３とから成る。また、ブロック選択信号生成回路
３２５Ａ，３２５Ｂは、ＮＡＮＤゲート３２６，３２７
と、ＮＯＲゲート３２８とから成る。
【００９５】ブロック選択信号生成回路３２０Ａ〜３２
０ＮのＮＡＮＤゲート３２１およびブロック選択信号生
成回路３２５Ａ，３２５ＢのＮＡＮＤゲート３２６は、
行アドレスバッファ２２からの行アドレスＲＡ９〜ＲＡ
１２が入力される。より詳細には、ブロック選択信号生
成回路３２０ＡのＮＡＮＤゲート３２１は、行アドレス
／ＲＡ９，／ＲＡ１０，／ＲＡ１１，／ＲＡ１２が入力
され、ブロック選択信号生成回路３２０ＢのＮＡＮＤゲ
ート３２１は、行アドレスＲＡ９，／ＲＡ１０，／ＲＡ
１１，／ＲＡ１２が入力され、ブロック選択信号生成回
路３２０ＣのＮＡＮＤゲート３２１は、行アドレス／Ｒ
Ａ９，ＲＡ１０，／ＲＡ１１，／ＲＡ１２が入力され、
ブロック選択信号生成回路３２０ＤのＮＡＮＤゲート３
２１は、行アドレスＲＡ９，ＲＡ１０，／ＲＡ１１，／
ＲＡ１２が入力され、ブロック選択信号生成回路３２０
ＥのＮＡＮＤゲート３２１は、行アドレス／ＲＡ９，／
ＲＡ１０，ＲＡ１１，／ＲＡ１２が入力され、ブロック
選択信号生成回路３２０ＦのＮＡＮＤゲート３２１は、
行アドレスＲＡ９，／ＲＡ１０，ＲＡ１１，／ＲＡ１２
が入力され、ブロック選択信号生成回路３２０ＧのＮＡ
ＮＤゲート３２１は、行アドレス／ＲＡ９，ＲＡ１０，
ＲＡ１１，／ＲＡ１２が入力され、ブロック選択信号生
成回路３２５ＡのＮＡＮＤゲート３２６は、行アドレス
ＲＡ９，ＲＡ１０，ＲＡ１１，／ＲＡ１２が入力され
る。
０ＮのＮＡＮＤゲート３２１およびブロック選択信号生
成回路３２５Ａ，３２５ＢのＮＡＮＤゲート３２６は、
行アドレスバッファ２２からの行アドレスＲＡ９〜ＲＡ
１２が入力される。より詳細には、ブロック選択信号生
成回路３２０ＡのＮＡＮＤゲート３２１は、行アドレス
／ＲＡ９，／ＲＡ１０，／ＲＡ１１，／ＲＡ１２が入力
され、ブロック選択信号生成回路３２０ＢのＮＡＮＤゲ
ート３２１は、行アドレスＲＡ９，／ＲＡ１０，／ＲＡ
１１，／ＲＡ１２が入力され、ブロック選択信号生成回
路３２０ＣのＮＡＮＤゲート３２１は、行アドレス／Ｒ
Ａ９，ＲＡ１０，／ＲＡ１１，／ＲＡ１２が入力され、
ブロック選択信号生成回路３２０ＤのＮＡＮＤゲート３
２１は、行アドレスＲＡ９，ＲＡ１０，／ＲＡ１１，／
ＲＡ１２が入力され、ブロック選択信号生成回路３２０
ＥのＮＡＮＤゲート３２１は、行アドレス／ＲＡ９，／
ＲＡ１０，ＲＡ１１，／ＲＡ１２が入力され、ブロック
選択信号生成回路３２０ＦのＮＡＮＤゲート３２１は、
行アドレスＲＡ９，／ＲＡ１０，ＲＡ１１，／ＲＡ１２
が入力され、ブロック選択信号生成回路３２０ＧのＮＡ
ＮＤゲート３２１は、行アドレス／ＲＡ９，ＲＡ１０，
ＲＡ１１，／ＲＡ１２が入力され、ブロック選択信号生
成回路３２５ＡのＮＡＮＤゲート３２６は、行アドレス
ＲＡ９，ＲＡ１０，ＲＡ１１，／ＲＡ１２が入力され
る。
【００９６】また、ブロック選択信号生成回路３２０Ｈ
のＮＡＮＤゲート３２１は、行アドレス／ＲＡ９，／Ｒ
Ａ１０，／ＲＡ１１，ＲＡ１２が入力され、ブロック選
択信号生成回路３２０ＩのＮＡＮＤゲート３２１は、行
アドレスＲＡ９，／ＲＡ１０，／ＲＡ１１，ＲＡ１２が
入力され、ブロック選択信号生成回路３２０ＪのＮＡＮ
Ｄゲート３２１は、行アドレス／ＲＡ９，ＲＡ１０，／
ＲＡ１１，ＲＡ１２が入力され、ブロック選択信号生成
回路３２０ＫのＮＡＮＤゲート３２１は、行アドレスＲ
Ａ９，ＲＡ１０，／ＲＡ１１，ＲＡ１２が入力され、ブ
ロック選択信号生成回路３２０ＬのＮＡＮＤゲート３２
１は、行アドレス／ＲＡ９，／ＲＡ１０，ＲＡ１１，Ｒ
Ａ１２が入力され、ブロック選択信号生成回路３２０Ｍ
のＮＡＮＤゲート３２１は、行アドレスＲＡ９，／ＲＡ
１０，ＲＡ１１，ＲＡ１２が入力され、ブロック選択信
号生成回路３２０ＮのＮＡＮＤゲート３２１は、行アド
レス／ＲＡ９，ＲＡ１０，ＲＡ１１，ＲＡ１２が入力さ
れ、ブロック選択信号生成回路３２５ＢのＮＡＮＤゲー
ト３２６は、行アドレスＲＡ９，ＲＡ１０，ＲＡ１１，
ＲＡ１２が入力される。
のＮＡＮＤゲート３２１は、行アドレス／ＲＡ９，／Ｒ
Ａ１０，／ＲＡ１１，ＲＡ１２が入力され、ブロック選
択信号生成回路３２０ＩのＮＡＮＤゲート３２１は、行
アドレスＲＡ９，／ＲＡ１０，／ＲＡ１１，ＲＡ１２が
入力され、ブロック選択信号生成回路３２０ＪのＮＡＮ
Ｄゲート３２１は、行アドレス／ＲＡ９，ＲＡ１０，／
ＲＡ１１，ＲＡ１２が入力され、ブロック選択信号生成
回路３２０ＫのＮＡＮＤゲート３２１は、行アドレスＲ
Ａ９，ＲＡ１０，／ＲＡ１１，ＲＡ１２が入力され、ブ
ロック選択信号生成回路３２０ＬのＮＡＮＤゲート３２
１は、行アドレス／ＲＡ９，／ＲＡ１０，ＲＡ１１，Ｒ
Ａ１２が入力され、ブロック選択信号生成回路３２０Ｍ
のＮＡＮＤゲート３２１は、行アドレスＲＡ９，／ＲＡ
１０，ＲＡ１１，ＲＡ１２が入力され、ブロック選択信
号生成回路３２０ＮのＮＡＮＤゲート３２１は、行アド
レス／ＲＡ９，ＲＡ１０，ＲＡ１１，ＲＡ１２が入力さ
れ、ブロック選択信号生成回路３２５ＢのＮＡＮＤゲー
ト３２６は、行アドレスＲＡ９，ＲＡ１０，ＲＡ１１，
ＲＡ１２が入力される。
【００９７】行アドレスＲＡ９〜ＲＡ１２の各々は、
「１」または「０」の値を採り得るので、行アドレスＲ
Ａ９〜ＲＡ１２は、図７に示すような１６個の組み合わ
せがある。このうち、グループＧｒ１には、ＲＡ１２が
「０」でＲＡ９〜ＲＡ１１の各々が「１」または「０」
の値を採り得る８個の組み合わせがあり、グループＧｒ
２には、ＲＡ１２が「１」でＲＡ９〜ＲＡ１１の各々が
「１」または「０」の値を採り得る８個の組み合わせが
ある。そして、ブロック選択回路３２Ａは、グループＧ
ｒ１に属する行アドレスＲＡ９〜ＲＡ１２を受け、ブロ
ック選択回路３２Ｂは、グループＧｒ２に属する行アド
レスＲＡ９〜ＲＡ１２を受ける。つまり、ブロック選択
回路３２Ａは、行アドレスＲＡ１２が「０」である行ア
ドレスＲＡ９〜ＲＡ１２を受け、ブロック選択回路３２
Ｂは、行アドレスＲＡ１２が「１」である行アドレスＲ
Ａ９〜ＲＡ１２を受ける。
「１」または「０」の値を採り得るので、行アドレスＲ
Ａ９〜ＲＡ１２は、図７に示すような１６個の組み合わ
せがある。このうち、グループＧｒ１には、ＲＡ１２が
「０」でＲＡ９〜ＲＡ１１の各々が「１」または「０」
の値を採り得る８個の組み合わせがあり、グループＧｒ
２には、ＲＡ１２が「１」でＲＡ９〜ＲＡ１１の各々が
「１」または「０」の値を採り得る８個の組み合わせが
ある。そして、ブロック選択回路３２Ａは、グループＧ
ｒ１に属する行アドレスＲＡ９〜ＲＡ１２を受け、ブロ
ック選択回路３２Ｂは、グループＧｒ２に属する行アド
レスＲＡ９〜ＲＡ１２を受ける。つまり、ブロック選択
回路３２Ａは、行アドレスＲＡ１２が「０」である行ア
ドレスＲＡ９〜ＲＡ１２を受け、ブロック選択回路３２
Ｂは、行アドレスＲＡ１２が「１」である行アドレスＲ
Ａ９〜ＲＡ１２を受ける。
【００９８】行アドレスＲＡ９〜ＲＡ１１は、８通りの
値を採り得るので、ブロック選択回路３２Ａに含まれる
ブロック選択信号生成回路３２０Ａ〜３２０Ｇ，３２５
Ａの各々は、上述したように８通りに変化した行アドレ
スＡ９〜ＲＡ１２のうちの１つが入力される。また、ブ
ロック選択回路３２Ｂに含まれるブロック選択信号生成
回路３２０Ｈ〜３２０Ｎ，３２５Ｂの各々も、８通りに
変化した行アドレスＡ９〜ＲＡ１２のうちの１つが入力
される。そして、ブロック選択回路３２Ａは、メモリセ
ル領域６に対応して設けられ、ブロック選択回路３２Ｂ
は、メモリセル領域７に対応して設けられるため、行ア
ドレスＲＡ１２はメモリセル領域６，７を指定する領域
アドレスである。また、行アドレスＲＡ９〜ＲＡ１１
は、メモリセル領域６に配置されたブロックＢＬＫ０〜
ＢＬＫ７およびメモリセル領域７に配置されたブロック
ＢＬＫ８〜ＢＬＫ１５の各々を指定するブロックアドレ
スである。
値を採り得るので、ブロック選択回路３２Ａに含まれる
ブロック選択信号生成回路３２０Ａ〜３２０Ｇ，３２５
Ａの各々は、上述したように８通りに変化した行アドレ
スＡ９〜ＲＡ１２のうちの１つが入力される。また、ブ
ロック選択回路３２Ｂに含まれるブロック選択信号生成
回路３２０Ｈ〜３２０Ｎ，３２５Ｂの各々も、８通りに
変化した行アドレスＡ９〜ＲＡ１２のうちの１つが入力
される。そして、ブロック選択回路３２Ａは、メモリセ
ル領域６に対応して設けられ、ブロック選択回路３２Ｂ
は、メモリセル領域７に対応して設けられるため、行ア
ドレスＲＡ１２はメモリセル領域６，７を指定する領域
アドレスである。また、行アドレスＲＡ９〜ＲＡ１１
は、メモリセル領域６に配置されたブロックＢＬＫ０〜
ＢＬＫ７およびメモリセル領域７に配置されたブロック
ＢＬＫ８〜ＢＬＫ１５の各々を指定するブロックアドレ
スである。
【００９９】ブロック選択信号生成回路３２０Ａ〜３２
０ＮのＮＯＲゲート３２２は、上述した代替行選択信号
ＳＲＥ０またはＳＲＥ１と、比較期間終了信号ＣＯＭＰ
＿ＥＮＤとを受ける。比較期間終了信号ＣＯＭＰ＿ＥＮ
Ｄは、行冗長回路３３０におけるプログラムされた行ア
ドレスを入力された行アドレスと比較する比較動作が終
了すまではＬレベルを保持し、比較動作が終了するとＨ
レベルになる信号である。したがって、ブロック選択信
号生成回路３２０Ａ〜３２０Ｇは、Ｌレベルの比較期間
終了信号ＣＯＭＰ＿ＥＮＤが入力される期間、つまり、
比較動作が終了するまでは、対応するブロックＢＬＫ０
〜ＢＬＫ６を指定する行アドレスＲＡ９〜ＲＡ１２が入
力されると、対応するブロックＢＬＫ０〜ＢＬＫ６を選
択するためのＨレベルのブロック選択信号ＢＳ０〜ＢＳ
６を出力する。
０ＮのＮＯＲゲート３２２は、上述した代替行選択信号
ＳＲＥ０またはＳＲＥ１と、比較期間終了信号ＣＯＭＰ
＿ＥＮＤとを受ける。比較期間終了信号ＣＯＭＰ＿ＥＮ
Ｄは、行冗長回路３３０におけるプログラムされた行ア
ドレスを入力された行アドレスと比較する比較動作が終
了すまではＬレベルを保持し、比較動作が終了するとＨ
レベルになる信号である。したがって、ブロック選択信
号生成回路３２０Ａ〜３２０Ｇは、Ｌレベルの比較期間
終了信号ＣＯＭＰ＿ＥＮＤが入力される期間、つまり、
比較動作が終了するまでは、対応するブロックＢＬＫ０
〜ＢＬＫ６を指定する行アドレスＲＡ９〜ＲＡ１２が入
力されると、対応するブロックＢＬＫ０〜ＢＬＫ６を選
択するためのＨレベルのブロック選択信号ＢＳ０〜ＢＳ
６を出力する。
【０１００】また、ブロック選択信号生成回路３２０Ａ
〜３２０Ｇは、比較動作が終了すると、Ｈレベルの比較
期間終了信号ＣＯＭＰ＿ＥＮＤを受け、対応するブロッ
クＢＬＫ０〜ＢＬＫ６を指定する行アドレスＲＡ９〜Ｒ
Ａ１２が入力され、かつ、行冗長回路３３ＡからＬレベ
ルの代替行選択信号ＳＲＥ０を受けると、対応するブロ
ックＢＬＫ０〜ＢＬＫ６を選択するためのブロック選択
信号ＢＳ０〜ＢＳ６を出力する。つまり、この場合、対
応するブロックＢＬＫ０〜ＢＬＫ６には不良メモリセル
が存在せず、ブロックＢＬＫ７の領域１２に配置された
代替行が選択されなかったので、ブロックアドレスＲＡ
９〜ＲＡ１１によって指定されたブロックＢＬＫ０〜Ｂ
ＬＫ６のいずれかが選択される。
〜３２０Ｇは、比較動作が終了すると、Ｈレベルの比較
期間終了信号ＣＯＭＰ＿ＥＮＤを受け、対応するブロッ
クＢＬＫ０〜ＢＬＫ６を指定する行アドレスＲＡ９〜Ｒ
Ａ１２が入力され、かつ、行冗長回路３３ＡからＬレベ
ルの代替行選択信号ＳＲＥ０を受けると、対応するブロ
ックＢＬＫ０〜ＢＬＫ６を選択するためのブロック選択
信号ＢＳ０〜ＢＳ６を出力する。つまり、この場合、対
応するブロックＢＬＫ０〜ＢＬＫ６には不良メモリセル
が存在せず、ブロックＢＬＫ７の領域１２に配置された
代替行が選択されなかったので、ブロックアドレスＲＡ
９〜ＲＡ１１によって指定されたブロックＢＬＫ０〜Ｂ
ＬＫ６のいずれかが選択される。
【０１０１】さらに、ブロック選択信号生成回路３２０
Ａ〜３２０Ｇは、Ｈレベルの比較期間終了信号ＣＯＭＰ
＿ＥＮＤとＨレベルの代替行選択信号ＳＲＥ０とを受け
ると、対応するブロックＢＬＫ０〜ＢＬＫ６を指定する
行アドレスＲＡ９〜ＲＡ１２が入力されても、対応する
ブロックＢＬＫ０〜ＢＬＫ６を選択しないＬレベルのブ
ロック選択信号ＢＳ０〜ＢＳ６を出力する。つまり、こ
の場合、対応するブロックＢＬＫ０〜ＢＬＫ６に不良メ
モリセルが存在し、ブロックＢＬＫ７の領域１２に配置
された代替行が選択されたので、ブロックアドレスＲＡ
９〜ＲＡ１１によって指定されたブロックＢＬＫ０〜Ｂ
ＬＫ６は選択されない。
Ａ〜３２０Ｇは、Ｈレベルの比較期間終了信号ＣＯＭＰ
＿ＥＮＤとＨレベルの代替行選択信号ＳＲＥ０とを受け
ると、対応するブロックＢＬＫ０〜ＢＬＫ６を指定する
行アドレスＲＡ９〜ＲＡ１２が入力されても、対応する
ブロックＢＬＫ０〜ＢＬＫ６を選択しないＬレベルのブ
ロック選択信号ＢＳ０〜ＢＳ６を出力する。つまり、こ
の場合、対応するブロックＢＬＫ０〜ＢＬＫ６に不良メ
モリセルが存在し、ブロックＢＬＫ７の領域１２に配置
された代替行が選択されたので、ブロックアドレスＲＡ
９〜ＲＡ１１によって指定されたブロックＢＬＫ０〜Ｂ
ＬＫ６は選択されない。
【０１０２】ブロック選択信号生成回路３２０Ｈ〜３２
０Ｎは、ブロック選択信号生成回路３２０Ａ〜３２０Ｇ
と同じ機能を果たす。この場合、ブロック選択信号生成
回路３２０Ｈ〜３２０Ｎは、行冗長回路３２０Ｂからの
代替行選択信号ＳＲＥ１を受ける。
０Ｎは、ブロック選択信号生成回路３２０Ａ〜３２０Ｇ
と同じ機能を果たす。この場合、ブロック選択信号生成
回路３２０Ｈ〜３２０Ｎは、行冗長回路３２０Ｂからの
代替行選択信号ＳＲＥ１を受ける。
【０１０３】一方、ブロック選択信号生成回路３２５Ａ
のＡＮＤゲート３２７は、領域アドレス／ＲＡ１２と代
替行選択信号ＳＲＥ０とを受ける。また、ブロック選択
信号生成回路３２５ＢのＡＮＤゲート３２７は、領域ア
ドレスＲＡ１２と代替行選択信号ＳＲＥ１とを受ける。
したがって、ブロック選択信号生成回路３２５Ａは、対
応するブロックＢＬＫ７を指定するためのブロックアド
レスＲＡ９〜ＲＡ１１が入力されたとき、または、Ｈレ
ベルの代替行選択信号ＳＲＥ０が入力されたとき、Ｈレ
ベルのブロック選択信号ＢＳ７を出力する。つまり、ブ
ロックアドレスＲＡ９〜ＲＡ１１によってブロックＢＬ
Ｋ７が指定されたとき、またはブロックＢＬＫ０〜ＢＬ
Ｋ６に不良メモリセルが含まれており、その不良メモリ
セルに代わるブロックＢＬＫ７の領域１２に含まれるメ
モリセルを活性化するときに、ブロック選択信号生成回
路３２５Ａは、Ｈレベルのブロック選択信号ＢＳ７を出
力する。
のＡＮＤゲート３２７は、領域アドレス／ＲＡ１２と代
替行選択信号ＳＲＥ０とを受ける。また、ブロック選択
信号生成回路３２５ＢのＡＮＤゲート３２７は、領域ア
ドレスＲＡ１２と代替行選択信号ＳＲＥ１とを受ける。
したがって、ブロック選択信号生成回路３２５Ａは、対
応するブロックＢＬＫ７を指定するためのブロックアド
レスＲＡ９〜ＲＡ１１が入力されたとき、または、Ｈレ
ベルの代替行選択信号ＳＲＥ０が入力されたとき、Ｈレ
ベルのブロック選択信号ＢＳ７を出力する。つまり、ブ
ロックアドレスＲＡ９〜ＲＡ１１によってブロックＢＬ
Ｋ７が指定されたとき、またはブロックＢＬＫ０〜ＢＬ
Ｋ６に不良メモリセルが含まれており、その不良メモリ
セルに代わるブロックＢＬＫ７の領域１２に含まれるメ
モリセルを活性化するときに、ブロック選択信号生成回
路３２５Ａは、Ｈレベルのブロック選択信号ＢＳ７を出
力する。
【０１０４】また、ブロック選択信号生成回路３２５Ａ
は、対応するブロックＢＬＫ７を指定するブロックアド
レスＲＡ９〜ＲＡ１１が入力されず、Ｌレベルの代替行
選択信号ＳＲＥ０が入力されると、Ｌレベルのブロック
選択信号ＢＳ７を出力する。この場合、ブロック選択信
号生成回路３２５Ａは、ＨレベルまたはＬレベルのブロ
ック選択信号ＢＳ７をブロックＢＬＫ７の本体行のみを
含む領域１１と、代替行のみを含む領域１２とへ出力す
る。
は、対応するブロックＢＬＫ７を指定するブロックアド
レスＲＡ９〜ＲＡ１１が入力されず、Ｌレベルの代替行
選択信号ＳＲＥ０が入力されると、Ｌレベルのブロック
選択信号ＢＳ７を出力する。この場合、ブロック選択信
号生成回路３２５Ａは、ＨレベルまたはＬレベルのブロ
ック選択信号ＢＳ７をブロックＢＬＫ７の本体行のみを
含む領域１１と、代替行のみを含む領域１２とへ出力す
る。
【０１０５】ブロック選択信号生成回路３２５Ｂは、ブ
ロック選択信号生成回路３２５Ａと同じ機能である。こ
の場合、ブロック選択信号生成回路３２５Ｂは、Ｈレベ
ルまたはＬレベルのブロック選択信号ＢＳ１５をブロッ
クＢＬＫ１５の本体行のみを含む領域１３と、代替行の
みを含む領域１４とへ出力する。
ロック選択信号生成回路３２５Ａと同じ機能である。こ
の場合、ブロック選択信号生成回路３２５Ｂは、Ｈレベ
ルまたはＬレベルのブロック選択信号ＢＳ１５をブロッ
クＢＬＫ１５の本体行のみを含む領域１３と、代替行の
みを含む領域１４とへ出力する。
【０１０６】図８を参照して、ブロックＢＬＫ０〜ＢＬ
Ｋ１５の各々を活性化する方法について説明する。図８
においては、メモリセル領域６に含まれるブロックＢＬ
Ｋ４〜ＢＬＫ７およびメモリセル領域７に含まれるブロ
ック１４，ＢＬＫ１５が示されている。半導体記憶装置
１００は、シェアードセンスアンプを採用するので、隣
接する２つのブロック間にセンスアンプが存在してい
る。したがって、１つのブロックは、２つのビット線イ
コライズ回路（図示せず）を含む。図８においては、こ
の２つのビット線イコライズ回路を活性化／不活性化す
るビット線イコライズ信号はＢＬＥＱＲｓ，ＢＬＥＱＬ
ｓ（ｓはブロックの番号）として示されている。
Ｋ１５の各々を活性化する方法について説明する。図８
においては、メモリセル領域６に含まれるブロックＢＬ
Ｋ４〜ＢＬＫ７およびメモリセル領域７に含まれるブロ
ック１４，ＢＬＫ１５が示されている。半導体記憶装置
１００は、シェアードセンスアンプを採用するので、隣
接する２つのブロック間にセンスアンプが存在してい
る。したがって、１つのブロックは、２つのビット線イ
コライズ回路（図示せず）を含む。図８においては、こ
の２つのビット線イコライズ回路を活性化／不活性化す
るビット線イコライズ信号はＢＬＥＱＲｓ，ＢＬＥＱＬ
ｓ（ｓはブロックの番号）として示されている。
【０１０７】ブロックＢＬＫ７に対応して、行デコーダ
３１７、予備行デコーダ３１７Ｓおよびビット線イコラ
イズ回路６０７Ｒ，６０７Ｌが設けられ、ブロックＢＬ
Ｋ１５に対応して、行デコーダ３１１５、予備行デコー
ダ３１１５Ｓおよびビット線イコライズ回路６０１５
Ｒ，６０１５Ｌが設けられ、ブロックＢＬＫ６に対応し
て、行デコーダ３１６、およびビット線イコライズ回路
６０６Ｒ，６０６Ｌが設けられ、ブロックＢＬＫ５に対
応して、行デコーダ３１５、およびビット線イコライズ
回路６０５Ｒ，６０５Ｌが設けられる。なお、図８にお
いては、ブロックＢＬＫ４，ＢＬＫ１４に対応して設け
られる２つのビット線イコライズ回路のうち、一方のビ
ット線イコライズ回路６０４Ｒ，６０１４Ｌだけを示
す。
３１７、予備行デコーダ３１７Ｓおよびビット線イコラ
イズ回路６０７Ｒ，６０７Ｌが設けられ、ブロックＢＬ
Ｋ１５に対応して、行デコーダ３１１５、予備行デコー
ダ３１１５Ｓおよびビット線イコライズ回路６０１５
Ｒ，６０１５Ｌが設けられ、ブロックＢＬＫ６に対応し
て、行デコーダ３１６、およびビット線イコライズ回路
６０６Ｒ，６０６Ｌが設けられ、ブロックＢＬＫ５に対
応して、行デコーダ３１５、およびビット線イコライズ
回路６０５Ｒ，６０５Ｌが設けられる。なお、図８にお
いては、ブロックＢＬＫ４，ＢＬＫ１４に対応して設け
られる２つのビット線イコライズ回路のうち、一方のビ
ット線イコライズ回路６０４Ｒ，６０１４Ｌだけを示
す。
【０１０８】ビット線イコライズ回路６０４Ｒ，６０５
Ｒ，６０５Ｌ，６０６Ｒ，６０６Ｌ，６０７Ｒ，６０７
Ｌ，６０１５Ｒ，６０１５Ｌ，６０１４Ｒ，６０１４Ｌ
は、ＮＡＮＤゲート６１と、インバータ６２，６３とか
ら成る。ＮＡＮＤゲート６１は、イコライズ制御信号Ｂ
ＬＥＱＦとブロック選択信号ＢＳ４〜ＢＳ７，ＢＳ１
４，ＢＳ１５とを受ける。したがって、ビット線イコラ
イズ回路６０４Ｒ，６０５Ｒ，６０５Ｌ，６０６Ｒ，６
０６Ｌ，６０７Ｒ，６０７Ｌ，６０１５Ｒ，６０１５
Ｌ，６０１４Ｒ，６０１４Ｌは、それぞれ、Ｌレベルの
ブロック選択信号ＢＳ４〜ＢＳ７，ＢＳ１４，ＢＳ１５
を受けると、Ｈレベルのビット線イコライズ信号ＢＬＥ
ＱＲ４，ＢＬＥＱＲ５，ＢＬＥＱＬ５，ＢＬＥＱＲ６，
ＢＬＥＱＲ７，ＢＬＥＱＬ７，ＢＬＥＱＲ１４，ＢＬＥ
ＱＲ１５，ＢＬＥＱＬ１５を出力する。つまり、各ブロ
ックＢＬＫ４〜ＢＬＫ７，ＢＬＫ１４，ＢＬＫ１５が選
択されず、スタンバイ状態にあるとき、ビット線対はイ
コライズされる。
Ｒ，６０５Ｌ，６０６Ｒ，６０６Ｌ，６０７Ｒ，６０７
Ｌ，６０１５Ｒ，６０１５Ｌ，６０１４Ｒ，６０１４Ｌ
は、ＮＡＮＤゲート６１と、インバータ６２，６３とか
ら成る。ＮＡＮＤゲート６１は、イコライズ制御信号Ｂ
ＬＥＱＦとブロック選択信号ＢＳ４〜ＢＳ７，ＢＳ１
４，ＢＳ１５とを受ける。したがって、ビット線イコラ
イズ回路６０４Ｒ，６０５Ｒ，６０５Ｌ，６０６Ｒ，６
０６Ｌ，６０７Ｒ，６０７Ｌ，６０１５Ｒ，６０１５
Ｌ，６０１４Ｒ，６０１４Ｌは、それぞれ、Ｌレベルの
ブロック選択信号ＢＳ４〜ＢＳ７，ＢＳ１４，ＢＳ１５
を受けると、Ｈレベルのビット線イコライズ信号ＢＬＥ
ＱＲ４，ＢＬＥＱＲ５，ＢＬＥＱＬ５，ＢＬＥＱＲ６，
ＢＬＥＱＲ７，ＢＬＥＱＬ７，ＢＬＥＱＲ１４，ＢＬＥ
ＱＲ１５，ＢＬＥＱＬ１５を出力する。つまり、各ブロ
ックＢＬＫ４〜ＢＬＫ７，ＢＬＫ１４，ＢＬＫ１５が選
択されず、スタンバイ状態にあるとき、ビット線対はイ
コライズされる。
【０１０９】また、Ｈレベルのブロック選択信号ＢＳ４
〜ＢＳ７，ＢＳ１４，ＢＳ１５と、Ｌレベルのイコライ
ズ制御信号ＢＬＥＱＦとを受けると、ビット線イコライ
ズ回路６０４Ｒ，６０５Ｒ，６０５Ｌ，６０６Ｒ，６０
６Ｌ，６０７Ｒ，６０７Ｌ，６０１５Ｒ，６０１５Ｌ，
６０１４Ｒ，６０１４Ｌは、Ｈレベルのビット線イコラ
イズ信号ＢＬＥＱＲ４，ＢＬＥＱＲ５，ＢＬＥＱＬ５，
ＢＬＥＱＲ６，ＢＬＥＱＲ７，ＢＬＥＱＬ７，ＢＬＥＱ
Ｒ１４，ＢＬＥＱＲ１５，ＢＬＥＱＬ１５を出力する。
〜ＢＳ７，ＢＳ１４，ＢＳ１５と、Ｌレベルのイコライ
ズ制御信号ＢＬＥＱＦとを受けると、ビット線イコライ
ズ回路６０４Ｒ，６０５Ｒ，６０５Ｌ，６０６Ｒ，６０
６Ｌ，６０７Ｒ，６０７Ｌ，６０１５Ｒ，６０１５Ｌ，
６０１４Ｒ，６０１４Ｌは、Ｈレベルのビット線イコラ
イズ信号ＢＬＥＱＲ４，ＢＬＥＱＲ５，ＢＬＥＱＬ５，
ＢＬＥＱＲ６，ＢＬＥＱＲ７，ＢＬＥＱＬ７，ＢＬＥＱ
Ｒ１４，ＢＬＥＱＲ１５，ＢＬＥＱＬ１５を出力する。
【０１１０】さらに、Ｈレベルのブロック選択信号ＢＳ
４〜ＢＳ７，ＢＳ１４，ＢＳ１５と、Ｈレベルのイコラ
イズ制御信号ＢＬＥＱＦとを受けると、ビット線イコラ
イズ回路６０４Ｒ，６０５Ｒ，６０５Ｌ，６０６Ｒ，６
０６Ｌ，６０７Ｒ，６０７Ｌ，６０１５Ｒ，６０１５
Ｌ，６０１４Ｒ，６０１４Ｌは、Ｌレベルのビット線イ
コライズ信号ＢＬＥＱＲ４，ＢＬＥＱＲ５，ＢＬＥＱＬ
５，ＢＬＥＱＲ６，ＢＬＥＱＲ７，ＢＬＥＱＬ７，ＢＬ
ＥＱＲ１４，ＢＬＥＱＲ１５，ＢＬＥＱＬ１５を出力す
る。つまり、ワード線を活性化してメモリセルにデータ
を入出力する準備が整う。
４〜ＢＳ７，ＢＳ１４，ＢＳ１５と、Ｈレベルのイコラ
イズ制御信号ＢＬＥＱＦとを受けると、ビット線イコラ
イズ回路６０４Ｒ，６０５Ｒ，６０５Ｌ，６０６Ｒ，６
０６Ｌ，６０７Ｒ，６０７Ｌ，６０１５Ｒ，６０１５
Ｌ，６０１４Ｒ，６０１４Ｌは、Ｌレベルのビット線イ
コライズ信号ＢＬＥＱＲ４，ＢＬＥＱＲ５，ＢＬＥＱＬ
５，ＢＬＥＱＲ６，ＢＬＥＱＲ７，ＢＬＥＱＬ７，ＢＬ
ＥＱＲ１４，ＢＬＥＱＲ１５，ＢＬＥＱＬ１５を出力す
る。つまり、ワード線を活性化してメモリセルにデータ
を入出力する準備が整う。
【０１１１】行デコーダ３１５〜３１７，３１１５は、
対応するブロック選択信号ＢＳ５〜ＢＳ７，ＢＳ１５
と、ワード線制御信号ＲＸＴと、行アドレスＲＡ０〜Ｒ
Ａ８とを受ける。行デコーダ３１５〜３１７，３１１５
は、対応するブロック選択信号ＢＳ５〜ＢＳ７，ＢＳ１
５がＨレベルであるとき活性化され、行アドレスＲＡ０
〜ＲＡ８をデコードする。そして、行デコーダ３１５〜
３１７，３１１５は、デコードした行アドレスＲＡ０〜
ＲＡ８によって指定されるワード線をワード線制御信号
ＲＸＴによって規定されるタイミングに従って活性化す
る。たとえば、行デコーダ３１７は、５１２本のワード
線ＷＬ７，０−５１１のうち、行アドレスＲＡ０〜ＲＡ
８によって指定されるワード線を活性化する。また、行
デコーダ３１５〜３１７，３１１５は、対応するブロッ
ク選択信号ＢＳ５〜ＢＳ７，ＢＳ１５がＬレベルである
とき不活性化される。
対応するブロック選択信号ＢＳ５〜ＢＳ７，ＢＳ１５
と、ワード線制御信号ＲＸＴと、行アドレスＲＡ０〜Ｒ
Ａ８とを受ける。行デコーダ３１５〜３１７，３１１５
は、対応するブロック選択信号ＢＳ５〜ＢＳ７，ＢＳ１
５がＨレベルであるとき活性化され、行アドレスＲＡ０
〜ＲＡ８をデコードする。そして、行デコーダ３１５〜
３１７，３１１５は、デコードした行アドレスＲＡ０〜
ＲＡ８によって指定されるワード線をワード線制御信号
ＲＸＴによって規定されるタイミングに従って活性化す
る。たとえば、行デコーダ３１７は、５１２本のワード
線ＷＬ７，０−５１１のうち、行アドレスＲＡ０〜ＲＡ
８によって指定されるワード線を活性化する。また、行
デコーダ３１５〜３１７，３１１５は、対応するブロッ
ク選択信号ＢＳ５〜ＢＳ７，ＢＳ１５がＬレベルである
とき不活性化される。
【０１１２】予備行デコーダ３１７Ｓ，３１１５Ｓは、
対応するブロック選択信号ＢＳ７，ＢＳ１５と、代替行
活性化信号ＳＲＳ０〜３と、ワード線制御信号ＲＸＴと
を受ける。予備行デコーダ３１７Ｓ，３１１５Ｓは、対
応するブロック選択信号ＢＳ７，ＢＳ１５がＨレベルで
あるとき活性化され、代替行活性化信号ＳＲＳ０〜３に
よって指定される予備のワード線をワード線制御信号Ｒ
ＸＴによって規定されるタイミングに従って活性化す
る。たとえば、予備行デコーダ３１７Ｓは、４本のワー
ド線ＳＷＬ７，０−３のうち、代替行活性化信号ＳＲＳ
０〜３によって指定されるワード線を活性化する。ま
た、予備行デコーダ３１７Ｓ，３１１５Ｓは、対応する
ブロック選択信号ＢＳ７，ＢＳ１５がＬレベルであると
き不活性化される。
対応するブロック選択信号ＢＳ７，ＢＳ１５と、代替行
活性化信号ＳＲＳ０〜３と、ワード線制御信号ＲＸＴと
を受ける。予備行デコーダ３１７Ｓ，３１１５Ｓは、対
応するブロック選択信号ＢＳ７，ＢＳ１５がＨレベルで
あるとき活性化され、代替行活性化信号ＳＲＳ０〜３に
よって指定される予備のワード線をワード線制御信号Ｒ
ＸＴによって規定されるタイミングに従って活性化す
る。たとえば、予備行デコーダ３１７Ｓは、４本のワー
ド線ＳＷＬ７，０−３のうち、代替行活性化信号ＳＲＳ
０〜３によって指定されるワード線を活性化する。ま
た、予備行デコーダ３１７Ｓ，３１１５Ｓは、対応する
ブロック選択信号ＢＳ７，ＢＳ１５がＬレベルであると
き不活性化される。
【０１１３】図９を参照して、アドレス信号Ａｄｄが入
力され、行アドレスＲＡ０〜ＲＡ８が行冗長回路３３
Ａ，３３Ｂへ入力されると、行冗長回路３３Ａ，３３Ｂ
は、プログラムされた行アドレスを入力された行アドレ
スＲＡ０〜ＲＡ８と比較する。行冗長回路３３Ａ，３３
Ｂがプログラムされた行アドレスを入力された行アドレ
ス６と比較する比較期間Ｔｃｏｍｐは、行アドレスＲＡ
０〜ＲＡ８の入力が終了した後、比較期間終了信号ＣＯ
ＭＰ＿ＥＮＤがＬレベルからＨレベルに切換わるまでと
規定される。代替行選択信号ＳＲＥは、比較動作中はＨ
レベルであり、比較期間Ｔｃｏｍｐが終了すると、その
比較結果に応じてＨレベルを維持するか、Ｌレベルに切
換わる。代替行選択信号ＳＲＥは、プログラムされた行
アドレスが入力された行アドレスに一致するとＨレベル
を維持し、一致しないときＬレベルに切換わる。
力され、行アドレスＲＡ０〜ＲＡ８が行冗長回路３３
Ａ，３３Ｂへ入力されると、行冗長回路３３Ａ，３３Ｂ
は、プログラムされた行アドレスを入力された行アドレ
スＲＡ０〜ＲＡ８と比較する。行冗長回路３３Ａ，３３
Ｂがプログラムされた行アドレスを入力された行アドレ
ス６と比較する比較期間Ｔｃｏｍｐは、行アドレスＲＡ
０〜ＲＡ８の入力が終了した後、比較期間終了信号ＣＯ
ＭＰ＿ＥＮＤがＬレベルからＨレベルに切換わるまでと
規定される。代替行選択信号ＳＲＥは、比較動作中はＨ
レベルであり、比較期間Ｔｃｏｍｐが終了すると、その
比較結果に応じてＨレベルを維持するか、Ｌレベルに切
換わる。代替行選択信号ＳＲＥは、プログラムされた行
アドレスが入力された行アドレスに一致するとＨレベル
を維持し、一致しないときＬレベルに切換わる。
【０１１４】イコライズ制御信号ＢＬＥＱＦは、制御回
路６０から出力され、比較期間Ｔｃｏｍｐが終了するま
でにＬレベルからＨレベルに切換わる。イコライズ制御
信号ＢＬＥＱＦがＬレベルのとき、上述したようにビッ
ト線イコライズ信号が活性化され、ビット線対がイコラ
イズされる。また、イコライズ制御信号ＢＬＥＱＦがＨ
レベルのとき、ビット線イコライズ信号が不活性化さ
れ、ワード線を活性化する準備が整う。したがって、半
導体記憶装置１００においては、行冗長回路３３Ａ，３
３Ｂがプログラムされた行アドレスを入力された行アド
レスと比較する動作に並行してビット線対のイコライズ
が進行し、ワード線を活性化する準備が整う。そして、
比較期間Ｔｃｏｍｐの終了後、ワード線を活性化するタ
イミングを規定するワード線制御信号ＲＸＴがＬレベル
からＨレベルに切換わり、ワード線ＷＬまたは予備のワ
ード線ＳＷＬが活性化される。
路６０から出力され、比較期間Ｔｃｏｍｐが終了するま
でにＬレベルからＨレベルに切換わる。イコライズ制御
信号ＢＬＥＱＦがＬレベルのとき、上述したようにビッ
ト線イコライズ信号が活性化され、ビット線対がイコラ
イズされる。また、イコライズ制御信号ＢＬＥＱＦがＨ
レベルのとき、ビット線イコライズ信号が不活性化さ
れ、ワード線を活性化する準備が整う。したがって、半
導体記憶装置１００においては、行冗長回路３３Ａ，３
３Ｂがプログラムされた行アドレスを入力された行アド
レスと比較する動作に並行してビット線対のイコライズ
が進行し、ワード線を活性化する準備が整う。そして、
比較期間Ｔｃｏｍｐの終了後、ワード線を活性化するタ
イミングを規定するワード線制御信号ＲＸＴがＬレベル
からＨレベルに切換わり、ワード線ＷＬまたは予備のワ
ード線ＳＷＬが活性化される。
【０１１５】図４に示すブロックデコーダ３２の構成に
おいては、行冗長回路３３Ａ，３３Ｂによる比較期間Ｔ
ｃｏｍｐが終了するまでは、２つのブロックが選択さ
れ、その２つのブロックにおいてビット線対のイコライ
ズが終了してワード線を活性化する準備が進行する。た
とえば、ブロックＢＬＫ５を指定する行アドレスＲＡ９
＝ＲＡ１０＝ＲＡ１２＝０，ＲＡ１１＝１がブロック選
択信号生成回路３２０Ｅに入力された場合を考えると、
行冗長回路３３Ａにおける比較動作が終了するまで、ブ
ロック選択信号生成回路３２０Ｅは、Ｈレベルの代替行
選択信号ＳＲＥ０およびＬレベルの比較期間終了信号Ｃ
ＯＭＰ＿ＥＮＤを受けるので、ブロック選択信号生成回
路３２０Ｅは、Ｈレベルのブロック選択信号ＢＳ５をブ
ロックＢＬＫ５へ出力する。そうすると、行デコーダ３
１５は、Ｈレベルのブロック選択信号ＢＳ５によって活
性化される。また、比較期間Ｔｃｏｍｐの途中まで、ビ
ット線イコライズ回路６０５Ｒ，６０５Ｌは、Ｈレベル
のブロック選択信号ＢＳ５とＬレベルのイコライズ制御
信号ＢＬＥＱＦとを受け、Ｈレベルのビット線イコライ
ズ信号ＢＬＥＱＲ５，ＢＬＥＱＬ５を出力してビット線
対をイコライズする。そして、ビット線イコライズ回路
６０５Ｒ，６０５Ｌは、比較期間Ｔｃｏｍｐの途中でＨ
レベルに切換わったイコライズ制御信号ＢＬＥＱＦを受
けると、Ｌレベルのビット線イコライズ信号ＢＬＥＱＲ
５，ＢＬＥＱＬ５を出力する。この場合、ビット線選択
信号ＢＬＩ（図示せず）もＬレベルに切換えられる。こ
れによってブロックＢＬＫ５におけるビット線対のイコ
ライズが終了し、ワード線ＷＬ５，０−５１１を選択的
に活性化する準備が整う。
おいては、行冗長回路３３Ａ，３３Ｂによる比較期間Ｔ
ｃｏｍｐが終了するまでは、２つのブロックが選択さ
れ、その２つのブロックにおいてビット線対のイコライ
ズが終了してワード線を活性化する準備が進行する。た
とえば、ブロックＢＬＫ５を指定する行アドレスＲＡ９
＝ＲＡ１０＝ＲＡ１２＝０，ＲＡ１１＝１がブロック選
択信号生成回路３２０Ｅに入力された場合を考えると、
行冗長回路３３Ａにおける比較動作が終了するまで、ブ
ロック選択信号生成回路３２０Ｅは、Ｈレベルの代替行
選択信号ＳＲＥ０およびＬレベルの比較期間終了信号Ｃ
ＯＭＰ＿ＥＮＤを受けるので、ブロック選択信号生成回
路３２０Ｅは、Ｈレベルのブロック選択信号ＢＳ５をブ
ロックＢＬＫ５へ出力する。そうすると、行デコーダ３
１５は、Ｈレベルのブロック選択信号ＢＳ５によって活
性化される。また、比較期間Ｔｃｏｍｐの途中まで、ビ
ット線イコライズ回路６０５Ｒ，６０５Ｌは、Ｈレベル
のブロック選択信号ＢＳ５とＬレベルのイコライズ制御
信号ＢＬＥＱＦとを受け、Ｈレベルのビット線イコライ
ズ信号ＢＬＥＱＲ５，ＢＬＥＱＬ５を出力してビット線
対をイコライズする。そして、ビット線イコライズ回路
６０５Ｒ，６０５Ｌは、比較期間Ｔｃｏｍｐの途中でＨ
レベルに切換わったイコライズ制御信号ＢＬＥＱＦを受
けると、Ｌレベルのビット線イコライズ信号ＢＬＥＱＲ
５，ＢＬＥＱＬ５を出力する。この場合、ビット線選択
信号ＢＬＩ（図示せず）もＬレベルに切換えられる。こ
れによってブロックＢＬＫ５におけるビット線対のイコ
ライズが終了し、ワード線ＷＬ５，０−５１１を選択的
に活性化する準備が整う。
【０１１６】一方、ブロック選択信号生成回路３２５Ａ
は、比較期間Ｔｃｏｍｐの間、Ｈレベルの代替行選択信
号ＳＲＥ０と行アドレスＲＡ１２＝０とを受けるので、
Ｈレベルのブロック選択信号ＢＳ７を行デコーダ３１７
および予備行デコーダ３１５Ｓへ出力する。したがっ
て、行デコーダ３１５および予備行デコーダ３１５Ｓの
活性化と、ブロックＢＬＫ５の場合と同様にブロックＢ
ＬＫ７におけるビット線対のイコライズとワード線の活
性化の準備とが進行する。
は、比較期間Ｔｃｏｍｐの間、Ｈレベルの代替行選択信
号ＳＲＥ０と行アドレスＲＡ１２＝０とを受けるので、
Ｈレベルのブロック選択信号ＢＳ７を行デコーダ３１７
および予備行デコーダ３１５Ｓへ出力する。したがっ
て、行デコーダ３１５および予備行デコーダ３１５Ｓの
活性化と、ブロックＢＬＫ５の場合と同様にブロックＢ
ＬＫ７におけるビット線対のイコライズとワード線の活
性化の準備とが進行する。
【０１１７】比較期間Ｔｃｏｍｐが終了して代替行選択
信号ＳＲＥ０がＨレベルを維持したとき、ブロック選択
信号生成回路３２０Ｅは、Ｈレベルの比較期間終了信号
ＣＯＭＰ＿ＥＮＤおよびＨレベルの代替行選択信号ＳＲ
Ｅ０に基づいてＬレベルのブロック選択信号ＢＳ５を出
力する。これによって、ビット線イコライズ回路６０５
Ｒ，６０５Ｌは、Ｈレベルのビット線イコライズ信号Ｂ
ＬＥＱＲ５，ＢＬＥＱＬ５を出力して、再び、ビット線
対をイコライズする。これによって、ブロックＢＬＫ５
は、非選択状態になる。一方、ブロック選択信号生成回
路３２５Ａは、Ｈレベルの代替行選択信号ＳＲＥ０と、
行アドレスＲ１２＝０とに基づいて、比較期間Ｔｃｏｍ
ｐの終了後もＨレベルのブロック選択信号ＢＳ７を出力
する。行デコーダ３１７は、行アドレスＲＡ０〜ＲＡ８
をデコードするが、デコーダした行アドレスによってブ
ロックＢＬＫ７に含まれるワード線ＷＬ７，０−５１１
は指定されないので、ワード線ＷＬ７，０−５１１のい
ずれも不活性化されたままである。予備行デコーダ３１
７Ｓは、行冗長回路３３ＡからＨレベルの代替行活性化
信号ＳＲＳ０−３を受けるので、代替行活性化信号ＳＲ
Ｓ０−３に従って予備のワード線ＳＷＬ０−３を活性化
する。これによって、ブロックＢＬＫ５に含まれる不良
メモリセルの代わりにブロックＢＬＫ７の領域１２に配
置された予備のワード線ＳＷＬ０−３が活性化され、予
備のメモリセルにデータが入出力される。
信号ＳＲＥ０がＨレベルを維持したとき、ブロック選択
信号生成回路３２０Ｅは、Ｈレベルの比較期間終了信号
ＣＯＭＰ＿ＥＮＤおよびＨレベルの代替行選択信号ＳＲ
Ｅ０に基づいてＬレベルのブロック選択信号ＢＳ５を出
力する。これによって、ビット線イコライズ回路６０５
Ｒ，６０５Ｌは、Ｈレベルのビット線イコライズ信号Ｂ
ＬＥＱＲ５，ＢＬＥＱＬ５を出力して、再び、ビット線
対をイコライズする。これによって、ブロックＢＬＫ５
は、非選択状態になる。一方、ブロック選択信号生成回
路３２５Ａは、Ｈレベルの代替行選択信号ＳＲＥ０と、
行アドレスＲ１２＝０とに基づいて、比較期間Ｔｃｏｍ
ｐの終了後もＨレベルのブロック選択信号ＢＳ７を出力
する。行デコーダ３１７は、行アドレスＲＡ０〜ＲＡ８
をデコードするが、デコーダした行アドレスによってブ
ロックＢＬＫ７に含まれるワード線ＷＬ７，０−５１１
は指定されないので、ワード線ＷＬ７，０−５１１のい
ずれも不活性化されたままである。予備行デコーダ３１
７Ｓは、行冗長回路３３ＡからＨレベルの代替行活性化
信号ＳＲＳ０−３を受けるので、代替行活性化信号ＳＲ
Ｓ０−３に従って予備のワード線ＳＷＬ０−３を活性化
する。これによって、ブロックＢＬＫ５に含まれる不良
メモリセルの代わりにブロックＢＬＫ７の領域１２に配
置された予備のワード線ＳＷＬ０−３が活性化され、予
備のメモリセルにデータが入出力される。
【０１１８】比較期間Ｔｃｏｍｐが終了して代替行選択
信号ＳＲＥ０がＬレベルに切換わったとき、ブロック選
択信号生成回路３２０Ｅは、Ｈレベルの比較期間終了信
号ＣＯＭＰ＿ＥＮＤ、Ｌレベルの代替行選択信号ＳＲＥ
０、および行アドレスＲＡ９＝ＲＡ１０＝ＲＡ１２＝
０，ＲＡ１１＝１に基づいてＨレベルのブロック選択信
号ＢＳ５を出力する。そうすると、行デコーダ３１５
は、Ｈレベルのブロック選択信号ＢＳ５を受けて活性化
され、行アドレスＲＡ０〜ＲＡ８をデコードする。ま
た、ビット線イコライズ回路６０５Ｒ，６０５Ｌは、Ｈ
レベルのブロック選択信号ＢＳ５、およびＨレベルのイ
コライズ制御信号ＢＬＥＱＦを受けて比較期間Ｔｃｏｍ
ｐの終了後もＬレベルのビット線イコライズ信号ＢＬＥ
Ｑを出力する。そして、行デコーダ３１５は、デコード
した行アドレスＲＡ０〜ＲＡ８によって指定されたワー
ド線ＷＬ５，０−５１１をワード線制御信号ＲＸＴがＨ
レベルに切換わるタイミングに同期して活性化する。一
方、ブロック選択信号生成回路３２５Ａは、Ｌレベルの
代替行選択信号ＳＲＥ０および行アドレスＲＡ９＝ＲＡ
１０＝ＲＡ１２＝０，ＲＡ１１＝１に基づいてＬレベル
のブロック選択信号ＢＳ７を出力する。これによって、
ブロックＢＬＫ５が選択され、ブロックＢＬＫ５に含ま
れるメモリセルへデータが入出力される。
信号ＳＲＥ０がＬレベルに切換わったとき、ブロック選
択信号生成回路３２０Ｅは、Ｈレベルの比較期間終了信
号ＣＯＭＰ＿ＥＮＤ、Ｌレベルの代替行選択信号ＳＲＥ
０、および行アドレスＲＡ９＝ＲＡ１０＝ＲＡ１２＝
０，ＲＡ１１＝１に基づいてＨレベルのブロック選択信
号ＢＳ５を出力する。そうすると、行デコーダ３１５
は、Ｈレベルのブロック選択信号ＢＳ５を受けて活性化
され、行アドレスＲＡ０〜ＲＡ８をデコードする。ま
た、ビット線イコライズ回路６０５Ｒ，６０５Ｌは、Ｈ
レベルのブロック選択信号ＢＳ５、およびＨレベルのイ
コライズ制御信号ＢＬＥＱＦを受けて比較期間Ｔｃｏｍ
ｐの終了後もＬレベルのビット線イコライズ信号ＢＬＥ
Ｑを出力する。そして、行デコーダ３１５は、デコード
した行アドレスＲＡ０〜ＲＡ８によって指定されたワー
ド線ＷＬ５，０−５１１をワード線制御信号ＲＸＴがＨ
レベルに切換わるタイミングに同期して活性化する。一
方、ブロック選択信号生成回路３２５Ａは、Ｌレベルの
代替行選択信号ＳＲＥ０および行アドレスＲＡ９＝ＲＡ
１０＝ＲＡ１２＝０，ＲＡ１１＝１に基づいてＬレベル
のブロック選択信号ＢＳ７を出力する。これによって、
ブロックＢＬＫ５が選択され、ブロックＢＬＫ５に含ま
れるメモリセルへデータが入出力される。
【０１１９】上述したように、ブロック選択回路３２Ａ
においては、行冗長回路３３Ａにおける比較動作が終了
するまでは、２つのブロックを選択した状態にし、各ブ
ロックにおいてワード線を活性化する準備が進行する。
そして、比較期間Ｔｃｏｍｐが終了すると、比較結果に
応じていずれかのブロックの選択が維持され、そのブロ
ックにおけるデータの入出力が行なわれる。
においては、行冗長回路３３Ａにおける比較動作が終了
するまでは、２つのブロックを選択した状態にし、各ブ
ロックにおいてワード線を活性化する準備が進行する。
そして、比較期間Ｔｃｏｍｐが終了すると、比較結果に
応じていずれかのブロックの選択が維持され、そのブロ
ックにおけるデータの入出力が行なわれる。
【０１２０】ブロック選択回路３２Ｂにおける各ブロッ
クＢＬＫ８〜ＢＬＫ１５を選択する動作は、上述したブ
ロック選択回路３２Ａにおける各ブロックＢＬＫ０〜Ｂ
ＬＫ７を選択する動作と同じである。
クＢＬＫ８〜ＢＬＫ１５を選択する動作は、上述したブ
ロック選択回路３２Ａにおける各ブロックＢＬＫ０〜Ｂ
ＬＫ７を選択する動作と同じである。
【０１２１】図４に示すように、メモリセル領域６に含
まれるブロックＢＬＫ０〜ＢＬＫ６およびメモリセル領
域７に含まれるブロックＢＬＫ８〜ＢＬＫ１４は、連続
して配置されているので、ブロック選択回路３２Ａ，３
２Ｂから各ブロックＢＬＫ０〜ＢＬＫ６，ＢＬＫ８〜Ｂ
ＬＫ１４へ出力されるブロック選択信号ＢＳ０〜ＢＳ
６，ＢＳ８〜ＢＳ１４は、伝搬遅延が少ない。その結
果、比較期間Ｔｃｏｍｐが終了するまで選択されてお
り、比較期間Ｔｃｏｍｐが終了した後、非選択になった
場合でも、ビット線イコライズ信号ＢＬＥＱがＬレベル
にされる期間を一定にでき、ビット線イコライズ信号線
における放電量を少なくできる。つまり、低消費電力な
半導体記憶装置を実現できる。
まれるブロックＢＬＫ０〜ＢＬＫ６およびメモリセル領
域７に含まれるブロックＢＬＫ８〜ＢＬＫ１４は、連続
して配置されているので、ブロック選択回路３２Ａ，３
２Ｂから各ブロックＢＬＫ０〜ＢＬＫ６，ＢＬＫ８〜Ｂ
ＬＫ１４へ出力されるブロック選択信号ＢＳ０〜ＢＳ
６，ＢＳ８〜ＢＳ１４は、伝搬遅延が少ない。その結
果、比較期間Ｔｃｏｍｐが終了するまで選択されてお
り、比較期間Ｔｃｏｍｐが終了した後、非選択になった
場合でも、ビット線イコライズ信号ＢＬＥＱがＬレベル
にされる期間を一定にでき、ビット線イコライズ信号線
における放電量を少なくできる。つまり、低消費電力な
半導体記憶装置を実現できる。
【０１２２】半導体記憶装置１００において、各ブロッ
クＢＬＫ０〜ＢＬＫ１５に含まれるメモリセルへのデー
タの入出力は、上述した動作によって各ブロックＢＬＫ
０〜ＢＬＫ１５が選択され、その選択されたブロックＢ
ＬＫ０〜ＢＬＫ１５のワード線が活性化された後、列デ
コーダ４０によってビット線が活性化されて行なわれ
る。
クＢＬＫ０〜ＢＬＫ１５に含まれるメモリセルへのデー
タの入出力は、上述した動作によって各ブロックＢＬＫ
０〜ＢＬＫ１５が選択され、その選択されたブロックＢ
ＬＫ０〜ＢＬＫ１５のワード線が活性化された後、列デ
コーダ４０によってビット線が活性化されて行なわれ
る。
【０１２３】上記においては、メモリセル領域は２個と
して説明したが、本発明は、これに限らず、一般に複数
のメモリセル領域が配置されていれてもよい。
して説明したが、本発明は、これに限らず、一般に複数
のメモリセル領域が配置されていれてもよい。
【０１２４】実施の形態１によれば、半導体記憶装置１
００は、代替行を含まず、本体行を含む複数のブロック
が連続して配置されるので、ブロックデコーダから各ブ
ロックへ出力されるブロック選択信号に生じる伝搬遅延
を少なくできる。その結果、消費電力の少ない半導体記
憶装置を実現できる。
００は、代替行を含まず、本体行を含む複数のブロック
が連続して配置されるので、ブロックデコーダから各ブ
ロックへ出力されるブロック選択信号に生じる伝搬遅延
を少なくできる。その結果、消費電力の少ない半導体記
憶装置を実現できる。
【０１２５】また、行冗長回路がプログラムされた行ア
ドレスを入力された行アドレスと比較する比較期間中、
２つのブロックが活性化され、比較期間の終了後、その
活性化された２つのブロックのうち、いずれか一方のブ
ロックの活性化が維持されるので、半導体記憶装置の高
速化を実現できる。
ドレスを入力された行アドレスと比較する比較期間中、
２つのブロックが活性化され、比較期間の終了後、その
活性化された２つのブロックのうち、いずれか一方のブ
ロックの活性化が維持されるので、半導体記憶装置の高
速化を実現できる。
【０１２６】［実施の形態２］実施の形態１によれば、
半導体記憶装置の高速化のために、行冗長回路３３Ａ，
３３Ｂがプログラムされた行アドレスを入力された行ア
ドレスＲＡ９〜ＲＡ１２と比較する比較期間の間、２つ
のブロックが活性化される。そのため、比較期間中にお
ける消費電力が若干増加する。ＳＤＲＡＭには、データ
をアクセスせず、メモリセルのリフレッシュのみを行な
う動作モードとして、オートリフレッシュ（「セルフリ
フレッシュ」とも言う）という動作がある。この動作期
間中は、ワード線を高速に選択する必要がないので、行
冗長回路における比較動作を待ってから、ブロックデコ
ーダによって選択されたブロックのみを活性化すれば良
い。そのため、実施の形態２による制御回路１１０は、
図１０に示すような回路構成から成る。制御回路１１０
は、インバータ１１１〜１１６と、ＮＡＮＤゲート１１
８，１１９とから成る。ＮＡＮＤゲート１１８は、一方
の端子に信号ＲＥＦを受け、他方の端子にロウアドレス
ストローブ信号ＲＡＳを反転させた信号／ＲＡＳを受け
る。ＮＡＮＤゲート１１９は、ＮＡＮＤゲート１１８の
出力信号とロウアドレスストローブ信号ＲＡＳとを受け
る。インバータ１１２は、ＮＡＮＤゲート１１９の出力
信号を反転してイコライズ制御信号ＢＬＥＱＦとして出
力する。インバータ１１６は、イコライズ制御信号ＢＬ
ＥＱＦを一定時間遅延させたワード線制御信号ＲＸＴを
出力する。
半導体記憶装置の高速化のために、行冗長回路３３Ａ，
３３Ｂがプログラムされた行アドレスを入力された行ア
ドレスＲＡ９〜ＲＡ１２と比較する比較期間の間、２つ
のブロックが活性化される。そのため、比較期間中にお
ける消費電力が若干増加する。ＳＤＲＡＭには、データ
をアクセスせず、メモリセルのリフレッシュのみを行な
う動作モードとして、オートリフレッシュ（「セルフリ
フレッシュ」とも言う）という動作がある。この動作期
間中は、ワード線を高速に選択する必要がないので、行
冗長回路における比較動作を待ってから、ブロックデコ
ーダによって選択されたブロックのみを活性化すれば良
い。そのため、実施の形態２による制御回路１１０は、
図１０に示すような回路構成から成る。制御回路１１０
は、インバータ１１１〜１１６と、ＮＡＮＤゲート１１
８，１１９とから成る。ＮＡＮＤゲート１１８は、一方
の端子に信号ＲＥＦを受け、他方の端子にロウアドレス
ストローブ信号ＲＡＳを反転させた信号／ＲＡＳを受け
る。ＮＡＮＤゲート１１９は、ＮＡＮＤゲート１１８の
出力信号とロウアドレスストローブ信号ＲＡＳとを受け
る。インバータ１１２は、ＮＡＮＤゲート１１９の出力
信号を反転してイコライズ制御信号ＢＬＥＱＦとして出
力する。インバータ１１６は、イコライズ制御信号ＢＬ
ＥＱＦを一定時間遅延させたワード線制御信号ＲＸＴを
出力する。
【０１２７】図１１を参照して、通常動作時、信号ＲＥ
ＦはＬレベルであり、ロウアドレスストローブ信号ＲＡ
ＳがＬレベルからＨレベルになると、イコライズ制御信
号ＢＬＥＱＦはロウアドレスストローブ信号ＲＡＳがＨ
レベルになるタイミングＴ１からＮＡＮＤ１１９および
インバータ１１２による遅延分だけ遅延されたタイミン
グＴ２でＨレベルに切換わる。そして、ワード線制御信
号ＲＸＴは、イコライズ制御信号ＢＬＥＱＦがＨレベル
になるタイミングＴ２からインバータ１１３〜１１６に
よる遅延分だけ遅延されたタイミングＴ３でＬレベルか
らＨレベルに切換わる。この場合、行冗長回路３３Ａ，
３３Ｂにおける比較動作が終了するタイミングＴ４は、
タイミングＴ２とタイミングＴ３との間に設定される。
したがって、タイミングＴ２とタイミングＴ４との間、
イコライズ制御信号ＢＬＥＱＦがＨレベルになり、ビッ
ト線イコライズ信号ＢＬＥＱはＬレベルになり、ブロッ
ク選択信号によって選択されたブロックは活性化され
る。
ＦはＬレベルであり、ロウアドレスストローブ信号ＲＡ
ＳがＬレベルからＨレベルになると、イコライズ制御信
号ＢＬＥＱＦはロウアドレスストローブ信号ＲＡＳがＨ
レベルになるタイミングＴ１からＮＡＮＤ１１９および
インバータ１１２による遅延分だけ遅延されたタイミン
グＴ２でＨレベルに切換わる。そして、ワード線制御信
号ＲＸＴは、イコライズ制御信号ＢＬＥＱＦがＨレベル
になるタイミングＴ２からインバータ１１３〜１１６に
よる遅延分だけ遅延されたタイミングＴ３でＬレベルか
らＨレベルに切換わる。この場合、行冗長回路３３Ａ，
３３Ｂにおける比較動作が終了するタイミングＴ４は、
タイミングＴ２とタイミングＴ３との間に設定される。
したがって、タイミングＴ２とタイミングＴ４との間、
イコライズ制御信号ＢＬＥＱＦがＨレベルになり、ビッ
ト線イコライズ信号ＢＬＥＱはＬレベルになり、ブロッ
ク選択信号によって選択されたブロックは活性化され
る。
【０１２８】一方、オートリフレッシュ動作中、信号Ｒ
ＥＦＲ（この期間中の信号ＲＥＦを「ＲＥＦＲ」と示
す）は、ロウアドレスストローブ信号ＲＡＳに同期して
タイミングＴ１でＨレベルになる。そうすると、イコラ
イズ制御信号ＢＬＥＱＦＲ（この期間中のイコライズ制
御信号ＢＬＥＱＦを「ＢＬＥＱＦＲ」と示す）は、イン
バータ１１１、ＮＡＮＤゲート１１８，１１９、および
インバータ１１２による遅延分だけ遅延されたタイミン
グＴ５でＬレベルからＨレベルになる。つまり、イコラ
イズ制御信号ＢＬＥＱＦＲは、通常動作にＬレベルから
Ｈレベルに切換わるタイミングＴ２よりもインバータ１
１１およびＮＡＮＤ１１９による遅延分だけ遅延された
タイミングＴ５でＬレベルからＨレベルに切換わる。そ
して、このタイミングＴ５は、行冗長回路３３Ａ，３３
Ｂにおける比較動作が終了するタイミングＴ４よりも遅
いタイミングである。そして、イコライズ制御信号ＢＬ
ＥＱＦＲが遅延されたことに伴い、ワード線制御信号Ｒ
ＸＴＲ（この期間中のワード線制御信号ＲＸＴを「ＲＸ
ＴＲ」と示す）は、タイミングＴ３からインバータ１１
３〜１１６による遅延分だけ遅延されたタイミングＴ６
でＬレベルからＨレベルに切換わる。
ＥＦＲ（この期間中の信号ＲＥＦを「ＲＥＦＲ」と示
す）は、ロウアドレスストローブ信号ＲＡＳに同期して
タイミングＴ１でＨレベルになる。そうすると、イコラ
イズ制御信号ＢＬＥＱＦＲ（この期間中のイコライズ制
御信号ＢＬＥＱＦを「ＢＬＥＱＦＲ」と示す）は、イン
バータ１１１、ＮＡＮＤゲート１１８，１１９、および
インバータ１１２による遅延分だけ遅延されたタイミン
グＴ５でＬレベルからＨレベルになる。つまり、イコラ
イズ制御信号ＢＬＥＱＦＲは、通常動作にＬレベルから
Ｈレベルに切換わるタイミングＴ２よりもインバータ１
１１およびＮＡＮＤ１１９による遅延分だけ遅延された
タイミングＴ５でＬレベルからＨレベルに切換わる。そ
して、このタイミングＴ５は、行冗長回路３３Ａ，３３
Ｂにおける比較動作が終了するタイミングＴ４よりも遅
いタイミングである。そして、イコライズ制御信号ＢＬ
ＥＱＦＲが遅延されたことに伴い、ワード線制御信号Ｒ
ＸＴＲ（この期間中のワード線制御信号ＲＸＴを「ＲＸ
ＴＲ」と示す）は、タイミングＴ３からインバータ１１
３〜１１６による遅延分だけ遅延されたタイミングＴ６
でＬレベルからＨレベルに切換わる。
【０１２９】したがって、タイミングＴ１からタイミン
グＴ５の間にブロックデコーダ３２からＨレベルのブロ
ック選択信号が出力されていても、ビット線イコライズ
回路は、Ｌレベルのイコライズ制御信号ＢＬＥＱＦＲを
受けるので、Ｈレベルのビット線イコライズ信号ＢＬＥ
Ｑを出力し、そのブロックは活性化されない。そして、
イコライズ制御信号ＢＬＥＱＦＲがＨレベルに切換わる
タイミングＴ５では、行冗長回路３３Ａ，３３Ｂにおけ
る比較動作が終了しており、その比較動作の結果、選択
されるブロックだけが、Ｈレベルのブロック選択信号と
Ｈレベルのイコライズ制御信号ＢＬＥＱＦＲとを受けて
活性化される。
グＴ５の間にブロックデコーダ３２からＨレベルのブロ
ック選択信号が出力されていても、ビット線イコライズ
回路は、Ｌレベルのイコライズ制御信号ＢＬＥＱＦＲを
受けるので、Ｈレベルのビット線イコライズ信号ＢＬＥ
Ｑを出力し、そのブロックは活性化されない。そして、
イコライズ制御信号ＢＬＥＱＦＲがＨレベルに切換わる
タイミングＴ５では、行冗長回路３３Ａ，３３Ｂにおけ
る比較動作が終了しており、その比較動作の結果、選択
されるブロックだけが、Ｈレベルのブロック選択信号と
Ｈレベルのイコライズ制御信号ＢＬＥＱＦＲとを受けて
活性化される。
【０１３０】上述したように、制御回路１１０は、オー
トリフレッシュ期間中、行冗長回路３３Ａ，３３Ｂにお
ける比較動作が終了するまでＬレベルのイコライズ制御
信号ＢＬＥＱＦＲを出力し、行冗長回路３３Ａ，３３Ｂ
における比較動作が終了した後、Ｈレベルのイコライズ
制御信号ＢＬＥＱＦＲを出力するので、行冗長回路３３
Ａ，３３Ｂにおける比較動作を待ってから比較動作によ
って選択されたブロックだけを活性化できる。その結
果、半導体記憶装置の低消費電力化を図ることができ
る。
トリフレッシュ期間中、行冗長回路３３Ａ，３３Ｂにお
ける比較動作が終了するまでＬレベルのイコライズ制御
信号ＢＬＥＱＦＲを出力し、行冗長回路３３Ａ，３３Ｂ
における比較動作が終了した後、Ｈレベルのイコライズ
制御信号ＢＬＥＱＦＲを出力するので、行冗長回路３３
Ａ，３３Ｂにおける比較動作を待ってから比較動作によ
って選択されたブロックだけを活性化できる。その結
果、半導体記憶装置の低消費電力化を図ることができ
る。
【０１３１】その他は、実施の形態１における説明と同
じである。実施の形態２によれば、行冗長回路がプログ
ラムされた行アドレスを入力された行アドレスと比較す
る比較動作を待ってから、比較動作によって選択された
ブロックだけを活性化でき、低消費電力の半導体記憶装
置を実現できる。
じである。実施の形態２によれば、行冗長回路がプログ
ラムされた行アドレスを入力された行アドレスと比較す
る比較動作を待ってから、比較動作によって選択された
ブロックだけを活性化でき、低消費電力の半導体記憶装
置を実現できる。
【０１３２】［実施の形態３］図１２を参照して、実施
の形態３による半導体記憶装置２００は、図２に示す半
導体記憶装置１００に列冗長飽きろ７０と、縮退回路８
０とを追加したものであり、それ以外は、半導体記憶装
置１００と同じである。
の形態３による半導体記憶装置２００は、図２に示す半
導体記憶装置１００に列冗長飽きろ７０と、縮退回路８
０とを追加したものであり、それ以外は、半導体記憶装
置１００と同じである。
【０１３３】列冗長回路７０は、記憶回路７１と、比較
回路７２と、ＮＯＲゲート７３とから成る。記憶回路７
１は、後述する方法によって、メモリセル領域６に含ま
れる不良メモリセルの行アドレスと、メモリセル領域７
に含まれる不良メモリセルの行アドレスとを記憶し、行
アドレスバッファ２２からの行アドレスＲＡ１２，／Ｒ
Ａ１２によって、記憶した２つのメモリセル領域に含ま
れる不良メモリセルの行アドレスを選択的に出力する。
縮退回路８０は、ＯＲゲート７４，７５から成る。ＯＲ
ゲート７４は、行アドレスバッファ２２からの行アドレ
スＲＡ１２と、テストモード信号ＴＭとを受け、行アド
レスＲＡ１２とテストモード信号ＴＭとの論理和を演算
してブロックデコーダ３２へ出力する。また、ＯＲゲー
ト７５は、行アドレスバッファ２２からの行アドレス／
ＲＡ１２とテストモード信号ＴＭとを受け、行アドレス
／ＲＡ１２とテストモード信号ＴＭとの論理和を演算し
てブロックデコーダ３２へ出力する。
回路７２と、ＮＯＲゲート７３とから成る。記憶回路７
１は、後述する方法によって、メモリセル領域６に含ま
れる不良メモリセルの行アドレスと、メモリセル領域７
に含まれる不良メモリセルの行アドレスとを記憶し、行
アドレスバッファ２２からの行アドレスＲＡ１２，／Ｒ
Ａ１２によって、記憶した２つのメモリセル領域に含ま
れる不良メモリセルの行アドレスを選択的に出力する。
縮退回路８０は、ＯＲゲート７４，７５から成る。ＯＲ
ゲート７４は、行アドレスバッファ２２からの行アドレ
スＲＡ１２と、テストモード信号ＴＭとを受け、行アド
レスＲＡ１２とテストモード信号ＴＭとの論理和を演算
してブロックデコーダ３２へ出力する。また、ＯＲゲー
ト７５は、行アドレスバッファ２２からの行アドレス／
ＲＡ１２とテストモード信号ＴＭとを受け、行アドレス
／ＲＡ１２とテストモード信号ＴＭとの論理和を演算し
てブロックデコーダ３２へ出力する。
【０１３４】テストモード信号ＴＭは、バーンインテス
トモードへ移行されるとＨレベルになり、それ以外はＬ
レベルである。したがって、縮退回路８０は、バーンイ
ンテスト期間中、行アドレスＲＡ１２，／ＲＡ１２を縮
退してＨレベルの信号をブロックデコーダ３２へ出力
し、バーンインテスト期間中以外は、行アドレスＲＡ１
２，／ＲＡ１２をそのままブロックデコーダ３２へ出力
する。また、行アドレスバッファ２２は、行アドレスＲ
Ａ０〜ＲＡ８をそのまま行デコーダ３１および行冗長回
路３３へ出力する。
トモードへ移行されるとＨレベルになり、それ以外はＬ
レベルである。したがって、縮退回路８０は、バーンイ
ンテスト期間中、行アドレスＲＡ１２，／ＲＡ１２を縮
退してＨレベルの信号をブロックデコーダ３２へ出力
し、バーンインテスト期間中以外は、行アドレスＲＡ１
２，／ＲＡ１２をそのままブロックデコーダ３２へ出力
する。また、行アドレスバッファ２２は、行アドレスＲ
Ａ０〜ＲＡ８をそのまま行デコーダ３１および行冗長回
路３３へ出力する。
【０１３５】図１３を参照して、記憶回路７１は、記憶
単位回路７１０〜７１ｎ＋１から成る。記憶単位回路７
１０〜７１ｎ＋１の各々は、プログラム回路８０Ａ，８
０Ｂと、インバータ８８と、選択回路９０とから成る。
プログラム回路８０Ａ，８０Ｂは、ＰチャネルＭＯＳト
ランジスタ８１と、ＮチャネルＭＯＳトランジスタ８２
と、フューズ８３と、インバータ８４，８５とから成
る。ＰチャネルＭＯＳトランジスタ８１、ＮチャネルＭ
ＯＳトランジスタ８２およびフューズ８３は、電源ノー
ド８６と接地ノード８７との間に直列に接続される。そ
して、ＰチャネルＭＯＳトランジスタ８１は、電源ノー
ド８６側に配置され、ＮチャネルＭＯＳトランジスタ８
２は、接地ノード８７側に配置され、フューズ８３は、
ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳ
トランジスタ８２との間に配置される。ＰチャネルＭＯ
Ｓトランジスタ８１およびＮチャネルＭＯＳトランジス
タ８２は、ロウアドレスストローブ信号ＲＡＳを反転さ
せた信号／ＲＡＳをゲート端子に受ける。インバータ８
４，８５はラッチ回路を構成する。ＮチャネルＭＯＳト
ランジスタ８２とフューズ８３との間のノードにインバ
ータ８４の入力端子が接続され、そのノードからプログ
ラムされた列アドレスＦＲＡが出力される。フューズ８
３は、レーザ光によって溶断されるフューズである。
単位回路７１０〜７１ｎ＋１から成る。記憶単位回路７
１０〜７１ｎ＋１の各々は、プログラム回路８０Ａ，８
０Ｂと、インバータ８８と、選択回路９０とから成る。
プログラム回路８０Ａ，８０Ｂは、ＰチャネルＭＯＳト
ランジスタ８１と、ＮチャネルＭＯＳトランジスタ８２
と、フューズ８３と、インバータ８４，８５とから成
る。ＰチャネルＭＯＳトランジスタ８１、ＮチャネルＭ
ＯＳトランジスタ８２およびフューズ８３は、電源ノー
ド８６と接地ノード８７との間に直列に接続される。そ
して、ＰチャネルＭＯＳトランジスタ８１は、電源ノー
ド８６側に配置され、ＮチャネルＭＯＳトランジスタ８
２は、接地ノード８７側に配置され、フューズ８３は、
ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳ
トランジスタ８２との間に配置される。ＰチャネルＭＯ
Ｓトランジスタ８１およびＮチャネルＭＯＳトランジス
タ８２は、ロウアドレスストローブ信号ＲＡＳを反転さ
せた信号／ＲＡＳをゲート端子に受ける。インバータ８
４，８５はラッチ回路を構成する。ＮチャネルＭＯＳト
ランジスタ８２とフューズ８３との間のノードにインバ
ータ８４の入力端子が接続され、そのノードからプログ
ラムされた列アドレスＦＲＡが出力される。フューズ８
３は、レーザ光によって溶断されるフューズである。
【０１３６】プログラム回路８０Ａ，８０Ｂは、スタン
バイ時、Ｌレベルのロウアドレスストローブ信号ＲＡＳ
を反転したＨレベルの信号／ＲＡＳを受け、Ｐチャネル
ＭＯＳトランジスタ８１がオフされ、ＮチャネルＭＯＳ
トランジスタ８２がオンされてリセットされる。また、
プログラム回路８０Ａ，８０Ｂは、メモリサイクルが開
始されると、Ｈレベルのロウアドレスストローブ信号Ｒ
ＡＳを反転したＬレベルの信号／ＲＡＳを受け、Ｐチャ
ネルＭＯＳトランジスタ８１がオンされ、ＮチャネルＭ
ＯＳトランジスタ８２がオンされ、フューズ８３が溶断
されているか否かによってＬレベルまたはＨレベルの列
アドレスＦＲＡを出力する。
バイ時、Ｌレベルのロウアドレスストローブ信号ＲＡＳ
を反転したＨレベルの信号／ＲＡＳを受け、Ｐチャネル
ＭＯＳトランジスタ８１がオフされ、ＮチャネルＭＯＳ
トランジスタ８２がオンされてリセットされる。また、
プログラム回路８０Ａ，８０Ｂは、メモリサイクルが開
始されると、Ｈレベルのロウアドレスストローブ信号Ｒ
ＡＳを反転したＬレベルの信号／ＲＡＳを受け、Ｐチャ
ネルＭＯＳトランジスタ８１がオンされ、ＮチャネルＭ
ＯＳトランジスタ８２がオンされ、フューズ８３が溶断
されているか否かによってＬレベルまたはＨレベルの列
アドレスＦＲＡを出力する。
【０１３７】選択回路９０は、ＡＮＤゲート９１，９２
と、ＯＲゲート９３とから成る。ＡＮＤゲート９１は、
プログラム回路８０Ａからの列アドレスＦＲＡと入力さ
れた行アドレスＲＡ１２とを受ける。また、ＡＮＤゲー
ト９２は、プログラム回路８０Ｂからの列アドレスＦＲ
Ａと、入力された行アドレス／ＲＡ１２とを受ける。Ｏ
Ｒゲート９３は、ＡＮＤゲート９１の出力信号と、ＡＮ
Ｄゲート９２の出力信号との論理和を演算して出力す
る。
と、ＯＲゲート９３とから成る。ＡＮＤゲート９１は、
プログラム回路８０Ａからの列アドレスＦＲＡと入力さ
れた行アドレスＲＡ１２とを受ける。また、ＡＮＤゲー
ト９２は、プログラム回路８０Ｂからの列アドレスＦＲ
Ａと、入力された行アドレス／ＲＡ１２とを受ける。Ｏ
Ｒゲート９３は、ＡＮＤゲート９１の出力信号と、ＡＮ
Ｄゲート９２の出力信号との論理和を演算して出力す
る。
【０１３８】選択回路９０は、メモリセル領域６を指定
する領域アドレスＲＡ１２＝０が入力されると、ＡＮＤ
ゲート９２によってプログラム回路８０Ｂからの列アド
レスＦＲＡを選択して出力する。また、選択回路９０
は、メモリセル領域７を指定する領域アドレスＲＡ＝１
が入力されると、ＡＮＤゲート９１によってプログラム
回路８０Ａからの列アドレスＦＲＡを選択して出力す
る。したがって、プログラム回路８０Ａは、メモリセル
領域７に含まれる不良メモリセルの列アドレスの１ビッ
トを記憶し、プログラム回路８０Ｂは、メモリセル領域
６に含まれる不良メモリセルの列アドレスの１ビットを
記憶する。
する領域アドレスＲＡ１２＝０が入力されると、ＡＮＤ
ゲート９２によってプログラム回路８０Ｂからの列アド
レスＦＲＡを選択して出力する。また、選択回路９０
は、メモリセル領域７を指定する領域アドレスＲＡ＝１
が入力されると、ＡＮＤゲート９１によってプログラム
回路８０Ａからの列アドレスＦＲＡを選択して出力す
る。したがって、プログラム回路８０Ａは、メモリセル
領域７に含まれる不良メモリセルの列アドレスの１ビッ
トを記憶し、プログラム回路８０Ｂは、メモリセル領域
６に含まれる不良メモリセルの列アドレスの１ビットを
記憶する。
【０１３９】したがって、記憶回路７１は、記憶単位回
路７１０〜７１ｎのｎ＋１個のプログラム回路８０Ａに
よってメモリセル領域７（領域アドレスＲＡ１２＝１に
よって指定される領域）に含まれる不良メモリセルの列
アドレスを記憶し、ｎ＋１個のプログラム回路８０Ｂに
よってメモリセル領域６（領域アドレスＲＡ１２＝０に
よって指定される領域）に含まれる不良メモリセルの列
アドレスを記憶する。記憶単位回路７１ｎ＋１は、記憶
単位回路７１０〜７１ｎによって記憶された不良メモリ
セルの列アドレスが有効であるか否かの情報を記憶す
る。つまり、メモリセル領域６に含まれる不良メモリセ
ルの列アドレスが有効であるとき、プログラム回路８０
Ｂのフューズ８３が溶断されており、メモリセル領域７
に含まれる不良メモリセルの列アドレスが有効であると
き、プログラム回路８０Ａのフューズ８３が溶断されて
いる。したがって、記憶単位回路７１ｎ＋１は、領域ア
ドレスＲＡ１２＝０を受けると、プログラム回路８０Ｂ
からのＬレベルの信号を出力し、領域アドレスＲＡ１２
＝１を受けると、プログラム回路８０ＡからのＬレベル
の信号を出力する。なお、記憶単位回路７１０〜７１ｎ
に記憶された不良メモリセルの列アドレスが有効でない
とき、記憶単位回路７１ｎ＋１のプログラム回路８０
Ａ，８０Ｂのフューズ８３は溶断されないので、記録単
位回路７１ｎ＋１は、Ｈレベルの信号を出力する。
路７１０〜７１ｎのｎ＋１個のプログラム回路８０Ａに
よってメモリセル領域７（領域アドレスＲＡ１２＝１に
よって指定される領域）に含まれる不良メモリセルの列
アドレスを記憶し、ｎ＋１個のプログラム回路８０Ｂに
よってメモリセル領域６（領域アドレスＲＡ１２＝０に
よって指定される領域）に含まれる不良メモリセルの列
アドレスを記憶する。記憶単位回路７１ｎ＋１は、記憶
単位回路７１０〜７１ｎによって記憶された不良メモリ
セルの列アドレスが有効であるか否かの情報を記憶す
る。つまり、メモリセル領域６に含まれる不良メモリセ
ルの列アドレスが有効であるとき、プログラム回路８０
Ｂのフューズ８３が溶断されており、メモリセル領域７
に含まれる不良メモリセルの列アドレスが有効であると
き、プログラム回路８０Ａのフューズ８３が溶断されて
いる。したがって、記憶単位回路７１ｎ＋１は、領域ア
ドレスＲＡ１２＝０を受けると、プログラム回路８０Ｂ
からのＬレベルの信号を出力し、領域アドレスＲＡ１２
＝１を受けると、プログラム回路８０ＡからのＬレベル
の信号を出力する。なお、記憶単位回路７１０〜７１ｎ
に記憶された不良メモリセルの列アドレスが有効でない
とき、記憶単位回路７１ｎ＋１のプログラム回路８０
Ａ，８０Ｂのフューズ８３は溶断されないので、記録単
位回路７１ｎ＋１は、Ｈレベルの信号を出力する。
【０１４０】比較回路７２は、一致検出回路７２１と、
ＡＮＤゲート７２２，７２３と、ＯＲゲート７２４と、
ＮＯＲゲート７２５とから成る。一致検出回路７２１
は、ＥＸ−ＯＲゲート７２１０〜７２１ｎから成る。Ｅ
Ｘ−ＯＲゲート７２１０〜７２１ｎの各々は、それぞ
れ、記憶回路７１からの列アドレスＦＣＡ０〜ＦＣＡｎ
が入力された列アドレスＣＡ０〜ＣＡｎに一致するか否
かを判定し、一致するときはＨレベルの信号を出力し、
一致しないときＬレベルの信号を出力する。ＮＯＲゲー
ト７２５は、テストモード信号ＴＭ１と記憶単位回路７
１ｎ＋１の出力信号との論理和を演算し、その演算結果
を反転した信号を出力する。テストモード信号ＴＭ１
は、バーンインテスト期間中、原則としてＬレベルの信
号である。したがって、ＮＯＲゲート７２５は、記憶単
位回路７１ｎ＋１がＬレベルの信号を出力するとき、Ｈ
レベルの信号を出力する。したがって、ＡＮＤゲート７
２２は、一致検出回路７２１からの出力信号の論理レベ
ルに応じた信号を出力する。
ＡＮＤゲート７２２，７２３と、ＯＲゲート７２４と、
ＮＯＲゲート７２５とから成る。一致検出回路７２１
は、ＥＸ−ＯＲゲート７２１０〜７２１ｎから成る。Ｅ
Ｘ−ＯＲゲート７２１０〜７２１ｎの各々は、それぞ
れ、記憶回路７１からの列アドレスＦＣＡ０〜ＦＣＡｎ
が入力された列アドレスＣＡ０〜ＣＡｎに一致するか否
かを判定し、一致するときはＨレベルの信号を出力し、
一致しないときＬレベルの信号を出力する。ＮＯＲゲー
ト７２５は、テストモード信号ＴＭ１と記憶単位回路７
１ｎ＋１の出力信号との論理和を演算し、その演算結果
を反転した信号を出力する。テストモード信号ＴＭ１
は、バーンインテスト期間中、原則としてＬレベルの信
号である。したがって、ＮＯＲゲート７２５は、記憶単
位回路７１ｎ＋１がＬレベルの信号を出力するとき、Ｈ
レベルの信号を出力する。したがって、ＡＮＤゲート７
２２は、一致検出回路７２１からの出力信号の論理レベ
ルに応じた信号を出力する。
【０１４１】ＡＮＤゲート７２３は、テストモード信号
ＴＭ２と代替列の列アドレスＡｎとの論理積を演算す
る。テストモード信号ＴＭ２は、バーンインテスト期間
中、原則としてＬレベルである。したがって、ＯＲゲー
ト７２４は、ＡＮＤゲート７２２からの出力信号の論理
レベルに応じた信号を代替列活性化信号ＳＣＳとして出
力する。
ＴＭ２と代替列の列アドレスＡｎとの論理積を演算す
る。テストモード信号ＴＭ２は、バーンインテスト期間
中、原則としてＬレベルである。したがって、ＯＲゲー
ト７２４は、ＡＮＤゲート７２２からの出力信号の論理
レベルに応じた信号を代替列活性化信号ＳＣＳとして出
力する。
【０１４２】記憶回路７１は、行アドレスバッファから
領域アドレスＲＡ１２，／ＲＡ１２が入力されると、記
憶単位回路７１０〜７１ｎの各々からプログラム回路８
０Ａまたは８０Ｂに記憶された列アドレスＦＣＡ０〜Ｆ
ＣＡｎを出力し、記憶単位回路７１ｎ＋１から記憶され
た列アドレスが有効であることを示すＬレベルの信号を
出力する。比較回路７２においては、一致検出回路７２
１は、記憶回路７１からの列アドレスＦＣＡ０〜ＦＣＡ
ｎが入力された列アドレスＣＡ０〜ＣＡｎに一致するか
否かが検出され、一致すると、Ｈレベルの信号を出力す
る。そして、ＡＮＤゲート７２２は、ＮＯＲゲート７２
５からのＨレベルの信号と、一致検出回路７２１からの
Ｈレベルの信号との論理積を演算してその結果をＯＲゲ
ート７２４へ出力する。そうすると、ＯＲゲート７２４
は、通常、ＡＮＤゲート７２３からＬレベルの信号を受
けるので、ＡＮＤゲート７２２からのＨレベルの信号を
出力する。つまり、この場合、比較回路７２は、活性化
された代替列活性化信号ＳＣＳを出力する。
領域アドレスＲＡ１２，／ＲＡ１２が入力されると、記
憶単位回路７１０〜７１ｎの各々からプログラム回路８
０Ａまたは８０Ｂに記憶された列アドレスＦＣＡ０〜Ｆ
ＣＡｎを出力し、記憶単位回路７１ｎ＋１から記憶され
た列アドレスが有効であることを示すＬレベルの信号を
出力する。比較回路７２においては、一致検出回路７２
１は、記憶回路７１からの列アドレスＦＣＡ０〜ＦＣＡ
ｎが入力された列アドレスＣＡ０〜ＣＡｎに一致するか
否かが検出され、一致すると、Ｈレベルの信号を出力す
る。そして、ＡＮＤゲート７２２は、ＮＯＲゲート７２
５からのＨレベルの信号と、一致検出回路７２１からの
Ｈレベルの信号との論理積を演算してその結果をＯＲゲ
ート７２４へ出力する。そうすると、ＯＲゲート７２４
は、通常、ＡＮＤゲート７２３からＬレベルの信号を受
けるので、ＡＮＤゲート７２２からのＨレベルの信号を
出力する。つまり、この場合、比較回路７２は、活性化
された代替列活性化信号ＳＣＳを出力する。
【０１４３】一方、一致検出回路７２１がＬレベルの信
号を出力したとき、ＡＮＤゲート７２２は、Ｌレベルの
信号を出力し、ＯＲゲート７２４はＬレベルの信号を出
力する。つまり、この場合、代替列活性化信号ＳＣＳは
不活性化される。
号を出力したとき、ＡＮＤゲート７２２は、Ｌレベルの
信号を出力し、ＯＲゲート７２４はＬレベルの信号を出
力する。つまり、この場合、代替列活性化信号ＳＣＳは
不活性化される。
【０１４４】再び、図１２を参照して、列冗長回路７０
の４つの記憶回路７１および比較回路７２は、上述した
プログラムされた列アドレスＦＣＡ０〜ＦＣＡｎを入力
された列アドレスと比較し、その比較結果を代替列活性
化信号ＳＣＳとして出力する。そして、ＮＯＲゲート７
３は、４つの比較回路７２から、少なくとも１つのＨレ
ベルの代替列活性化信号が出力されるとＬレベルの信号
ＮＣＥを列デコーダ４０へ出力し、４つの比較回路７２
の全てからＬレベルの代替列活性化信号ＳＣＳが出力さ
れるとＨレベルの信号ＮＣＥを列デコーダ４０へ出力す
る。また、４つの比較回路７２は、それぞれ、代替列活
性化信号ＳＣＳを列デコーダ４０へ出力する。
の４つの記憶回路７１および比較回路７２は、上述した
プログラムされた列アドレスＦＣＡ０〜ＦＣＡｎを入力
された列アドレスと比較し、その比較結果を代替列活性
化信号ＳＣＳとして出力する。そして、ＮＯＲゲート７
３は、４つの比較回路７２から、少なくとも１つのＨレ
ベルの代替列活性化信号が出力されるとＬレベルの信号
ＮＣＥを列デコーダ４０へ出力し、４つの比較回路７２
の全てからＬレベルの代替列活性化信号ＳＣＳが出力さ
れるとＨレベルの信号ＮＣＥを列デコーダ４０へ出力す
る。また、４つの比較回路７２は、それぞれ、代替列活
性化信号ＳＣＳを列デコーダ４０へ出力する。
【０１４５】図１４を参照して、列デコーダ４０は、本
体列デコーダ１２１と、予備列デコーダ１２２とから成
る。本体列デコーダ１２１は、コラムデコーダイネーブ
ル信号ＣＤＥによって活性化され、Ｈレベルの信号ＮＣ
Ｅ、および列アドレスバッファ２１からの列アドレスＣ
Ａを受けると、列アドレスＣＡをデコードし、そのデコ
ードした列アドレスによって指定されたコラム選択線Ｃ
ＳＬを活性化する。また、本体列デコーダ１２１は、Ｌ
レベルの信号ＮＣＥを受けると、列アドレスＣＡをデコ
ードしない。
体列デコーダ１２１と、予備列デコーダ１２２とから成
る。本体列デコーダ１２１は、コラムデコーダイネーブ
ル信号ＣＤＥによって活性化され、Ｈレベルの信号ＮＣ
Ｅ、および列アドレスバッファ２１からの列アドレスＣ
Ａを受けると、列アドレスＣＡをデコードし、そのデコ
ードした列アドレスによって指定されたコラム選択線Ｃ
ＳＬを活性化する。また、本体列デコーダ１２１は、Ｌ
レベルの信号ＮＣＥを受けると、列アドレスＣＡをデコ
ードしない。
【０１４６】予備列デコーダ１２２は、コラムデコーダ
イネーブル信号ＣＤＥによって活性化され、４つの比較
回路７２からの代替列活性化信号ＳＣＳ０−３によって
指定された予備のコラム選択線ＳＣＳＬを活性化する。
イネーブル信号ＣＤＥによって活性化され、４つの比較
回路７２からの代替列活性化信号ＳＣＳ０−３によって
指定された予備のコラム選択線ＳＣＳＬを活性化する。
【０１４７】したがって、少なくとも１つがＨレベルで
ある代替列活性化信号ＳＣＳが４つの比較回路７２から
出力されると、列デコーダ４０の本体列デコーダ１２１
は不活性化され、予備列デコーダ１２２が活性化された
代替列活性化信号ＳＣＳ０−３によって指定された代替
列を活性化する。また、４つの比較回路７２から全てＬ
レベルの代替列活性化信号ＳＣＳ０−３が出力される
と、予備列デコーダ１２２は不活性化され、本体列デコ
ーダ１２１が活性化され、本体列デコーダ１２１は、入
力された列アドレスによって指定されたコラム選択線Ｃ
ＳＬを活性化する。
ある代替列活性化信号ＳＣＳが４つの比較回路７２から
出力されると、列デコーダ４０の本体列デコーダ１２１
は不活性化され、予備列デコーダ１２２が活性化された
代替列活性化信号ＳＣＳ０−３によって指定された代替
列を活性化する。また、４つの比較回路７２から全てＬ
レベルの代替列活性化信号ＳＣＳ０−３が出力される
と、予備列デコーダ１２２は不活性化され、本体列デコ
ーダ１２１が活性化され、本体列デコーダ１２１は、入
力された列アドレスによって指定されたコラム選択線Ｃ
ＳＬを活性化する。
【０１４８】バーンインテストにおいては、Ｈレベルの
テストモード信号ＴＭが入力されるため、縮退回路８０
は、領域アドレスＲＡ１２，／ＲＡ１２を縮退してＨレ
ベルの信号をブロックデコーダ３２へ出力する。したが
って、ブロックデコーダ３２は、メモリセル領域６に含
まれるブロックアドレスＲＡ９〜ＲＡ１１によって指定
されるブロックＢＬＫ０〜ＢＬＫ１５と、メモリセル領
域７に含まれるブロックアドレスＲＡ９〜ＲＡ１１によ
って指定されるブロックＢＬＫ０〜ＢＬＫ１５とを活性
化する。そして、メモリセル領域６に含まれる活性化さ
れたブロックに対応する行デコーダは、その活性化され
たブロックに含まれる行アドレスＲＡ０〜ＲＡ８によっ
て指定されるワード線を活性化し、メモリセル領域７に
含まれる活性化されたブロックに対応する行デコーダ
は、その活性化されたブロックに含まれる行アドレスＲ
Ａ０〜ＲＡ８によって指定されるワード線を活性化す
る。つまり、バーンインテスト期間中、２つのメモリセ
ル領域６，７に含まれる同じブロックアドレスを有する
２つのブロックが同時に活性化され、その活性化された
ブロックに含まれる同じ行アドレスを有する２つのワー
ド線が同時に活性化される。
テストモード信号ＴＭが入力されるため、縮退回路８０
は、領域アドレスＲＡ１２，／ＲＡ１２を縮退してＨレ
ベルの信号をブロックデコーダ３２へ出力する。したが
って、ブロックデコーダ３２は、メモリセル領域６に含
まれるブロックアドレスＲＡ９〜ＲＡ１１によって指定
されるブロックＢＬＫ０〜ＢＬＫ１５と、メモリセル領
域７に含まれるブロックアドレスＲＡ９〜ＲＡ１１によ
って指定されるブロックＢＬＫ０〜ＢＬＫ１５とを活性
化する。そして、メモリセル領域６に含まれる活性化さ
れたブロックに対応する行デコーダは、その活性化され
たブロックに含まれる行アドレスＲＡ０〜ＲＡ８によっ
て指定されるワード線を活性化し、メモリセル領域７に
含まれる活性化されたブロックに対応する行デコーダ
は、その活性化されたブロックに含まれる行アドレスＲ
Ａ０〜ＲＡ８によって指定されるワード線を活性化す
る。つまり、バーンインテスト期間中、２つのメモリセ
ル領域６，７に含まれる同じブロックアドレスを有する
２つのブロックが同時に活性化され、その活性化された
ブロックに含まれる同じ行アドレスを有する２つのワー
ド線が同時に活性化される。
【０１４９】図１５に示すように、バーンインテスト期
間中、メモリセル領域６に含まれるブロックＢＬＫ０の
ワード線ＷＬａと、メモリセル領域７に含まれるブロッ
クＢＬＫ８のワード線ＷＬｂとが活性化されたとする。
そして、メモリセル領域６（領域アドレスＲＡ１２＝
０）では、コラム選択線ＣＳＬａに代えて予備のコラム
選択線ＳＣＳＬａが選択され、メモリセル領域７（領域
アドレスＲＡ１２＝１）では、コラム選択線ＣＳＬａが
選択されるとする。そうすると、メモリセル領域６にお
いては、ワード線ＷＬａと予備のコラム選択線ＳＣＳＬ
ａとによって指定されたメモリセルＭＣｂが活性化さ
れ、メモリセル領域７においては、ワード線ＷＬａとコ
ラム選択線ＣＳＬａとによって指定されたメモリセルＭ
Ｃｃが活性化されてバーンインテストが行なわれる。
間中、メモリセル領域６に含まれるブロックＢＬＫ０の
ワード線ＷＬａと、メモリセル領域７に含まれるブロッ
クＢＬＫ８のワード線ＷＬｂとが活性化されたとする。
そして、メモリセル領域６（領域アドレスＲＡ１２＝
０）では、コラム選択線ＣＳＬａに代えて予備のコラム
選択線ＳＣＳＬａが選択され、メモリセル領域７（領域
アドレスＲＡ１２＝１）では、コラム選択線ＣＳＬａが
選択されるとする。そうすると、メモリセル領域６にお
いては、ワード線ＷＬａと予備のコラム選択線ＳＣＳＬ
ａとによって指定されたメモリセルＭＣｂが活性化さ
れ、メモリセル領域７においては、ワード線ＷＬａとコ
ラム選択線ＣＳＬａとによって指定されたメモリセルＭ
Ｃｃが活性化されてバーンインテストが行なわれる。
【０１５０】このように、列冗長回路７０には、縮退さ
れない領域アドレスＲＡ１２を入力し、ブロックデコー
ダ３２には縮退された領域アドレスＲＡ１２を入力する
ことによってバーンインテストにおいて２つのメモリセ
ル領域６，７に含まれる２つのメモリセルを同期にテス
トできる。
れない領域アドレスＲＡ１２を入力し、ブロックデコー
ダ３２には縮退された領域アドレスＲＡ１２を入力する
ことによってバーンインテストにおいて２つのメモリセ
ル領域６，７に含まれる２つのメモリセルを同期にテス
トできる。
【０１５１】再び、図１３を参照して、バーンインテス
ト期間中に、Ｈレベルのテストモード信号ＴＭ１を比較
回路７２のＮＯＲゲート７２５へ入力して代替列活性化
信号ＳＣＳを不活性化することにより、入力された列ア
ドレスによって指定されたコラム選択線を活性化してバ
ーンインテストを行なう。そして、次に、テストモード
信号ＴＭ１をＨレベルに維持したまま、Ｈレベルのテス
トモード信号ＴＭ２をＡＮＤゲート７２３に入力するこ
とによって代替列の列アドレスＡｎによって指定される
コラム選択線を活性化してバーンインテストを行なうこ
とができる。これによって、全てのメモリセルについて
バーンインテストを行なうことができる。したがって、
テストモード信号ＴＭ１，ＴＭ２によるテストモード
は、記憶回路７１にプログラムされた列アドレスが入力
された列アドレスに一致するか否かを検出せずに、全て
のメモリセルについてテストを行なうモードである。
ト期間中に、Ｈレベルのテストモード信号ＴＭ１を比較
回路７２のＮＯＲゲート７２５へ入力して代替列活性化
信号ＳＣＳを不活性化することにより、入力された列ア
ドレスによって指定されたコラム選択線を活性化してバ
ーンインテストを行なう。そして、次に、テストモード
信号ＴＭ１をＨレベルに維持したまま、Ｈレベルのテス
トモード信号ＴＭ２をＡＮＤゲート７２３に入力するこ
とによって代替列の列アドレスＡｎによって指定される
コラム選択線を活性化してバーンインテストを行なうこ
とができる。これによって、全てのメモリセルについて
バーンインテストを行なうことができる。したがって、
テストモード信号ＴＭ１，ＴＭ２によるテストモード
は、記憶回路７１にプログラムされた列アドレスが入力
された列アドレスに一致するか否かを検出せずに、全て
のメモリセルについてテストを行なうモードである。
【０１５２】上記においては、２つのメモリセル領域
６，７の場合について説明したが、本発明は、これに限
らず、一般に複数のメモリセル領域が配置されている場
合も、複数のメモリセル領域を同時に活性化してバーン
インテストを行なうことができる。
６，７の場合について説明したが、本発明は、これに限
らず、一般に複数のメモリセル領域が配置されている場
合も、複数のメモリセル領域を同時に活性化してバーン
インテストを行なうことができる。
【０１５３】実施の形態３によれば、半導体記憶装置
は、列冗長回路には縮退しない行アドレス（領域アドレ
ス）を入力し、ブロックデコーダには縮退した行アドレ
ス（領域アドレス）を入力するので、バーンインテスト
において複数の領域の同じアドレスを有するメモリセル
を同時に活性化してテストを行なうことができる。その
結果、迅速にバーンテストを行なうことができる。
は、列冗長回路には縮退しない行アドレス（領域アドレ
ス）を入力し、ブロックデコーダには縮退した行アドレ
ス（領域アドレス）を入力するので、バーンインテスト
において複数の領域の同じアドレスを有するメモリセル
を同時に活性化してテストを行なうことができる。その
結果、迅速にバーンテストを行なうことができる。
【０１５４】［実施の形態４］バーンインテストは、半
導体記憶装置をパッケージに封入した後に行なうが、バ
ーンインテストによって不良になるメモリセルは数ビッ
トである場合が多いため、バーンインテストによって不
良になったメモリセルのアドレスを記憶回路にプログラ
ムした場合がある。
導体記憶装置をパッケージに封入した後に行なうが、バ
ーンインテストによって不良になるメモリセルは数ビッ
トである場合が多いため、バーンインテストによって不
良になったメモリセルのアドレスを記憶回路にプログラ
ムした場合がある。
【０１５５】記憶回路７１のプログラム回路８０Ａ，８
０Ｂにおいては、レーザ光によって溶断されるフューズ
８３が用いられているため、半導体記憶装置をパッケー
ジに封入した後に不良メモリセルのアドレスをプログラ
ム回路８０Ａ，８０Ｂにプログラムすることができな
い。
０Ｂにおいては、レーザ光によって溶断されるフューズ
８３が用いられているため、半導体記憶装置をパッケー
ジに封入した後に不良メモリセルのアドレスをプログラ
ム回路８０Ａ，８０Ｂにプログラムすることができな
い。
【０１５６】そこで、列冗長回路７０の４つの記憶回路
７１のうちの１つの記憶回路を図１６に示す記憶回路７
６に置換える。
７１のうちの１つの記憶回路を図１６に示す記憶回路７
６に置換える。
【０１５７】図１６を参照して、記憶回路７６は、記憶
単位回路７３０〜７３ｎ＋１から成る。記憶単位回路７
３０〜７３ｎ＋１の各々は、プログラム回路７３，８１
Ａ，８１Ｂと、インバータ８８と、選択回路９０とから
成る。インバータ８８および選択回路９０は、実施の形
態３における説明と同じである。
単位回路７３０〜７３ｎ＋１から成る。記憶単位回路７
３０〜７３ｎ＋１の各々は、プログラム回路７３，８１
Ａ，８１Ｂと、インバータ８８と、選択回路９０とから
成る。インバータ８８および選択回路９０は、実施の形
態３における説明と同じである。
【０１５８】プログラム回路７３Ａは、ＡＮＤゲート１
３１と、フューズ１３２と、ＮチャネルＭＯＳトランジ
スタ１３３，１３５と、ＰチャネルＭＯＳトランジスタ
１３４と、インバータ１３６〜１３９とから成る。フュ
ーズ１３２およびＮチャネルＭＯＳトランジスタ１３３
は、電源ノード１４１と接地ノード１４２との間に直列
に接続される。ＮチャネルＭＯＳトランジスタ１３３
は、そのゲート端子にＡＮＤゲート１３１の出力信号を
受ける。インバータ１３７，１３８は、ラッチ回路を構
成する。ＮチャネルＭＯＳトランジスタ１３５は、イン
バータ１３７の出力端子（またはインバータ１３８の入
力端子）と接地ノード１４２との間に接続される。Ｎチ
ャネルＭＯＳトランジスタ１３４，１３５は、そのゲー
ト端子にロウアドレスストローブ信号ＲＡＳを反転した
信号／ＲＡＳを受ける。ＡＮＤゲート１３１は、信号Ｓ
ＰＲＧはプログラム期間中、Ｈレベルになる信号であ
る。
３１と、フューズ１３２と、ＮチャネルＭＯＳトランジ
スタ１３３，１３５と、ＰチャネルＭＯＳトランジスタ
１３４と、インバータ１３６〜１３９とから成る。フュ
ーズ１３２およびＮチャネルＭＯＳトランジスタ１３３
は、電源ノード１４１と接地ノード１４２との間に直列
に接続される。ＮチャネルＭＯＳトランジスタ１３３
は、そのゲート端子にＡＮＤゲート１３１の出力信号を
受ける。インバータ１３７，１３８は、ラッチ回路を構
成する。ＮチャネルＭＯＳトランジスタ１３５は、イン
バータ１３７の出力端子（またはインバータ１３８の入
力端子）と接地ノード１４２との間に接続される。Ｎチ
ャネルＭＯＳトランジスタ１３４，１３５は、そのゲー
ト端子にロウアドレスストローブ信号ＲＡＳを反転した
信号／ＲＡＳを受ける。ＡＮＤゲート１３１は、信号Ｓ
ＰＲＧはプログラム期間中、Ｈレベルになる信号であ
る。
【０１５９】フューズ１３２は、レーザ光を照射するこ
とによっても、電流を流すことによって溶断され得るフ
ューズである。図１７を参照して、フューズ１３２は、
タングステンナイトライド配線１３２０と、アルミニウ
ム配線１３２３とから成る。図１７に示すフューズ１３
２は、ＤＲＡＭで使用される配線層のうち、２層を用い
て構成したものである。タングステンナイトライド配線
１３２０は、メモリセルの対向電極であるセルプレート
を構成するタングステンナイトライド配線であり、アル
ミニウム配線１３２３は、ＤＲＡＭの１層目のアルミニ
ウム配線である。したがって、アルミニウム配線１３２
３は、タングステンナイトライド配線１３２０の上層に
形成されている。タングステンナイトライド配線１３２
０は、コンタクト部１３２１，１３２２を有し、コンタ
クト部１３２２でアルミニウム配線１３２３と接続され
ている。アルミニウム配線１３２３は、コンタクト部１
３２２と終端部１３２７との間で蛇行している。コンタ
クト部１３２１からコンタクト部１３２２の方向へ電流
を流すことによってアルミニウム配線１３２３にコンタ
クト部１３２２から終端部１３２７の方向へ電流が流れ
る（図１７の（ａ）参照）。そうすると、アルミニウム
配線１３２３の直線部１３２５は、両側に配置された直
線部１３２４，１３２６からの熱によって溶断され易く
なる。その理由を図１７の（ｂ）を参照して説明する。
図１７の（ｂ）は、図１７の（ａ）のＡ−Ｂ間の断面図
である。直線部１３２５は、直線部１３２４，１３２６
と、下層のタングステンナイトライド配線１３２０とか
らの熱によって他の部分よりも融点まで上昇し易くな
る。その結果、直線部１３２５は、溶断され易くなる。
このようにフューズ１３２は、電流を流すことによって
容易に溶断され得るフューズである。
とによっても、電流を流すことによって溶断され得るフ
ューズである。図１７を参照して、フューズ１３２は、
タングステンナイトライド配線１３２０と、アルミニウ
ム配線１３２３とから成る。図１７に示すフューズ１３
２は、ＤＲＡＭで使用される配線層のうち、２層を用い
て構成したものである。タングステンナイトライド配線
１３２０は、メモリセルの対向電極であるセルプレート
を構成するタングステンナイトライド配線であり、アル
ミニウム配線１３２３は、ＤＲＡＭの１層目のアルミニ
ウム配線である。したがって、アルミニウム配線１３２
３は、タングステンナイトライド配線１３２０の上層に
形成されている。タングステンナイトライド配線１３２
０は、コンタクト部１３２１，１３２２を有し、コンタ
クト部１３２２でアルミニウム配線１３２３と接続され
ている。アルミニウム配線１３２３は、コンタクト部１
３２２と終端部１３２７との間で蛇行している。コンタ
クト部１３２１からコンタクト部１３２２の方向へ電流
を流すことによってアルミニウム配線１３２３にコンタ
クト部１３２２から終端部１３２７の方向へ電流が流れ
る（図１７の（ａ）参照）。そうすると、アルミニウム
配線１３２３の直線部１３２５は、両側に配置された直
線部１３２４，１３２６からの熱によって溶断され易く
なる。その理由を図１７の（ｂ）を参照して説明する。
図１７の（ｂ）は、図１７の（ａ）のＡ−Ｂ間の断面図
である。直線部１３２５は、直線部１３２４，１３２６
と、下層のタングステンナイトライド配線１３２０とか
らの熱によって他の部分よりも融点まで上昇し易くな
る。その結果、直線部１３２５は、溶断され易くなる。
このようにフューズ１３２は、電流を流すことによって
容易に溶断され得るフューズである。
【０１６０】再び、図１６を参照して、プログラム期間
中、ＡＮＤゲート１３１は、Ｈレベルの信号ＰＲＧと、
外部から入力された不良メモリセルの列アドレスＣＡｉ
とを受け、列アドレスＣＡｉがＨレベルであるとき、Ｈ
レベルの信号を出力する。そうすると、ＮチャネルＭＯ
Ｓトランジスタ１３３はオンされ、フューズ１３２を電
源ノード１４１から接地ノード１４２へ電流が流れる。
これによって、フューズ１３２は溶断され、列アドレス
ＣＡｉが書込まれる。また、Ｌレベルの列アドレスＣＡ
ｉが入力されると、ＡＮＤゲート１３１はＬレベルの信
号を出力し、ＮチャネルＭＯＳトランジスタ１３３はオ
フされるので、フューズ１３２は溶断されない。このよ
うに、フューズ１３２が溶断されるか否かによって
「１」または「０」を書込む。
中、ＡＮＤゲート１３１は、Ｈレベルの信号ＰＲＧと、
外部から入力された不良メモリセルの列アドレスＣＡｉ
とを受け、列アドレスＣＡｉがＨレベルであるとき、Ｈ
レベルの信号を出力する。そうすると、ＮチャネルＭＯ
Ｓトランジスタ１３３はオンされ、フューズ１３２を電
源ノード１４１から接地ノード１４２へ電流が流れる。
これによって、フューズ１３２は溶断され、列アドレス
ＣＡｉが書込まれる。また、Ｌレベルの列アドレスＣＡ
ｉが入力されると、ＡＮＤゲート１３１はＬレベルの信
号を出力し、ＮチャネルＭＯＳトランジスタ１３３はオ
フされるので、フューズ１３２は溶断されない。このよ
うに、フューズ１３２が溶断されるか否かによって
「１」または「０」を書込む。
【０１６１】プログラム期間が終了すると、信号ＰＲＧ
はＬレベルになり、ＡＮＤゲート１３１はＬレベルの信
号を出力するため、ＮチャネルＭＯＳトランジスタ１３
３はオフされる。
はＬレベルになり、ＡＮＤゲート１３１はＬレベルの信
号を出力するため、ＮチャネルＭＯＳトランジスタ１３
３はオフされる。
【０１６２】半導体記憶装置がスタンバイ状態のとき、
ロウアドレスストローブ信号ＲＡＳはＬレベルであるた
めＰチャネルＭＯＳトランジスタ１３４はオフされ、Ｎ
チャネルＭＯＳトランジスタ１３５はオンされる。その
結果、プログラム回路７３Ａはリセットされる。
ロウアドレスストローブ信号ＲＡＳはＬレベルであるた
めＰチャネルＭＯＳトランジスタ１３４はオフされ、Ｎ
チャネルＭＯＳトランジスタ１３５はオンされる。その
結果、プログラム回路７３Ａはリセットされる。
【０１６３】メモリサイクルが開始されると、ロウアド
レスストローブ信号ＲＡＳがＨレベルになり、Ｎチャネ
ルＭＯＳトランジスタ１３５がオンされ、ＰチャネルＭ
ＯＳトランジスタ１３４がオンされ、フューズ１３２が
溶断されているときプログラム回路７３ＡはＬレベルの
信号を出力する。一方、フューズ１３２が溶断されてい
ないとき、プログラム回路７３ＡはＨレベルの信号を出
力する。
レスストローブ信号ＲＡＳがＨレベルになり、Ｎチャネ
ルＭＯＳトランジスタ１３５がオンされ、ＰチャネルＭ
ＯＳトランジスタ１３４がオンされ、フューズ１３２が
溶断されているときプログラム回路７３ＡはＬレベルの
信号を出力する。一方、フューズ１３２が溶断されてい
ないとき、プログラム回路７３ＡはＨレベルの信号を出
力する。
【０１６４】プログラム回路８１Ａ，８１Ｂは、図１３
に示すプログラム回路８０Ａ，８０ＢのＰチャネルＭＯ
Ｓトランジスタ８１と電源ノード８６との間にＰチャネ
ルＭＯＳトランジスタ８９を挿入したものであり、その
他はプログラム回路８０Ａ，８０Ｂと同じである。Ｐチ
ャネルＭＯＳトランジスタ８９は、そのゲート端子にプ
ログラム回路７３Ａからの出力信号を受ける。
に示すプログラム回路８０Ａ，８０ＢのＰチャネルＭＯ
Ｓトランジスタ８１と電源ノード８６との間にＰチャネ
ルＭＯＳトランジスタ８９を挿入したものであり、その
他はプログラム回路８０Ａ，８０Ｂと同じである。Ｐチ
ャネルＭＯＳトランジスタ８９は、そのゲート端子にプ
ログラム回路７３Ａからの出力信号を受ける。
【０１６５】フューズ１３２が溶断されているとき、プ
ログラム回路７３Ａは、Ｌレベルの信号を出力するの
で、プログラム回路８１Ａ，８１ＢのＰチャネルＭＯＳ
トランジスタ８９は共にオンされる。そして、メモリサ
イクルにおいては、ロウアドレスストローブ信号ＲＡＳ
はＨレベルであるので、プログラム回路８１Ａ，８１Ｂ
のＰチャネルＭＯＳトランジスタ８１は共にオンされ、
ＮチャネルＭＯＳトランジスタ８２はオフされる。した
がって、プログラム回路８１Ａ，８１Ｂは、Ｈレベルの
列アドレスＦＲＡを出力する。
ログラム回路７３Ａは、Ｌレベルの信号を出力するの
で、プログラム回路８１Ａ，８１ＢのＰチャネルＭＯＳ
トランジスタ８９は共にオンされる。そして、メモリサ
イクルにおいては、ロウアドレスストローブ信号ＲＡＳ
はＨレベルであるので、プログラム回路８１Ａ，８１Ｂ
のＰチャネルＭＯＳトランジスタ８１は共にオンされ、
ＮチャネルＭＯＳトランジスタ８２はオフされる。した
がって、プログラム回路８１Ａ，８１Ｂは、Ｈレベルの
列アドレスＦＲＡを出力する。
【０１６６】一方、フューズ１３２が溶断されていない
とき、プログラム回路７３Ａは、Ｈレベルの信号を出力
するので、プログラム回路８１Ａ，８１ＢのＰチャネル
ＭＯＳトランジスタ８９は共にオフされる。その結果、
電源ノード８６からフューズ８３に電流が流れず、プロ
グラム回路８１Ａ，８１Ｂは、Ｌレベルの列アドレスＦ
ＲＡを出力する。
とき、プログラム回路７３Ａは、Ｈレベルの信号を出力
するので、プログラム回路８１Ａ，８１ＢのＰチャネル
ＭＯＳトランジスタ８９は共にオフされる。その結果、
電源ノード８６からフューズ８３に電流が流れず、プロ
グラム回路８１Ａ，８１Ｂは、Ｌレベルの列アドレスＦ
ＲＡを出力する。
【０１６７】選択回路９０は、領域アドレスＲＡ１２＝
０のとき、ＡＮＤゲート９２によってプログラム回路８
１Ｂからの列アドレスＦＲＡを選択し、領域アドレスＲ
Ａ１２＝１のとき、ＡＮＤゲート９１によってプログラ
ム回路８１Ａからの列アドレスＦＲＡを選択する。
０のとき、ＡＮＤゲート９２によってプログラム回路８
１Ｂからの列アドレスＦＲＡを選択し、領域アドレスＲ
Ａ１２＝１のとき、ＡＮＤゲート９１によってプログラ
ム回路８１Ａからの列アドレスＦＲＡを選択する。
【０１６８】したがって、記憶単位回路７３０は、プロ
グラム回路７３Ａのフューズ１３２が溶断されていると
き、Ｈレベルの列アドレスＦＣＡ０を出力し、フューズ
１３２が溶断されていないとき、Ｌレベルの列アドレス
ＦＣＡ０を出力する。他の記憶単位回路７３１〜７３ｎ
も、記憶単位回路７３１と同様にＨレベルまたはＬレベ
ルの列アドレスＦＣＡ１〜ＦＣＡｎを出力する。記憶単
位回路７３ｎ＋１のプログラム回路７３Ａは、記憶単位
回路７３０〜７３ｎに記憶された不良メモリセルの列ア
ドレスが有効であるか否かを示す情報が記憶される。こ
の場合、フューズ１３２が溶断されているとき記憶され
た列アドレスが有効であることを示し、フューズ１３２
が溶断されていないとき記憶された列アドレスが無効で
あることを示すものとする。したがって、記憶単位回路
７２ｎ＋１は、記憶された列アドレスが有効であるとき
Ｈレベルの信号を出力し、記憶された列アドレスが無効
であるときＬレベルの信号を出力する。
グラム回路７３Ａのフューズ１３２が溶断されていると
き、Ｈレベルの列アドレスＦＣＡ０を出力し、フューズ
１３２が溶断されていないとき、Ｌレベルの列アドレス
ＦＣＡ０を出力する。他の記憶単位回路７３１〜７３ｎ
も、記憶単位回路７３１と同様にＨレベルまたはＬレベ
ルの列アドレスＦＣＡ１〜ＦＣＡｎを出力する。記憶単
位回路７３ｎ＋１のプログラム回路７３Ａは、記憶単位
回路７３０〜７３ｎに記憶された不良メモリセルの列ア
ドレスが有効であるか否かを示す情報が記憶される。こ
の場合、フューズ１３２が溶断されているとき記憶され
た列アドレスが有効であることを示し、フューズ１３２
が溶断されていないとき記憶された列アドレスが無効で
あることを示すものとする。したがって、記憶単位回路
７２ｎ＋１は、記憶された列アドレスが有効であるとき
Ｈレベルの信号を出力し、記憶された列アドレスが無効
であるときＬレベルの信号を出力する。
【０１６９】なお、図１６に示す記憶回路７６は、１つ
の列アドレスのみを記憶する構成であるが、半導体記憶
装置をパッケージした後のバーンインテストによって複
数のメモリセルが不良であることが検出された場合に備
えて図１２に示す４つの記憶回路７１のうち、複数の記
憶回路７１を図１６に示す記憶回路７６に置換えておけ
ば検出した複数の不良メモリセルの列アドレスをパッケ
ージ後でも電気的にプログラムできる。
の列アドレスのみを記憶する構成であるが、半導体記憶
装置をパッケージした後のバーンインテストによって複
数のメモリセルが不良であることが検出された場合に備
えて図１２に示す４つの記憶回路７１のうち、複数の記
憶回路７１を図１６に示す記憶回路７６に置換えておけ
ば検出した複数の不良メモリセルの列アドレスをパッケ
ージ後でも電気的にプログラムできる。
【０１７０】また、実施の形態４においては、行冗長回
路３３の比較回路３３０に含まれるプログラム回路３４
０〜３４ｎ（図５参照）を図１８に示すプログラム回路
３７０〜３７ｎに代えても良い。プログラム回路３７０
〜３７ｎは、プログラム回路１４０，７３Ａから成る。
プログラム回路７３Ａは、上述したとおりである。プロ
グラム回路１４０は、図５に示すプログラム回路３４０
〜３４ｎのＰチャネルＭＯＳトランジスタ３６０と電源
ノード３６５との間にＰチャネルＭＯＳトランジスタ３
６７を挿入したものであり、その他はプログラム回路３
４０〜３４ｎと同じである。また、フューズ３６２は溶
断されていない。プログラム回路１４０のＰチャネルＭ
ＯＳトランジスタ３６０，３６７、およびＮチャネルＭ
ＯＳトランジスタ３６１は、そのゲート端子にプログラ
ム回路７３Ａの出力信号を受ける。
路３３の比較回路３３０に含まれるプログラム回路３４
０〜３４ｎ（図５参照）を図１８に示すプログラム回路
３７０〜３７ｎに代えても良い。プログラム回路３７０
〜３７ｎは、プログラム回路１４０，７３Ａから成る。
プログラム回路７３Ａは、上述したとおりである。プロ
グラム回路１４０は、図５に示すプログラム回路３４０
〜３４ｎのＰチャネルＭＯＳトランジスタ３６０と電源
ノード３６５との間にＰチャネルＭＯＳトランジスタ３
６７を挿入したものであり、その他はプログラム回路３
４０〜３４ｎと同じである。また、フューズ３６２は溶
断されていない。プログラム回路１４０のＰチャネルＭ
ＯＳトランジスタ３６０，３６７、およびＮチャネルＭ
ＯＳトランジスタ３６１は、そのゲート端子にプログラ
ム回路７３Ａの出力信号を受ける。
【０１７１】フューズ１３２が溶断されているときプロ
グラム回路７３ＡはＬレベルの信号を出力するので、プ
ログラム回路１４０のＰチャネルＭＯＳトランジスタ３
６０，３６７はオンされ、ＮチャネルＭＯＳトランジス
タ３６１はオフされる。その結果、プログラム回路１４
０は、Ｈレベルの行アドレスＦＲＡを出力する。また、
フューズ１３２が溶断されていないときプログラム回路
７３ＡはＨレベルの信号を出力するので、プログラム回
路１４０のＰチャネルＭＯＳトランジスタ３６０，３６
７はオフされ、ＮチャネルＭＯＳトランジスタ３６１は
オンされる。その結果、プログラム回路１４０は、Ｌレ
ベルの行アドレスＦＲＡを出力する。
グラム回路７３ＡはＬレベルの信号を出力するので、プ
ログラム回路１４０のＰチャネルＭＯＳトランジスタ３
６０，３６７はオンされ、ＮチャネルＭＯＳトランジス
タ３６１はオフされる。その結果、プログラム回路１４
０は、Ｈレベルの行アドレスＦＲＡを出力する。また、
フューズ１３２が溶断されていないときプログラム回路
７３ＡはＨレベルの信号を出力するので、プログラム回
路１４０のＰチャネルＭＯＳトランジスタ３６０，３６
７はオフされ、ＮチャネルＭＯＳトランジスタ３６１は
オンされる。その結果、プログラム回路１４０は、Ｌレ
ベルの行アドレスＦＲＡを出力する。
【０１７２】したがって、プログラム回路３５０〜３５
ｎを行冗長回路３３の比較回路３３０に含まれるプログ
ラム回路に用いることによって、半導体記憶装置をパッ
ケージした後のバーンインテストによって検出された不
良メモリセルの行アドレスを電気的にプログラムでき
る。
ｎを行冗長回路３３の比較回路３３０に含まれるプログ
ラム回路に用いることによって、半導体記憶装置をパッ
ケージした後のバーンインテストによって検出された不
良メモリセルの行アドレスを電気的にプログラムでき
る。
【０１７３】なお、プログラム回路７３Ａのフューズ１
３２は、図１７に示すものに限らず、図１９に示すフュ
ーズ１３２Ａであってもよい。フューズ１３２Ａは、フ
ューズ１３２のアルミニウム配線１３２３を単層で配置
した構成から成る。フューズ１３２Ａにおいては、電流
を流すことによって直線部１３２５は両側の直線部１３
２４，１３２６からの熱に溶断され易い。
３２は、図１７に示すものに限らず、図１９に示すフュ
ーズ１３２Ａであってもよい。フューズ１３２Ａは、フ
ューズ１３２のアルミニウム配線１３２３を単層で配置
した構成から成る。フューズ１３２Ａにおいては、電流
を流すことによって直線部１３２５は両側の直線部１３
２４，１３２６からの熱に溶断され易い。
【０１７４】また、プログラム回路７３Ａのフューズ１
３２は、図２０に示すフューズ１３２Ｂであってもよ
い。フューズ１３２Ｂは、タングステンナイトライド配
線１３２０、およびアルミニウム配線１３３０，１３４
０を、順次、積層したものである。アルミニウム配線１
３３０，１３４０は、アルミニウム配線１３２３と同じ
構造のものである。フューズ１３２Ｂにおいては、アル
ミニウム配線１３３０，１３４０における直線部１３２
５が溶断され易く、特に、アルミニウム配線１３３０の
直線部１３２５は溶断され易い。
３２は、図２０に示すフューズ１３２Ｂであってもよ
い。フューズ１３２Ｂは、タングステンナイトライド配
線１３２０、およびアルミニウム配線１３３０，１３４
０を、順次、積層したものである。アルミニウム配線１
３３０，１３４０は、アルミニウム配線１３２３と同じ
構造のものである。フューズ１３２Ｂにおいては、アル
ミニウム配線１３３０，１３４０における直線部１３２
５が溶断され易く、特に、アルミニウム配線１３３０の
直線部１３２５は溶断され易い。
【０１７５】本発明においては、電気的にもプログラム
可能なプログラム回路７３Ａを列冗長回路と行冗長回路
とのいずれか一方に含んでいても良く、列冗長回路と行
冗長回路の両方に含んでいても良い。
可能なプログラム回路７３Ａを列冗長回路と行冗長回路
とのいずれか一方に含んでいても良く、列冗長回路と行
冗長回路の両方に含んでいても良い。
【０１７６】実施の形態４によれば、半導体記憶装置
は、電気的にアドレスをプログラムできるプログラム回
路を内蔵するので、半導体記憶装置をパッケージした後
のテストで検出された不良メモリセルのアドレスをプロ
グラムできる。
は、電気的にアドレスをプログラムできるプログラム回
路を内蔵するので、半導体記憶装置をパッケージした後
のテストで検出された不良メモリセルのアドレスをプロ
グラムできる。
【０１７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【０１７８】
【発明の効果】本発明による半導体記憶装置は、複数の
ブロックが連続して配置されるので、ブロック選択信号
の伝搬遅延が各ブロック間で少なくなる。その結果、消
費電力を少なくできる。
ブロックが連続して配置されるので、ブロック選択信号
の伝搬遅延が各ブロック間で少なくなる。その結果、消
費電力を少なくできる。
【０１７９】また、本発明によれば、半導体記憶装置
は、バーンインテスト時に、複数のメモリセル領域に配
置された同じ行アドレスのワード線を同時に活性化し、
列アドレスによって指定されるコラム選択線をメモリセ
ル領域ごとに活性化するので、バーンインテストを迅速
に行なうことができる。
は、バーンインテスト時に、複数のメモリセル領域に配
置された同じ行アドレスのワード線を同時に活性化し、
列アドレスによって指定されるコラム選択線をメモリセ
ル領域ごとに活性化するので、バーンインテストを迅速
に行なうことができる。
【図１】 本発明の実施の形態１による半導体記憶装置
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【図２】 図１に示す半導体記憶装置の構成をより詳細
に示すブロック図である。
に示すブロック図である。
【図３】 図２に示すメモリセルアレイを構成するブロ
ックの配置を示す配置図である。
ックの配置を示す配置図である。
【図４】 図２に示す半導体記憶装置のブロックデコー
ダ、行冗長回路、行アドレスバッファ、制御信号バッフ
ァ、および複数のブロックの配置図と、ブロックデコー
ダの回路図とを示す図である。
ダ、行冗長回路、行アドレスバッファ、制御信号バッフ
ァ、および複数のブロックの配置図と、ブロックデコー
ダの回路図とを示す図である。
【図５】 図４に示す行冗長回路に含まれる比較回路の
回路図である。
回路図である。
【図６】 図５に比較回路に含まれるプログラム回路の
回路図である。
回路図である。
【図７】 図４に示す１６個のブロックを指定するブロ
ックアドレスを示す図表である。
ックアドレスを示す図表である。
【図８】 図４に示す複数のブロックのうちの一部のブ
ロックと、それに対応する行デコーダおよびビット線イ
コライズ回路とを示す概略ブロック図である。
ロックと、それに対応する行デコーダおよびビット線イ
コライズ回路とを示す概略ブロック図である。
【図９】 図４および図８に示す概略ブロック図におい
て使用される信号のタイミングチャートである。
て使用される信号のタイミングチャートである。
【図１０】 実施の形態２における制御回路の回路図で
ある。
ある。
【図１１】 図８および図１０において使用される信号
のタイミングチャートである。
のタイミングチャートである。
【図１２】 実施の形態３による半導体記憶装置の概略
ブロック図である。
ブロック図である。
【図１３】 図１２に示す列冗長回路の記憶回路および
比較回路の回路図である。
比較回路の回路図である。
【図１４】 図１２に示す列デコーダの概略ブロック図
である。
である。
【図１５】 バーンインテスト時に活性化されるメモリ
セルを示す配置図である。
セルを示す配置図である。
【図１６】 実施の形態４による列冗長回路に含まれる
記憶回路の回路図である。
記憶回路の回路図である。
【図１７】 電気的に溶断可能なフューズの平面図およ
び断面図である。
び断面図である。
【図１８】 実施の形態４による行冗長回路に含まれる
記憶回路の回路図である。
記憶回路の回路図である。
【図１９】 電気的に溶断可能な他のフューズの平面図
および断面図である。
および断面図である。
【図２０】 電気的に溶断可能なさらに他のフューズの
平面図および断面図である。
平面図および断面図である。
【図２１】 シェアードセンスアンプを配置するメモリ
セルアレイの回路図である。
セルアレイの回路図である。
【図２２】 従来のブロック配置を示す配置図である。
【図２３】 従来のブロック配置を示す他の配置図であ
る。
る。
【図２４】 従来のブロック配置における代替行の配置
を示す配置図である。
を示す配置図である。
【図２５】 ビット線イコライズ信号とビット線選択信
号のタイミングチャートである。
号のタイミングチャートである。
【図２６】 従来のブロック構成におけるバーンインテ
スト時の問題点を説明するための配置図である。
スト時の問題点を説明するための配置図である。
１〜４ バンク、５ 周辺部、６，７ メモリセル領
域、８，９ 代替行、１０ 制御信号バッファ、１１〜
１４ 領域、２０ アドレスバッファ、２１ 列アドレ
スバッファ、２２ 行アドレスバッファ、３０ 行系周
辺回路、３１ 行デコーダ、３２ ブロックデコーダ、
３２Ａ，３２Ｂ ブロック選択回路、３３，３３Ａ，３
３Ｂ 行冗長回路、４０ 列デコーダ、５０ メモリセ
ルアレイ、６０，１１０ 制御回路、６１，９１，９
２，１３１，３２３，３２７，７２２，７２３ ＡＮＤ
ゲート、６２，６３，８４，８５，８８，１１１〜１１
６，１３６〜１３９，３５０，３５２〜３５４，３６
３，３６４ インバータ、７０列冗長回路、７１ 記憶
回路、７２ 比較回路、７３，３２２，３２８，７２５
ＮＯＲゲート、７３Ａ，８０Ａ，８０Ｂ，８１Ａ，８１
Ｂ，１４０，３４０〜３４ｎ，３７０〜３７ｎ プログ
ラム回路、７４，７５，９３，７２４ ＯＲゲート、８
０ 縮退回路、８１，８９，１３４，１７１〜１７３，
３５１，３６０，３６７ ＰチャネルＭＯＳトランジス
タ、８２，１３３，１３５，１５１，１６１〜１６３，
１７４〜１７６，１８１，１８２，１９０Ｌ，１９０
Ｒ，１９１Ｌ，１９１Ｒ，３６１，３３１０〜３３１
ｎ，３３２０〜３３２ｎ，３３３０〜３３３ｎ，３３４
０〜３３４ｎ ＮチャネルＭＯＳトランジスタ、８３，
１３２，１３２Ａ，１３２Ｂ，３６２ フューズ、８
６，１４１，１７７，３５５，３６５ 電源ノード、８
７，１４２，１７８，３３２，３６６ 接地ノード、９
０選択回路、１００，２００，３００，４００ 半導体
記憶装置、１２１ 本体列デコーダ、１２２ 予備列デ
コーダ、１１８，１１９，３２１，３２６ ＮＡＮＤゲ
ート、１５２ キャパシタ、１５３，１８３ 端子、１
６０Ｌ，１６０Ｒビット線イコライズ回路、１６４，１
７９Ａ，１７９Ｂ ノード、１７０ シェアードセンス
アンプ、１８０ ＩＯゲート回路、１９２，１９４，３
１７Ｓ，３１１５Ｓ 予備行デコーダ、１９３，１９５
本体行デコーダ、２３０，２３１，３０１，４０１
代替行、３０２，４０２ 本体行、３１５〜３１７，３
１１５ 行デコーダ、３２０Ａ〜３２０Ｎ，３２５Ａ，
３２５Ｂ ブロック選択信号生成回路、３３０ 比較回
路、３６８ ノード、６０４Ｒ，６０５Ｒ，６０５Ｌ，
６０６Ｒ，６０６Ｌ，６０１５Ｒ，６０１５Ｌ，６０７
Ｒ，６０７Ｌ，６０１４Ｌ ビット線イコライズ回路、
７１０〜７１ｎ＋１ 記憶単位回路、７２１一致検出回
路、１３２０ タングステンナイトライド配線、１３２
１，１３２２ コンタクト部、１３２３，１３３０，１
３４０ アルミニウム配線、１３２４〜１３２６ 直線
部、１３２７ 終端部、７２１０〜７２１ｎ ＥＸ−Ｏ
Ｒゲート。
域、８，９ 代替行、１０ 制御信号バッファ、１１〜
１４ 領域、２０ アドレスバッファ、２１ 列アドレ
スバッファ、２２ 行アドレスバッファ、３０ 行系周
辺回路、３１ 行デコーダ、３２ ブロックデコーダ、
３２Ａ，３２Ｂ ブロック選択回路、３３，３３Ａ，３
３Ｂ 行冗長回路、４０ 列デコーダ、５０ メモリセ
ルアレイ、６０，１１０ 制御回路、６１，９１，９
２，１３１，３２３，３２７，７２２，７２３ ＡＮＤ
ゲート、６２，６３，８４，８５，８８，１１１〜１１
６，１３６〜１３９，３５０，３５２〜３５４，３６
３，３６４ インバータ、７０列冗長回路、７１ 記憶
回路、７２ 比較回路、７３，３２２，３２８，７２５
ＮＯＲゲート、７３Ａ，８０Ａ，８０Ｂ，８１Ａ，８１
Ｂ，１４０，３４０〜３４ｎ，３７０〜３７ｎ プログ
ラム回路、７４，７５，９３，７２４ ＯＲゲート、８
０ 縮退回路、８１，８９，１３４，１７１〜１７３，
３５１，３６０，３６７ ＰチャネルＭＯＳトランジス
タ、８２，１３３，１３５，１５１，１６１〜１６３，
１７４〜１７６，１８１，１８２，１９０Ｌ，１９０
Ｒ，１９１Ｌ，１９１Ｒ，３６１，３３１０〜３３１
ｎ，３３２０〜３３２ｎ，３３３０〜３３３ｎ，３３４
０〜３３４ｎ ＮチャネルＭＯＳトランジスタ、８３，
１３２，１３２Ａ，１３２Ｂ，３６２ フューズ、８
６，１４１，１７７，３５５，３６５ 電源ノード、８
７，１４２，１７８，３３２，３６６ 接地ノード、９
０選択回路、１００，２００，３００，４００ 半導体
記憶装置、１２１ 本体列デコーダ、１２２ 予備列デ
コーダ、１１８，１１９，３２１，３２６ ＮＡＮＤゲ
ート、１５２ キャパシタ、１５３，１８３ 端子、１
６０Ｌ，１６０Ｒビット線イコライズ回路、１６４，１
７９Ａ，１７９Ｂ ノード、１７０ シェアードセンス
アンプ、１８０ ＩＯゲート回路、１９２，１９４，３
１７Ｓ，３１１５Ｓ 予備行デコーダ、１９３，１９５
本体行デコーダ、２３０，２３１，３０１，４０１
代替行、３０２，４０２ 本体行、３１５〜３１７，３
１１５ 行デコーダ、３２０Ａ〜３２０Ｎ，３２５Ａ，
３２５Ｂ ブロック選択信号生成回路、３３０ 比較回
路、３６８ ノード、６０４Ｒ，６０５Ｒ，６０５Ｌ，
６０６Ｒ，６０６Ｌ，６０１５Ｒ，６０１５Ｌ，６０７
Ｒ，６０７Ｌ，６０１４Ｌ ビット線イコライズ回路、
７１０〜７１ｎ＋１ 記憶単位回路、７２１一致検出回
路、１３２０ タングステンナイトライド配線、１３２
１，１３２２ コンタクト部、１３２３，１３３０，１
３４０ アルミニウム配線、１３２４〜１３２６ 直線
部、１３２７ 終端部、７２１０〜７２１ｎ ＥＸ−Ｏ
Ｒゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｇ０１Ｒ 31/30 31/3185 31/28 Ｂ 31/30 Ｗ Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ｄ ３７１Ａ Ｆターム(参考） 2G132 AA08 AB03 AK15 AL09 5L106 AA01 CC04 CC12 CC13 CC17 CC22 DD01 DD35 FF02 GG03 GG06 5M024 AA04 AA50 BB07 BB09 BB12 BB13 BB15 BB30 BB35 BB36 BB39 BB40 CC50 CC65 CC68 CC93 DD62 DD63 DD73 DD75 DD80 EE10 EE30 GG20 HH01 HH10 MM03 MM04 MM12 MM13 MM20 PP01 PP02 PP03 PP04 PP07
Claims (17)
- 【請求項１】 複数の領域を備える半導体記憶装置であ
って、 前記複数の領域の各々は、 第１のメモリセルが行方向に配列された代替行と第２の
メモリセルが行方向に配列された本体行とを含む第１の
ブロックと、前記代替行を含まず、かつ、前記本体行を
含む複数の第２のブロックとを有する複数のメモリセル
領域と、 前記複数のメモリセル領域に対応して設けられ、かつ、
不良メモリセルの行アドレスを入力された行アドレスと
比較し、その比較結果に基づいて前記代替行の選択の有
無を示す代替行選択信号を出力する複数の冗長回路と、 前記代替行選択信号を受け、その受けた代替行選択信号
を出力した冗長回路に対応するメモリセル領域に含まれ
る第１のブロックおよび複数の第２のブロックを選択的
に活性化／不活性化するためのブロック選択信号を前記
代替行選択信号に基づいて生成し、その生成したブロッ
ク選択信号を対応するメモリセル領域に含まれる第１の
ブロックおよび複数の第２のブロックへ出力するブロッ
クデコーダと、 前記複数のメモリセル領域に含まれる複数の第１および
第２のブロックに対応して設けられ、前記第１および第
２のブロックに含まれるビット線対をイコライズするビ
ット線イコライズ信号を生成する複数のビット線イコラ
イズ回路とを含み、 前記第１のメモリセルは、前記第１のブロックおよび前
記複数の第２のブロックに含まれる複数の第２のメモリ
セルのうち、不良メモリセルに代わるメモリセルであ
り、 前記複数のメモリセル領域のうちの１つのメモリセル領
域に含まれる複数の第２のブロックは連続して配置さ
れ、 前記複数のビット線イコライズ回路の各々は、前記ブロ
ック選択信号の不活性化に応じて前記ビット線イコライ
ズ信号を活性化する、半導体記憶装置。 - 【請求項２】 前記複数のメモリセル領域の各々は、 前記第１のブロックと前記複数の第２のブロックとの間
に配置された第３のブロックと、 隣接する２つのブロックからの読出データを選択的に増
幅する複数のセンスアンプとをさらに含み、 前記第３のブロックは、他のメモリセル領域を構成する
第１または第２のブロックである、請求項１に記載の半
導体記憶装置。 - 【請求項３】 前記複数の冗長回路の各々は、前記比較
結果に基づいて前記代替行を活性化／不活性化するため
の代替行活性化信号をさらに生成し、 前記複数の領域の各々は、前記複数のメモリセル領域に
対応して設けられ、前記代替行活性化信号に応じて前記
代替行を活性化／不活性化する複数の代替行デコーダを
さらに備える、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記ブロックデコーダは、前記不良メモ
リセルの行アドレスを前記入力された行アドレスと比較
する比較期間が終了するまで、前記第１のブロックを活
性化する第１のブロック選択信号と前記複数の第２のブ
ロックのいずれかを活性化する第２のブロック選択信号
とを前記複数のメモリセル領域の各々に出力し、前記比
較期間が終了すると、前記代替行選択信号に応じて前記
第１のブロックおよび前記複数の第２のブロックのいず
れかを活性化するための第３のブロック選択信号を前記
複数のメモリセル領域の各々に出力する、請求項２に記
載の半導体記憶装置。 - 【請求項５】 前記ビット線対のイコライズを制御する
ためのイコライズ制御信号を生成する制御回路をさらに
備え、 前記第１および第２のメモリセルのリフレッシュ動作
中、 前記制御回路は、前記冗長回路における比較動作の終了
後に前記ビット線イコライズ信号を不活性化するための
イコライズ制御信号を生成し、 前記複数のビット線イコライズ回路の各々は、前記イコ
ライズ制御信号に応じて前記ビット線イコライズ信号を
活性化／不活性化する、請求項１に記載の半導体記憶装
置。 - 【請求項６】 前記制御回路は、前記ビット線イコライ
ズ信号を不活性化した後に前記第１および第２のブロッ
クに含まれるワード線を活性化するためのワード線制御
信号をさらに生成する、請求項５に記載の半導体記憶装
置。 - 【請求項７】 前記リフレッシュ動作中、 前記制御回路は、前記比較動作が終了するまでの間、第
１の論理レベルから成るイコライズ制御信号を生成し、
前記比較動作の終了後、第２の論理レベルから成るイコ
ライズ制御信号を生成し、 前記複数のビット線イコライズ回路の各々は、前記比較
動作が終了するまでの間、前記イコライズ制御信号の前
記第１の論理レベルに応じて第２の論理レベルから成る
ビット線イコライズ信号を生成し、前記比較動作の終了
後、前記イコライズ制御信号の前記第２の論理レベルと
前記ブロック選択信号の第１または第２の論理レベルと
に応じてそれぞれ第２の論理レベルから成るビット線イ
コライズ信号または第１の論理レベルから成るビット線
イコライズ信号を生成する、請求項６に記載の半導体記
憶装置。 - 【請求項８】 複数の領域を備える半導体記憶装置であ
って、 前記複数の領域の各々は、 第１のメモリセルが行方向に配列された代替行と第２の
メモリセルが行方向に配列された本体行とを含む第１の
ブロックと、前記代替行を含まず、かつ、前記本体行を
含む複数の第２のブロックとを有する複数のメモリセル
領域と、 前記複数のメモリセル領域に対応して設けられ、かつ、
不良メモリセルの行アドレスを入力された行アドレスと
比較し、その比較結果に基づいて前記代替行を活性化／
不活性化する代替行活性化信号と前記代替行の選択の有
無を示す代替行選択信号とを出力する複数の行冗長回路
と、 前記代替行選択信号を受け、その受けた代替行選択信号
を出力した行冗長回路に対応するメモリセル領域に含ま
れる第１のブロックおよび複数の第２のブロックを選択
的に活性化／不活性化するためのブロック選択信号を前
記代替行選択信号に基づいて生成し、その生成したブロ
ック選択信号を対応するメモリセル領域に含まれる第１
のブロックおよび複数の第２のブロックへ出力するブロ
ックデコーダと、 前記複数のメモリセル領域に含まれる複数の第１のブロ
ックに対応して設けられ、前記ブロック選択信号と前記
代替行活性化信号とに基づいて前記代替行を活性化／不
活性化する複数の代替行デコーダと、 前記複数のメモリセル領域に含まれる複数の第２のブロ
ックに対応して設けられ、前記ブロック選択信号と行ア
ドレス信号とに基づいて前記本体行を活性化／不活性化
する複数の行デコーダと、 不良メモリセルの列アドレスを入力された列アドレスと
比較し、その比較結果に基づいて前記不良メモリセルに
代わるメモリセルが接続された代替列を活性化／不活性
化するための代替列活性化信号を生成する列冗長回路
と、 前記代替列活性化信号に基づいて前記代替列を活性化／
不活性化する代替列デコーダと、 列アドレスに基づいて本体列を活性化／不活性化する列
デコーダとを含み、 前記第１のメモリセルは、前記第１のブロックおよび前
記複数の第２のブロックに含まれる複数の第２のメモリ
セルのうち、不良メモリセルに代わるメモリセルであ
り、 列冗長回路は、 前記第１のブロックおよび前記複数の第２のブロックに
含まれる不良メモリセルの列アドレスを前記複数のメモ
リセル領域ごとに記憶し、その記憶した列アドレスを前
記複数のメモリセル領域の各々を指定する領域アドレス
によって選択的に出力する記憶回路と、 前記記憶回路から出力された列アドレスを前記入力され
た列アドレスと比較し、前記代替列活性化信号を出力す
る比較回路とを含み、 バーンインテスト期間中、 前記ブロックデコーダは、縮退された領域アドレスを受
け、前記複数のメモリセル領域に含まれる同じブロック
アドレスによって指定される複数のブロックを同時に活
性化させるためのブロック選択信号を出力し、 前記記憶回路は、前記領域アドレスによって指定された
メモリセル領域に対応する前記記憶した列アドレスを選
択的に出力する、半導体記憶装置。 - 【請求項９】 前記記憶回路は、さらに、出力した列ア
ドレスが前記領域アドレスによって指定されたメモリセ
ル領域に対応する列アドレスであるか否かを示す対応信
号を出力し、 前記比較回路は、前記記憶回路から出力された列アドレ
スが前記領域アドレスによって指定されたメモリセル領
域に対応する列アドレスであることを示す対応信号を受
けると前記代替列活性化信号を出力する、請求項８に記
載の半導体記憶装置。 - 【請求項１０】 アドレス信号をラッチしてｎ（ｎは自
然数）ビットの行アドレスを出力する行アドレスバッフ
ァと、 前記ｎビットの行アドレスのうちｋ（ｋは、１≦ｋ＜ｎ
を満たす自然数）ビットの行アドレスを縮退してｋビッ
トの縮退信号を出力する縮退回路とをさらに備え、 前記ブロックデコーダは、前記縮退信号とｍ（ｍは、１
≦ｍ＜ｎ−ｋを満たす自然数）ビットのブロックアドレ
スとを受け、 前記行デコーダは、ｎ−ｋ−ｍビットの行アドレスを前
記行アドレスバッファから受け、 前記記憶回路は、ｋビットの行アドレスを前記行アドレ
スバッファから受ける、請求項９に記載の半導体記憶装
置。 - 【請求項１１】 前記比較回路は、活性化された第１の
テストモード信号を受けると不活性化された代替列活性
化信号を出力し、さらに、活性化された第２のテストモ
ード信号を受けると前記代替列の列アドレスによって指
定される代替列を活性化する代替列活性化信号を出力す
る、請求項８に記載の半導体記憶装置。 - 【請求項１２】 前記比較回路は、 前記記憶回路から出力された列アドレスが前記入力され
た列アドレスに一致するか否かを検出し、その検出結果
に基づいて一致／不一致信号を出力する一致検出回路
と、 活性化された第１のテストモード信号を受けると前記代
替列活性化信号を不活性化するための不活性化信号を出
力し、不活性化された第１のテストモード信号を受ける
と前記一致検出回路からの一致／不一致信号を出力する
第１のテストモード回路と、 活性化された第２のテストモード信号を受けると前記列
アドレスに基づいて前記活性化された代替列活性化信号
を出力し、不活性化された第２のテストモード信号を受
けると前記第１のテストモード回路からの前記不活性化
信号または前記一致／不一致信号に基づいて前記代替列
活性化信号を出力する第２のテストモード回路とから成
る、請求項１１に記載の半導体記憶装置。 - 【請求項１３】 前記一致検出回路は、前記記憶回路か
ら出力された列アドレスと前記入力された列アドレスと
の排他的論理和を演算する第１の演算回路から成り、 前記第１のテストモード回路は、前記第１の演算回路か
らの出力信号と前記第１のテストモード信号の反転信号
との論理積を演算する第２の論理回路から成り、 前記第２のテストモード回路は、 前記列アドレスと前記第２のテストモード信号との論理
積を演算する第３の演算回路と、 前記第２の演算回路からの出力信号と前記第３の演算回
路からの出力信号との論理和を演算する第４の演算回路
とから成る、請求項１２に記載の半導体記憶装置。 - 【請求項１４】 前記列冗長回路は、複数の代替列に対
応して設けられた複数の冗長回路から成り、 前記複数の冗長回路のうちの所定数の冗長回路の各々
は、少なくとも電気的に不良メモリセルの列アドレスが
書込まれ、その書込まれた列アドレスを記憶する記憶回
路を含む、請求項８に記載の半導体記憶装置。 - 【請求項１５】 前記複数の行冗長回路の各々は、複数
の代替行に対応して設けられた複数の冗長回路から成
り、 前記複数の冗長回路のうちの所定数の冗長回路の各々
は、少なくとも電気的に不良メモリセルの行アドレスが
書込まれ、その書込まれた行アドレスを記憶する記憶回
路を含む、請求項８に記載の半導体記憶装置。 - 【請求項１６】 前記記憶回路は、 電流を流すことによって溶断する第１のフューズから成
る第１のフューズ回路と、 レーザ光を照射することによって溶断する第２のフュー
ズから成る第２のフューズ回路とを含み、 前記第１のフューズ回路は、前記第１のフューズを溶断
することによって前記列アドレスが書き込まれ、 前記第２のフューズ回路は、前記第２のフューズが導通
し、かつ、前記第１のフューズ回路から出力される前記
列アドレスと同じ論理信号を出力する、請求項１４に記
載の半導体記憶装置。 - 【請求項１７】 前記第１のフューズは、溶断される第
１の導体と、前記第１の導体を少なくとも上下または水
平方向から挟込んで配置される第２の導体とから成る、
請求項１６に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049940A JP2002251900A (ja) | 2001-02-26 | 2001-02-26 | 半導体記憶装置 |
| US09/933,667 US6490221B2 (en) | 2001-02-26 | 2001-08-22 | Semiconductor memory device with low power consumption |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049940A JP2002251900A (ja) | 2001-02-26 | 2001-02-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002251900A true JP2002251900A (ja) | 2002-09-06 |
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|---|---|---|---|
| JP2001049940A Withdrawn JP2002251900A (ja) | 2001-02-26 | 2001-02-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2002251900A (ja) |
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