CN110379446A - 输出入多工器 - Google Patents

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Abstract

一种输出入多工器，包括位线放大器、位准提升电路、及感测放大器。位线放大器耦接第一与第二位线，且在高供应电压及低供应电压下操作以于读取模式下放大第一与该第二位线之间的电压差。于读取模式的第一选取期间，根据放大的电压差，位线放大器的第一本地数据端的电压位准为初始位准，且其第二本地数据端的电压位准由初始位准下降。位准提升电路于第一选取期间内提升第一本地数据端的电压位准。感测放大器根据第一本地数据端的被提升的电压位准以及第二本地数据端的电压位准来产生第一与第二读出数据。

Description

输出入多工器
技术领域
本发明关于一种存储器装置，且特别是关于一种存储器装置的输出入多工器。
背景技术
近来，由于存储器的密度(density)与容量(capacity)的增加以及对于存储器的高速(high speed)与低功耗(low power consumption)要求，输出入多工器中感测器输入端上的读写裕量(margin)减少，这造成了存储器在容量与速度上的改善遭遇到瓶颈。
发明内容
因此，本发明提供一种存储器装置的输出入多工器，其不仅在自存储器阵列读取数据时能增加感测裕量(sensing margin)，也能在将数据写入至存储器阵列时加快写入速度。
本发明的一实施例提供一种输出入多工器，其通过多个位线耦接一存储器阵列。此存储器阵列包括多个存储胞。输出入多工器包括位线放大器、位准提升电路、以及感测放大器。位线放大器耦接上述多个位线中的一第一位线以及一第二位线，且在一高供应电压以及一低供应电压下操作以于一读取模式下放大第一位线的电压位准与该第二位线的电压位准之间的一电压差。于读取模式的一第一选取期间，根据放大的电压差，位线放大器的一第一本地数据端的电压位准初始为一初始位准，且位线放大器的第二本地数据端的电压位准由初始位准朝低供应电压下降。位准提升电路耦接第一本地数据端与第二本地数据端，且于第一选取期间内，将第一本地数据端的电压位准由初始位准提升。感测放大器耦接第一本地数据端与第二本地数据端，且于读取模式，根据第一本地数据端的被提升的电压位准以及第二本地数据端的电压位准来产生对应第一位线的一第一读出数据以及对应第二位线的一第二读出数据。
本发明的一实施例提供一种存储器装置，包括多个字线、与上述多个交错的多个位线、存储器阵列、解码器、以及输出入多工器。存储器阵列包括多个存储胞。每一存储胞耦接上述多个字线中之一者以及上述多个位线中之一者。上述多个存储胞中的一第一存储胞耦接上述多个字线中的一第一字线以及上述多个位线中的一第一位线。上述多个存储胞中的一第二存储胞耦接上述多个字线中的一第二字线以及上述多个位线中的一第二位线。解码器耦接上述多个字线，且分别使能上述多个字线。输出入多工器耦接上述多个位线，且包括多个写入/读出电路。上述多个写入/读出电路中的一第一写入/读出电路包括：位线放大器、位准提升电路、以及感测放大器。位线放大器耦接第一位线以及第二位线，且在一高供应电压以及一低供应电压下操作以在当第一字线于一读取模式下被使能时放大第一位线的电压位准与第二位线的电压位准之间的一电压差。于读取模式的一第一选取期间，根据放大的电压差，位线放大器的一第一本地数据端的电压位准初始为一初始位准，且位线放大器的一第二本地数据端的电压位准由初始位准朝低供应电压下降。位准提升电路耦接第一本地数据端与第二本地数据端，且于第一选取期间内，将第一本地数据端的电压位准由初始位准提升。感测放大器耦接第一本地数据端与第二本地数据端，且于读取模式，根据第一本地数据端的被提升的电压位准以及第二本地数据端的电压位准来产生对应第一位线的一第一读出数据以及对应第二位线的一第二读出数据。第一读出数据以及第二读出数据对应第一存储胞所储存的电压。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1表示根据本发明一实施例的存储器装置。
图2表示根据本发明一实施例的输出入多工器。
图3表示根据本发明一实施例的位线感测器。
图4表示根据本发明一实施例，存储器装置于读取模式的主要信号以及主要电压位准的变化时序图。
图5表示根据本发明一实施例，存储器装置于写入模式的主要信号以及主要电压位准的变化时序图。
图6表示根据本发明一实施例的感测放大器。
附图标号：
1～存储器装置；
10～存储器阵列；
11～解码器；
12～控制器；
13～输出入多工器；
20～位线放大器；
21～位准提升电路；
22～写入放大器；
23～感测放大器；
24、25～N型晶体管；
30、31～P型晶体管；
32…35～N型晶体管；
60…65～P型晶体管；
66…70～N型晶体管；
71、72～反向器；
100、100(0,1)～存储胞；
130_0…130_n、130_x～写入/读出电路；
210、211～P型晶体管；
ACE～加速使能电压；
BL0…BLn、BLx、BLB0…BLBn、BLBx～位线；
CMA～感测使能信号；
CSL0…CSLn、CSLx～选取信号；
GND～接地电压；
IN0…INn、INB0…INBn、INx～写入数据；
Ldq、LdqB～本地数据端；
Mdqs～开关信号；
Mdq、MdqB～主要数据端；
N20、N21、N30、N31、N60…N63～节点；
OUT0…OUTn、OUTx、OUTB0…OUTBn、OUTBx～读出数据；
P_CSL1～选取期间；
P50、P51～亚稳态点；
T40…T42～时间点；
T50…T52～时间点；
V_BL1～位线BL1的电压位准；
V_BLB1～位线BLB1的电压位准；
V_Ldq～本地数据端Ldq的电压位准；
V_LdqB～本地数据端LdqB的电压位准；
V_Mdq～主要数据端Mdq的电压位准；
V_MdqB～主要数据端MdqB的电压位准；
VA～预设位准；
VDD～高供应电压；
Vint～初始位准；
VSS～低供应电压；
WE～写入使能信号；
WL0…WLm～字线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
于下文中将参照相关图式以解说本发明的数个实施例的范例。
图1为表示根据本发明实施例的存储器装置。参阅图1，存储器装置1包括存储器阵列10、解码器11、控制器12、输出入多工器13、字线WL0～WLm、以及位线BL0～BLn与BLB0～BLBn，其中，m为大于或等于1的奇数，n为大于或等于1的整数。存储器装置1可操作在读取模式或写入模式。存储器阵列10包括配置成多个列(横向)以及多个行(垂直向)的多个存储胞100，且每一存储胞耦接一字线以及一位线。在图1的实施例中，配置在同一列的存储胞耦接同一条字线。举例来说，配置在图1中第一列的存储胞都耦接字线WL0；配置在图1中第二列的存储胞都耦接字线WL1。配置在同一行的存储胞中的一部分耦接一条位线，而另一部分耦接另一条位线。举例来说，配置在图1中第1行的存储胞中，耦接字线WL0、WL2、与WLm-1的存储胞耦接位线BL0，耦接字线WL1、WL3、与WLm的存储胞耦接位线BLB0；配置在图1中第2行的存储胞中，耦接字线WL0、WL2、与WLm-1的存储胞耦接位线BL1，耦接字线WL1、WL3、与WLm的存储胞耦接位线BLB1。因此可知，配置在同一行的存储胞是交错地耦接位线BLx与BLBx，x等于0～n中的一整数。在此实施例中，耦接同一行的存储胞的位线BLx与BLBx，可称为一组位线。
解码器11耦接字线WL0～WLm。解码器11可每次使能一字线，藉此选择配置在同一列上的存储胞。存储器装置1则可对被选择的存储胞进行数据读取或数据写入。解码器11使能字线WL0～WLm的时序则由控制器12所控制。
输出入多工器13包括多个写入/读出电路130_0～130_n。每一写入/输出电路对应一行的存储胞，也就是，每一写入/输出电路耦接对应的一组位线。举例来说，写入/读出电路130_0耦接一组位线BL0与BLB0；写入/读出电路130_1耦接一组位线BL1与BLB1。输出入多工器13接收来自控制器12的加速使能电压ACE、写入使能信号WE、开关信号Mdqs、感测使能信号CMA、以及选取信号CSL0～CSLn，以控制写入/读出电路130_0～130_n的操作。其中，选取信号CSL0～CSLn分别提供至写入/读出电路130_0～130_n。通过输出入多工器13的操作，存储器装置1可于读取模式下产生对应存储胞100所储存的电压的读出数据OUT0～OUTn以及OUTB0～OUTBn，且可于写入模式下根据写入数据IN0～INn与INB0～INBn来改变存储胞100所储存的电压。
图2为表示写入/输出电路130_x架构。参阅图2，写入/输出电路130_x为写入/输出电路130_0～130_n中的任一者。在下文中，将以写入/输出电路130_x作为写入/输出电路130_1(x＝1)为例来说明在读取模式与在写入模式下输出入多工器13的操作。写入/输出电路130_1包括位线放大器20、位准提升电路21、写入放大器22、感测放大器23、以及N型晶体管24与25。位线放大器20耦接对应的一组位线BL1与BLB1，且受控于选取信号CSL1。
图3为表示根据本发明一实施例的位线放大器20，参阅图3，位线放大器20为在高供应电压VDD与低供应电压VSS下操作。位线放大器20分别通过节点N30与N31连接位线BL1与BLB1。位线放大器20包括P型晶体管30与31以及N型晶体管32～35。P型晶体管30的第一端(源极)接收高供应电压VDD，其第二端(漏极)耦接节点N30，且其控制端(栅极)耦接节点N31。P型晶体管31的第一端接收高供应电压VDD，其第二端耦接节点N31，且其控制端耦接节点N30。N型晶体管32的第一端(漏极)耦接节点N30，其第二端(源极)接收低供应电压VSS，且其控制端(栅极)耦接节点N31。N型晶体管33的第一端耦接节点N31，其第二端接收低供应电压VSS，且其控制端耦接节点N30。N型晶体管34的第一端耦接节点N30，其第二端耦接位线放大器20的本地数据端Ldq，且其控制端接收选择信号CSL1。N型晶体管35的第一端耦接节点N31，其第二端耦接位线放大器20的本地数据端LdqB，且其控制端接收选择信号CSL1。在此实施例中，低供应电压VSS低于高供应电压VDD，例如为接地电压GND。通过晶体管30～33的操作，位线放大器20可将位线BL1与BLB1的电压位准之间的电压差放大至高供应电压VDD与低供应电压VSS之间的电压差。本地数据端Ldq与LdqB的电压位准初始为一初始位准Vint，例如等于高供应电压VDD的位准。
回来参阅图2，N型晶体管24的第一端(漏极)耦接本地数据端Ldq，其第二端(源极)耦接节点N20，且其控制端(栅极)接收开关信号Mdqs。N型晶体管25的第一端耦接本地数据端LdqB，其第二端耦接节点N21，且其控制端接收开关信号Mdqs。在读取模式与写入模式下，控制器12使能开关信号Mdqs以导通N型晶体管24与25。
位准提升电路21包括P型晶体管210与211。P型晶体管210与211具有一临界电压Vthp。P型晶体管210的第一端(源极)耦接节点N20，其第二端(漏极)接收可变电压ACE，且其控制端(栅极)耦接节点N21。P型晶体管211的第一端耦接节点N21，其第二端接收可变电压ACE，且其控制端耦接节点N20。在本发明实施例中，可变电压ACE的位准非固定，其可在一预设位准(例如为图4所示的位准VA)与低供应电压VSS的位准之间变化。在一实施例中，此预设位准高于高供应电压VDD的位准且不超过高供应电压VDD与临界电压Vthp的总和电压的位准。换句话说，可变电压的最大值大于高供应电压VDD但不超过高供应电压VDD与临界电压Vthp的总和。
写入放大器22耦接节点N20与N21，也就是，写入放大器22通过节点N20与N型晶体管24耦接本地数据端Ldq，且通过节点N21与N型晶体管25耦接本地数据端LdqB。写入放大器22接收来自控制器12的写入使能信号WE，且于写入模式下受控于写入使能信号WE而操作。感测放大器23的主要数据端Mdq与MdqB分别耦接节点N20与N21，也就是，感测放大器23的主要数据端Mdq通过节点N20与N型晶体管24耦接本地数据端Ldq，且感测放大器23的主要数据端MdqB通过节点N21与N型晶体管25耦接本地数据端LdqB。主要数据端Mdq与MdqB的电压位准初始为初始位准Vint。感测放大器23接收来自控制器12的感测使能信号CMA，且于读取模式下受控于感测使能信号CMA而操作。
下文中，将以写入/输出电路130_1为例来说明本案输出入多工器13的详细操作。
图4表示于于读取模式下，选取信号CSL1的电压位准V_CSL1、本地数据端Ldq与LdqB的电压位准V_Ldq与V_LdqB、可变电压ACE、主要数据端Mdq与MdqB的电压位准V_Mdq与V_MdqB、以及感测使能信号CMA的变化时序图。假设存储器装置1于读取模式下欲对耦接字线WL1与位线BL1的存储胞(由虚线所圈选，且标示为100(0,1))进行数据读取操作。以下将通过第2-4图来说明写入/输出电路130_1在读取模式下的操作。N型晶体管24与25在读取模式下导通。在欲对存储胞100(0,1)进行数据读取操作的情况下，控制器12控制解码器11仅使能字线WL1，藉此选择存储胞100(0,1)。存储胞100(0,1)所储存的电压表示在数字域上其储存的数据为”1”或”0”。举例来说，当存储胞100(0,1)储存高电压，在数字域上表示其储存的数据为”1”；当存储胞100(0,1)储存低电压，在数字域上表示其储存的数据为”0”。字线WL1被使能时，耦接存储胞100(0,1)的位线BL1的电压位准随着存储胞100(0,1)所储存的电压而改变。举例来说，位线BL1的电压位准根据存储胞100(0,1)所储存的电压而由一预充电位准(例如1/2VDD)开始上升。由于解码器11未使能其他的字线WL0与WL2～WLm，因此，耦接字线BLB1的存储胞未被选择，使得字线BLB1的电压位准维持在预充电位准。此时，通过位线放大器20的晶体管30～33的操作，节点N30的电压位准被箝制在高供应电压VDD的电压位准，而节点N31的电压位准被箝制在低供应电压VSS的电压位准，换句话说，位线BL1与BLB1的电压位准之间的电压差被放大至高供应电压VDD与低供应电压VSS之间的电压差。
在读取模式下，选取信号CSL1于时间点T40被使能(即变为高供应电压VDD的位准)。选取信号CSL1处于高电压位准的期间称为选取期间P_CSL1。当选取信号CSL1处于高供应电压VDD的位准时，N型晶体管34与35导通。此时，本地数据端Ldq的电压位准V_Ldq随着节点N30的电压位准而维持在其初始位准Vint(即高供应电压VDD的位准)，而本地数据端LdqB的电压位准V_LdqB随着节点N31的电压位准而由初始位准Vint开始朝低供应电压VSS的位准逐渐下降。直到时间点T41为止，可变电压ACE一直处于低供应电压VSS的位准。因此，于时间点T40与T41之间，P型晶体管210与211关闭，且电压位准V_Ldq持续维持在其初始位准Vint，而电压位准V_LdqB持续朝低供应电压VSS下降。当可变电压ACE于时间点T41提升至预设位准VA(即高供应电压VDD的位准)时，P型晶体管210导通，而P型晶体管211仍持续关闭。此时，电压位准V_Ldq根据提升的可变电压ACE而由初始位准Vint而朝预设位准VA逐渐提升，电压位准V_LdqB则持续朝低供应电压VSS下降。参阅图4，由于主要数据端Mdq与MdqB分别耦接本地数据端Ldq与LdqB，因此其电压位准V_Mdq与V_MdqB则随着电压位准V_Ldq与V_LdqB而改变，其中，于时间点T41之后，电压位准V_Mdq由初始位准Vint朝向预设位准VA逐渐提升。根据本发明一实施例，可变电压ACE的位准提升的时间点T41延迟于选取期间P_CSL1的起始时间点T40，且可变电压ACE的位准于选取期间P_CSL1结束时(时间点T42)切换为低供应电压VSS的位准。
当控制器12于选取期间P_CSL1使能感测使能信号CMA时，感测放大器23感测主要数据端Mdq与MdqB的电压位准V_Mdq与V_MdqB，以产生对应存储胞100(0,1)所储存的电压的读出数据OUT1与OUTB1。耦接存储器装置1的后端装置，例如处理器，可根据读出数据OUT1与OUTB1来得知存储胞100(0,1)所储存的数据为逻辑”1”或”0”。参阅图4，由于电压位准V_Mdq于时间点T41后并非一直维持在初始位准Vint，而是由初始位准Vint朝向预设位准VA逐渐提升，因此电压位准V_Mdq与V_MdqB之间的差异增加，使得感测放大器23在主要数据端Mdq相对于主要数据端MdqB的感测裕量(sensing margin)增大，这加快了存储器装置1的读取速度。如图4所示，与已知技术中电压位准V_Mdq仍为初始位准Vin的情况比较起来，由于本案位准提升电路21提升了电压位准V_Mdq，使得感测裕量有ΔV幅度的增加，其中，ΔV＝VA-Vint。
图5表示于写入模式下，选取信号CSL1的电压位准V_CSL1、本地数据端Ldq与LdqB的电压位准V_Ldq与V_LdqB、可变电压ACE、主要数据端Mdq与MdqB的电压位准V_Mdq与V_MdqB、以及感测使能信号CMA的变化时序图。假设存储器装置1于写入读取模式下，且欲对存储胞100(0,1)进行数据写入操作以将数据”1”写入至原储存数据”0”的存储胞100(0,1)。以下将通过图2、图3、与图5来说明写入/输出电路130_1在写入模式下的操作。N型晶体管24与25在写入模式下导通。在欲对存储胞100(0,1)进行数据写入操作的情况下，控制器12控制解码器11仅使能字线WL1，藉此选择存储胞100(0,1)。于写入模式下，写入放大器22接收输入数据IN1。当控制器12使能写入使能信号WE时，写入放大器22根据写入数据IN1操作，使得主要数据端Mdq的电压位准V_Mdq维持在其初始位准Vint(即高供应电压VDD的位准)，而主要数据端MdqB的电压位准V_MdqB由初始位准Vint开始朝低供应电压VSS逐渐下降。由于地数据端Ldq与LdqB分别耦接主要数据端Mdq与MdqB，因此电压位准V_Ldq与V_LdqB的变化与电压位准V_Mdq与V_MdqB的变化相同。如图5所示，电压位准V_Ldq维持在其初始位准Vint，而电压位准V_LdqB由初始位准Vint开始朝低供应电压VSS逐渐下降。
在写入模式下，选取信号CSL1于时间点T50被使能(即变为高供应电压VDD的位准)。当选取信号CSL1处于高供应电压VDD的位准时，N型晶体管34与35导通。此时，通过位线放大器20的晶体管30～33的操作，位线BL1的电压位准V_BL1反应于本地数据端Ldq的电压位准V_Ldq而由低供应电压VSS的位准朝高供应电压VDD的位准逐渐上升，位线BLB1的电压位准V_BLB1反应于本地数据端LdqB的电压位准V_LdqB而由高供应电压VDD的位准开始朝低供应电压VSS的位准逐渐下降。直到时间点T51为止，可变电压ACE一直处于低供应电压VSS的位准。因此，于时间点T50与T51之间，P型晶体管210与211关闭，且电压位准V_Ldq持续维持在其初始位准Vint，而电压位准V_LdqB持续朝低供应电压VSS下降。当可变电压ACE于时间点T51提升至预设位准VA(即高供应电压VDD的位准)时，P型晶体管210导通，而P型晶体管211仍持续关闭。此时，电压位准V_Ldq根据提升的可变电压ACE而由初始位准Vint而朝预设位准VA逐渐提升，电压位准V_LdqB则持续朝低供应电压VSS下降。参阅图5，电压位准V_Mdq与V_MdqB亦具有相同的变化。根据本发明一实施例，可变电压ACE的位准提升的时间点T51延迟于选取期间P_CSL1的起始时间点T50，且可变电压ACE的位准于选取期间P_CSL1结束时(时间点T52)切换为低供应电压VSS的位准。
由于电压位准V_Ldq与V_LdqB之间的差异增加，使得位线BL1的电压位准V_BL1能快速地上升至高供应电压VDD的位准且位线BLB1的电压位准V_BLB1能快速地下降至低供应电压VSS的位准。参阅图5，由于在选取期间P_CSL1中电压位准V_BL1与V_VBLB1的快速变化，位线差动器20的亚稳态点(metastable point)P50与已知技术的亚稳态点P51比较起来，在时间上较为提早发生。这使得被选择的存储胞100(0,1)能较早地根据位线BL1的电压位准V_BL1来储存表示储存对应数据”1”的电压。
根据上述，本发明的存储器装置1通过位准提升电路21来提高本地数据端Ldq与LdqB之间(以及主要数据端Mdq与MdqB之间)的电压差，藉此提高对存储胞的读取与写入速度，且不牺牲输出入多工器13的读写裕量(margin)。
图6表是根据本发明一实施例的感测放大器23。参阅图6，感测放大器23包括P型晶体管60～65、N型晶体管66～70、以及反向器71与72。P型晶体管的第一端(源极)接收高供应电压VDD，其第二端(漏极)耦接节点N60，且其控制端(栅极)接收感测使能信号CMA。P型晶体管60的第一端接收高供应电压VDD，其第二端耦接节点N61，且其控制端接收感测使能信号CMA。P型晶体管61的第一端接收高供应电压VDD，其第二端耦接节点N60，且其控制端耦接节点N61。P型晶体管62的第一端接收高供应电压VDD，其第二端耦接节点N60，且其控制端耦接节点N61。P型晶体管63的第一端接收高供应电压VDD，其第二端耦接节点N61，且其控制端耦接节点N60。P型晶体管64的第一端耦接节点N60，其第二端耦接节点N61，且其控制端接收感测使能信号CMA。
N型晶体管66的第一端(漏极)耦接节点N60，其第二端(源极)耦接节点N62，且其控制端(栅极)耦接节点N61。N型晶体管67的第一端耦接节点N61，其第二端耦接节点N63，且其控制端耦接节点N60。P型晶体管65的第一端耦接节点N62，其第二端耦接节点N63，且其控制端接收感测使能信号CMA。N型晶体管68的第一端耦接节点N62，其第二端耦接节点N64，且其控制端耦接主要数据端Mdq。N型晶体管69的第一端耦接节点N63，其第二端耦接节点N64，且其控制端耦接主要数据端MdqB。N型晶体管70的第一端耦接节点N64，其第二端接收低供应电压VSS，且其控制端接收感测使能信号CMA。
反向器71的输入端耦接节点N60，且读出数据OUTBx(例如，x＝1)产生于反向器71的输出端。反向器72的输入端耦接节点N61，且读出数据OUTx(例如，x＝1)产生于反向器72的输出端。通过P型晶体管60～65、N型晶体管66～70、以及反向器71与72的操作，感测放大器23可根据主要数据端Mdq与MdqB的电压位准V_Mdq与V_MdqB来产生读出数据OUT1以及OUTB1，以表示一对应存储胞所储存的电压。
图6所示的电路架构仅为一示范例，在其他实施例中，可以不同的电路架构来实现本案的感测放大器23。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种输出入多工器，其特征在于，通过多个位线耦接一存储器阵列，该存储器阵列包括多个存储胞，该输出入多工器包括：
一位线放大器，耦接该多个位线中的一第一位线以及一第二位线，且在一高供应电压以及一低供应电压下操作以于一读取模式下放大该第一位线的电压位准与该第二位线的电压位准之间的一电压差，其中，于该读取模式的一第一选取期间，根据放大的该电压差，该位线放大器的一第一本地数据端的电压位准初始为一初始位准，且该位线放大器的一第二本地数据端的电压位准由该初始位准朝该低供应电压下降；
一位准提升电路，耦接该第一本地数据端与该第二本地数据端，且于该第一选取期间内，将该第一本地数据端的电压位准由该初始位准提升；以及
一感测放大器，耦接该第一本地数据端与该第二本地数据端，且于该读取模式，根据该第一本地数据端的被提升的电压位准以及该第二本地数据端的电压位准来产生对应该第一位线的一第一读出数据以及对应该第二位线的一第二读出数据。
2.如权利要求1所述的输出入多工器，其特征在于，该位准提升电路包括：
一第一晶体管，具有耦接该第二本地数据端的控制端、耦接该第一本地数据端的第一端、以及接收一可变电压的第二端输出端；以及
一第二晶体管，具有耦接该第一本地数据端的控制端、耦接该第二本地数据端的第一端、以及接收该可变电压的第二端输出端。
3.如权利要求2所述的输出入多工器，其特征在于，该可变电压的位准初始为该低供应电压的位准，于该第一选取期间内，该可变电压的位准提升至高于该高供应电压。
4.如权利要求3所述的输出入多工器，其特征在于，该可变电压的位准提升的时间点延迟于该第一选取期间的起始时间点。
5.如权利要求2所述的输出入多工器，其特征在于，该第一晶体管与该第二晶体管具有一临界电压，且该可变电压的最大值不超过该高供应电压与该临界电压的总和。
6.如权利要求2所述的输出入多工器，其特征在于，该第一晶体管以及该第二晶体管为P型晶体管。
7.如权利要求2所述的输出入多工器，其特征在于，更包括：
一第三晶体管，耦接于该第一本地数据端与该位准提升电路之间；以及
一第四晶体管，耦接于该第二本地数据端与该位准提升电路之间；
其中，该第三晶体管以及该第四晶体管于该读取模式下导通。
8.如权利要求7所述的输出入多工器，其特征在于，该第三晶体管以及该第四晶体管为N型晶体管。
9.如权利要求1所述的输出入多工器，其特征在于，更包括：
一写入放大器，耦接该第一本地数据端以及该第二本地数据端，且于一写入模式接收一写入数据；
其中，于该写入模式，该写入放大器根据该写入数据操作，使得该第一本地数据端的电压位准初始为该初始位准，且该第二本地数据端的电压位准由该初始位准朝该低供应电压下降；
其中，于该该写入模式的一第二选取期间，该位准提升电路将该第一本地数据端的电压位准由该初始位准提升；以及
其中，于该第二选取期间，该位线放大器根据该第一本地数据端的被提升电压位准以及该第二本地数据端的电压位准来改变该第一位线的电压位准以及该第二位线的电压位准，藉以将对应该写入数据的一电压写入至该多个存储胞中的一者。
10.如权利要求1所述的输出入多工器，其特征在于，该初始位准等于该高供应电压的位准。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455413A (zh) * 2002-05-02 2003-11-12 因芬尼昂技术股份公司 估算静态随机存储器半导体记忆胞元的记忆状态的微分电流估算电路及读数放大器电路
CN101241763B (zh) * 2007-02-06 2011-07-13 美格纳半导体有限会社 半导体存储器件
US20120063211A1 (en) * 2010-09-13 2012-03-15 Imec Method for improving writability of sram memory
CN104681055A (zh) * 2015-03-11 2015-06-03 中国科学院上海微系统与信息技术研究所 一种应用于静态随机存储器电路的高速电流灵敏放大器
CN104900250A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 放大电路和包括该放大电路的半导体存储器件
US20170236565A1 (en) * 2015-02-03 2017-08-17 Micron Technology, Inc. Loop structure for operations in memory
CN107093452A (zh) * 2010-12-29 2017-08-25 三星电子株式会社 包括写辅助电路的sram和操作该sram的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03176890A (ja) * 1989-12-04 1991-07-31 Toshiba Corp 複数ポート半導体メモリ
US6628563B1 (en) * 2001-07-09 2003-09-30 Aplus Flash Technology, Inc. Flash memory array for multiple simultaneous operations
US7133311B2 (en) 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
US7535777B2 (en) * 2005-09-29 2009-05-19 Hynix Semiconductor, Inc. Driving signal generator for bit line sense amplifier driver
US7738306B2 (en) 2007-12-07 2010-06-15 Etron Technology, Inc. Method to improve the write speed for memory products
US9824749B1 (en) 2016-09-02 2017-11-21 Arm Limited Read assist circuitry

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455413A (zh) * 2002-05-02 2003-11-12 因芬尼昂技术股份公司 估算静态随机存储器半导体记忆胞元的记忆状态的微分电流估算电路及读数放大器电路
CN101241763B (zh) * 2007-02-06 2011-07-13 美格纳半导体有限会社 半导体存储器件
US20120063211A1 (en) * 2010-09-13 2012-03-15 Imec Method for improving writability of sram memory
CN107093452A (zh) * 2010-12-29 2017-08-25 三星电子株式会社 包括写辅助电路的sram和操作该sram的方法
CN104900250A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 放大电路和包括该放大电路的半导体存储器件
US20170236565A1 (en) * 2015-02-03 2017-08-17 Micron Technology, Inc. Loop structure for operations in memory
CN104681055A (zh) * 2015-03-11 2015-06-03 中国科学院上海微系统与信息技术研究所 一种应用于静态随机存储器电路的高速电流灵敏放大器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
毛永毅: "《数字系统设计基础》", 31 May 2010, 西安电子科技大学出版社 *

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