CN117352024A - 存储器和存取方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 107
- 238000003860 storage Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 10
- 230000002146 bilateral effect Effects 0.000 abstract description 5
- 230000010287 polarization Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 16
- 230000004913 activation Effects 0.000 description 12
- 230000008859 change Effects 0.000 description 6
- 230000006378 damage Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 101001042415 Cratylia mollis Mannose/glucose-specific lectin Cramoll Proteins 0.000 description 3
- 102100029775 Eukaryotic translation initiation factor 1 Human genes 0.000 description 3
- 101001012787 Homo sapiens Eukaryotic translation initiation factor 1 Proteins 0.000 description 3
- 101000643378 Homo sapiens Serine racemase Proteins 0.000 description 3
- AIXMJTYHQHQJLU-UHFFFAOYSA-N chembl210858 Chemical compound O1C(CC(=O)OC)CC(C=2C=CC(O)=CC=2)=N1 AIXMJTYHQHQJLU-UHFFFAOYSA-N 0.000 description 3
- 230000037452 priming Effects 0.000 description 3
- 238000004590 computer program Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2295—Protection circuits or methods
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
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- Static Random-Access Memory (AREA)
Abstract
本申请实施例提供了一种存储器，其中，该存储器包括：第一存储单元、灵敏放大器、第一位线、第二位线、第一隔离器、第二隔离器、第三隔离器、第四隔离器和控制器；第一位线连接所述第一存储单元和所述灵敏放大器的第一输出，第二位线连接所述灵敏放大器的第二输出，所述第一隔离器连接所述第一位线和所述灵敏放大器的所述第一输出，所述第二隔离器连接所述第二位线和所述灵敏放大器的所述第二输出，所述第三隔离器连接所述第一位线和所述灵敏放大器的所述第二输出，所述第四隔离器连接所述第二位线和所述灵敏放大器的所述第一输出。本申请技术方案能够将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
Description
技术领域
本申请实施例涉及半导体领域，具体涉及一种存储器和存取方法。
背景技术
近年来，人工智能、边缘计算等新兴应用场景的需求不断增加，对传统存储器的容量、功耗和速率提出了一定挑战，促使新型存储器不断发展。铁电存储器作为一种新型存储器，具有非易失性，读写速度高，低功耗等优势。m个晶体管和n个电容器(m transistor andn capacitors，mTnC)结构的出现极大的提高了铁电存储器的存储密度，但目前其类似动态随机存取存储器(dynamic random access memory like，DRAM-like)的读取方式，铁电电容器会出现半选电压的扰动(disturb)问题，尤其是单边扰动，严重降低了存储器的数据可靠性，增加了系统功耗。
因此，如何降低电容器受到的单边扰动，提高数据存储的可靠性是一个亟待解决的问题。
发明内容
本申请实施例提供一种存储器和存取方法，能够将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
第一方面，提供了一种存储器，包括：第一存储单元，所述第一存储单元为选中进行读操作或者写操作的存储单元；灵敏放大器、第一位线和第二位线，所述第一位线连接所述第一存储单元和所述灵敏放大器的第一输出，所述第二位线连接所述灵敏放大器的第二输出；第一隔离器、第二隔离器、第三隔离器和第四隔离器，所述第一隔离器连接所述第一位线和所述灵敏放大器的所述第一输出，所述第二隔离器连接所述第二位线和所述灵敏放大器的所述第二输出，所述第三隔离器连接所述第一位线和所述灵敏放大器的所述第二输出，所述第四隔离器连接所述第二位线和所述灵敏放大器的所述第一输出；控制器，用于在所述第一存储单元的回写完成之前，导通所述第一隔离器和所述第二隔离器，关断所述第三隔离器和所述第四隔离器，在所述第一存储单元的所述回写完成之后，关断所述第一隔离器和所述第二隔离器，导通所述第三隔离器和所述第四隔离器。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
应理解，第一存储单元可以是存储阵列中任一个存储单元。本申请提供的第一存储单元为m个晶体管和n个电容器(m transistor and n capacitors，mTnC)的结构，即第一存储单元包括m个晶体管和n个电容器。其中，m≥1，n≥2。示例性地，该存储器可以是铁电存储器，或者可以是由其他材料构成有单边扰动问题的存储器。
应理解，灵敏放大器的第一输出和第二输出包括输出端口。灵敏放大器可以与多个存储单元通过位线连接。
应理解，第一位线和第二位线共同连接同一个灵敏放大器，可以看作第二位线与第一位线共用读出电路。
可选的，第一位线可以用BL表示，第二位线可以用BLN表示。可以在第一位线上布置至少一个第一隔离器，第一隔离器连接第一位线和灵敏放大器的第一输出。可以在第二位线上布置至少一个第二隔离器，第二隔离器连接第二位线和灵敏放大器的第二输出。第三隔离器连接第一位线和灵敏放大器的第二输出，第四隔离器连接第二位线和灵敏放大器的第一输出。示例性地，第一位线和第二位线通过第一导线连接，第三隔离器和第四隔离器位于第一导线上。
灵敏放大器用于将BL和BLN的电压放大。示例性地，灵敏放大器包括灵敏放大器N场效应管控制(sense-amplifier n-fet control，SAN)和灵敏放大器P场效应管控制(sense-amplifier p-fet control，SAP)，SAN和SAP为灵敏放大器工作提供电源。SAN和SAP的电源值决定了灵敏放大器将BL和BLN的电压放大至什么电压状态。示例性地，当SAN和SAP分别为0和Vw时，灵敏放大器在工作完成后，BL和BLN的电压会被拉至0或者Vw；当SAN和SAP分别为Vw和Vw/2时，灵敏放大器工作完成后，BL和BLN的电压会被拉至Vw或者Vw/2，其中Vw表示所述第一存储单元的写操作电压。
应理解，控制器可以提供控制信号，在第一存储单元的回写完成之前，导通第一隔离器和第二隔离器，关断第三隔离器和第四隔离器，在第一存储单元的回写完成之后，关断第一隔离器和第二隔离器，导通第三隔离器和第四隔离器。
可选的，灵敏放大器、第一隔离器、第二隔离器、第三隔离器和第四隔离器可以集成在控制器中，本申请对此不作限定。
应理解，导通隔离器指的是令隔离器两端的线路导通，关断隔离器指的是断开隔离器两端的线路。
应理解，第一存储单元的回写包括第一存储单元中被选中电容器的回写。
本申请实施例在第一存储单元的回写完成之前，第一隔离器和第二隔离器是导通的，第三隔离器和第四隔离器是关断的。在回写完成之后，关断第一隔离器和第二隔离器，导通第三隔离器和第四隔离器，可以使BL和BLN的电压互换，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
结合第一方面，在一种可能的实现方式中，若所述回写完成之前，所述第一位线的电压为第一正电压，所述第二位线的电压为第二正电压，则所述回写完成之后，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压；若所述回写完成之前，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压，则所述回写完成之后，所述第一位线的电压为所述第一正电压，所述第二位线的电压为所述第二正电压。
可选的，所述第一正电压＝Vw/2，所述第二正电压＝Vw，其中Vw表示所述第一存储单元的写操作电压。
示例性地，若回写完成之前，第一位线的电压为Vw/2，第二位线的电压为Vw，则回写完成之后，第一位线的电压为Vw，第二位线的电压为Vw/2；若回写完成之前，第一位线的电压为Vw，第二位线的电压为Vw/2，则回写完成之后，第一位线的电压为Vw/2，第二位线的电压为Vw。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
结合第一方面，在一种可能的实现方式中，所述第一隔离器位于所述第三隔离器和所述灵敏放大器之间，所述第二隔离器位于所述第四隔离器和所述灵敏放大器之间。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
结合第一方面，在一种可能的实现方式中，在所述回写完成之后，所述第一存储单元的浮栅极与所述第一位线的电压相同，所述第一存储单元的多个电容器的第一极板与所述浮栅极连接。
应理解，第一存储单元包括多个电容器，每个电容器的第一极板与浮栅极(floating gate，FG)连接，第二极板与板线连接，浮栅极与第一位线连通。在回写完成之后，交换第一位线和第二位线的电压，由于浮栅极与第一位线连通，因此，第一存储单元的浮栅极与第一位线的电压相同。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
结合第一方面，在一种可能的实现方式中，所述第一隔离器和所述第二隔离器包括隔离(isolation，ISO)管。
结合第一方面，在一种可能的实现方式中，所述第一位线和所述第二位线通过第一导线连接，所述第一隔离器位于所述第一位线上，所述第二隔离器位于所述第二位线上，所述第三隔离器和所述第四隔离器位于所述第一导线上。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
第二方面，提供了一种集成电路，包括第一方面或第一方面中的任意一种可能的实现方式中的存储器。
第三方面，提供一种电子设备，包括电路板和第一方面所述的存储器，所述存储器设置于所述电路板上且与所述电路板电连接。
第四方面，提供一种存取存储器的方法，所述方法应用于包含有第一存储单元、灵敏放大器、第一位线、第二位线、第一隔离器、第二隔离器、第三隔离器、第四隔离器和控制器的存储器中，所述第一存储单元为选中进行读操作或者写操作的存储单元，所述第一位线连接所述第一存储单元和所述灵敏放大器的第一输出，所述第二位线连接所述灵敏放大器的第二输出，所述第一隔离器连接所述第一位线和所述灵敏放大器的所述第一输出，所述第二隔离器连接所述第二位线和所述灵敏放大器的所述第二输出，所述第三隔离器连接所述第一位线和所述灵敏放大器的所述第二输出，所述第四隔离器连接所述第二位线和所述灵敏放大器的所述第一输出，所述方法包括：所述控制器在所述第一存储单元的回写完成之前，导通所述第一隔离器和所述第二隔离器，关断所述第三隔离器和所述第四隔离器；所述控制器在所述第一存储单元的所述回写完成之后，关断所述第一隔离器和所述第二隔离器，导通所述第三隔离器和所述第四隔离器。
应理解，第一存储单元可以是存储阵列中任一个存储单元。本申请提供的第一存储单元为m个晶体管和n个电容器(m transistor and n capacitors，mTnC)的结构，即第一存储单元包括m个晶体管和n个电容器。其中，m≥1，n≥2。示例性地，该存储器可以是铁电存储器，或者可以是由其他材料构成有单边扰动问题的存储器。
应理解，灵敏放大器的第一输出和第二输出包括输出端口。
应理解，第一位线和第二位线共同连接同一个灵敏放大器，可以看作第二位线与第一位线共用读出电路。
可选的，第一位线可以用BL表示，第二位线可以用BLN表示。可以在第一位线上布置至少一个第一隔离器，第一隔离器连接第一位线和灵敏放大器的第一输出。可以在第二位线上布置至少一个第二隔离器，第二隔离器连接第二位线和灵敏放大器的第二输出。第三隔离器连接第一位线和灵敏放大器的第二输出，第四隔离器连接第二位线和灵敏放大器的第一输出。示例性地，第一位线和第二位线通过第一导线连接，第三隔离器和第四隔离器布置在第一导线上。
应理解，导通隔离器指的是令隔离器两端的线路导通，关断隔离器指的是断开隔离器两端的线路。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
结合第四方面，在一种可能的实现方式中，若所述回写完成之前，所述第一位线的电压为第一正电压，所述第二位线的电压为第二正电压，则所述回写完成之后，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压；若所述回写完成之前，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压，则所述回写完成之后，所述第一位线的电压为所述第一正电压，所述第二位线的电压为所述第二正电压。
结合第四方面，在一种可能的实现方式中，所述第一正电压＝Vw/2，所述第二正电压＝Vw，其中Vw表示所述第一存储单元的写操作电压。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
结合第四方面，在一种可能的实现方式中，在所述回写完成之后，所述第一存储单元的浮栅极与所述第一位线的电压相同，所述第一存储单元的多个电容器的第一极板与所述浮栅极连接。
应理解，第一存储单元包括多个电容器，每个电容器的第一极板与浮栅极(floating gate，FG)连接，第二极板与板线连接，浮栅极与第一位线连通。在回写完成之后，交换第一位线和第二位线的电压，由于浮栅极与第一位线连通，因此，第一存储单元的浮栅极与第一位线的电压相同。
本申请实施例中的存储器包括第一隔离器、第二隔离器、第三隔离器和第四隔离器，通过这四种隔离器能够在第一存储单元的回写完成后交换第一位线和第二位线的电压，构成互换阶段，从而将存储单元整个访问周期内的单边扰动转换为双边扰动，减少了单边扰动对电容器的影响。
附图说明
图1是mTnC的典型存储阵列结构的示意图。
图2是现有技术提供的一种存储器的结构示意图。
图3是现有技术提供的一种存储器的读写操作波形示意图。
图4是本申请实施例提供的一种铁电电容器受到扰动的场景示意图。
图5是本申请实施例提供的一种单边扰动情况表征示意图。
图6是现有技术提供的另一种存储器的结构示意图。
图7是本申请实施例提供的一种存储器的结构示意图。
图8是本申请实施例提供的另一种存储器的结构示意图。
图9是本申请实施例提供的一种存储器的读写操作波形示意图。
具体实施方式
图1是mTnC的典型存储阵列结构的示意图。
图1所示存储阵列中的每个存储单元包括m个晶体管和n个电容器，其中，m≥1，n≥2。以存储阵列包括5个字线(word line，WL)、5个位线(bit line，BL)和4个板线(plateline，PL)为例，字线WL0～WL4沿行方向排布，每一个字线WL连接同一行存储单元中访问晶体管的栅极。位线BL0～BL4沿列方向排布，每一个位线BL连接同一列存储单元中访问晶体管的源端。板线PL0～PL3分布在不同的金属层。应理解，WL、PL、BL在图中的标记位置均为各互连线分布的层次位置。
图2是现有技术提供的一种存储器的结构示意图。
WL为字线、PL为板线、BL和BLN为位线、FG为浮栅极(floating gate，FG)。图中存储单元210包括一个晶体管和多个铁电电容器，铁电电容器的下极板与FG连接，上极板与PL连接。灵敏放大器230用于放大BL和BLN上的电压。
应理解，BL和BLN是为了区分存储阵列中不同的位线。示例性地，选中存储单元所在的位线称为BL，与之共用读出电路的位线称为BLN，该名称不应理解为对本申请的限制。
图3是现有技术提供的一种存储器的读写操作波形示意图。图3的读写操作与图2所示的阵列结构对应，主要包括待命阶段310、预充阶段320、激活阶段330、放大阶段340、读写阶段350和回写阶段360。其中，BL/BLN的虚线表示铁电电容器存储信息为1时，其读写过程中BL上的电压变化过程。BL/BLN的实线代表了表示铁电电容器存储信息为1时，BLN的电压变化过程。
待命阶段310：初始待命阶段WL处于低电压状态V0，PL、BL/BLN处于半选电压(1/2Vw)状态，FG的电压也为Vw/2，此时铁电的压差为0。Vw代表写操作电压，铁电电容器在Vw的压差下铁电电容极化状态会发生变化。V0指的是电压为0伏。
预充阶段320：一次读写命令始于预充阶段，将BL电压拉低至V0，BLN的电压拉至预设的参考电压值Vref。
激活阶段330：拉高WL至Vw打开选通晶体管，将BL的电压(V0)传入FG，让BL进入浮动(floating)状态后，拉高PL至Vw，如果铁电电容器存储的信息是0，PL-FG的压差为Vw，则激活操作时铁电电容器两端PL-FG的压差仍为Vw，此时铁电的极化状态没有变化，无电荷释放，BL和FG的电压会保持在V0；如果铁电电容器存储的信息是1，PL-FG的压差为-Vw，则激活操作时铁电电容器两端PL-FG的压差为Vw，此时铁电的极化状态发生变化，电荷释放导致FG和BL的电压会出现一定的抬升。
放大阶段340：在放大阶段，将BL和BLN的参考电压Vref相比较，通过灵敏放大器(sense amplifier，SA)230将BL的电压放大至V0或Vw。示例性地，BL的电压小于参考电压Vref则将BL的电压放大至为V0，大于参考电压Vref则放大至Vw。
读写阶段350：进入到连续读写的阶段，若进行的是读操作则读取BL上存储的信息，若进行的是写操作则将BL上存储的信息改写。
回写阶段360：由于读操作为破坏性读，可能会影响铁电电容器的状态，因此当读写完成后，需要一个“回写”动作将原来的数据再写入该存储单元，否则下次读取时可能出错。回写阶段将PL电压拉低至V0，可以将BL和FG上存储的信息回写至铁电电容器。
预充阶段370：将BL和FG的电压恢复至1/2Vw，再拉低WL的电压至V0以关闭选通晶体管，从而完成一次读写操作。
图4是本申请实施例提供的一种铁电电容器受到扰动的场景示意图。
图4所示的两个存储单元连接在同一个位线BL0上，第一个存储单元与字线WL0连接，第二个存储单元与字线WL1连接。每个存储单元包括一个晶体管和n个铁电电容器，n≥2。第一个存储单元的电容器包括选中铁电电容器410和未选中铁电电容器420，第二个存储单元的电容器包括未选中铁电电容器430和未选中铁电电容器440。每个存储单元的第i个铁电电容器的下极板与FG连接，第i个铁电电容器的上极板与PLi连接，0≤i＜n。
应理解，若一个铁电电容器对应的FG和PL中任一个未选中，即表示该铁电电容器未选中。若一个铁电电容器对应的FG和PL都被选中，即表示该铁电电容器被选中。图4中，选中铁电电容器410的FG和PL都被选中，未选中铁电电容器420的FG被选中、PL未被选中，未选中铁电电容器430的FG未被选中、PL被选中，未选中铁电电容器440的FG和PL都未被选中。
当m≥1，n≥2时，在mTnC操作方案中，未选中铁电电容器存在以下两类半选电压应力的扰动(disturb)情况：
(1)单边扰动，出现在选中FG与未选中PL处的铁电电容器420。
图5是本申请实施例提供的一种单边扰动情况表征示意图。在完整的读写周期内，选中FG与未选中PL处的铁电电容器420存在两种应力的单边扰动。
第一种单边扰动为长时间应力的单边扰动，该单边扰动发生在读写阶段350。由于选中的FG和BL被灵敏放大器拉至Vw或V0，而未选中铁电电容器420连接的PL电压为Vw/2，因此，选中FG上的未选中铁电电容器420存在+Vw/2或-Vw/2的单方向电压差，该压差可持续4纳秒(ns)至72微秒(μs)。
第二种短时间应力的单边扰动发生在激活阶段330和回写阶段360。激活阶段330中FG的预充电压为V0，回写阶段360中FG的电压取决于回写信息(回写“0”，该电压为V0，回写“1”，该电压为Vw)。这两个阶段持续时间与铁电电容器的翻转时间相关，均为短时间应力。
以上这两种单边扰动会导致选中FG与未选中PL处的铁电电容器420的剩余极化强度(remanent polarization，Pr)发生丢失，最终导致存储信息丢失。
(2)双边扰动，出现在未选中FG与选中PL处的铁电电容器430。
在完整的读写周期内，未选中FG的电压为Vw/2。由于激活阶段PL为Vw，回写阶段PL为V0，因此未选中铁电电容器430在完整的读写操作周期内承受±Vw/2的双向电压差，由于双边扰动对于铁电电容器的应力较为对称，因此该场景对于铁电电容器影响不大。
单边扰动严重了mTnC铁电存储器的发展，除了继续对铁电材料本身的优化之外，目前也有一些从电路和操作上的改进来解决完整访问周期内铁电电容器的单边扰动问题。
图6是现有技术提供的另一种存储器的结构示意图。
图6所示的技术方案通过在电路上增加两个隔离(isolation，ISO)管来解决读写阶段350选中FG与未选中PL处的铁电电容器承受长时间应力引起的单边扰动。具体操作方案为在灵敏放大器520和均衡器510之间增加两个ISO管，当灵敏放大器520完成放大之后，将两个ISO管关断，此时铁电电容器的信息被感知到灵敏放大器520上，然后通过均衡器510将BL和FG预充回Vw/2，此时由于选中FG上其它未选中的PL均处于Vw/2，因此铁电电容器两端不存在压差。在回写阶段360，将ISO管导通，FG被灵敏放大器320充至回写所需电压，完成回写。
图6所示的技术方案解决了在读写阶段350长时间应力导致的单边扰动，但对于激活阶段330和回写阶段360的短时间应力引起的单边扰动仍然存在。随着行激活次数的增加，这种短时间应力引起的单边扰动会被积累，造成铁电电容器的Pr损失，因此该单边扰动问题亟待解决。
下面将结合附图，对本申请实施例中的技术方案进行描述。显然，所描述的实施例是本申请的一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本申请保护的范围。
图7是本申请实施例提供的一种存储器的结构示意图。
本申请提供的存储器可以包括一个或多个存储阵列，其中，第一存储单元和第二存储单元可以看作是存储阵列的任意一个存储单元，存储阵列的每个存储单元包括多个电容器。
本申请提供的存储器还包括灵敏放大器610，第一隔离器、第二隔离器、第三隔离器和第四隔离器。第一隔离器位于第一位线上，连接第一位线和灵敏放大器的第一输出。第二隔离器位于第二位线上，连接第二位线和灵敏放大器的第二输出。第一位线和第二位线通过第一导线连接。第三隔离器和第四隔离器位于两个不同的第一导线上，第三隔离器连接第一位线和灵敏放大器的第二输出，第四隔离器连接第二位线和灵敏放大器的第一输出。
第一隔离器、第二隔离器、第三隔离器和第四隔离器可以是ISO管。可选的，第一位线可以用BL表示，第二位线可以用BLN表示。
本申请提供的存储器还包括控制器600，控制器600可以提供控制信号，在第一存储单元的回写完成之前，导通第一隔离器和第二隔离器，关断第三隔离器和第四隔离器，在第一存储单元的回写完成之后，关断第一隔离器和第二隔离器，导通第三隔离器和第四隔离器。
图8是本申请实施例提供的另一种存储器的结构示意图。
存储单元720的栅极与字线WL0连接，源极或者漏极与BL连接。存储单元730的栅极与字线WL1连接，源极或者漏极与BLN连接。PCH0和PCH1为预充电(pre-charge，PCH)信号，分别用于为BL和BLN预充电压，预充的电压可以包括V0、Vw/2和Vref。ISO0用于控制灵敏放大器710和BL/BLN的导通和关断，ISO1用于控制BL和BLN的导通和关断。
灵敏放大器710用于将BL和BLN的电压放大。灵敏放大器N场效应管控制(sense-amplifier n-fet control，SAN)和灵敏放大器P场效应管控制(sense-amplifier p-fetcontrol，SAP)为灵敏放大器710工作提供电源。SAN和SAP的电源值决定了灵敏放大器710将BL和BLN的电压放大至什么电压状态。示例性地，当SAN和SAP分别为0和Vw时，SA在工作完成后，BL和BLN的电压会被拉至0或者Vw；当SAN和SAP分别为Vw和Vw/2时，SA工作完成后，BL和BLN的电压会被拉至Vw或者Vw/2。
图9是本申请实施例提供的一种存储器的读写操作波形示意图。图9所示的读写操作与图8所示的存储阵列结构对应。FG的虚线表示铁电电容器存储信息为1时，其读写过程中FG上的电压变化过程。FG的实线代表了表示铁电电容器存储信息为0时，FG的电压变化过程。
本申请实施例提供的读写操作主要包括待命阶段810、激活阶段820、读写阶段830、回写阶段840和互换阶段850。其中，激活阶段820包括预充阶段821、破坏阶段823、读取阶段825和放大阶段827。
(1)待命阶段810：WL保持电压V0，BL、BLN和PL保持电压Vw/2，此时访问晶体管关闭，各FG电压均为Vw/2，铁电电容器两端压差为0，极化状态保持不变。
(2)激活阶段820：
a)预充阶段821：通过设置字线WL上的电压为工作电压(Vdd)，使得访问晶体管打开，将位线BL上的V0电压传递至浮栅极FG，此外BLN也被PCH1管预充至V0。本申请实施例的预充操作是为FG提供初始电位，以保证后续激活铁电电容器。由于此阶段不希望任何铁电电容器的极化状态发生改变，因此铁电电容器上极板所连接的PL均保持Vw/2的电压半选状态。
b)破坏阶段823：利用PCH0管和PCH1管将BL和BLN的电压预充至Vref，为后续灵敏放大器710读取放大做准备。
铁电电容器的破坏是将WL降低至V0关闭访问晶体管，使得FG进入悬空状态，保证BL上的预充电压不影响FG上的电压。
本申请实施例定义铁电电容器存储信息为1时，铁电处于负极化状态；铁电电容器存储信息为0时，铁电处于正极化状态。定义PL与FG压差为正代表正极化方向，PL与FG压差为负代表负极化方向。
设置选中铁电电容器所在PL上的电压为Vw，如果被选中的铁电电容器处于负极化状态(被选中的铁电电容器存储信息为1)，由于PL与FG之间的电压差变为正极化方向，被选中铁电电容器的极化状态会发生改变，由负极化转变为正极化，在这个过程中，被选中铁电电容器上的电荷会进入FG中，使得FG的电压上升为Vfg1。
如果被选中的铁电电容器处于正极化状态(被选中的铁电电容器存储信息为0)，由于PL与FG之间的电压差依然是正极化方向，铁电电容器的极化状态不会发生改变，FG的电压不会发生变化，保持为Vfg0。由于此阶段不希望未选中的铁电电容器极化状态改变，所以未选中的铁电电容器的PL均保持Vw/2的电压半选状态。
可选的，也可以定义PL与FG之间的电压差为负时，代表正极化方向；定义PL与FG之间的电压差为正时，代表负极化方向。本申请对此不作限制。
应理解，本申请中的破坏阶段也可以称为激活阶段，激活阶段也可以称为破坏阶段，具体名称不应理解为对本申请的限制。
c)读取阶段825：将WL提升至Vdd，打开访问晶体管，FG与BL进行电荷共享。电荷共享开始前FG上的电容为Cfg，电压为Vfg。电荷共享开始前BL上的电容为CBL，电压为Vref。电荷共享完成后，FG和BL上的电压变为Vrd。
当被选中的铁电电容器存储信息为1时，电荷共享开始前FG的电压为Vfg1，电荷共享完成后，FG和BL上的电压变为Vrd1；当被选中的铁电电容器存储信息为0时，电荷共享开始前FG的电压为Vfg0，电荷共享完成后，FG和BL上的电压变为Vrd0。
根据电荷守恒定律，其满足如下两个关系式，*代表乘运算：
Cfg*Vfg1+CBL*Vref＝(Cfg+CBL)*Vrd1
Cfg*Vfg0+CBL*Vref＝(Cfg+CBL)*Vrd0
d)放大阶段827：该阶段灵敏放大器710开始工作，灵敏放大器710两端分别连接BL和BLN，由于BL经过电荷共享后，电压变为Vrd0或Vrd1，而BLN仍为Vref，当读取信息“1”时，BL上电压为Vrd1，BLN为Vref，Vrd1大于Vref，此时BL被灵敏放大器710拉至Vw/2，BLN被灵敏放大器710拉至V0；当读取信息“0”时，BL上电压为Vrd0，BLN为Vref，Vrd0小于Vref，此时BL被灵敏放大器710拉至V0，BLN被灵敏放大器710拉至Vw/2。
(3)读写阶段830：该阶段灵敏放大器710将BL和BLN一直驱动在V0或Vw/2，保证正常读写操作。
(4)回写阶段840：WL上的电压为Vdd，访问晶体管一直处于打开状态，回写铁电电容器，需要在铁电电容器两端建立Vw的压差，才能将铁电电容器的极化状态改变，完成回写。在读写阶段830，BL的电压一直驱动在V0或Vw/2，此时将PL拉至V0，由于压差不够无法完成回写，因此在回写阶段840需要将SAN从V0拉至Vw/2，将SAP从Vw/2拉至Vw。
如果读取信息为“0”，在铁电电容器破坏过程中，正极化状态未发生破坏，BL被灵敏放大器710拉至Vw/2，FG上的电压通过BL传递为Vw/2，PL为V0，此时PL与FG之间的电压差为-Vw/2，铁电电容器继续保持其正极化状态。
如果读取信息为“1”，在铁电电容器破坏过程中，负极化状态被改变为正极化，在回写阶段840，BL被灵敏放大器710拉至Vw，FG上的电压通过BL传递为Vw，此时由于PL与FG之间的电压差为-Vw，铁电电容器将会被负极化，至此完成回写。
(5)互换阶段850：在完成回写后，WL继续保持电压Vdd，访问晶体管打开，PL抬升至Vw/2，此时将两个ISO0关断，将两个ISO1导通，BL和BLN的电压将被互换。应理解，在互换阶段前，两个ISO1始终处于关断状态。
若回写阶段840的回传电压为Vw/2，那么互换阶段FG电压通过BL变为Vw，若回写阶段840的回传电压为Vw，那么互换阶段FG电压通过BL变为Vw/2。
表1所示为本申请实施例读写操作不同阶段不同线路的电压值，压差为选中FG与未选中PL处的铁电电容器的压差。对于回写“1”，预充阶段821与回写阶段840形成双边扰动；对于回写“0”，预充阶段821与互换阶段850形成双边扰动。本申请实施例将整个完整的访问周期内的单边扰动转换为双边扰动，减少了单边扰动对铁电电容器的影响。
表1读写操作不同阶段不同线路的电压
应理解，本申请上述实施例中的mTnC铁电存储器仅为示例，本申请实施例提供的技术方案也可以应用在由其他材料构成的有单边扰动问题的存储器，铁电材料不应理解为对本申请的限制。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如软盘、硬盘、磁带)、光介质(例如光盘)、或者半导体介质(例如固态硬盘(solid-statedrive，SSD))等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (13)
1.一种存储器，其特征在于，包括：
第一存储单元，所述第一存储单元为选中进行读操作或者写操作的存储单元；
灵敏放大器、第一位线和第二位线，所述第一位线连接所述第一存储单元和所述灵敏放大器的第一输出，所述第二位线连接所述灵敏放大器的第二输出；
第一隔离器、第二隔离器、第三隔离器和第四隔离器，所述第一隔离器连接所述第一位线和所述灵敏放大器的所述第一输出，所述第二隔离器连接所述第二位线和所述灵敏放大器的所述第二输出，所述第三隔离器连接所述第一位线和所述灵敏放大器的所述第二输出，所述第四隔离器连接所述第二位线和所述灵敏放大器的所述第一输出；
控制器，用于在所述第一存储单元的回写完成之前，导通所述第一隔离器和所述第二隔离器，关断所述第三隔离器和所述第四隔离器，在所述第一存储单元的所述回写完成之后，关断所述第一隔离器和所述第二隔离器，导通所述第三隔离器和所述第四隔离器。
2.根据权利要求1所述的存储器，其特征在于，若所述回写完成之前，所述第一位线的电压为第一正电压，所述第二位线的电压为第二正电压，则所述回写完成之后，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压；
若所述回写完成之前，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压，则所述回写完成之后，所述第一位线的电压为所述第一正电压，所述第二位线的电压为所述第二正电压。
3.根据权利要求2所述的存储器，其特征在于，所述第一正电压＝Vw/2，所述第二正电压＝Vw，其中Vw表示所述第一存储单元的写操作电压。
4.根据权利要求1至3任一项所述的存储器，其特征在于，所述第一隔离器位于所述第三隔离器和所述灵敏放大器之间，所述第二隔离器位于所述第四隔离器和所述灵敏放大器之间。
5.根据权利要求1至4任一项所述的方法，其特征在于，在所述回写完成之后，所述第一存储单元的浮栅极与所述第一位线的电压相同，所述第一存储单元的多个电容器的第一极板与所述浮栅极连接。
6.根据权利要求1至5任一项所述的存储器，其特征在于，所述第一隔离器、所述第二隔离器、所述第三隔离器和所述第四隔离器包括隔离(isolation，ISO)管。
7.根据权利要求1至6任一项所述的存储器，其特征在于，所述第一位线和所述第二位线通过第一导线连接，所述第一隔离器位于所述第一位线上，所述第二隔离器位于所述第二位线上，所述第三隔离器和所述第四隔离器位于所述第一导线上。
8.一种存取存储器的方法，其特征在于，所述方法应用于包含有第一存储单元、灵敏放大器、第一位线、第二位线、第一隔离器、第二隔离器、第三隔离器、第四隔离器和控制器的存储器中，所述第一存储单元为选中进行读操作或者写操作的存储单元，所述第一位线连接所述第一存储单元和所述灵敏放大器的第一输出，所述第二位线连接所述灵敏放大器的第二输出，所述第一隔离器连接所述第一位线和所述灵敏放大器的所述第一输出，所述第二隔离器连接所述第二位线和所述灵敏放大器的所述第二输出，所述第三隔离器连接所述第一位线和所述灵敏放大器的所述第二输出，所述第四隔离器连接所述第二位线和所述灵敏放大器的所述第一输出，所述方法包括：
所述控制器在所述第一存储单元的回写完成之前，导通所述第一隔离器和所述第二隔离器，关断所述第三隔离器和所述第四隔离器；
所述控制器在所述第一存储单元的所述回写完成之后，关断所述第一隔离器和所述第二隔离器，导通所述第三隔离器和所述第四隔离器。
9.根据权利要求8所述的方法，其特征在于，若所述回写完成之前，所述第一位线的电压为第一正电压，所述第二位线的电压为第二正电压，则所述回写完成之后，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压；
若所述回写完成之前，所述第一位线的电压为所述第二正电压，所述第二位线的电压为所述第一正电压，则所述回写完成之后，所述第一位线的电压为所述第一正电压，所述第二位线的电压为所述第二正电压。
10.根据权利要求9所述的方法，其特征在于，所述第一正电压＝Vw/2，所述第二正电压＝Vw，其中Vw表示所述第一存储单元的写操作电压。
11.根据权利要求8至10任一项所述的方法，其特征在于，在所述回写完成之后，所述第一存储单元的浮栅极与所述第一位线的电压相同，所述第一存储单元的多个电容器的第一极板与所述浮栅极连接。
12.一种集成电路，其特征在于，包括如权利要求1至7中任一项所述的存储器。
13.一种电子设备，其特征在于，包括电路板和权利要求1至7中任一项所述的存储器，所述存储器设置于所述电路板上且与所述电路板电连接。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210747729.XA CN117352024A (zh) | 2022-06-29 | 2022-06-29 | 存储器和存取方法 |
| PCT/CN2023/094138 WO2024001574A1 (zh) | 2022-06-29 | 2023-05-15 | 存储器和存取方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210747729.XA CN117352024A (zh) | 2022-06-29 | 2022-06-29 | 存储器和存取方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117352024A true CN117352024A (zh) | 2024-01-05 |
Family
ID=89359992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210747729.XA Pending CN117352024A (zh) | 2022-06-29 | 2022-06-29 | 存储器和存取方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117352024A (zh) |
| WO (1) | WO2024001574A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19844402C2 (de) * | 1998-09-28 | 2002-11-14 | Infineon Technologies Ag | Integrierter Speicher mit primären und sekundären Leseverstärkern |
| US6661695B2 (en) * | 2002-05-01 | 2003-12-09 | Ramtron International Corporation | Capacitance sensing technique for ferroelectric random access memory arrays |
| CN101266832B (zh) * | 2008-03-31 | 2010-06-02 | 清华大学 | 一种铁电存储器数据读出加速装置及方法 |
| KR102643532B1 (ko) * | 2018-08-28 | 2024-03-06 | 에스케이하이닉스 주식회사 | 비트라인 센스앰프 회로 |
| CN114342075A (zh) * | 2019-09-26 | 2022-04-12 | 华为技术有限公司 | 一种存储器、存储器阵列以及存储器的数据读写方法 |
-
2022
- 2022-06-29 CN CN202210747729.XA patent/CN117352024A/zh active Pending
-
2023
- 2023-05-15 WO PCT/CN2023/094138 patent/WO2024001574A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024001574A1 (zh) | 2024-01-04 |
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| PB01 | Publication |