CN101266832B - 一种铁电存储器数据读出加速装置及方法 - Google Patents

一种铁电存储器数据读出加速装置及方法 Download PDF

Info

Publication number
CN101266832B
CN101266832B CN200810103055XA CN200810103055A CN101266832B CN 101266832 B CN101266832 B CN 101266832B CN 200810103055X A CN200810103055X A CN 200810103055XA CN 200810103055 A CN200810103055 A CN 200810103055A CN 101266832 B CN101266832 B CN 101266832B
Authority
CN
China
Prior art keywords
signal
bit line
control
ferroelectric memory
line signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810103055XA
Other languages
English (en)
Other versions
CN101266832A (zh
Inventor
贾泽
章英杰
任天令
刘理天
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN200810103055XA priority Critical patent/CN101266832B/zh
Publication of CN101266832A publication Critical patent/CN101266832A/zh
Application granted granted Critical
Publication of CN101266832B publication Critical patent/CN101266832B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种铁电存储器数据读出加速装置，属于半导体集成电路设计和制造技术领域。该发明在传统铁电存储器单元结构上增加控制电路，将数据读出和铁电单元回写操作在物理电路层面上进行隔离，从而加速了读出过程，适用于弥补由于寄生电容负载过大造成的工作速度损失。本发明还公开了这种装置的使用方法。

Description

一种铁电存储器数据读出加速装置及方法
技术领域
本发明属于半导体集成电路设计和制造技术领域，特别涉及一种铁电存储器数据读出加速结构。
背景技术
铁电存储器是一种利用铁电电容自发极化现象研制的新型存储器件。进行数据读出时，铁电电容和位线寄生电容构成的电容分压结构会根据不同的铁电电容值在位线上恢复出不同的电压。由于铁电电容在存储逻辑“1”和逻辑“0”时具有不同的电容值，因此就会恢复出不同的电压值。最后在灵敏放大器中根据恢复出的电压值大小将输出提高到一个电源电压或是降低到零电平。铁电存储器的读出过程是一种破坏性过程，即逻辑“1”读出后铁电电容的极化状态会被破坏，需要一个回写过程才能保证存储信息的正确。如图1所示为传统的铁电存储器数据读出结构，图中FeCell是铁电存储单元，SA是灵敏放大器，工作原理是将恢复出的位线电压直接连接到灵敏放大器上，分辨结束后位线上或是一个电源电压或是零电平。因此在这种方法下，回写过程和读出过程是同时进行的。然而对于位线寄生电容较大的情况，这种结构的分辨时间就会严重增加，不利于提高存储器性能。因此需要一种加速存储器数据读出与回写的新型电路结构。
发明内容
本发明的目的提供一种铁电存储器数据读出加速装置及方法，以克服现有技术中分辨时间长的缺点。
为实现上述发明目的，本发明采取的技术方案如下：
本发明提供一种铁电存储器数据读出加速装置，结构如下：
一种铁电存储器数据读出加速装置，其特征在于其组成部分包括：两个控制管，两个带有控制端的反相器I1和I2，一个灵敏放大器SA；
连接方式为：
控制管M1的S端连接到待分辨的信号位线信号BL，控制管M2的S端连接到反相位线信号BLB；控制管M1的D端连接到灵敏放大器SA的位线信号输入BLi，控制管M2的D端连接到灵敏放大器SA的反相位线信号输入BLBi；控制管M1的G端与M2的G端连接到预放电信号PRE；带有控制端的反相器I1的IN端连接到位线信号输入BLi，OUT端连接到M2的S端；带有控制端的反相器I2的IN端连接到反相位线信号输入BLBi，OUT端连接到M1的S端；带有控制端的反相器I1和I2的EN端连接到控制信号VEN。
所述控制管为NMOS晶体管，包括G、S和D三个信号端。
所述带有控制端的反相器，包括IN、EN和OUT三个信号端。
所述灵敏放大器，包括位线信号输入BLi和反相位线信号输入BLBi两个信号端。
本发明还提供一种铁电存储器数据读出加速方法，其特征在于：首先加载待分辨信号位线信号BL和反相位线信号BLB；然后加载预放电信号PRE的高电平脉冲，同时保持控制信号为低电平；预放电信号PRE的高电平脉冲过去后，保持预放电信号PRE为低电平，同时将控制信号VEN提高至高电平并进入回写阶段；在回写阶段，控制管M1和M2将SA和待分辨信号的连接切断，用驱动能力较强的I1和I2来进行回写，直到回写过程结束。
本发明的有益效果：
本发明的结构避免了位线电容对灵敏放大器速度的影响，与传统结构相比，更适合位线电容负载较大的情况。
附图说明
附图1是传统的铁电存储器数据读出结构图；
附图2是本发明的铁电存储器数据读出加速结构图；
附图3是本发明的带有控制端的反相器示意图；
附图4是本发明的铁电存储器数据读出加速结构的工作时序示意图。
具体实施方式
下面结合附图对本发明作进一步说明：
附图2为本发明的铁电存储器数据读出加速结构图，其组成部分包括：两个控制管(M1，M2)，两个带有控制端的反相器(I1，I2)，一个灵敏放大器(SA)。其中控制管为NMOS晶体管，包括(G，S，D)三个信号端；带有控制端的反相器包括(IN，EN，OUT)三个信号端(如图3所示)；灵敏放大器包括(位线信号输入BLi，反相位线信号输入BLBi)两个信号端。这种铁电存储器数据读出加速结构，其连接特征在于：控制管M1的“S”端与M2的“S”端分别连接到待分辨的信号位线信号BL和反相位线信号BLB；控制管M1的“D”端与M2的“D”端分别连接到灵敏放大器SA的(位线信号输入BLi，反相位线信号输入BLBi)两个信号端；控制管M1的“G”端与M2的“G”端连接到预放电信号PRE；带有控制端的反相器I1的“IN”端连接到“位线信号输入BLi”，“OUT”端连接到M2的“S”端；带有控制端的反相器I2的“IN”端连接到“反相位线信号输入BLBi”，“OUT”端连接到M1的“S”端；带有控制端的反相器I1和I2的“EN”端连接到控制信号VEN。
如图4所示为本发明的铁电存储器数据读出加速结构的工作时序示意图，图中虚线左侧为开始分辨阶段，虚线右侧为会写结束阶段。这种铁电存储器数据读出加速结构，其工作时序特征在于：首先加载待分辨信号位线信号BL和反相位线信号BLB；然后加载预放电信号PRE的高电平脉冲，同时保持控制信号VEN为低电平；预放电信号PRE的高电平脉冲过去后，保持预放电信号PRE为低电平，同时将控制信号VEN提高至高电平直到回写过程结束。
与传统结构相比较：
新结构在控制信号PRE(预放电信号)的高电平脉冲期间将待分辨信号(位线信号BL，反相位线信号BLB)送入SA开始分辨。PRE(预放电信号)高电平脉冲过去之后，尽管回写过程没有结束，但是SA分辨已经完成，可以进行读出操作。这时控制信号VEN提高至高电平，I1和I2开始对存储单元进行回写。控制管M1和M2在回写阶段将SA和待分辨信号(位线信号BL和反相位线信号BLB)的连接切断，而是用驱动能力较强的I1和I2来进行回写，避免了位线电容对SA速度的影响，与传统结构相比，更适合位线电容负载较大的情况。
以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (5)

1.一种铁电存储器数据读出加速装置，其特征在于其组成部分包括：两个控制管，两个带有控制端的反相器I1和I2，一个灵敏放大器SA；
连接方式为：
控制管M1的S端连接到待分辨的信号位线信号BL，控制管M2的S端连接到反相位线信号BLB；控制管M1的D端连接到灵敏放大器SA的位线信号输入BLi，控制管M2的D端连接到灵敏放大器SA的反相位线信号输入BLBi；控制管M1的G端与M2的G端连接到预放电信号PRE；带有控制端的反相器I1的IN端连接到位线信号输入BLi，OUT端连接到M2的S端；带有控制端的反相器I2的IN端连接到反相位线信号输入BLBi，OUT端连接到M1的S端；带有控制端的反相器I1和I2的EN端连接到控制信号VEN。
2.根据权利要求1所述的铁电存储器数据读出加速结构，其特征在于，所述控制管为NMOS晶体管。
3.根据权利要求1所述的铁电存储器数据读出加速结构，其特征在于，所述带有控制端的反相器，包括IN、EN和OUT三个信号端。
4.根据权利要求1所述的铁电存储器数据读出加速结构，其特征在于，所述灵敏放大器，包括位线信号输入BLi和反相位线信号输入BLBi两个信号端。
5.一种铁电存储器数据读出加速方法，其特征在于：首先加载待分辨信号位线信号BL和反相位线信号BLB；然后加载预放电信号PRE的高电平脉冲，同时保持控制信号为低电平；预放电信号PRE的高电平脉冲过去后，保持预放电信号PRE为低电平，同时将控制信号VEN提高至高电平并进入回写阶段；在回写阶段，控制管M1和M2将SA和待分辨信号的连接切断，用驱动能力较强的I1和I2来进行回写，直到回写过程结束。
CN200810103055XA 2008-03-31 2008-03-31 一种铁电存储器数据读出加速装置及方法 Expired - Fee Related CN101266832B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810103055XA CN101266832B (zh) 2008-03-31 2008-03-31 一种铁电存储器数据读出加速装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810103055XA CN101266832B (zh) 2008-03-31 2008-03-31 一种铁电存储器数据读出加速装置及方法

Publications (2)

Publication Number Publication Date
CN101266832A CN101266832A (zh) 2008-09-17
CN101266832B true CN101266832B (zh) 2010-06-02

Family

ID=39989155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810103055XA Expired - Fee Related CN101266832B (zh) 2008-03-31 2008-03-31 一种铁电存储器数据读出加速装置及方法

Country Status (1)

Country Link
CN (1) CN101266832B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049713B2 (en) * 2016-08-24 2018-08-14 Micron Technology, Inc. Full bias sensing in a memory array
CN110428857B (zh) * 2019-07-09 2021-09-24 清华大学 一种基于滞回特性器件的存储器
CN112652340B (zh) * 2020-12-10 2022-05-20 光华临港工程应用技术研发(上海)有限公司 铁电存储器及其存储数据读取方法
CN117352024A (zh) * 2022-06-29 2024-01-05 华为技术有限公司 存储器和存取方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1246709A (zh) * 1998-08-28 2000-03-08 半导体理工学研究中心股份有限公司 铁电非易失存储器中的存储器结构及其读出方法
CN1679115A (zh) * 2003-04-10 2005-10-05 富士通株式会社 铁电存储器及其数据读取方法
CN1700473A (zh) * 2004-05-21 2005-11-23 松下电器产业株式会社 铁电体存储装置及其读出方法
CN1722299A (zh) * 2004-06-24 2006-01-18 精工爱普生株式会社 铁电存储装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1246709A (zh) * 1998-08-28 2000-03-08 半导体理工学研究中心股份有限公司 铁电非易失存储器中的存储器结构及其读出方法
CN1679115A (zh) * 2003-04-10 2005-10-05 富士通株式会社 铁电存储器及其数据读取方法
CN1700473A (zh) * 2004-05-21 2005-11-23 松下电器产业株式会社 铁电体存储装置及其读出方法
CN1722299A (zh) * 2004-06-24 2006-01-18 精工爱普生株式会社 铁电存储装置

Also Published As

Publication number Publication date
CN101266832A (zh) 2008-09-17

Similar Documents

Publication Publication Date Title
CN101266832B (zh) 一种铁电存储器数据读出加速装置及方法
CN1629980B (zh) 用于降低地址存取时间的半导体存储设备及其操作方法
Teman et al. Review and classification of gain cell eDRAM implementations
CN102446545B (zh) 适用于低功耗芯片的静态随机访问存储器的设计方法
US6714479B2 (en) Semiconductor memory and control method
CN102385916A (zh) 一种具有读写分离的双端口sram单元6t结构
TWI300226B (en) A dram refresh scheme with flexible frequency for active and standby mode
US7106637B2 (en) Asynchronous interface circuit and method for a pseudo-static memory device
US7952946B2 (en) No-disturb bit line write for improving speed of eDRAM
US6639862B2 (en) Semiconductor memory with refresh and method for operating the semiconductor memory
TWI716162B (zh) 雙埠靜態隨機存取記憶體
TWI556241B (zh) ７ｔ雙埠靜態隨機存取記憶體
US6324111B1 (en) Semiconductor memory
US9959922B2 (en) Semiconductor device having input/output line drive circuit and semiconductor system including the same
CN101777377B (zh) 一种位线-板线合并结构的铁电存储器存储阵列
CN103578518B (zh) 灵敏放大器
TWI727909B (zh) 半導體記憶裝置
TWI727901B (zh) 靜態隨機存取記憶體
TWI726823B (zh) 雙埠靜態隨機存取記憶體
US20080279026A1 (en) Signal sensing circuit and semiconductor memory device using the same
CN102385568B (zh) 一种提高soc芯片读写速度的方法
US7529144B2 (en) Hierarchical semiconductor memory device capable of carrying out a disturb refresh test on a memory array basis
TWI733624B (zh) 半導體記憶體裝置
TWI713026B (zh) ７ｔ雙埠靜態隨機存取記憶體
TWI713027B (zh) 具高讀取/寫入速度之雙埠靜態隨機存取記憶體

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20130331