CN1983445B - 包括浮体晶体管无电容器存储单元的存储器件及相关方法 - Google Patents

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Abstract

一种包括存储单元阵列的半导体存储器件，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。由第一和第二浮体晶体管无电容器存储单元的阈值电压状态的差来定义向每个单位存储单元写入和从每个单位存储单元读取的逻辑值。

Description

包括浮体晶体管无电容器存储单元的存储器件及相关方法
技术领域
本发明一般涉及半导体存储器件，并且，更具体地，本发明涉及包括浮体无电容器(floating body capacitorless)存储单元的半导体存储器件，并涉及操作这样的器件的方法。
背景技术
典型地，动态随机存取存储(DRAM)器件的存储单元由用于存储电荷的电容器和用于存取电容器的晶体管构成。由电容器的电压确定每个存储单元的逻辑值。然而，在提高器件集成度的努力下，已提出了由单个晶体管构成的DRAM存储单元。这些单晶体管类型的存储单元在此被称为“浮体晶体管无电容器存储单元”，并且，在一些实例中，使用缩写短语“晶体管单元”。
在写入模式下，通过变化单元的沟体(channel body)电位来改变浮体晶体管无电容器存储单元的阈值电压，并且，在读取模式下，基于通过该单元的电流量而区分逻辑状态。下面参考图1更详细地解释这一点。
图1是浮体晶体管无电容器存储单元的示例的截面示意图。如图所示，此示例中的浮体晶体管无电容器存储单元包括硅(Si)衬底100和埋入氧化层101。位于埋入氧化层101上方的是在源极和漏极区域103和104之间插入的浮沟体区域102。栅极电介质105和栅极106排列在浮沟体区域102上方，并且形成绝缘层107(例如SiO2层)以将浮体晶体管无电容器存储单元与衬底100上的其他器件绝缘。
逻辑“1”和“0”状态取决于浮体晶体管无电容器存储单元的阈值电压Vth，并且，下面在表1中示出了施加到浮体晶体管无电容器存储单元的写入和读取电压的示例：
表1
 
阈值(Vth) 源极(Vs) 栅极(Vg) 漏极(Vd)
写入“1” 低 OV 1.5V 1.5V
写入“0” 高 OV 1.5V -1.5V
 
读取 n/a 0V 1.5V 0.2V
在写入数据“1”操作中，设置偏压条件，其中Vgs>Vth且Vgd<Vth。这使得晶体管单元在饱和区域中操作。在此状态下，在漏极区域104与浮沟体区域102的接合处发生冲击电离(impact ionization)。结果，在浮沟体区域102中注入空穴。这增加了浮沟体区域102的电位，并减小了浮体晶体管无电容器存储单元的阈值电压Vth。
在写入数据“0”操作中，漏极电压Vd降低到负值电压，以在浮沟体区域102与漏极区域104之间的接合处建立正向偏压条件。正向偏压使得浮沟体区域102中包含的空穴迁移到漏极区域104中。这减小了浮沟体区域102的电位，并增加了阈值电压Vth。
在读取操作中，设置偏压条件，使得Vgs>Vth且Vgd>Vth，并使得晶体管单元在其线性区域中操作。测量漏极电流，并将其与参考单元电流相比，以由此辨别浮体晶体管无电容器存储单元处于高(逻辑“0”)还是低(逻辑“1”)电压阈值Vth状态。更具体地，如果所测量的漏极电流小于参考电流，则读取逻辑“0”状态。如果所测量的漏极电流大于参考电流，则读取逻辑“1”状态。
传统地，使用分别被编程为“0”和“1”状态的参考(或虚拟(Dummy)）晶体管单元来生成参考单元电流。此外，利用参考电压生成电路和其他电路来生成位于“0”与“1”参考晶体管单元的漏极电流之间的参考电流。例如，参见以Fujita等的名义的、在2003年5月20日授权的美国专利6567330号。
浮体晶体管无电容器存储单元的读取易于产生多种错误。下面参考图2A到2C来描述这样的错误的例子。
图2A和2B示出了多个浮体晶体管无电容器存储单元的“0”状态和“1”状态漏极电流分布201和202，以及与多个读取操作相关联的参考单元电流分布203。图2A示出了参考单元电流分布203与“0”状态漏极电流分布201在210处重叠的情况，而图2B示出了参考单元电流分布203和“1”状态漏极电流分布202在211处重叠的情况。在任一情况下，都将发生读取错误。可能由于包括工艺变化、温度变化等的多个因素而导致图2A和2B的重叠情形210和211。
图2C示出了晶体管单元“0”状态与“1”状态漏极电流分布201与202在212相互重叠的情况。这可能是由于浮体晶体管无电容器存储单元的易失性质导致的。即，从浮沟体区域的渗漏可导致单元晶体管的阈值电压Vth漂移。因而，有必要以与刷新传统的电容器型DRAM单元非常相同的方式，来周期性地刷新浮体晶体管无电容器存储单元。
除了上述的读取错误的倾向外，传统的浮体晶体管无电容器存储单元DRAM器件还有需要提供用来生成参考电流的参考电流生成器、参考存储单元以及其他电路的缺点。当尝试增加存储器件的密度时，这些可能成为负担而且，在用于刷新参考存储单元的刷新操作中消耗了额外的时间。
发明内容
根据本发明的一个方面，提供了一种半导体存储器件，其包括存储单元阵列，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。
根据本发明的另一方面，提供了一种半导体存储器件，其包括存储单元阵列，该存储单元阵列包括按行和列布置的多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。该存储器件还包括被连接到单位存储单元的相应奇行的多个奇位线对，其中每个奇位线对包括被连接到每个相应奇行的第一浮体晶体管无电容器存储单元的第一奇位线、以及被连接到每个相应奇行的第二浮体晶体管无电容器存储单元的第二奇位线。该存储器件还包括被连接到单位存储单元的相应偶行的多个偶位线对，其中每个偶位线对包括被连接到每个相应偶行的第一浮体晶体管无电容器存储单元的第一偶位线、以及被连接到每个相应偶行的第二浮体晶体管无电容器存储单元的第二偶位线。该存储器件还包括：奇和偶读出电路；奇和偶读出位线对，分别被可操作地耦接到奇和偶读出电路；奇位线选择器，其选择性地将从多个奇位线对中选择的奇位线对耦接到奇读出位线对；以及偶位线选择器，其选择性地将从多个偶位线对中选择的偶位线对耦接到偶读出位线对。
根据本发明的再一方面，提供了一种半导体存储器件，其包括存储单元阵列，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括位于第一存储块阵列中的第一浮体晶体管无电容器存储单元、以及位于第二存储块阵列中的互补的第二浮体晶体管无电容器存储单元。该存储器件还包括被可操作地耦接到位于第一存储块阵列中的对应的第一浮体晶体管无电容器存储单元的多个第一位线、以及被可操作地连接到位于第二存储块阵列中的对应的第二浮体晶体管无电容器存储单元的多个第二位线。该存储器件还包括：读出电路，其可操作地位于第一和第二存储块阵列之间；读出位线对，其被可操作地耦接到该读出电路；第一位线选择器，其选择性地将多个第一位线中的第一位线耦接到读出位线对中的一个；以及第二位线远择器，其选择性地将多个第二位线中的第二位线耦接到读出位线对中的另一个。
根据本发明的再一方面，提供了一种将数据写入到包括浮体晶体管无电容器存储单元的半导体存储器件中的方法。该方法包括：将第一浮体晶体管无电容器存储单元的阈值电压设置到第一阈值电压；以及将第二浮体晶体管无电容器存储单元的阈值电压设置到第二阈值电压。该第一和第二浮体晶体管无电容器存储单元构成单位存储单元，并且，由第一和第二浮体晶体管无电容器存储单元的第一和第二阈值电压状态的差来定义向每个单位存储单元中写入的逻辑值。
根据本发明的再一方面，提供了一种读取包括浮体晶体管无电容器存储单元的半导体存储器件的数据的方法。该方法包括：确定第一浮体晶体管无电容器存储单元的阈值电压状态；以及确定第二浮体晶体管无电容器存储单元的阈值电压状态。其中，该第一和第二浮体晶体管无电容器存储单元构成单位存储单元，并且，该方法还包括：根据第一和第二浮体晶体管无电容器存储单元的第一和第二阈值电压状态的差，来确定每个单位存储单元的逻辑值。
附图说明
参考附图，从下面的详细说明中，本发明的上述和其他方面和特征将变得更清楚，附图中：
图1是传统浮体晶体管无电容器存储单元的截面视图；
图2A到2C是示出传统浮体晶体管无电容器存储单元的单元电流分布的图；
图3是根据本发明的实施例的浮体晶体管无电容器存储单元存储器件的框图；
图4A和4B分别是根据本发明的实施例的偶和奇位线选择器的电路图；
图5是根据本发明的实施例的读出块的电路图；
图6是根据本发明的实施例的读出放大器的电路图；
图7是根据本发明的另一实施例的浮体晶体管无电容器存储单元存储器件的框图；
图8是根据本发明的另一实施例的读出块的电路图；
图9是根据本发明的实施例的浮体晶体管无电容器存储单元存储器件的框图；
图10A和10B分别是根据本发明的其他实施例的真(true)和排除(bar)位线选择器的电路图；以及
图11是根据本发明的实施例的浮体晶体管无电容器存储单元存储器件的框图。
具体实施方式
下面参考附图更完整地说明本发明，附图中示出了本发明的示例实施例。然而，本发明可以通过许多不同的形式来实施，并且不应被理解为限于此处阐述的示例。在附图中，可能夸大和/或为了简明而简化层和区域的尺寸和相对尺寸。而且，将理解的是，当元件或层被称为“在..之上”、“被连接到”或“被耦接到”另一元件或层时，其可以是直接在其他元件或层之上、被连接或耦接到其他元件或层，或者是可能存在居间元件或层。
现在将通过本发明的优选但非限制性实施例的方式来说明本发明。
图3是根据本发明的实施例的浮体晶体管无电容器存储单元存储器件的框图。
图3的存储器件包括存储单元阵列块BLK1，其包含多个子阵列块SBLK<1:m>、多个偶和奇位线(BL)选择器21-1<1:m>和20-2<1:m>、多个读出块22-1<1:m>和22-2<1:m>、行解码器24、列解码器26、位线选择信号生成器28、控制信号生成器30、以及命令解码器32。
存储单元阵列块BLK1的每个子阵列块SBLK包含多个浮体晶体管无电容器存储单元MC。应注意的是，为了简化，在图3中示出了单个存储单元阵列块BLK1，并且，存储器件包括相同配置的多个块BLK。
如上所述，每个存储单元阵列块BLK1包括多个子阵列块SBLK<1:m>。子阵列块SBLK<1:m>共享相同的字线WL。在图3中，为了简化，仅仅示出了单个字线WL1。
每个子阵列块SBLK包括多个位线BL<1:k>和多个互补位线BLB<1:k>。如图3所示，交替布置位线BL<1:k>和互补位线BLB<1:k>。在此将每个位线BL及其互补位线BLB一起称为“位线对”BL/BLB。因此，在此实施例的示例中，每个子阵列块SBLK有“k”个位线对BL/BLB。
在此实施例中，由在位线BL与参考电位(例如，接地)之间连接的第一浮体晶体管无电容器存储单元、以及在互补位线BLB与参考电位之间连接的第二浮体晶体管无电容器存储单元来定义“单位存储单元”。单位存储单元存储如由第一和第二浮体晶体管无电容器存储单元的互补阈值电压状态所指示的逻辑值。即，每个单位存储单元包括具有相反阈值电压状态的互补第一和第二浮体晶体管无电容器存储单元。在此实施例的示例中，浮体晶体管无电容器存储单元是NMOS型晶体管。
将每个单位存储单元的互补第一和第二浮体晶体管无电容器存储单元栅极连接到同一字线WL。
偶位线选择器20-1<1:m>和奇位线选择器20-2<1:m>位于各自子阵列块SBLK<1:m>的相对侧。将每个偶位线选择器20-1连接到各自子阵列块SBLK的k/2个偶数位线BL、以及k/2个偶数互补位线BLB。类似地，将每个奇位线选择器20-2连接到各自子阵列块SBLK的k/2个奇数位线BL、以及k/2个奇数互补位线BLB。
仍然参考图3，将读出块22-1<1:m>连接到各自的偶位线选择器20-1<1:m>，并且，将读出块22-2<1:m>连接到各自的奇位线选择器20-2<1:m>。具体地，在每个奇位线选择器20-2<1:m>和其对应的读出块22-2<1:m>之间连接互补读出位线SBL1<1:m>和SBL1B<1:m>。类似地，在每个偶位线选择器20-1<1:m>和其对应的读出块22-1<1:m>之间连接互补读出位线SBL2<1:m>和SBL2B<1:m>。
这里，将在后面更详细地说明偶和奇位线选择器20-1和20-2、以及读出块22-1和22-2的示例。
命令解码器32响应于命令信号COM，而生成激活命令ACT、读取命令RD、以及写入命令WD。
行解码器24响应于激活命令ACT，而解码第一行地址RA1，以激活字线WL中的对应的一个。
位线选择信号生成器28响应于激活命令ACT而解码第二行地址RA2，以激活位线选择信号BS<1:k/2>中的一个。(如先前所述的，“k”是每子阵列块SBLK的位线对BL/BLB的数目)。如图3所示，将位线选择信号BS<1:k/2>施加到偶和奇位线选择器20-1<1:m>和20-2<1:m>。
列解码器26响应于读取和写入命令RD和WR而解码列地址CA，以激活列选择信号CSL<1:m>中的对应的一个或多个。如图3所示，将列选择信号CSL<1:m>施加到各个读出块22-1<1:m>、以及各个读出块22-2<1:m>。
控制信号生成器30响应于激活命令ACT而选择性地激活读出放大器使能信号SEN和回写信号WB。具体地，在激活读出放大器使能信号SEN之后的预定时间，激活回写信号WB。如图3所示，将这些信号施加到读出块22-1<1:m>和22-2<1:m>。
在图3中还绘出了第一互补数据线D1和D1B、以及第二互补数据线D2和D2B。将第一互补数据线D1和D1B连接到读出块22-2<1:m>，并且，将第二互补数据线D2和D2B连接到读出块22-1<1:m>。
本领域的技术人员会熟知构造行解码器24、列解码器26、位线选择电路28、控制信号生成器30、以及命令解码器32的各种可能性。因此，在此为简明起见，省略了这些组件的详细电路配置的示例。
接着，将参考图4A和4B来说明图3的奇和偶位线选择器20-1和20-2的示例。具体地，图4A是示出偶位线选择器20-1的示例的电路图，而图4B是示出奇位线选择器20-2的示例的电路图。
如图4A所示，此示例的偶位线选择器包括在各个偶数位线对BL2/BLB2、BL4/BLB4、...、BLk/BLBk与互补读出位线SBL2/SBL2B之间连接的偶数NMOS晶体管对N18-2、N18-4、...、N18-k。如前所述，将互补读出位线SBL2/SBL2B连接到对应的读出块22-1。分别将偶数NMOS晶体管对N18-2、N18-4、...、N18-k栅极连接到位线选择信号BS<1:k/2>。如前所述，由位线选择信号生成器28生成位线选择信号BS<1:k/2>。图4A的偶位线选择器响应于位线选择信号BS<1:k/2>而选择性地将偶数位线对BL2/BLB2、BL4/BLB4、...、BLk/BLBk中的任一个连接到互补读出位线SBL2/SBL2B。
图4B的奇数位线选择器包括在各个奇数位线对BL1/BLB1、BL3/BLB3、...、BL(k-1)/BLB(k-1)与互补读出位线SBL1/SBL1B之间连接的奇数NMOS晶体管对N18-1、N18-3、...、N18-(k-1)。如前所述，将互补读出位线SBL1/SBL1B连接到对应的读出块22-2。分别将奇数NMOS晶体管对N18-1、N18-3、...、N18-(k-1)栅极连接到由位线选择信号生成器28生成的位线选择信号BS<1:k/2>。图4B的奇位线选择器响应于位线选择信号BS<1:k/2>而选择性地将奇数位线对BL1/BLB1、BL3/BLB3、...、BL(k-1)/BLB(k-1)中的任一个连接到互补读出位线SBL1/SBL1B。
图5是示出图3的读出块22-1<1:m>中的一个的示例的电路图。类似地各自配置图3的读出块22-2<1:m>，在此，为避免多余而省略其详细说明。
如图5所示，读出块22-1连接在互补读出位线SBL2/SBL2B之间(见图3和4)，并且，其包括电平限制器LM1和LM2、读出放大器SA、回写门WBG、锁存器LA、以及列选择门CSG。
电平限制器LM1包括：比较器COM2，其将读出位线SBL2的电压与限定电压VBLR进行比较；以及NMOS晶体管N10，其响应于比较器COM2的输出而将读出位线SBL2的电压限定为不超过限定电压VBLR。类似地，电平限制器LM2包括：比较器COM3，其将读出位线SBL2B的电压与限定电压VBLR进行比较；以及NMOS晶体管N11，其响应于比较器COM3的输出而将读出位线SBL2B的电压限定为不超过限定电压VBLR。
读出放大器SA由读出使能信号SEN启动，并且生成与来自读出位线SBL2和SBL2B的电流Ic和Icb相对应的电压。比较所述电压，并作为图5的节点“a”处的逻辑值而输出比较结果。例如，如果连接到读出位线SBL2的浮体晶体管无电容器存储单元(MC)是“1”，而连接到读出位线SBL2B的互补晶体管单元(MCB)是“0”，则电流Ic将大于电流Icb。这是因为，晶体管单元MC的阈值电压低于互补晶体管单元MCB的阈值电压。在此情况下，将逻辑值电压“0”施加到节点“a”。
锁存器电路LA包括反相器I3和I4，其由供电电压V1和V2驱动，并且用来将锁存器节点“b”驱动到与锁存器节点“a”相反的逻辑电平。供电电压V1是被用来将数据“1”写入互补晶体管单元MC和MCB之一的正电压，而供电电压V2是被用来将数据“0”写入互补晶体管单元MC和MCB中的另一个的负电压。例如，参见先前讨论的表1中用于写入“1”和写入“0”的漏极电压Vd值。给定这些示例，则V1将是大约1.5V，而V2将是大约-1.5V。
回写门WBG包括在节点“a”与读出位线SBL2B之间连接的NMOS晶体管N12、以及在节点“b”与读出位线SBL2之间连接的NMOS晶体管N13。由回写信号WB(来自图3的控制信号生成器30)在写入操作中使能回写门WBG，以将数据从节点“a”和“b”分别传送到读出位线SBL2B和SBL2。
列选择门CSG包括在节点“a”与数据线D2B之间连接的NMOS晶体管N14、以及在节点“b”与数据线D2之间连接的NMOS晶体管N15。由列选择信号CSL(来自图3的列解码器26)在读取和写入操作中使能列选择门WBG，以向和从数据线D2B和D2分别传送节点“a”和“b”的数据。
图6是示出图5的读出放大器SA的示例的电路图。如图所示，读出放大器SA包括电压转换器CV1和CV2、以及比较器COM4。将电压转换器CV1的节点“b1”连接到图5的电平限制器LM1，并且将电压转换器CV2的节点“b2”连接到图5的电平限制器LM2。
电压转换器CV1和CV2中的每个包括用作由读出使能信号SEN使能的电流源的PMOS晶体管P1、用作电流反射镜的PMOS晶体管P2和P3、以及用作二极管的NMOS晶体管N16。如本领域的技术人员会意识到的那样，在比较器COM4的各个输入Sn和SnB上，将读出位线电流Ic和Icb反射为电压。如前所述，比较器COM4将比较结果(逻辑“1”或“0”)输出到图5的节点“a”
现在，将描述图3-6的存储器件的操作。具体地，首先说明“激活”操作，其中，激活字线WL并选择读出线位SBL1和SBL2。在执行写入或读取操作之前执行激活操作。然后，将顺序说明写入和读取操作。
在激活操作中，行解码器24响应于激活命令ACT和第一行地址信号RA1，而将字线WL之一激活(到“高(HIGH)”)。而且，位线选择信号生成器28响应于激活命令ACT和第二行地址RA2，而激活位线选择信号BS<1:k/2>之一结果，偶位线选择器20-1将偶数位线对BL/BLB中的一个连接到读出位线SBL2和SBL2B，并且，奇位线选择器20-2将奇数位线对BL/BLB中的一个连接到读出位线SBL1和SBL1B。控制信号生成器30激活读出使能信号SEN和回写信号WB。响应于激活的读出使能信号SEN，启动每个读出块22-1和22-2中的读出放大器SA，由此，将在所选的读出位线对SBL/SBLB之间的电流差放大并表示为锁存器电路LA的节点“a”和“b”上的互补电压。响应于激活的回写信号WB，读出块22-1和22-2将互补电压恢复到所选的读出位线对SBL/SBLB。以此方式，进行刷新操作。
在写入操作中，命令解码器32解码写入命令WR，并且，列解码器26响应于写入命令WR和列地址CA，而激活列选择线CSL<1:m>之一。结果，打开相应的列选择门CSG，并且将数据线D1/D1B和D2/D2B上的互补写入数据传送到被连接到该激活的选择线CSL的读出块22-1和22-2的锁存器LA的节点“a”和“b”。此外，使能回写信号WB，以将互补写入数据从读出块22-1和22-2的锁存器LA的“a”和“b”传送到所选的读出位线对SBL/SBLB。
例如，当将数据“1”写入到被连接至奇数位线对BL/BLB的所选单位存储单元中时，将“高(HIGH)”电压施加到数据线D1，并将“低(LOW)”电压施加到数据线D1B。这样，“高”电压被施加到对应的锁存器LA的节点“b”，而“低”电压被施加到对应的锁存器LA的节点“a”。由此，将可能大于“高”电压的供电电压V1施加到读出位线SBL1，而将可能低于“低”电压的供电电压V2施加到读出位线SBL1B。这样，连接到读出位线SBL1的浮体晶体管无电容器存储单元MC存储数据“1”，而连接到读出位线SBL1B的浮体晶体管无电容器存储单元MC存储数据“0”。在此实施例的示例中，这些互补数据表示单位存储单元中的数据“1”。
在读取操作中，命令解码器32解码读取命令RD，并且，列解码器26响应于读取命令RD和列地址CA，而激活列选择线CSL<1:m>之一。结果，打开对应的列选择门CSG，并且将互补读取数据从连接到激活的选择线CSL的读出块22-1和22-2的锁存器LA的节点“a”和“b”传送到数据线D1/D1B和D2/D2B。
在上述实施例中，利用互补浮体晶体管无电容器存储单元来定义每个单位存储单元。这样，该实施例提供高密度无电容器存储单元结构的优点，而同时避免对参考(或虚拟单元)、参考电流生成器、以及读取晶体管单元的逻辑值所需的其他传统电路的需要。而且，通过避免提供参考单元，不会在刷新参考单元中消耗处理时间。
在上述参考图3到6而说明的实施例中，数据线DL1/DLB1和DL2/DLB2各自被用来从和向互补浮体晶体管无电容器存储单元读取和写入数据。现在，将参考图7和8来说明替换实施例，其中，提供了分离的读取和写入数据线
图7是根据本发明的另一实施例的存储器件的框图。除了以下不同点之外，图7与图3相同，所述不同点即：(a)图7示出了多个存储块BLK<1:i>、以及与其相关联的电路；(b)图7示出了不同的数据线结构，即，读取数据线RD1/RD1B和RD2/RD2B、以及写入数据线WD1和WD2；以及(c)图7的列选择器26’包括分离的读取列选择线RCSL<1:m>和写入列选择线WCSL<1:m>。
除了下面更详细讨论的内容之外，图7的实施例与图3的实施例相似。在所述两幅图中，由相同的附图标记指示相同的元件，并且，下面为避免多余而省略了对两个实施例之间的共同点的说明。
参考图7，存储器件包括位于每个存储块BLK<1:i>的相对侧上的读出块22-1<1:m>’和读出块22-2’<1:m>。与图3的实施例相同，将读出块22-1<1:m>’连接到对应的偶位线选择器20-1<1:m>，并且将读出块22-2<1:m>’连接到相应的奇位线选择器20-2<1:m>。而且，与图3的实施例不同的是，将读出块22-1<1:m>’连接到读取数据线RD2/RD2B和写入数据线WD2，并且将读出块22-2<1:m>’连接到读取数据线RD1/RD1B和写入数据线WD1。
图8是显示图7中示出的读出块22-11’的示例的电路图。类似地配置每个存储块BLK的其余读出块22-1<2:m>’和22-2<1:m>’。
参考图8，读出块22-11’包括电平限制器LM1和LM2、读出放大器SA、锁存器电路LA、以及回写门WBG。这些元件与先前说明的图5的相同附图标记的元件相似。
此外，读出块22-11’包括读取列选择门RCSG、以及写入列选择门WCSG。
读取列选择门RCSG包括在读取数据线RD2与参考电位(例如，接地)之间连接的NMOS晶体管N19和N20、以及在读取数据线RD2B与参考电位之间连接的NMOS晶体管N21和N22。将NMOS晶体管N19和N21栅极连接到读取列选择线RCSL。将NMOS晶体管栅极连接到锁存器电路LA的节点“b”，并且，将NMOS晶体管N22栅极连接到锁存器电路LA的节点“a”。
写入列选择门WCSG包括在写入数据线WD2与锁存器电路LA的节点“b”之间连接的NMOS晶体管N23。将NMOS晶体管N23的栅极连接到写入列选择线WCSL。
现在将说明图7-8的存储器件的操作。
在激活操作中，行解码器24响应于激活命令ACT和第一行地址信号RA1，而将字线WL之一激活(到“高”)。而且，位线选择信号生成器28响应于激活命令ACT和第二行地址RA2，而激活位线选择信号BS<1:k/2>之一。结果，偶位线选择器20-1将偶数位线对BL/BLB中的一个连接到读出位线SBL2和SBL2B，并且，奇位线选择器20-2将奇数位线对BL/BLB中的一个连接到读出位线SBL1和SBL1B。控制信号生成器30激活读出使能信号SEN和回写信号WB。响应于激活的读出使能信号SEN，启动每个读出块22-1<1:m>’和22-2<1:m>’中的读出放大器SA，由此将在所选的读出位线对SBL/SBLB之间的电流差放大、并表示为锁存器电路LA的节点“a”和“b”上的互补电压。响应于激活的回写信号WB，读出块22-1<1:m>’和22-2<1:m>’将互补电压恢复到所选的读出位线对SBL/SBLB。以此方式，进行刷新操作。
在写入操作中，命令解码器32解码写入命令WR，并且，列解码器26响应于写入命令WR和列地址CA而激活写入列选择线WCSL<1:m>之一。结果，打开对应的写入列选择门WCSG，并且，将写入数据线WD1和WD2上的写入数据传送到被连接到激活的写入列选择线WCSL的读出块22-1<1:m>’和22-2<1:m>’的锁存器电路LA的节点“b”。通过锁存器电路LA的操作而将互补数据自动地写入到节点“a”。此外，激活回写信号WB，以将互补写入数据从读出块22-1<1:m>’和22-2<1:m>’的锁存器电路LA的“a”和“b”传送到所选的读出位线对SBL/SBLB。
在读取操作中，命令解码器32解码读取命令RD，并且，列解码器26响应于读取命令RD和列地址CA，而激活读取列选择线RCSL<1:m>之一。结果，打开对应的读取列选择门RCSG，并且，将互补读取数据从连接到激活的读取列选择线RCSL的读出块22-1<1:m>’和22-2<1:m>’的锁存器电路LA的节点“a”和“b”传送到读取数据线RD1/RD1B和RD2/RD2B。
在上述实施例中，在每个存储块内的互补位线BL/BLB上交替布置形成每个单位存储单元的互补浮体晶体管无电容器存储单元MC。图9示出了可替代的“开位线”(open bit line)配置，其中，在不同的存储块中布置互补浮体晶体管无电容器存储单元。
图9是根据本发明的实施例的浮体晶体管无电容器存储单元存储器件的框图。
图9的存储器件包括：包含多个子阵列块SBLK1<1:m>的存储单元阵列块BLK1、包含多个子阵列块SBLK2<1:m>的存储单元阵列块BLK2、多个真(TRUE)和排除(BAR)位线(BL)选择器20-1<1:m>’和20-2<1:m>’、多个读出块22-2<1:m>’、行解码器24、列解码器26、位线选择信号生成器28’、控制信号生成器30、以及命令解码器32。
存储单元阵列块BLK1和BLK2一起构成存储器的单个块。尽管为简化而在图9中示出了单个存储块，但存储器件包括多个相同配置的块。
存储单元阵列块BLK1的每个子阵列块SBLK都包含多个“真”浮体晶体管无电容器存储单元MC，而存储单元阵列块BLK2的每个子阵列块SBLK都包含对应的多个“互补”浮体晶体管无电容器存储单元MC。即，与前面的实施例不同，定义每个单位存储单元的真和互补浮体晶体管无电容器存储单元位于不同的存储单元阵列块BLK1和BLK2中。
存储单元阵列块BLK1的子阵列块SBLK<1:m>共享相同的真字线WL1、而存储单元阵列块BLK2的子阵列块SBLK<1:m>共享相同的互补字线WL2。
存储单元阵列块BLK1的每个子阵列块SBLK包括多个真位线BL<1:k>，而存储单元阵列块BLK2的每个子阵列块SBLK包括多个互补位线BLB<1:k>。在此，将每个位线BL及其互补位线BLB统称为“位线对”。因此，在此实施例的示例中，每对子阵列块SBLK具有“k”个位线对。
与前面的实施例一样，由在位线BL与参考电位(例如，接地)之间连接的第一浮体晶体管无电容器存储单元、以及在互补位线BLB与参考电位之间连接的第二浮体晶体管无电容器存储单元定义“单位存储单元”。单位存储单元存储如由第一和第二浮体晶体管无电容器存储单元的互补阈值电压状态所指示的逻辑值。即，每个单位存储单元包括具有相反阈值电压状态的互补第一和第二浮体晶体管无电容器存储单元。在此实施例的示例中，浮体晶体管无电容器存储单元是NMOS型晶体管。
分别将每个单位存储单元的互补第一和第二浮体晶体管无电容器存储单元栅极连接到真字线WL1和互补字线WL2。
TRUE位线选择器20-1<1:m>’和BAR位线选择器20-2<1:m>’位于对应的读出块22-1<1:m>的相对侧、以及存储块BLK1与BLK2之间。将每个TRUE位线选择器20-1’连接到真位线BL，并将每个BAR位线选择器20-2连接到互补位线BLB。
仍然参考图3，将读出块22-1<1:m>连接到相应的TRUE和BAR位线选择器20-1<1:m>’和20-1<1:m>’。具体地，在每个TRUE和BAR位线选择器20-2<1:m>’和20-1<1:m>’与它们对应的读出块22-1<1:m>之间连接互补读出位线SBL1<1:m>和SBL1B<1:m>。
在此，在后面将更详细地说明TRUE和BAR位线选择器20-1’和20-2’、以及读出块22-1和22-2的示例。
命令解码器32响应于命令信号COM而生成激活命令ACT、读取命令RD、以及写入命令WD。
行解码器24响应于激活命令ACT而解码第一行地址RA1，以激活字线WL中的对应一个。
位线选择信号生成器28’响应于激活命令ACT而解码第二行地址RA2，以激活位线选择信号BS<1:k>中的一个。如图9所示，将位线选择信号BS<1:k>施加到TRUE和BAR位线选择器20-1<1:m>’和20-2<1:m>’。
列解码器26响应于读取和写入命令RD和WR而解码列地址CA，以激活列选择信号CSL<1:m>中的对应的一个或多个。如图9所示，将列选择信号CSL<1:m>施加到各自的读出块22-1<1:m>。
控制信号生成器32响应于激活命令ACT，而选择性地激活读出放大器使能信号SEN和回写信号WB。具体地，在激活读出放大器使能信号SEN之后的预定时间内，激活回写信号WB。如图9所示，将这些信号施加到读出块22-1<1:m>。
在图9中还绘出，将互补数据线D1和D1B连接到读出块22-2<1:m>。
接着，将参考图10A和10B说明图9的TRUE和BAR位线选择器20-1’和20-2’的示例。具体地，图10A是示出TRUE位线选择器20-1’的示例的电路图，而图10B是示出BAR位线选择器20-2’的示例的电路图。
如图10A所示，此示例的TRUE位线选择器20-1包括在相应的真位线对BL<1:k>与真读出位线SBL之间连接的NMOS晶体管N19-<1:k>。分别将NMOS晶体管N19-<1:k>栅极连接到由位线选择信号生成器28’生成的位线选择信号BS<1:k>。TRUE位线选择器20-1响应于位线选择信号BS<1:k>，而选择性地将真位线BL<1:k>中的任一个连接到真读出位线SBL。
此示例的BAR位线选择器20-2包括在相应的互补位线对BLB<1:k>与互补读出位线SBLB之间连接的NMOS晶体管N19-<1:k>。分别将NMOS晶体管N19-<1:k>栅极连接到由位线选择信号生成器28’生成的位线选择信号BS<1:k>。BAR位线选择器20-21响应于位线选择信号BS<1:k>，而选择性地将互补位线BLB<1:k>中的任一个连接到互补读出位线SBLB。
可以以与先前结合图5和6讨论的相同方式来配置读出块22-1<1:m>。
现在将说明图9、10A和10B的存储器件的操作。
在激活操作中，行解码器24响应于激活命令ACT和第一行地址信号RA1，而激活(到“高”)字线WL之一。而且，位线选择信号生成器28响应于激活命令ACT和第二行地址RA2，而激活位线选择信号BS<1:k>之一。结果，TRUE位线选择器20-1将真位线BL中的一个连接到真读出位线SBL，并且，BAR位线选择器20-2将互补位线对BLB中的对应的一个连接到互补读出位线SBL控制信号生成器30激活读出使能信号SEN和回写信号WB。响应于激活的读出使能信号SEN，启动每个读出块22-1中的读出放大器SA，由此，将在所选的读出位线对SBL/SBLB之间的电流差放大、并表示为锁存器电路LA的节点“a”和“b”上的互补电压(见图5)。响应于激活的回写信号WB，读出块22-1将互补电压恢复到所选的读出位线对SBL/SBLB。以此方式，进行刷新操作。
在写入操作中，命令解码器32解码写入命令WR，并且，列解码器26响应于写入命令WR和列地址CA，而激活列选择线CSL<1:m>之一。结果，打开相应的列选择门CSG(见图5)，并且，将数据线D1/D1B上的互补写入数据传送到被连接到激活的选择线CSL的读出块22-1的锁存器LA的节点“a”和“b”此外，激活回写信号WB，以将互补写入数据从读出块22-1的锁存器LA的“a”和“b”传送到所选的读出位线对SBL/SBLB。
在读取操作中，命令解码器32解码读取命令RD，并且，列解码器26响应于读取命令RD和列地址CA而激活列选择线CSL<1:m>之一。结果，打开对应的列选择门CSG，并且，将互补读取数据从连接到激活的选择线CSL的读出块22-1的电路LA的节点“a”和“b”传送到数据线D1/D1B。
现在，将参考图11的电路图来说明本发明的另一实施例。以与图7的实施例作为图3的实施例的修改的相同的方式，图11的实施例是图9的修改
即，除了以下不同点，图11与图9相同，所述不同点即：(a)图11示出了多个存储块BLK<1:i>及与其相关联的电路；(b)图11示出了不同的数据线结构，即，读取数据线RD1/RD1B和写入数据线WD1；以及(c)图11的列选择器26’包括分离的读取列选择线RCSL<1:m>和写入列选择线WCSL<1:m>。
除了下面更多讨论的内容，图11的实施例与图9的实施例相似。在所述两幅图中，由相同的附图标记指示相同的元件，并且，下面为避免多余而省略了对两个实施例之间的共同点的说明。
参考图11，存储器件包括位于对应TRUE和BAR位线选择器20-1<1:m>’与20-2’<1:m>之间的读出块22-2<1:m>’。与图9的实施例一样，将读出块22-2<1:m>’连接到对应的真读出位线SBL和互补读出位线SBLB。而且，与图9的实施例不同的是，将读出块22-2<1:m>’连接到读取数据线RD1和RD1B、以及写入数据线WD1。
可以以与先前结合图8说明的相同方式，来构造图11的读出块22-2<1:m>。
现在，将说明图11的存储器件的操作。
在激活操作中，行解码器24响应于激活命令ACT和第一行地址信号RA1，而将字线WL之一激活(到“高”)。而且，位线选择信号生成器28’响应于激活命令ACT和第二行地址RA2，而激活位线选择信号BS<1:k>之一。结果，TRUE位线选择器20-1’将真位线对BL中的一个连接到真读出位线SBL，并且，BAR位线选择器20-2’将互补位线BLB中的对应一个连接到互补读出位线SBL。控制信号生成器30激活读出使能信号SEN和回写信号WB。响应于激活的读出使能信号SEN，使能每个读出块22-2中的读出放大器SA，由此，将所选的读出位线对SBL/SBLB之间的电流差放大、并表示为锁存器电路LA的节点“a”和“b”上的互补电压(见图5)。响应于激活的回写信号WB，读出块22-2将互补电压恢复到所选的读出位线对SBL/SBLB。以此方式，进行刷新操作
在写入操作中，命令解码器32解码写入命令WR，并且列解码器26响应于写入命令WR和列地址CA而激活写入列选择线WCSL<1:m>之一。结果，打开对应的写入列选择门WCSG(见图8)，并且，将写入数据线WD1上的写入数据传送到被连接至激活的写入列选择线CSL的读出块22-2的锁存器电路LA的节点“b”。通过锁存器电路LA的操作，而将互补写入数据自动地施加到节点“a”。此外，激活回写信号WB，以将互补写入数据从读出块22-2的锁存器LA的“a”和“b”传送到所选的读出位线对SBL/SBLB。
在读取操作中，命令解码器32解码读取命令RD，并且，列解码器26响应于读取命令RD和列地址CA而激活读取列选择线RCSL<1:m>之一。结果，打开对应的读取列选择门CSG(见图8)，并且，将互补读取数据从连接到激活的读取列选择线RCSL的读出块22-2的锁存器电路LA的节点“a”和“b”传送到读取数据线RD1/RD1B。
上述的示例实施例的部分特征在于，通过利用互补浮体晶体管无电容器存储单元，来定义存储器件(如DRAM器件)的每个单位存储单元。这样，这些实施例提供高密度无电容器存储单元结构的优点，而同时避免对参考(或虚拟单元)、参考电流生成器、以及读取晶体管单元的逻辑值所需的其他传统电路的需要。而且，通过避免提供参考单元，不会在刷新参考单元中消耗处理时间。
前述是本发明的例证，并且不应解释为对本发明的限制。尽管已说明了本发明的一些示例实施例，但本领域的技术人员将很容易意识到，可以对示例实施例进行许多改变，而不会在实质上脱离本发明的新颖教导和优点。因此，希望所有这样的修改被包括在如权利要求所限定的本发明的范围内。因此，应该理解的是，前述是本发明的例证，而不应解释为限于所公开的特定实施例，并且，希望将对所公开实施例以及其他实施例的修改包括在所附权利要求的范围内。由下面的权利要求与在此包括的权利要求的等价物一起限定本发明。

Claims (22)

1.一种易失性半导体存储器件，包括：
存储单元阵列，其包括按行和列布置的多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元；
多个奇位线对，其被连接到单位存储单元的相应奇行，其中每个奇位线对包括被连接到每个相应奇行的第一浮体晶体管无电容器存储单元的第一奇位线、以及被连接到每个相应奇行的第二浮体晶体管无电容器存储单元的第二奇位线；
多个偶位线对，其被连接到单位存储单元的相应偶行，其中每个偶位线对包括被连接到每个相应偶行的第一浮体晶体管无电容器存储单元的第一偶位线、以及被连接到每个相应偶行的第二浮体晶体管无电容器存储单元的第二偶位线；
奇和偶读出电路；
奇和偶读出位线对，分别被可操作地耦接到奇和偶读出电路；
奇位线选择器，其选择性地将从多个奇位线对中选择的奇位线对耦接到奇读出位线对；以及
偶位线选择器，其选择性地将从多个偶位线对中选择的偶位线对耦接到偶读出位线对。
2.如权利要求1所述的易失性半导体存储器件，还包括被可操作地耦接到奇读出电路的第一互补数据线、以及被可操作地耦接到偶读出电路的第二互补数据线。
3.如权利要求2所述的易失性半导体存储器件，其中奇读出电路包括：(a)第一锁存器电路，其包括被可操作地耦接到第一互补数据线中的一个的第一锁存器节点、以及被可操作地耦接到第一互补数据线中的另一个的第二锁存器节点；以及(b)第一读出放大器，其包括分别被可操作地耦接到奇读出位线对的第一和第二输入、以及被可操作地耦接到第一锁存器电路的第一和第二锁存器节点中的一个的输出；以及
其中偶读出电路包括：(a)第二锁存器电路，其包括被可操作地耦接到第二互补数据线中的一个的第一锁存器节点、以及被可操作地耦接到第二互补数据线中的另一个的第二锁存器节点；以及(b)第二读出放大器，其包括分别 被可操作地耦接到偶读出位线对的第一和第二输入、以及被可操作地耦接到第二锁存器电路的第一和第二锁存器节点中的一个的输出。
4.如权利要求3所述的易失性半导体存储器件，还包括列解码器，其响应于列地址而生成列选择信号。
5.如权利要求4所述的易失性半导体存储器件，其中奇读出电路包括由列选择信号控制、并分别被耦接在第一锁存器电路的第一和第二锁存器节点与奇读出位线对之间的第一传送门，并且，
其中偶读出电路包括由列选择信号控制、并分别被耦接在第二锁存器电路的第一和第二锁存器节点与偶读出位线对之间的第二传送门。
6.如权利要求1所述的易失性半导体存储器件，还包括：被可操作地耦接到每个第一读出电路的第一数据写入线和第一互补数据读取线、以及被可操作地耦接到每个第二读出电路的第二数据写入线和第二互补数据读取线。
7.如权利要求6所述的易失性半导体存储器件，其中奇读出电路包括：(a)第一锁存器电路，其包括被可操作地耦接到第一互补数据读取线中的一个的第一锁存器节点、以及被可操作地耦接到第一互补数据读取线中的另一个并耦接到第一数据写入线的第二锁存器节点；以及(b)第一读出放大器，其包括分别被可操作地耦接到奇读出位线对的第一和第二输入、以及被可操作地耦接到第一锁存器电路的第一和第二锁存器节点中的一个的输出；以及
其中偶读出电路包括：(a)第二锁存器电路，其包括被可操作地耦接到第二互补数据读取线中的一个的第一锁存器节点、以及被可操作地耦接到第二互补数据读取线中的另一个并耦接到第二数据写入线的第二锁存器节点；以及(b)第二读出放大器，其包括分别被可操作地耦接到偶读出位线对的第一和第二输入、以及被可操作地耦接到第二锁存器电路的第一和第二锁存器节点中的一个的输出。
8.如权利要求7所述的易失性半导体存储器件，还包括列解码器，其响应于列地址和读取/写入命令而生成读取列选择信号和写入列选择信号。
9.如权利要求8所述的易失性半导体存储器件，其中奇读出电路还包括由读取列选择信号控制、并分别被可操作地耦接在第一锁存器电路的第一和第二锁存器节点与奇读出位线对之间的第一传送门，并且，
其中偶读出电路还包括由读取列选择信号控制、并分别被可操作地耦接在第二锁存器电路的第一和第二锁存器节点与偶读出位线对之间的第二传送 门。
10.如权利要求8所述的易失性半导体存储器件，其中奇读出电路还包括由写入列选择信号控制、并被可操作地耦接在第一锁存器电路的第二锁存器节点与第一数据写入线之间的第一传送门，以及
其中偶读出电路还包括由写入列选择信号控制、并被可操作地耦接在第二锁存器电路的第二锁存器节点与第二写入数据线之间的第二传送门。
11.如权利要求1所述的易失性半导体存储器件，其中由互补第一和第二浮体晶体管无电容器存储单元的阈值电压的差来定义每个单位存储单元的逻辑值。
12.一种易失性半导体存储器件，包括：
存储单元阵列，其包括多个单位存储单元，其中每个单位存储单元包括位于第一存储块阵列中的第一浮体晶体管无电容器存储单元、以及位于第二存储块阵列中的互补的第二浮体晶体管无电容器存储单元；
多个第一位线，其被可操作地耦接到位于第一存储块阵列中的对应的第一浮体晶体管无电容器存储单元；
多个第二位线，其被可操作地耦接到位于第二存储块阵列中的对应的第二浮体晶体管无电容器存储单元；
读出电路，其可操作地位于第一和第二存储块阵列之间；
读出位线对，被可操作地耦接到读出电路；
第一位线选择器，其选择性地将多个第一位线中的第一位线耦接到读出位线对中的一个；以及
第二位线选择器，其选择性地将多个第二位线中的第二位线耦接到读出位线对中的另一个。
13.如权利要求12所述的易失性半导体存储器件，还包括被可操作地耦接到读出电路的互补数据线。
14.如权利要求13所述的易失性半导体存储器件，其中读出电路包括：
锁存器电路，其包括被可操作地耦接到互补数据线中的一个的第一锁存器节点、以及被可操作地耦接到互补数据线中的另一个的第二锁存器节点，以及
读出放大器，其包括分别被可操作地耦接到读出位线对的第一和第二输入、以及被可操作地耦接到锁存器的第一和第二锁存器节点中的一个的输出。 
15.如权利要求14所述的易失性半导体存储器件，还包括列解码器，其响应于列地址而生成列选择信号。
16.如权利要求15所述的易失性半导体存储器件，其中读出电路包括由列选择信号控制、并被耦接在锁存器电路的第一和第二锁存器节点与读出位线对之间的传送门。
17.如权利要求12所述的易失性半导体存储器件，还包括被可操作地耦接到读出电路的数据写入线和互补数据读取线。
18.如权利要求17所述的易失性半导体存储器件，其中读出电路包括：
锁存器电路，包括被可操作地耦接到互补数据读取线中的一个的第一锁存器节点、以及被可操作地耦接到互补数据读取线中的另一个并耦接到数据写入线的第二锁存器节点，以及
读出放大器，包括分别被可操作地耦接到读出位线对的第一和第二输入、以及被可操作地耦接到锁存器的第一和第二锁存器节点中的一个的输出。
19.如权利要求18所述的易失性半导体存储器件，还包括列解码器，其响应于列地址和读取/写入命令而生成读取列选择信号和写入列选择信号。
20.如权利要求19所述的易失性半导体存储器件，其中读出电路还包括由读取列选择信号控制、并被可操作地耦接在锁存器电路的第一和第二锁存器节点与读出位线对之间的传送门。
21.如权利要求19所述的易失性半导体存储器件，其中读出电路还包括由写入列选择信号控制、并被可操作地耦接在锁存器电路的第二锁存器节点与数据写入线之间的传送门。
22.如权利要求12所述的易失性半导体存储器件，其中由互补第一和第二浮体晶体管无电容器存储单元的阈值电压的差来定义每个单位存储单元的逻辑值。 
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