JPH03176890A - 複数ポート半導体メモリ - Google Patents

複数ポート半導体メモリ

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JPH03176890A
JPH03176890A JP1313410A JP31341089A JPH03176890A JP H03176890 A JPH03176890 A JP H03176890A JP 1313410 A JP1313410 A JP 1313410A JP 31341089 A JP31341089 A JP 31341089A JP H03176890 A JPH03176890 A JP H03176890A
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JP
Japan
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port
bit line
ports
transfer gate
transistor
Prior art date
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Pending
Application number
JP1313410A
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English (en)
Inventor
Satoshi Mizoguchi
溝口　敏
Yasuhiro Sugimoto
泰博 杉本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US07/621,978 priority patent/US5191553A/en
Priority to KR1019900019822A priority patent/KR910013282A/ko
Publication of JPH03176890A publication Critical patent/JPH03176890A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリに係り、特に複数ポートを有す
るスタティック型ランダムアクセスメモリ（ＳＲＡＭ）
に関する。
（従来の技術） 最近、画像信号メモリ等の分野では、デュアルポートあ
るいはトリプルポート等の複数ポートを有するＳＲＡＭ
セルから他のポートの状態とは無関係に読み出しが可能
なポートを少なくとも１ポート以上持つ複数ポートＳＲ
ＡＭが使用されている。
第３図は、従来のデュアルポートＳＲＡＭの一部を示し
ており、ここで、Ｖｃｃは電源電位（例えば５Ｖ）　　
Ｖｓｓは接地電位、ＭＣはデュアルポートＳＲＡＭセル
、Ｄｉｎｌ、Ｄｉｎｌは第１ポートの相補的な書き込み
データ、Ｄｉｎ２、Ｄｉｎ２は第２ポートの相補的な書
き込みデータ、Ｄｏｕｔｌ、Ｄｏｕ　ｔ　１は第１ポー
トの相補的な読み出しデータ、Ｄｏｕｔ２、Ｄｏｕｔ２
は第２ポートの相補的な読み出しデータである。上記Ｓ
ＲＡＭセルには、第１ポート用の相補的なビット線対Ｂ
ＬＩ、ＢＬｌおよび第１ポート用のワド線ＷＬＩが接続
されており、上記第１ポート用のビット線対ＢＬＩ、Ｂ
ＬＩには第１ポート用の書き込み用のクロックドインバ
ータＣＶＩ、ＣＶＩの出力端が接続されると共に、第１
ポート用のＣＭＯＳカレントミラー型のビット線センス
アンプＣＭＳＡＩの入力端が接続□されている。同様に
、上記ＳＲＡＭセルＭＣには、第２ポート用の相補的な
ビット線対ＢＬ２、ＢＬ２および第２ポート用のワード
線ＷＬ２が接続されており、上記第２ポート用のビット
線対ＢＬ２、ＢＬ２には第２ポート用の書き込み用のク
ロックドインバータＣＶ２、ＣＶ２の出力端が接続され
ると共に、第２ポート用のＣＭＯＳカレントミラー型の
ビット線センスアンプＣＭＳＡ２の入力端が接続されて
いる。
上記第１ポート用の書き込み用のクロックドインバータ
ＣＶ１、ＣＶｌは読み出し時に低レベル（“Ｌ′）、書
き込み時に高レベル（“Ｈ”）になる第１ポート用の反
転制御信号（Ｒ／Ｗ）１により駆動され、第２ポート用
の書き込み用のクロックドインバータＣｖ２、ＣＶ２は
読み出し時にＬ”レベル、書き込み時に”Ｈ“レベルに
なる第２ポート用の反転制御信号（Ｒ／Ｗ）２により駆
動される。
上記デュアルポートＳＲＡＭセルＭＣは、フリップフロ
ップ（クロス接続された負荷用の２個のＰチャネルＭＯ
ＳトランジスタＰ１およびＰ２と、クロス接続された駆
動用の２個のＮチャネルＭＯＳトランジスタＮ１および
Ｎ２とからなる）ＦＦがＶＣＣ電源と接地端との間に接
続され、このフリップフロップＦＦの一対の入出力ノー
ドＮ１Ｎに第１ポート用のトランスファゲート用のＮチ
ャネルＭＯ８）ランジスタ対Ｔ１、Ｔ１の各一端が接続
され、同じく上記フリップフロップＦＦの一対の入出力
ノードＮ、Ｎに第２ポート用のトランスファゲート用の
ＮチャネルＭＯＳトランジスタ対Ｔ２、Ｔ２の各一端が
接続されてなる。上記ＮチャネルＭＯ８）ランジスタ対
Ｔ１、Ｔ１の各ゲートおよび各他端は対応して第１ポー
ト用のワード線ＷＬＩおよびビット線対ＢＬＩ、ＢＬＩ
に接続されている。また、上記ＮチャネルＭＯＳトラン
ジスタ対Ｔ２、Ｔ２の各ゲートおよび各他端は対応して
第２ポート用のワード線ＷＬ２およびビット線対ＢＬ２
、ＢＬ２に接続されている。
従って、上記デュアルポートＳＲＡＭセルに対して、第
１ポートによる読み出し／書き込み動作と第２ポートに
よる読み出し／書き込み動作とをそれぞれ独立して行う
ことが可能になっている。
しかし、上記したようなデュアルポートＳＲＡＭにおい
ては、ＳＲＡＭセルＭＣに対する第１ポートあるいは第
２ポートからの読み出し時に、ビット線対ＢＬＩ、ＢＬ
ＩあるいはＢＬ２、ＢＬ２の電位は接地電位から電源電
位Ｖｃｃまで変化する。この場合、ビット線対ＢＬＩ、
ＢＬＩおよびＢＬ２、Ｂ　Ｌ　２　ハ多数（７）　Ｓ　
ＲＡ　Ｍ　−１？　ルＭ　Ｃ−・・が接続されており、
寄生容量が大きいので、読み出し時に選択されたＳＲＡ
ＭセルＭＣがビット線対ＢＬＩ、ＢＬＩあるいはＢＬ２
、ＢＬ２の大きな寄生容量を充、放電しなければならず
、読み出し時間が長くなるという問題がある。
一方、Ｂｉ（バイポーラ）−０ＭＯ８（相補性絶縁ゲー
ト型）技術により形成される高速のシングルポートＳＲ
ＡＭにおいて、エミッタ結合型のビット線センスアンプ
の入力側にベース接地回路を挿入したカレントセンシン
グ回路により、読み出し時におけるビット線の電位振幅
を小さくし、ビット線の寄生容量による読み出し時間の
遅れを減少サセル方法が、文献（１９８９ＳＹＭＰＯ８
ＩＵＭ　０ＮＶＬＳＩ　ＣＩＲＣＵＩＴＳ、　Ｄｉｇｅ
ｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ。
ｐ［１７−ｐ８８）に示されている。
そこで、上記カレントセンシング回路を複数ポー　トＳ
ＲＡＭの任意のポートに使用することが考えられるが、
複数ポートＳＲＡＭの場合には、同一のＳＲＡＭセルに
対しであるポートから書き込みを行っている時にカレン
トセンシング回路を用いたポートから読み出しを行う時
にカレントセンシング回路を用いたポートのビット線の
電位が書き込み動作に悪影響を及ぼさないように工夫す
る必要がある。
（発明が解決しようとする課題） 上記したように従来の複数ポート半導体メモリは、読み
出し時に選択されたメモリセルがビット線対の大きな寄
生容量を充、放電しなければならず、読み出し時間が長
くなるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、高速の読み出しおよび安定な書き込みが可能
になる複数ポート半導体メモリを提供することにある。
［発明の構成コ （課題を解決するための手段） 本発明は、複数ポートを有するスタティック型のメモリ
セルから他のポートの状態とは無関係に読み出しが可能
なポートを少なくとも１ポート以上持つ複数ポート半導
体メモリにおいて、上記複数ポートのうちの少なくとも
１ポートのビット線センスアンプの入力側には、ビット
線にエミッタが接続され、ベースに読み出し／書き込み
制御信号が印加されるバイポーラトランジスタおよびこ
のバイポーラトランジスタのコレクタと電源電位と間に
接続された抵抗を具備し、上記バイポーラトランジスタ
のコレクタから出力が取り出されるベース接地回路が挿
入されており、前記メモリセルの複数ポートのうちの上
記ベース接地回路が接続されているポートのビット線対
に接続されているトランスファゲートのドレイン・ソー
ス間トランスコンダクタンスの値は、上記ベース接地回
路が接続されていない他のポートのビット線対に接続さ
れているメモリセルのトランスファゲートのドレイン・
ソース間トランスコンダクタンスの値よりも小さくなる
ように設定されていることを特徴とする。
（作用） 例えば第１ポートから書き込みを行っている時にベース
接地回路が挿入されている第２ポートから読み出しを行
う場合、第２ポートのベース接地回路のトランジスタの
ベースに印加される制御信号は、第２ポート用のビット
線対に接続されているメモリセルのトランスファゲート
が十分動作するような電圧が印加される。この時、メモ
リセルの記憶内容によって第２ポート用のビット線対の
各ビット線の電位が決まり、これに応じてビット線セン
スアンプの相補的な読み出しデータが決まる。
この場合、第２ポート用のポートのビット線の電位がベ
ース接地回路のトランジスタのエミッタ電位で一定に保
たれても、第１ポート用の書き込み回路からメモリセル
のフリップフロップを反転させるのに必要な電位を加え
ることができるようになっている。即ち、第１ポート用
の書き込み回路の駆動能力が十分大きいとすると、メモ
リセルセル内のフリップフロップの入出力ノードに加わ
る電圧は、第２ポート用のトランスファゲートと第１ポ
ート用のトランスファゲートとのドレイン・ソース間ト
ランスコンダクタンス（Ｇｄｓ）の０ 比によって決まるが、第２ポートの読み出し時には第２
ポート用のトランスファゲートのＧｄｓの値が第１ポー
ト用のトランスファゲートのＧｄｓの値よりも小さくな
るように設定されているので、第１ポートからのデータ
をメモリセルに対して安定かつ確実に書き込むことがで
きる。
上記とは逆に、第２ポートからの書き込みと第１ポート
からの読み出しを同時に行う場合には、第２ポート用の
ベース接地回路のトランジスタのベースには、第２ポー
ト用のビット線の電位かベース接地回路のトランジスタ
のエミッタ電位で一定にクランプされないような低い電
圧の制御信号を印加し、第２ポート用の書き込み回路を
駆動して第２ポートからのデータを書き込むことができ
る。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、デュアルポー）ＳＲＡＭの一部を示しており
、第３図を参照して前述した従来のデュ１］ アルポートＳＲＡＭと比べて、高速読み出しを要求され
るポート、例えば第２ポートにＣＭＯＳカレントミラー
型のビット線センスアンプに代えてカレントセンシング
回路が使用されている点と、Ｓ　ＲＡＭセルにおけるト
ランスファゲートのＧｄｓの値が後述するように設定さ
れている点が異なり、その他は同じであるので第３図中
と同一部分には同一符号を付してその説明を省略する。
上記カレントセンシング回路は、ビット線センスアンプ
ＳＡ２の２つの入力側にそれぞれ対応してベース接地回
路ＥＦ２ａＳＥＦ２ｂが挿入されている。上記各ベース
接地回路ＥＦ２ａ、ＥＦ２ｂは、第２ポート用のビット
線対の各ビット線（ＢＬ２あるいはＢＬ２）にエミッタ
が接続され、ベースには第２ポートの読み出し時に“Ｈ
”レベル、書き込み時に“Ｌ”レベルになる第２ポート
用の制御信号（Ｒ／Ｗ）２が印加されるＮＰＮ　トラン
ジスタＱ２、およびこのＮＰＮ　トランジスタＱ２のコ
レクタと電源電位Ｖｃｃと間に接続された抵抗Ｒ２を有
し、上記ＮＰＮ　トランジス］２ 夕Ｑ２のコレクタから相補的な読み出し信号（ＯＵＴ２
あるいは０ＵＴ２）が取り出される。
また、前記ビット線センスアンプＳＡ２は、上記相補的
な読み出し信号０ＵＴ２．０ＵＴ２がそれぞれのベース
に対応して入力する増幅用の差動対をなすＮＰＮトラン
ジスタＱ２１、Ｑ２２と、このＮＰＮ　）ランジスタＱ
２１、Ｑ２２のエミッタ共通接続点と接地電位との間に
接続された定電流源Ｉ２と、電源電位Ｖｅｃと上記ＮＰ
Ｎ　トランジスタＱ２１、Ｑ２２の各コレクタとの間に
接続された抵抗Ｒ２１、Ｒ２２とからなり、上記ＮＰＮ
トランジスタＱ２］、Ｑ２２の各コレクタから相補的な
読み出しデータＤｏｕｔ２、Ｄｏｕｔ２を出力する。
前記ＳＲＡＭセルＭＣの複数ポートのうちの上記ベース
接地回路ＥＦ２ａＳＥＦ２ｂが接続されている第２ポー
ト用のビット線対ＢＬ２、ＢＬ２に接続されているトラ
ンスファゲートＴ２、Ｔ２のＧｄｓの値が、上記ベース
接地回路Ｅ　Ｆ　２　ａ　５ＥＦ２ｂが接続されていな
い第１ポート用のピッ３ ト線対ＢＬＩ、ＢＬＩに接続されているＳ　ＲＡＭセル
ＭＣのトランスファゲートＴ１、Ｔ１のＧｄｓの値より
も小さくなるように設定されている。この設定は、第１
ポート用のトランスファゲートＴｌ、ＴＩと第２ポート
用のトランスファゲートＴ２、Ｔ２とのトランジスタサ
イズ比を最適化することで可能である。
なお、ＳＲＡＭセルＭＣにおけるクロス接続された負荷
用の２個のＰチャネルＭＯ５）ランジスタＰ１およびＰ
２に代えて、負荷用の２個の高抵抗を用いてもよい。
また、第１図において、ＳＲＡＭセルＭＣは１個しか図
示していないが、実際にはｎ行Ｘｍ列の行列状に配置さ
れており、同一行のＳＲＡＭセルＭＣ・・・は、第１ポ
ート用のワード線ＷＬＩに共通に接続されと共に、第２
ポート用のワード線ＷＬ２に共通に接続されている。ま
た、同一列のＳＲＡＭセルＭＣ・・・は、第１ポート用
のビット線対ＢＬＩ、ＢＬＩに共通に接続されと共に、
第２ポート用のビット線対ＢＬ２、ＢＬ２に共通に接４ 続されている。
次に、上記ＳＲＡＭセルＭＣに対する読み出し、書き込
み動作を説明する。ＳＲＡＭセルＭＣに対して、第１ポ
ートによる読み出し、書き込み動作と第２ポートによる
読み出し、書き込み動作とは、従来と同様にそれぞれ独
立して同時に行うことが可能になっているが、第２ポー
トにはカレントセンシング回路が使用されているので、
第２ポートの読み出し時におけるビット線ＢＬ２、ＢＬ
２の電位は、ベース接地回路ＥＦ２ａ、ＥＦ２ｂのＮＰ
Ｎ　）ランジスタＱ２のエミッタ電位で一定に保たれる
ので電位振幅が小さく、ビット線ＢＬ２、ＢＬ２の寄生
容量を充放電する必要がなくなるので読み出し時間の遅
れが減少し、高速読み出しが可能になっている。
ここで、第１ポートから書き込みを行っている時に第２
ポートから読み出しを行う場合の動作について説明する
。第２ポート用の書き込み用クロックドインバータＣＶ
２、ＣＶ２は反転制御信号（Ｒ／Ｗ）２により非活性状
態に制御され、べ５ ス接地回路ＥＦ２ａ、ＥＦ２ｂのＮ　Ｐ　Ｎ　＋−ラン
ジスタＱ２のベースに印加される制御信号（Ｒ／Ｗ）２
は、第２ポート用のビット線対ＢＬ２、ＢＬ２に接続さ
れているトランスファゲートＴ２、Ｔ２が十分動作する
ような電圧Ｖｒてあり、この時の第２ポート用のビット
線対ＢＬ２、ＢＬ２の電位は、Ｖｒ−ＶＢＦ、以上にな
る。ここで、ＶＢＥは上記ＮＰＮ　トランジスタＱ２の
ベース・エミッタ間電圧である。
いま、ＳＲＡＭセルＭＣの駆動用トランジスタＮ１がオ
ン状態、駆動用トランジスタＮ２がオフ状態である時に
は、ビット線ＢＬ２に接続されているトランスファゲー
トＴ２にドレイン電流が流れる。このドレイン電流はビ
ット線ＢＬ２に接続されている前記ベース接地回路ＥＦ
２ａのＮＰＮトランジスタＱ２のエミッタ電流に等しく
、このエミッタ電流に等しいコレクタ電流が前記抵抗Ｒ
２に流れることにより電圧降下が発生する。これにより
、ビット線センスアンプＳＡ２の増幅用のＮＰＮ　トラ
ンジスタＱ２１がオフになっている。
１に の時、ビット線ＢＬ２に接続されているトランスファゲ
ートＴ２にはドレイン電流が流れないので、ビット線Ｂ
Ｌ２に接続されている前記抵抗Ｒ２に流れず、ビット線
センスアンプＳＡ２の増幅用のＮＰＮ　）ランジスタＱ
２２はオンになっている。従って、ビット線センスアン
プＳＡ２の読み出しデータＤｏｕｔ２／Ｄｏｕｔ２が対
応して”Ｈ’　もしくは“Ｌ″レベルなる。
この場合、第２ポート用のポートのビット線ＢＬ２、Ｂ
Ｌ２の電位がベース接地回路Ｅ　ｐ　２　ａ　％ＥＦ２
ｂのＮＰＮ　トランジスタＱ２のエミッタ電位で一定に
保たれても、反転制御信号（Ｒ／Ｗ）１により活性化さ
れている第１ポート用の書き込み用クロックドインバー
タＣＶＩ、ＣＶＩからＳＲＡＭセルＭＣのフリップフロ
ップＦＦを反転させるのに必要な電位を加えることがで
きるようになっている。即ち、第１ポート用の書き込み
用クロックドインバータＣＶ１、ＣＶＩの駆動能力が十
分大きいとすると、ＳＲＡＭセルＭＣ内のフリップフロ
ップＦＦの入出力ノードＮに加わる電７ 圧は、第２ポート用のトランスファゲートＴ２と第１ポ
ート用のｌ・ランスファケートＴｌとのＧｄｓの比によ
って決まるが、本実施例では、第２ポート用のトランス
ファゲートＴ２のＧｄｓの値は、第１ポート用のトラン
スファゲートＴ１のＧｄ５Ｏ値よりも小さくなるように
設定されているので、第１ポートからのデータＤｉｎｌ
、ＤｉｎｌをＳＲＡＭセルＭＣに対して安定かつ確実に
書き込むことかできる。
上記とは逆に、第２ポートからの書き込みと第１ポート
からの読み出しを同時に行う場合には、反転制御信号（
Ｒ／Ｗ）１により第１ポート用の書き込み用クロックド
インバータＣＶＩ、ＣＶＩを非活性状態にし、第２ポー
ト用のベース接地回路ＥＦ２ａＳＥＦ２ｂのＮＰＮ　ト
ランジスタＱ２のベースには、第２ポート用のポートの
ビット線ＢＬ２、ＢＬ２の電位が上記ＮＰＮ　）ランジ
スタＱ２のエミッタ電位で一定にクランプされないよう
な低い電圧の制御信号（Ｒ／Ｗ）２を印加することによ
り、第２ポート用の書き込み用クロック８ ドインバータＣＶ２、ＣＶ２を駆動して第２ポトからの
データＤｉｎ２、Ｄｉｎ２を書き込むことができる。
第２図は、本発明の他の実施例に係るデュアルポー）Ｓ
ＲＡＭの一部を示しており、前記実施例のデュアルポー
トＳＲＡＭと比べて、全てのポートにカレントセンシン
グ回路が使用されている点と、ＳＲＡＭセルＭＣにおけ
るトランスファゲートＴＩ、Ｔ１およびＴ２、Ｔ２のト
ランジスタサイズは全てのポートで同じであるように設
定されている点が異なり、その他は同じであるので第１
図中と同一部分には同一符号を付してその説明を省略す
る。
なお、第１ポート用のカレントセンシング回路において
、各ベース接地回路ＥＦＩ　ａＳＥＦＩ　ｂは、ＮＰＮ
トランジスタＱ１および抵抗Ｒ１からなり相補的な読み
出し信号（ＯＵＴＩあるいは０ＵＴＩ）を出力する。ま
た、ビット線センスアンプＳＡＩは、増幅用の差動対を
なすＮＰＮ　）ランジスタＱｌｌ、Ｑ１２と、定電流源
■１と、抵９ 抗Ｒ１１、Ｒ１２とからなる。
次に、上記デュアルポートＳＲＡＭセルＭＣに対する読
み出し、書き込み動作を説明する。デュアルポー１−　
Ｓ　ＲＡ　ＭセルＭＣに対して、第１ポートによる読み
出し、書き込み動作と第２ポートによる読み出し、書き
込み動作とは、前記実施例と同様にそれぞれ独立して同
時に行うことが可能になっているが、全てのポートにカ
レントセンシング回路が使用されているので、各ポート
で高速読み出しが可能になっている。この場合、Ｓ　Ｒ
ＡＭセルＭＣにおけるトランスファゲートＴ］、Ｔ１、
Ｔ２、Ｔ２のトランジスタサイズは全てのポートで同じ
であるように設定されているので、各ポートで同様の読
み出しが行われる。
ここで、例えば第１ポートから書き込みを行っている時
に第２ポートから読み出しを行う場合の動作について説
明する。第２ポート用の書き込み用クロックドインバー
タＣＶ２、ＣＶ２は非活性状態にされ、第１ポートのベ
ース接地回路ＥＦ１ａ、ＥＦ１ｂのＮＰＮ　）ランジス
タＱ１の０ ベースには、第１ポートのビット線ＢＬＩ、ＢＬＩの電
位が上記ＮＰＮ　）ランジスタＱ１のエミッタ電位で一
定にクランプされないような低い電圧の制御信号（Ｒ／
Ｗ）１を印加する。また、第２ポートのベース接地回路
ＥＦ２ａ、ＥＦ２ｂのＮＰＮ　ｌ−ランジスタＱ２のベ
ースには、第２ポート用のビット線対ＢＬ２、ＢＬ２に
接続されているトランスファゲートＴ２、Ｔ２が十分動
作するような電圧Ｖ「の制御信号（Ｒ／Ｗ）２が印加さ
れる。この時の第２ポート用のビット線対ＢＬ２、ＢＬ
２の電位は、Ｖｒ−ＶＢＥ以上になる。
ここで、ＶＢＥは上記ＮＰＮ　トランジスタＱ２のベー
ス・エミッタ間電圧である。
いま、ＳＲＡＭセルＭＣの駆動用トランジスタＮ１がオ
ン状態、駆動用トランジスタＮ２がオフ状態である時に
は、ビット線ＢＬ２に接続されているトランスファゲー
トＴ２にドレイン電流が流れる。このドレイン電流はビ
ット線ＢＬ２に接続されている第２ポートのベース接地
回路ＥＦ２ａのＮＰＮトランジスタＱ２のエミッタ電流
に等し１ く、このエミッタ電流に等しいコレクタ電流が前記抵抗
Ｒ２に流れることにより電圧降下が発生する。これによ
り、ビット線センスアンプＳＡ２の増幅用のＮＰＮトラ
ンジスタＱ２１がオフになっている。この時、ビット線
ＢＬ２に接続されているトランスファゲートＴ２にはド
レイン電流が流れないので、ビット線ＢＬ２に接続され
ている前記抵抗Ｒ２に流れず、ビット線センスアンプＳ
Ａ２の増幅用のＮＰＮトランジスタＱ２２はオンになっ
ている。従って、ビット線センスアンプＳＡ２の読み出
しデータＤ　ｏ　ｕ　ｔ　２、Ｄｏｕｔ２が対応して“
Ｈ”Ｌ“レベルになる。
この場合、第２ポート用のポートのビット線ＢＬ２、Ｂ
Ｌ２の電位がベース接地回路ＥＦ２ａ。
ＥＦ２ｂのＮＰＮ　）ランジスタＱ２のエミッタ電位で
一定にクランプされても、第１ポート用の書き込み用ク
ロックドインバータＣＶＩ、ＣＶＩからＳ、　ＲＡ　Ｍ
セルのフリップフロップＦＦを反転させるのに必要な電
位を加えることができるようになっている。
２ 即ち、第１ポート用の書き込み用クロックドインバータ
ＣＶＩ、ＣＶＩの駆動能力が十分大きいトスると、ＳＲ
ＡＭセルＭＣ内のフリップフロップＦＦの入出力ノード
ＮＳＮに加わる電圧は、第２ポート用のトランスファゲ
ート（Ｔ２あるいはＴ２）と第１ポート用のトランスフ
ァゲート（ＴＩあるいはＴＩ）とのＧｄｓ比によって決
まるが、第２ポートの読み出し時には、第２ポート用の
ビット線ＢＬ２、ＢＬ２の電位がベース接地回路ＥＦ２
ａ、ＥＦ２ｂのＮＰＮ　）ランジスタＱ２のエミッタ電
位で一定にクランプされているのに対して、第１ポート
用のビット線（ＢＬＩあるいはＢＬｌ）が第１ポート用
の書き込み用クロックドインバータ（ＣＶＩあるいはＣ
ＶＩ）により例えばＯＶ（“Ｌ“レベル）に駆動された
場合には、第２ポート用のトランスファゲート（Ｔ２あ
るいはＴ２）のＧｄｓの値よりも、第１ポート用のトラ
ンスファゲート（Ｔ１あるいは７了）のＧｄｓの値が大
きくなり、第１ポートからのブタＤｉｎｌ、Ｄｉｎｌを
ＳＲＡＭセルＭＣに対し　３ て安定かつ確実に書き込むことができる。
なお、上記実施例は、メモリセルの全てがデュアルポー
１−　Ｓ　ＲＡ　Ｍセルである場合を示したが、一部の
メモリセルのみにデュアルポートＳＲＡＭセルを用いる
半導体メモリにも本発明を適用することができる。
また、上記実施例はデュアルポートＳＲＡＭを示したが
、本発明は、複数ポートを有するＳＲＡＭセルから他の
ポートの状態とは無関係に読み出しが可能なポートを少
なくとも１ポート以上持つ複数ポート半導体メモリに対
して一般的に適用できる。
［発明の効果］ 上述したように本発明によれば、高速の読み出しおよび
安定な書き込みが可能になる複数ポート半導体メモリを
実現できる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るデュアルポートＳＲＡ
Ｍの一部を示す回路図、第２図は本発明の他の実施例に
係るデュアルポートＳＲＡＭの一部４ 部を示す回路図、第３図は従来のデュアルポートＳＲＡ
Ｍの一部を示す回路図である。 ＭＣ・・・デュアルポートＳＲＡＭセル、ＦＦ・・・フ
リップフロップ、ＰＩ、Ｒ２・・・負荷用のＰチャネル
ＭＯＳトランジスタ、Ｎｌ、Ｎ２・・・駆動用のＮチャ
ネルＭＯ３）ランジスタ、Ｔ１．〒］−・・・第１ポー
ト用のトランスファゲート、Ｔ２．Ｔ２−・・第２ポー
ト用のトランスファゲート、Ｎ、Ｎ・・・一対の入出力
ノード、ＢＬｌ、、ＢＬＩ・・・第１ポート用のビット
線対、ＢＬ２．ＢＬ２・・・第２ポート用のビット線対
、ＷＬＩ・・・第１ポート用のワード線、Ｗ　Ｌ　２−
・・第２ポート用のワード線、ＥＦｌａ。 Ｅ　Ｆ　１．　ｂ・・・第１ポート用のベース接地回路
、ＥＦ２ａ、ＥＦ２ｂ・・・第２ポート用のベース接地
回路、Ｑｌ・・・第１ポート用のベース接地回路のＮＰ
Ｎ　）ランジスタ、Ｑ２・・・第２ポート用のベース接
地回路のＮＰＮ　）ランジスタ、Ｒ１・・・第１ポート
用のベース接地回路の抵抗、Ｒ２・・・第２ポート用の
ベース接地回路の抵抗、ＳＡＩ・・・第１ポート用のビ
ット線センスアンプ、ＳＡ２・・・第２ポ５ ト用のビット線センスアンプ、ＣＶＩ、ＣＶＩ・・・第
１ポート用の書き込み用のクロックドインバータ、ＣＶ
２．ＣＶ２・・・第２ポート用の書き込み用のクロック
ドインバータ、（Ｒ／Ｗ）１゜（Ｒ／Ｗ）１・・・第１
ポート用の制御信号および反ポート用の制御信号および
反転制御信号。

Claims (2)

    【特許請求の範囲】
  1. （１）複数ポートを有するスタティック型のメモリセル
    から他のポートの状態とは無関係に読み出しが可能なポ
    ートを少なくとも１ポート以上持つ複数ポート半導体メ
    モリにおいて、 上記複数ポートのうちの少なくとも１ポートのビット線
    センスアンプの入力側には、ビット線にエミッタが接続
    され、ベースに読み出し／書き込み制御信号が印加され
    るバイポーラトランジスタおよびこのバイポーラトラン
    ジスタのコレクタと電源電位と間に接続された抵抗を具
    備し、上記バイポーラトランジスタのコレクタから出力
    が取り出されるベース接地回路が挿入されており、前記
    メモリセルの複数ポートのうちの上記ベース接地回路が
    接続されているポートのビット線対に接続されているト
    ランスファゲートのドレイン・ソース間トランスコンダ
    クタンスの値は、上記ベース接地回路が接続されていな
    い他のポートのビット線対に接続されているメモリセル
    のトランスファゲートのドレイン、ソース間トランスコ
    ンダクタンスの値よりも小さくなるように設定されてい
    る ことを特徴とする複数ポート半導体メモリ。
  2. （２）複数ポートを有するスタティック型のメモリセル
    から他のポートの状態とは無関係に読み出しが可能なポ
    ートを少なくとも１ポート以上持つ複数ポート半導体メ
    モリにおいて、 上記複数ポートの全てのポートのビット線センスアンプ
    の入力側には、ビット線にエミッタが接続され、ベース
    に読み出し／書き込み制御信号が印加されるバイポーラ
    トランジスタおよびこのバイポーラトランジスタのコレ
    クタと電源電位と間に接続された抵抗を具備し、上記バ
    イポーラトランジスタのコレクタから出力が取り出され
    るベース接地回路が挿入されており、 前記複数ポートのメモリセルのトランスファゲートのト
    ランジスタサイズは、全てのポートで同じであるように
    設定されている ことを特徴とする複数ポート半導体メモリ。
JP1313410A 1989-12-04 1989-12-04 複数ポート半導体メモリ Pending JPH03176890A (ja)

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