JP2695285B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はダイナミック型半導体記憶装置に関するもの
である。
である。
従来の技術 近年、半導体集積回路の高集積化に伴い、半導体記憶
装置の大容量化が進んでいる。特に、ダイナミック型半
導体装置は、大容量化に有利であり、ビット単価が安い
等の理由から、様々な分野に利用されるようになってき
た。
装置の大容量化が進んでいる。特に、ダイナミック型半
導体装置は、大容量化に有利であり、ビット単価が安い
等の理由から、様々な分野に利用されるようになってき
た。
半導体記憶装置は、一般に、メモリーセルをマトリク
ス状に配列し、外部から与えられたアドレスによってあ
る特定のメモリーセルを選択し、このメモリーセルに対
してデータ読出し、書込みを行うものである。前記の特
定のメモリーセルの選択には、まず外部からのアドレス
を行選択用アドレス（以降、ロウ・アドレスと略する）
と列選択用アドレス（以降、コラム・アドレスと略す
る）に分け、前記ロウ・アドレスによって、前記メモリ
ーセル・マトリクスのある行（以降、ワード線と称す
る）を選択する。この選択によってワード線上の全ての
メモリーセルのデータは各メモリーセルに接続されてい
るビット線上に伝わる。
ス状に配列し、外部から与えられたアドレスによってあ
る特定のメモリーセルを選択し、このメモリーセルに対
してデータ読出し、書込みを行うものである。前記の特
定のメモリーセルの選択には、まず外部からのアドレス
を行選択用アドレス（以降、ロウ・アドレスと略する）
と列選択用アドレス（以降、コラム・アドレスと略す
る）に分け、前記ロウ・アドレスによって、前記メモリ
ーセル・マトリクスのある行（以降、ワード線と称す
る）を選択する。この選択によってワード線上の全ての
メモリーセルのデータは各メモリーセルに接続されてい
るビット線上に伝わる。
ダイナミック型半導体記憶装置の場合、各メモリーセ
ルの持つ容量が非常に少ない為、ビット線の電位変位が
非常に小さい。このために、前記ビット線には、センス
アンプが接続されており、このセンスアンプによって前
記ビット線の微小な電位変位を増幅することによって、
データの読出しを行っている。また、データの書込み時
は、前記のデータ読出し動作の後に、前記の選択された
ビット線に外部からデータを強制印加することによっ
て、任意のデータの書込みを行っている。
ルの持つ容量が非常に少ない為、ビット線の電位変位が
非常に小さい。このために、前記ビット線には、センス
アンプが接続されており、このセンスアンプによって前
記ビット線の微小な電位変位を増幅することによって、
データの読出しを行っている。また、データの書込み時
は、前記のデータ読出し動作の後に、前記の選択された
ビット線に外部からデータを強制印加することによっ
て、任意のデータの書込みを行っている。
また、あるワード線を選択した状態を保持したまま、
コラム・アドレスを変えることによって、同一ロウ・ア
ドレスのメモリーセルに対して、比較的短い時間で連続
的にデータの読出し，書込み動作が行える。
コラム・アドレスを変えることによって、同一ロウ・ア
ドレスのメモリーセルに対して、比較的短い時間で連続
的にデータの読出し，書込み動作が行える。
発明が解決しようとする課題 ところが、このような従来のダイナミック型半導体記
憶装置においては、１回の書込みサイクルでは、ある特
定アドレスのメモリーセルにしかデータを書込むことが
できない。このため、全てのメモリーセルに対してデー
タを書込むには、全アドレス数（ロウ・アドレス数×コ
ラム・アドレス数）に相当する書込みサイクルを実行す
る必要がある。例えば、１メガ・ビットのダイナミック
型半導体記憶装置の場合、1,048,576サイクルの書込み
サイクルを実行する必要がある。
憶装置においては、１回の書込みサイクルでは、ある特
定アドレスのメモリーセルにしかデータを書込むことが
できない。このため、全てのメモリーセルに対してデー
タを書込むには、全アドレス数（ロウ・アドレス数×コ
ラム・アドレス数）に相当する書込みサイクルを実行す
る必要がある。例えば、１メガ・ビットのダイナミック
型半導体記憶装置の場合、1,048,576サイクルの書込み
サイクルを実行する必要がある。
全メモリーセルのデータをクリア（又はプリセット）
したい場合においても、１回の書込みサイクルで１アド
レスのメモリーセルしかクリア（又はプリセット）でき
ない為、全アドレス数に相当する書込みサイクルを実行
しなければならないことになる。また、ある同一ワード
線上の全データをクリア（又はプリセット）したい場合
においても同様に、コラム・アドレス数に相当する書込
みサイクルを実行しなければならないことになる。
したい場合においても、１回の書込みサイクルで１アド
レスのメモリーセルしかクリア（又はプリセット）でき
ない為、全アドレス数に相当する書込みサイクルを実行
しなければならないことになる。また、ある同一ワード
線上の全データをクリア（又はプリセット）したい場合
においても同様に、コラム・アドレス数に相当する書込
みサイクルを実行しなければならないことになる。
このことは、前記ダイナミック型半導体記憶装置を使
用しているシステム全体の動作スピードを向上するうえ
での大きな妨げとなる。
用しているシステム全体の動作スピードを向上するうえ
での大きな妨げとなる。
本発明は前記課題を解決し、高速にデータのクリア
（又はプリセット）が可能なダイナミック型半導体記憶
装置を提供することを目的とする。
（又はプリセット）が可能なダイナミック型半導体記憶
装置を提供することを目的とする。
課題を解決するための手段 本発明の記憶装置は、ビット線のプリチャージ終了
後、センスアンプが動作していない状態で、リセット信
号およびプリセット信号に応答して、複数のビット線対
の各々のビット線を、プリチャージ電位と異なる第１ま
たは第２の電位にそれぞれ接続するようにしたものであ
る。
後、センスアンプが動作していない状態で、リセット信
号およびプリセット信号に応答して、複数のビット線対
の各々のビット線を、プリチャージ電位と異なる第１ま
たは第２の電位にそれぞれ接続するようにしたものであ
る。
作用 このようにすれば、同一ロウ・アドレスの全データの
クリアまたはプリセットを１回のサイクルで行い、さら
に全メモリーセル（ロウ・アドレス数×コラム・アドレ
ス数）のデータのクリアまたはプリセットをロウ・アド
レス数に相当するサイクルで行うことができる。このた
め全メモリーセルのクリアまたはプリセット動作を高速
化することができる。
クリアまたはプリセットを１回のサイクルで行い、さら
に全メモリーセル（ロウ・アドレス数×コラム・アドレ
ス数）のデータのクリアまたはプリセットをロウ・アド
レス数に相当するサイクルで行うことができる。このた
め全メモリーセルのクリアまたはプリセット動作を高速
化することができる。
実施例 以下、本発明の第１の実施例を第１図〜第５図ととも
に説明する。
に説明する。
第１図においては、２本のビット線,BL,NBLと２本の
ワード線W11,W12とが交差する部分のみを示している。
メモリーセルA11はデータ記憶用のキャパシタC11とメモ
リーセル選択用のトランジスタQ11とで構成されてい
る。キャパシタC11の一端はセルプレート電位（VCP）に
接続される。トランジスタQ11のドレインはビット線BL
に接続され、ゲートはワード線W11に接続される。メモ
リーセルA12はデータ記憶用のキャパシタC12とメモリー
セル選択用のトランジスタQ12とで構成されている。キ
ャパシタC12の一端はセルプレート電位（VCP）に接続さ
れる。トランジスタQ12のドレインはビット線NBLに接続
され、トランジスタQ12のゲートはワード線W12に接続さ
れる。ビット線BLの一端はビット線プリチャージ用のト
ランジスタQ13を介してビット線プリチャージ電圧線（V
BP）に接続される。ビット線NBLの一端はビット線プリ
チャージ用のトランジスタQ14を介してビット線プリチ
ャージ電圧線（BVP）に接続される。２本のビット線BL,
NBLはビット線イコライズ用のトランジスタQ15を介して
相互に接続されている。トランジスタQ13,Q14およびQ15
のゲートには、ビット線プリチャージ信号φBPが供給さ
れる。一方、ビット線BLの他端はビット線選択用のトラ
ンジスタQ16を介して後述するデータ出力アンプDOAの一
方の入力端子に接続される。ビット線NBLの他端はビッ
ト線選択用のトランジスタQ17を介してデータ出力アン
プDOAのもう一方の入力端子に接続される。これらのト
ランジスタQ16,Q17のゲートにはビット線選択信号φＢ
が供給される。
ワード線W11,W12とが交差する部分のみを示している。
メモリーセルA11はデータ記憶用のキャパシタC11とメモ
リーセル選択用のトランジスタQ11とで構成されてい
る。キャパシタC11の一端はセルプレート電位（VCP）に
接続される。トランジスタQ11のドレインはビット線BL
に接続され、ゲートはワード線W11に接続される。メモ
リーセルA12はデータ記憶用のキャパシタC12とメモリー
セル選択用のトランジスタQ12とで構成されている。キ
ャパシタC12の一端はセルプレート電位（VCP）に接続さ
れる。トランジスタQ12のドレインはビット線NBLに接続
され、トランジスタQ12のゲートはワード線W12に接続さ
れる。ビット線BLの一端はビット線プリチャージ用のト
ランジスタQ13を介してビット線プリチャージ電圧線（V
BP）に接続される。ビット線NBLの一端はビット線プリ
チャージ用のトランジスタQ14を介してビット線プリチ
ャージ電圧線（BVP）に接続される。２本のビット線BL,
NBLはビット線イコライズ用のトランジスタQ15を介して
相互に接続されている。トランジスタQ13,Q14およびQ15
のゲートには、ビット線プリチャージ信号φBPが供給さ
れる。一方、ビット線BLの他端はビット線選択用のトラ
ンジスタQ16を介して後述するデータ出力アンプDOAの一
方の入力端子に接続される。ビット線NBLの他端はビッ
ト線選択用のトランジスタQ17を介してデータ出力アン
プDOAのもう一方の入力端子に接続される。これらのト
ランジスタQ16,Q17のゲートにはビット線選択信号φＢ
が供給される。
２本のビット線BL,NBLの間には、４つのトランジスタ
Q22〜Q25からなるセンスアンプSAが接続されている。セ
ンスアンプSAと電源電位Vccの間には、センスアンプSA
のイネーブル・パルスφSAPによってオン・オフされる
トランジスタQ26が接続されている。センスアンプSAと
基準電位Vssの間には、センスアンプSAのイネーブル・
パルスφSANによってオン・オフされるトランジスタQ27
が接続されている。
Q22〜Q25からなるセンスアンプSAが接続されている。セ
ンスアンプSAと電源電位Vccの間には、センスアンプSA
のイネーブル・パルスφSAPによってオン・オフされる
トランジスタQ26が接続されている。センスアンプSAと
基準電位Vssの間には、センスアンプSAのイネーブル・
パルスφSANによってオン・オフされるトランジスタQ27
が接続されている。
メモリーセルA11,A12に書込まれる入力データDINは、
データ入力アンプDIAで増幅された後、２本のビット線B
L,NBLに供給される。メモリセルA11,A12から読出された
データは、２本のビット線BL,NBLを介してデータ出力ア
ンプDOAに供給され、出力端子DOUTから読出しデータ出
力される。データ入力アンプDIAは、書込みサイクル時
にイネーブル・パルスφINがハイレベル（以下“H"と称
す）になることによって活性化される。書込みサイクル
では、イネーブル・パルスφOUTがローレベル（以下
“L"と称す）であるから、データ出力アンプDOAは不活
性状態となる。逆に、読出しサイクルにおいては、イネ
ーブル・パルスφINが“L"、イネーブル・パルスφOUT
が“H"となる。その結果、データ入力アンプDIAは不活
性状態、データ出力アンプDOAは活性状態となる。
データ入力アンプDIAで増幅された後、２本のビット線B
L,NBLに供給される。メモリセルA11,A12から読出された
データは、２本のビット線BL,NBLを介してデータ出力ア
ンプDOAに供給され、出力端子DOUTから読出しデータ出
力される。データ入力アンプDIAは、書込みサイクル時
にイネーブル・パルスφINがハイレベル（以下“H"と称
す）になることによって活性化される。書込みサイクル
では、イネーブル・パルスφOUTがローレベル（以下
“L"と称す）であるから、データ出力アンプDOAは不活
性状態となる。逆に、読出しサイクルにおいては、イネ
ーブル・パルスφINが“L"、イネーブル・パルスφOUT
が“H"となる。その結果、データ入力アンプDIAは不活
性状態、データ出力アンプDOAは活性状態となる。
第１図の実施例において特徴的な構成は、一方のビッ
ト線BLと基準電位Vssの間にＮチャネルのトランジスタQ
18を接続し、もう一方のビット線NBLと基準電位Vssの間
にＮチャネルのトランジスタQ19を接続した点である。
トランジスタQ18のゲートにはリセット信号φＲが供給
され、トランジスタQ19のゲートにはプリセット信号φ
Ｐが供給される。
ト線BLと基準電位Vssの間にＮチャネルのトランジスタQ
18を接続し、もう一方のビット線NBLと基準電位Vssの間
にＮチャネルのトランジスタQ19を接続した点である。
トランジスタQ18のゲートにはリセット信号φＲが供給
され、トランジスタQ19のゲートにはプリセット信号φ
Ｐが供給される。
次に、第１図の実施例の動作を第２図〜第５図を参照
して説明する。
して説明する。
ビット線プリチャージ信号φBPが“H"になると、トラ
ンジスタQ13,Q14を介してビット線BLとビット線NBLはビ
ット線プリチャージ電位VBPにプリチャージされるとと
もに、トランジスタQ15を介してイコライズされる。ビ
ット線BL,NBLのプリチャージが終了すると、外部ロウ・
アドレスに従ってワード線が選択される。
ンジスタQ13,Q14を介してビット線BLとビット線NBLはビ
ット線プリチャージ電位VBPにプリチャージされるとと
もに、トランジスタQ15を介してイコライズされる。ビ
ット線BL,NBLのプリチャージが終了すると、外部ロウ・
アドレスに従ってワード線が選択される。
ここでは、ワード線WL11が選択される場合を説明す
る。ワード線WL11が“H"になるとキャパシタC11に蓄積
されていた電荷がトランジスタQ11を介してビット線BL
に転送される。そして、センスアンプSAのイネーブル・
パルスφSANが“H"になり、かつセンスアンプSAのイネ
ーブル・パルスφSAPが“L"になるとセンスアンプSAが
動作し、ビット線BLに転送されたデータが増幅される。
この状態でビット線選択信号φＢを“H"とし、データ入
力アンプDIAのイネーブル・パルスφINを“H"にする
（書込みサイクルなので、データ出力アンプDOAは不活
性状態）と、入力データDINが“H"の場合はメモリーセ
ルA11にデータ“H"が書込まれる。入力データDINが“L"
の場合は、データ“L"がメモリーセルA11に書込まれ
る。
る。ワード線WL11が“H"になるとキャパシタC11に蓄積
されていた電荷がトランジスタQ11を介してビット線BL
に転送される。そして、センスアンプSAのイネーブル・
パルスφSANが“H"になり、かつセンスアンプSAのイネ
ーブル・パルスφSAPが“L"になるとセンスアンプSAが
動作し、ビット線BLに転送されたデータが増幅される。
この状態でビット線選択信号φＢを“H"とし、データ入
力アンプDIAのイネーブル・パルスφINを“H"にする
（書込みサイクルなので、データ出力アンプDOAは不活
性状態）と、入力データDINが“H"の場合はメモリーセ
ルA11にデータ“H"が書込まれる。入力データDINが“L"
の場合は、データ“L"がメモリーセルA11に書込まれ
る。
次に、ワード線WL12が選択される場合を説明する。ワ
ード線WL12が“H"になるとキャパシタC12に蓄積されて
いた電荷がトランジスタQ12を介してビット線NBLに転送
される。そして、センスアンプSAのイネーブル・パルス
φSANが“H"になり、かつセンスアンプSAのイネーブル
・パルスφSAPが“L"になるとセンスアンプが動作し、
ビット線NBLに転送されたデータが増幅される。この状
態でビット線選択信号をφＢを“H"とし、データ入力ア
ンプDIAのイネーブル・パルスφINを“H"にする（書込
みサイクルなので、データ出力アンプDOAは不活性状
態）と、入力データDINが“H"の場合はメモリーセルA12
にデータ“L"が書込まれる。入力データDINが“L"の場
合はデータ“H"がメモリーセルA112に書込まれる。
ード線WL12が“H"になるとキャパシタC12に蓄積されて
いた電荷がトランジスタQ12を介してビット線NBLに転送
される。そして、センスアンプSAのイネーブル・パルス
φSANが“H"になり、かつセンスアンプSAのイネーブル
・パルスφSAPが“L"になるとセンスアンプが動作し、
ビット線NBLに転送されたデータが増幅される。この状
態でビット線選択信号をφＢを“H"とし、データ入力ア
ンプDIAのイネーブル・パルスφINを“H"にする（書込
みサイクルなので、データ出力アンプDOAは不活性状
態）と、入力データDINが“H"の場合はメモリーセルA12
にデータ“L"が書込まれる。入力データDINが“L"の場
合はデータ“H"がメモリーセルA112に書込まれる。
つまり、ビット線BLに接続されているメモリーセルに
は入力データと同相のデータが書込まれる。一方、ビッ
ト線NBLに接続されているメモリーセルには入力データ
と逆相のデータが書込まれることになる。
は入力データと同相のデータが書込まれる。一方、ビッ
ト線NBLに接続されているメモリーセルには入力データ
と逆相のデータが書込まれることになる。
なお、以上説明した通常のデータ読出し、書込みサイ
クルでは、リセット信号φR,プリセット信号φＰともに
“L"であり、トランジスタQ18,Q19はオフである。した
がってビット線BL,NBLは基準電位Vssに接続されない。
クルでは、リセット信号φR,プリセット信号φＰともに
“L"であり、トランジスタQ18,Q19はオフである。した
がってビット線BL,NBLは基準電位Vssに接続されない。
次に、データをクリアする場合を説明する。ビット線
のプリチャージ終了後、いずれかのワード線が選択され
た後で、かつセンスアンプが動作する前にリセット信号
φＲを“H"にする。これによりトランジスタQ18がオン
し、ビット線BLの電位を強制的に基準電位Vssにする。
一搬的に、メモリーセルの容量はビット線の容量よりは
るかに少ない（約1/10〜1/30）ため、どのメモリーセル
が選択されてもビット線NBLの電位は基準電位Vssより高
い。このためセンスアンプSAが動作した後には、ビット
線BLは“L"、ビット線NBLは“H"となる。
のプリチャージ終了後、いずれかのワード線が選択され
た後で、かつセンスアンプが動作する前にリセット信号
φＲを“H"にする。これによりトランジスタQ18がオン
し、ビット線BLの電位を強制的に基準電位Vssにする。
一搬的に、メモリーセルの容量はビット線の容量よりは
るかに少ない（約1/10〜1/30）ため、どのメモリーセル
が選択されてもビット線NBLの電位は基準電位Vssより高
い。このためセンスアンプSAが動作した後には、ビット
線BLは“L"、ビット線NBLは“H"となる。
この状態で、ビット線BLに接続されているメモリーセ
ルA11が選択されている場合はメモリーセルA11にはデー
タ“L"が書込まれる。（第２図参照）。ビット線NBLに
接続されているメモリーセルA12が選択されている場合
はメモリーセルA12には“H"が書込まれる（第３図参
照）。
ルA11が選択されている場合はメモリーセルA11にはデー
タ“L"が書込まれる。（第２図参照）。ビット線NBLに
接続されているメモリーセルA12が選択されている場合
はメモリーセルA12には“H"が書込まれる（第３図参
照）。
これらのデータを読出すとき、メモリーセルA11から
データを読出すと、書込まれたデータ“L"と同相のデー
タ“L"が出力される。一方、メモリーセルA12からデー
タを読出すと書込まれたデータ“H"と逆相のデータ“L"
が出力される。
データを読出すと、書込まれたデータ“L"と同相のデー
タ“L"が出力される。一方、メモリーセルA12からデー
タを読出すと書込まれたデータ“H"と逆相のデータ“L"
が出力される。
つまり、リセット信号φＲを“H"にした状態でワード
線を選択すると、１回のサイクルで選択されたワード線
上の全メモリーセルのデータはクリアされたことにな
る。したがって全メモリーセルをクリアするためにはロ
ウ・アドレス数（ワード線数に等しい）のサイクルのみ
を行えばよい。
線を選択すると、１回のサイクルで選択されたワード線
上の全メモリーセルのデータはクリアされたことにな
る。したがって全メモリーセルをクリアするためにはロ
ウ・アドレス数（ワード線数に等しい）のサイクルのみ
を行えばよい。
次に、データをプリセットする場合を説明する。
ビット線のプリチャージ終了後、いずれかのワード線
が選択された後で、かつセンスアンプが動作する前にプ
リセット信号φＰを“H"にする。これによりトランジス
タQ19がオンし、ビット線NBLの電位を強制的に基準電位
Vssにする。この後、センスアンプSAを動作させると、
ビット線BLは、“H"、ビット線NBLは“L"となる。
が選択された後で、かつセンスアンプが動作する前にプ
リセット信号φＰを“H"にする。これによりトランジス
タQ19がオンし、ビット線NBLの電位を強制的に基準電位
Vssにする。この後、センスアンプSAを動作させると、
ビット線BLは、“H"、ビット線NBLは“L"となる。
この状態え、ビット線BLに接続されているメモリーセ
ルA11が選択されている場合は、メモリーセルA11には
“H"が書込まれる。（第４図参照）。ビット線NBLに接
続されているメモリーセルA12が選択されている場合は
メモリーセルA12には“L"が書込まれる（第５図参
照）。
ルA11が選択されている場合は、メモリーセルA11には
“H"が書込まれる。（第４図参照）。ビット線NBLに接
続されているメモリーセルA12が選択されている場合は
メモリーセルA12には“L"が書込まれる（第５図参
照）。
これらのデータを読出すとき、メモリーセルA11から
データを読出すと書込まれたデータ“H"と同相のデータ
“H"が出力され、また、メモリーセルA12からデータを
読出すと書込まれたデータ“L"と逆相のデータ“H"が出
力される。
データを読出すと書込まれたデータ“H"と同相のデータ
“H"が出力され、また、メモリーセルA12からデータを
読出すと書込まれたデータ“L"と逆相のデータ“H"が出
力される。
つまり、プリセット信号φＰを“H"にした状態でワー
ド線を選択すると、１回のサイクルで、選択されたワー
ド線上の全メモリーセルのデータはプリセットされたこ
とになる。したがって全メモリーセルをプリセットする
ためにはロウ・アドレス数（ワード線数に等しい）のサ
イクルのみを行えばよい。
ド線を選択すると、１回のサイクルで、選択されたワー
ド線上の全メモリーセルのデータはプリセットされたこ
とになる。したがって全メモリーセルをプリセットする
ためにはロウ・アドレス数（ワード線数に等しい）のサ
イクルのみを行えばよい。
なお、第１図の実施例においては、トランジスタQ18,
Q19のソースを基準電位Vssに接続したが、第６図に示す
第２の実施例のように、トランジスタQ18,Q19のソース
を電源電位Vccに接続した場合においても、第１図と同
様のクリア・プリセット動作が行える。
Q19のソースを基準電位Vssに接続したが、第６図に示す
第２の実施例のように、トランジスタQ18,Q19のソース
を電源電位Vccに接続した場合においても、第１図と同
様のクリア・プリセット動作が行える。
リセット信号φR,プリセット信号φＰを“H"にするタ
イミングは、ワード線のプリチャージが終了した後、セ
ンスアンプが動作するまでの間であればよく、ワード線
を選択するタイミングとの時間関係は特に問題とならな
い。
イミングは、ワード線のプリチャージが終了した後、セ
ンスアンプが動作するまでの間であればよく、ワード線
を選択するタイミングとの時間関係は特に問題とならな
い。
次に、本発明の第３の実施例について、第７図〜第11
図とともに説明する。
図とともに説明する。
第７図において、第１図の実施例と同一機能をもつ回
路および素子には、第１図と同一の符号を付して説明を
省略する。
路および素子には、第１図と同一の符号を付して説明を
省略する。
第７図において、第１図と異なる点は次の通りであ
る。ビット線BLと電源電位Vccの間にＰチャネルのトラ
ンジスタQ20が接続される。トランジスタQ20のゲートに
はプリセット信号ＮφＰが供給される。プリセット信号
ＮφＰとφＰは互いに逆相の関係にある。一方、ビット
ラインNBLと電源電位Vccの間にＰチャネルのトランジス
タQ21が接続される。トランジスタQ21のゲートにはリセ
ット信号ＮφＲが供給される。リセット信号ＮφＲとφ
Ｒは互いに逆相の関係にある。
る。ビット線BLと電源電位Vccの間にＰチャネルのトラ
ンジスタQ20が接続される。トランジスタQ20のゲートに
はプリセット信号ＮφＰが供給される。プリセット信号
ＮφＰとφＰは互いに逆相の関係にある。一方、ビット
ラインNBLと電源電位Vccの間にＰチャネルのトランジス
タQ21が接続される。トランジスタQ21のゲートにはリセ
ット信号ＮφＲが供給される。リセット信号ＮφＲとφ
Ｒは互いに逆相の関係にある。
上述の４つのトランジスタQ18〜Q21のうち、トランジ
スタQ18,20はデータ・クリア用トランジスタとして動作
し、トランジスタQ21,Q22はデータ・プリセット用トラ
ンジスタとして動作する。
スタQ18,20はデータ・クリア用トランジスタとして動作
し、トランジスタQ21,Q22はデータ・プリセット用トラ
ンジスタとして動作する。
次に、第７図の実施例の動作を第８図〜第11図ととも
に説明する。
に説明する。
通常のデータ読出し、書込みサイクルでは、リセット
信号φR,リセット信号φＰが“L"である。したがってト
ランジスタQ18,Q19はオフであり、ビット線BL,NBLは基
準電位Vssに接続されない。一方、リセット信号ＮφR,
プリセット信号ＮφＰはともに“H"である。したがって
トランジスタQ20,Q21もオフであり、ビット線BL,NBLは
電源電位Vccに接続されない。その結果、通常のデータ
読出し，書込みサイクルでは、第１図に関連して先に説
明したものと全く同一のデータ読出し，書込み動作が行
われる。
信号φR,リセット信号φＰが“L"である。したがってト
ランジスタQ18,Q19はオフであり、ビット線BL,NBLは基
準電位Vssに接続されない。一方、リセット信号ＮφR,
プリセット信号ＮφＰはともに“H"である。したがって
トランジスタQ20,Q21もオフであり、ビット線BL,NBLは
電源電位Vccに接続されない。その結果、通常のデータ
読出し，書込みサイクルでは、第１図に関連して先に説
明したものと全く同一のデータ読出し，書込み動作が行
われる。
次に、データをクリアする場合を説明する。
ビット線のプリチャージ終了後、いずれかのワード線
が選択された後で、かつセンスアンプが動作する前にリ
セット信号φＲを“H"にする。これによりトランジスタ
Q18がオンし、ビット線BLの電位を強制的に基準電位Vss
にする。同じ期間内、すなわち、いずれかのワード線が
選択された後で、かつセンスアンプが動作する前にリセ
ット信号ＮφＲを“L"にする。これによりトランジスタ
Q21がオンし、ビット線NBLの電位を強制的に電源電位Vc
cにする。
が選択された後で、かつセンスアンプが動作する前にリ
セット信号φＲを“H"にする。これによりトランジスタ
Q18がオンし、ビット線BLの電位を強制的に基準電位Vss
にする。同じ期間内、すなわち、いずれかのワード線が
選択された後で、かつセンスアンプが動作する前にリセ
ット信号ＮφＲを“L"にする。これによりトランジスタ
Q21がオンし、ビット線NBLの電位を強制的に電源電位Vc
cにする。
この状態で、ビット線BLに接続されているメモリーセ
ルA11が選択されている場合は、メモリーセルA11にデー
タ“L"が書込まれる（第８図参照）。ビット線NBLに接
続されているメモリーセルA12が選択されている場合
は、メモリーセルA12に“H"が書込まれる（第９図参
照）。
ルA11が選択されている場合は、メモリーセルA11にデー
タ“L"が書込まれる（第８図参照）。ビット線NBLに接
続されているメモリーセルA12が選択されている場合
は、メモリーセルA12に“H"が書込まれる（第９図参
照）。
これらのデータを読み出すとき、メモリーセルA11か
らデータを読出すと、書込まれたデータと同期のデータ
“L"が出力される。一方、メモリーセルA12からデータ
を読出すと、書込まれたデータと逆相のデータ“H"が出
力される。
らデータを読出すと、書込まれたデータと同期のデータ
“L"が出力される。一方、メモリーセルA12からデータ
を読出すと、書込まれたデータと逆相のデータ“H"が出
力される。
つまり、リセット信号φＲを“H",リセット信号Ｎφ
Ｒを“L"にした状態でワード線を選択すると、１回のサ
イクルで、選択されたワード線上の全メモリーセルのデ
ータはクリアされたことになる。したがって全メモリー
セルをクリアするためにはロウ・アドレス数（ワード線
数に相当する）のサイクルを行えばよいことになる。
Ｒを“L"にした状態でワード線を選択すると、１回のサ
イクルで、選択されたワード線上の全メモリーセルのデ
ータはクリアされたことになる。したがって全メモリー
セルをクリアするためにはロウ・アドレス数（ワード線
数に相当する）のサイクルを行えばよいことになる。
特に、第７図の実施例におけるクリア・サイクルにお
いては、センスアンプを動作させる必要がないので、第
１図，第２図の実施例より、短いサイクル時間でデータ
のクリアが可能である。
いては、センスアンプを動作させる必要がないので、第
１図，第２図の実施例より、短いサイクル時間でデータ
のクリアが可能である。
次に、データをプリセットする場合を説明する。
ビット線プリチャージ終了後、いずれかのワード線が
選択された後で、かつセンスアンプが動作する前にプリ
セット信号φＰを“H"にする。これにより、トランジス
タQ19がオンし、ビット線NBLの電位を強制的に基準電位
Vssにする。同じ期間内にプリセット信号ＮφＰを“L"
にし、ビット線BLの電位を強制的に電源電位Vccにす
る。
選択された後で、かつセンスアンプが動作する前にプリ
セット信号φＰを“H"にする。これにより、トランジス
タQ19がオンし、ビット線NBLの電位を強制的に基準電位
Vssにする。同じ期間内にプリセット信号ＮφＰを“L"
にし、ビット線BLの電位を強制的に電源電位Vccにす
る。
この状態で、ビット線BLに接続されているメモリーセ
ルA11が選択されている場合は、メモリーセルA12にデー
タ“H"が書込まれる（第10図参照）。一方、ビット線NB
Lに接続されているメモリーセルA12が選択されている場
合は、メモリーセルA12にデータ“L"が書込まれる（第1
1図参照）。
ルA11が選択されている場合は、メモリーセルA12にデー
タ“H"が書込まれる（第10図参照）。一方、ビット線NB
Lに接続されているメモリーセルA12が選択されている場
合は、メモリーセルA12にデータ“L"が書込まれる（第1
1図参照）。
これらのデータを読出すとき、メモリーセルA11から
データを読出すと、書込まれたデータと同相のデータ
“H"が出力される。メモリーセルA12からデータを読出
すと、書込まれたデータと逆相のデータ“H"が出力され
る。
データを読出すと、書込まれたデータと同相のデータ
“H"が出力される。メモリーセルA12からデータを読出
すと、書込まれたデータと逆相のデータ“H"が出力され
る。
つまり、プリセット信号φＰを“H",プリセット信号
ＮφＰを“L"にした状態でワード線を選択すると、１回
のサイクルで、選択されたワード線上の全メモリーセル
のデータがプリセットされる。したがって、全メモリー
セルをプリセットするためには、ロウ・アドレス数（ワ
ード線数に等しい）のサイクルを行えばよい。
ＮφＰを“L"にした状態でワード線を選択すると、１回
のサイクルで、選択されたワード線上の全メモリーセル
のデータがプリセットされる。したがって、全メモリー
セルをプリセットするためには、ロウ・アドレス数（ワ
ード線数に等しい）のサイクルを行えばよい。
特に、第７図の実施例のプリセットサイクルにおいて
は、センスアンプを動作させる必要がないので、第１
図，第２図の実施例により、短いサイクル時間でデータ
のプリセットが可能である。
は、センスアンプを動作させる必要がないので、第１
図，第２図の実施例により、短いサイクル時間でデータ
のプリセットが可能である。
なお、第７図の実施例においても、リセット信号φR,
NφR,プリセット信号φP,NφＰを“H"にするタイミング
は、ワード線のプリチャージ終了後で、かつセンスアン
プが動作するまでの間であればよく、ワード線を選択す
るタイミングとの時間関係は特に問題とならない。
NφR,プリセット信号φP,NφＰを“H"にするタイミング
は、ワード線のプリチャージ終了後で、かつセンスアン
プが動作するまでの間であればよく、ワード線を選択す
るタイミングとの時間関係は特に問題とならない。
なお、第１図，第６図，第７図の各実施例において
は、２本のビット線と２本のワード線の交差する部分の
みを示したが、実際のダイナミック型半導体記憶装置に
おいては、多数のビット線と多数のワード線がマトリク
ス状に配列され、それらの交点にそれぞれメモリーセル
が接続されている。そして全てのビット線とワード線
に、第１図，第６図あるいは第７図に示したような関係
でトランジスタQ18−Q21が接続されていることは云うま
でもない。
は、２本のビット線と２本のワード線の交差する部分の
みを示したが、実際のダイナミック型半導体記憶装置に
おいては、多数のビット線と多数のワード線がマトリク
ス状に配列され、それらの交点にそれぞれメモリーセル
が接続されている。そして全てのビット線とワード線
に、第１図，第６図あるいは第７図に示したような関係
でトランジスタQ18−Q21が接続されていることは云うま
でもない。
発明の効果 本発明は、ビット線のプリチャージ後、複数のワード
線のうちいずれかのワード線が選択された後で、かつセ
ンスアンプが動作する前に、ビット線をプリチャージ電
位と異なる電位に接続するようにしたものであるから、
同一ロウ・アドレスの全データのクリアまたはプリセッ
トを１回のサイクルで行い、さらに全メモリーセル（ロ
ウ・アドレス数×コラム・アドレス数）のデータのクリ
アまたはプリセットをロウ・アドレス数に相当するサイ
クルで行うことができる。このため全メモリーセルのク
リアまたはプリセット動作を高速化することができる。
線のうちいずれかのワード線が選択された後で、かつセ
ンスアンプが動作する前に、ビット線をプリチャージ電
位と異なる電位に接続するようにしたものであるから、
同一ロウ・アドレスの全データのクリアまたはプリセッ
トを１回のサイクルで行い、さらに全メモリーセル（ロ
ウ・アドレス数×コラム・アドレス数）のデータのクリ
アまたはプリセットをロウ・アドレス数に相当するサイ
クルで行うことができる。このため全メモリーセルのク
リアまたはプリセット動作を高速化することができる。
第１図は本発明の第１の実施例におけるダイナミック型
半導体記憶装置の回路図、第２図は第１図において、ビ
ット線BLに接続されたメモリーセルが選択された場合の
クリア動作を示すタイミングチャート、第３図は第１図
において、ビット線NBLに接続されたメモリーセルが選
択された場合のクリア動作を示すタイミングチャート、
第４図は第１図において、ビット線BLに接続されたメモ
リーセルが選択された場合のプリセット動作を示すタイ
ミングチャート、第５図は第１図において、ビット線NB
Lに接続されたメモリーセルが選択された場合のプリセ
ット動作を示すタイミングチャート、第６図は本発明の
第２の実施例におけるダイナミック型半導体記憶装置の
回路図、第７図は本発明の第３の実施例におけるダイナ
ミック型半導体記憶装置の回路図、第８図は第７図にお
いて、ビット線BLに接続されたメモリーセルが選択され
た場合のクリア動作を示すタイミングチャート、第９図
は第７図において、ビット線NBLに接続されたメモリー
セルが選択された場合のクリア動作を示すタイミングチ
ャート、第10図は第７図において、ビット線BLに接続さ
れたメモリーセルが選択された場合のプリセット動作を
示すタイミングチャート、第11図は第７図において、ビ
ット線NBLに接続されたメモリーセルが選択された場合
のプリセット動作を示すタイミングチャートである。 BL,NBL……ビット線、W11,W12……ワード線、A11,A12…
…メモリーセル、C11,C12……データ記憶用のキャパシ
タ、Q11,Q12……メモリーセル選択用のトランジスタ、Q
13,Q14……ビット線プリチャージ用のトランジスタ、Q1
5……ビット線イコライズ用のトランジスタ、Q16,Q17…
…ビット線選択用のトランジスタ、Q18,Q20……データ
クリア用のトランジスタ、Q19,Q21……データプリセッ
ト用のトランジスタ、Q22〜25……センスアンプを構成
するトランジスタ、Q26,Q27……センスアンプを活性化
するトランジスタ、SA……センスアンプ、DIA……デー
タ入力アンプ、DOA……データ出力アンプ。
半導体記憶装置の回路図、第２図は第１図において、ビ
ット線BLに接続されたメモリーセルが選択された場合の
クリア動作を示すタイミングチャート、第３図は第１図
において、ビット線NBLに接続されたメモリーセルが選
択された場合のクリア動作を示すタイミングチャート、
第４図は第１図において、ビット線BLに接続されたメモ
リーセルが選択された場合のプリセット動作を示すタイ
ミングチャート、第５図は第１図において、ビット線NB
Lに接続されたメモリーセルが選択された場合のプリセ
ット動作を示すタイミングチャート、第６図は本発明の
第２の実施例におけるダイナミック型半導体記憶装置の
回路図、第７図は本発明の第３の実施例におけるダイナ
ミック型半導体記憶装置の回路図、第８図は第７図にお
いて、ビット線BLに接続されたメモリーセルが選択され
た場合のクリア動作を示すタイミングチャート、第９図
は第７図において、ビット線NBLに接続されたメモリー
セルが選択された場合のクリア動作を示すタイミングチ
ャート、第10図は第７図において、ビット線BLに接続さ
れたメモリーセルが選択された場合のプリセット動作を
示すタイミングチャート、第11図は第７図において、ビ
ット線NBLに接続されたメモリーセルが選択された場合
のプリセット動作を示すタイミングチャートである。 BL,NBL……ビット線、W11,W12……ワード線、A11,A12…
…メモリーセル、C11,C12……データ記憶用のキャパシ
タ、Q11,Q12……メモリーセル選択用のトランジスタ、Q
13,Q14……ビット線プリチャージ用のトランジスタ、Q1
5……ビット線イコライズ用のトランジスタ、Q16,Q17…
…ビット線選択用のトランジスタ、Q18,Q20……データ
クリア用のトランジスタ、Q19,Q21……データプリセッ
ト用のトランジスタ、Q22〜25……センスアンプを構成
するトランジスタ、Q26,Q27……センスアンプを活性化
するトランジスタ、SA……センスアンプ、DIA……デー
タ入力アンプ、DOA……データ出力アンプ。
Claims (1)
- 【請求項１】マトリクス状に配列された複数のビット線
対および複数のワード線と、 前記複数のビット線対と前記複数のワード線の交点にそ
れぞれ接続された複数のメモリーセルと、 前記複数のメモリーセルに蓄積されたデータを増幅する
複数のセンスアンプと、 前記複数のビット線対の各ビット線対に対して設けら
れ、前記複数のビット線対のプリチャージ終了後、前記
複数のセンスアンプが動作していない状態で、第１のリ
セット信号に応答して前記ビット線対のうちの第１のビ
ット線をプリチャージ電位と異なる第１の電位に接続す
る第１の接続手段と、 前記複数のビット線対の各ビット線対に対して設けら
れ、前記複数のビット線対のプリチャージ終了後、前記
複数のセンスアンプが動作していない状態で、前記第１
のリセット信号と逆相の第２のリセット信号に応答して
前記ビット線対のうちの第２のビット線を前記プリチャ
ージ電位および前記第１の電位と異なる第２の電位に接
続する第２の接続手段と、 前記複数のビット線対の各ビット線対に対して設けら
れ、前記複数のビット線対のプリチャージ終了後、前記
複数のセンスアンプが動作していない状態で、第１のプ
リセット信号に応答して前記第２のビット線を前記第１
の電位に接続する第３の接続手段と、 前記複数のビット線対の各ビット線対に対して設けら
れ、前記複数のビット線対のプリチャージ終了後、前記
複数のセンスアンプが動作していない状態で、前記第１
のプリセット信号と逆相の第２のプリセット信号に応答
して前記第１のビット線を前記第２の電位に接続する第
４の接続手段とを備えたダイナミック型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317357A JP2695285B2 (ja) | 1989-12-01 | 1990-11-20 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31363089 | 1989-12-01 | ||
| JP1-313630 | 1989-12-01 | ||
| JP2317357A JP2695285B2 (ja) | 1989-12-01 | 1990-11-20 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224194A JPH03224194A (ja) | 1991-10-03 |
| JP2695285B2 true JP2695285B2 (ja) | 1997-12-24 |
Family
ID=26567646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317357A Expired - Fee Related JP2695285B2 (ja) | 1989-12-01 | 1990-11-20 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695285B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPH0787033B2 (ja) * | 1987-03-30 | 1995-09-20 | 株式会社東芝 | 半導体メモリ |
| JPH01125794A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリセルマトリックス回路 |
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
-
1990
- 1990-11-20 JP JP2317357A patent/JP2695285B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03224194A (ja) | 1991-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |