JPH03224194A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH03224194A JPH03224194A JP2317357A JP31735790A JPH03224194A JP H03224194 A JPH03224194 A JP H03224194A JP 2317357 A JP2317357 A JP 2317357A JP 31735790 A JP31735790 A JP 31735790A JP H03224194 A JPH03224194 A JP H03224194A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000015654 memory Effects 0.000 claims abstract description 80
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000004044 response Effects 0.000 claims 3
- 239000003990 capacitor Substances 0.000 description 7
- 238000013500 data storage Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミック型半導体記憶装置に関するもので
ある。
ある。
従来の技術
近年、半導体集積回路の高集積化に伴い、半導体記憶装
置の大容量化が進んでいる。特に、ダイナミック型半導
体記憶装置は、大容量化に有利であり、ビット単価が安
い等の理由から、様々な分野に利用されるようになって
きた。
置の大容量化が進んでいる。特に、ダイナミック型半導
体記憶装置は、大容量化に有利であり、ビット単価が安
い等の理由から、様々な分野に利用されるようになって
きた。
半導体記憶装置は、一般に、メモリーセルをマトリクス
状に配列し、外部から与えられたアドレスによっである
特定のメモリーセルを選択し、このメモリーセルに対し
てデータを読出し、書込みを行うものである。前記の特
定のメモリーセルの選択には、゛まず外部からのアドレ
スを行選択用アドレス（以降、ロウ・アドレスと略する
）と列選択用アドレス（以降、コラム・アドレスと略す
る）に分け、前記ロウ・アドレスによって、前記メモリ
ーセル・マトリクスのある行く以降、ワード線と称する
）を選択する。この選択によってワード線上の全てのメ
モリーセルのデータは各メモリーセルの接続されている
ビット線上に伝わる。
状に配列し、外部から与えられたアドレスによっである
特定のメモリーセルを選択し、このメモリーセルに対し
てデータを読出し、書込みを行うものである。前記の特
定のメモリーセルの選択には、゛まず外部からのアドレ
スを行選択用アドレス（以降、ロウ・アドレスと略する
）と列選択用アドレス（以降、コラム・アドレスと略す
る）に分け、前記ロウ・アドレスによって、前記メモリ
ーセル・マトリクスのある行く以降、ワード線と称する
）を選択する。この選択によってワード線上の全てのメ
モリーセルのデータは各メモリーセルの接続されている
ビット線上に伝わる。
ダイナミック型半導体記憶装置の場合、各メモリーセル
の持つ容量が非常に少ない為、ビット線の電位変位が非
常に小さい。このために、前記ビット線には、センスア
ンプが接続されており、このセンスアンプによって前記
ビット線の微小な電位変位を増幅することによって、デ
ータの読出しを行っている。また、データの書込み時は
、前記のデータ読出し動作の後に、前記の選択されたビ
ット線に外部からデータを強制印加することによって、
任意のデータの書込みを行っている。
の持つ容量が非常に少ない為、ビット線の電位変位が非
常に小さい。このために、前記ビット線には、センスア
ンプが接続されており、このセンスアンプによって前記
ビット線の微小な電位変位を増幅することによって、デ
ータの読出しを行っている。また、データの書込み時は
、前記のデータ読出し動作の後に、前記の選択されたビ
ット線に外部からデータを強制印加することによって、
任意のデータの書込みを行っている。
また、あるワード線を選択した状態を保持したまま、コ
ラム・アドレスを変えることによって、同一ロウ・アド
レスのメモリーセルに対して、比較的短い時間で連続的
にデータの読出し、書込み動作が行える。
ラム・アドレスを変えることによって、同一ロウ・アド
レスのメモリーセルに対して、比較的短い時間で連続的
にデータの読出し、書込み動作が行える。
発明が解決しようとする課題
ところが、このような従来のダイナミック型半導体記憶
装置においては、１回の書込みサイクルでは、ある特定
アドレスのメモリーセルにしかデータを書込むことがで
きない。このため、全てのメモリーセルに対してデータ
を書込むには、全アドレス数（ロウ・アドレス数×コラ
ム・アドレス数）に相当する書込みサイクルを実行する
必要がある。例えば、１メガ・ビットのダイナミック型
半導体記憶装置の場合、１，０４８，５７６サイクルの
書込みサイクルを実行する必要がある。
装置においては、１回の書込みサイクルでは、ある特定
アドレスのメモリーセルにしかデータを書込むことがで
きない。このため、全てのメモリーセルに対してデータ
を書込むには、全アドレス数（ロウ・アドレス数×コラ
ム・アドレス数）に相当する書込みサイクルを実行する
必要がある。例えば、１メガ・ビットのダイナミック型
半導体記憶装置の場合、１，０４８，５７６サイクルの
書込みサイクルを実行する必要がある。
全メモリーセルのデータをクリア（又はプリセット）し
たい場合においても、１回の書込みサイクルで１アドレ
スのメモリーセルしがクリア（又はプリセット）できな
い為、全アドレス数に相当する書込みサイクルを実行し
なければならないことになる。また、ある同一ワード線
上の全データをクリア（又はプリセット）したい場合に
おいても同様に、コラム・アドレス数に相当する書込み
サイクルを実行しなければならないことになる。
たい場合においても、１回の書込みサイクルで１アドレ
スのメモリーセルしがクリア（又はプリセット）できな
い為、全アドレス数に相当する書込みサイクルを実行し
なければならないことになる。また、ある同一ワード線
上の全データをクリア（又はプリセット）したい場合に
おいても同様に、コラム・アドレス数に相当する書込み
サイクルを実行しなければならないことになる。
このことは、前記ダイナミック型半導体記憶装置を使用
しているシステム全体の動作スピードを向上するうえで
の大きな妨げとなる。
しているシステム全体の動作スピードを向上するうえで
の大きな妨げとなる。
本発明は前記課題を解決し、高速にデータのクリア（又
はプリセット）が可能なダイナミック型半導体記憶装置
を提供することを目的とする。
はプリセット）が可能なダイナミック型半導体記憶装置
を提供することを目的とする。
課題を解決するための手段
本発明は、ビット線のプリチャージ後、複数のワード線
のうちいずれかのワード線が選択された後で、かつセン
スアンプが動作する前に、ビット線をプリチャージ電位
と異なる電位に接続するようにしたものである。
のうちいずれかのワード線が選択された後で、かつセン
スアンプが動作する前に、ビット線をプリチャージ電位
と異なる電位に接続するようにしたものである。
作用
このようにすれば、同一ロウ・アドレスの全データのク
リアまたはプリセットを１回のサイクルで行い、さらに
全メモリーセル（ロウ・アドレス数×コラム・アドレス
数）のデータのクリアまたはプリセットをロウ・アドレ
ス数に相当するサイクルで行うことができる。このため
全メモリーセルのクリアまたはプリセット動作を高速化
することができる。
リアまたはプリセットを１回のサイクルで行い、さらに
全メモリーセル（ロウ・アドレス数×コラム・アドレス
数）のデータのクリアまたはプリセットをロウ・アドレ
ス数に相当するサイクルで行うことができる。このため
全メモリーセルのクリアまたはプリセット動作を高速化
することができる。
実施例
以下、本発明の第１の実施例を第１図〜第５図とともに
説明する。
説明する。
第１図においては、２本のビット線、ＢＬ。
ＮＢＬと２本のワード線Ｗ１１．Ｗ１２とが交差する部
分のみを示している。メモリーセルＡｌｌはデータ記憶
用のキャパシタＣ１ｌとメモリーセル選択用のトランジ
スタＱｌｌとで構成されている。キャパシタＣ１ｌの一
端はセルプレート電位（ＶＣＰ）に接続される。トラン
ジスタＱｌｌのドレインはビット線ＢＬに接続され、ゲ
ートはワード線Ｗｌｌに接続される。メモリーセルＡ１
２はデータ記憶用のキャパシタＣ１２とメモリーセル選
択用のトランジスタＱ１２とで構成されている。キャパ
シタＣ１２の一端はセルプレート電位（ＶＣＰ）に接続
される。トランジスタＱ１２のドレインはビット線ＮＢ
Ｌに接続され、トランジスタＱ１２のゲートはワード線
Ｗ１２に接続される。ビット４１！ＢＬの一端はビット
線プリチャージ用のトランジスタＱ１３を介してビット
線プリチャージ電圧線（ＶＢＰ）に接続される。ビット
線ＮＢＬの一端はビット線プリチャージ用のトランジス
タＱ１４を介してビット線プリチャージ電圧線（ＶＢＰ
）に接続される。２本のビット線ＢＬ、ＮＢＬはビット
線イコライズ用のトランジスタＱ１５を介して相互に接
続されている。トランジスタＱ１３．Ｑ１４およびＱ１
５のゲートには、ビット線プリチャージ信号φＢＰが供
給される。一方、ビット線ＢＬの他端はビット線選択用
のトランジスタＱ１６を介して後述するデータ出力アン
プＤＯＡの一方の入力端子に接続される。
分のみを示している。メモリーセルＡｌｌはデータ記憶
用のキャパシタＣ１ｌとメモリーセル選択用のトランジ
スタＱｌｌとで構成されている。キャパシタＣ１ｌの一
端はセルプレート電位（ＶＣＰ）に接続される。トラン
ジスタＱｌｌのドレインはビット線ＢＬに接続され、ゲ
ートはワード線Ｗｌｌに接続される。メモリーセルＡ１
２はデータ記憶用のキャパシタＣ１２とメモリーセル選
択用のトランジスタＱ１２とで構成されている。キャパ
シタＣ１２の一端はセルプレート電位（ＶＣＰ）に接続
される。トランジスタＱ１２のドレインはビット線ＮＢ
Ｌに接続され、トランジスタＱ１２のゲートはワード線
Ｗ１２に接続される。ビット４１！ＢＬの一端はビット
線プリチャージ用のトランジスタＱ１３を介してビット
線プリチャージ電圧線（ＶＢＰ）に接続される。ビット
線ＮＢＬの一端はビット線プリチャージ用のトランジス
タＱ１４を介してビット線プリチャージ電圧線（ＶＢＰ
）に接続される。２本のビット線ＢＬ、ＮＢＬはビット
線イコライズ用のトランジスタＱ１５を介して相互に接
続されている。トランジスタＱ１３．Ｑ１４およびＱ１
５のゲートには、ビット線プリチャージ信号φＢＰが供
給される。一方、ビット線ＢＬの他端はビット線選択用
のトランジスタＱ１６を介して後述するデータ出力アン
プＤＯＡの一方の入力端子に接続される。
ビット線ＮＢＬの他端はビット線選択用のトランジスタ
Ｑ１７を介してデータ出力アンプＤＯＡのもう一方の入
力端子に接続される。これらのトランジスタＱ１６．Ｑ
１７のゲートにはビット線選択信号φＢが供給される。
Ｑ１７を介してデータ出力アンプＤＯＡのもう一方の入
力端子に接続される。これらのトランジスタＱ１６．Ｑ
１７のゲートにはビット線選択信号φＢが供給される。
２本のビット線ＢＬ、ＮＢＬの間には、４つのトランジ
スタＱ２２〜Ｑ２５からなるセンスアンプＳＡが接続さ
れている。センスアンプＳＡと電源電位Ｖｃｃの間には
、センスアンプＳＡのイネーブル・パルスφＳＡＰによ
ってオン・オフされるトランジスタＱ２６が接続されて
いる。センスアンプＳＡと基準電位Ｖｓｓの間には、セ
ンスアンプＳＡのイネーブル・パルスφＳＡＮによって
オン・オフされるトランジスタＱ２７が接続されている
。
スタＱ２２〜Ｑ２５からなるセンスアンプＳＡが接続さ
れている。センスアンプＳＡと電源電位Ｖｃｃの間には
、センスアンプＳＡのイネーブル・パルスφＳＡＰによ
ってオン・オフされるトランジスタＱ２６が接続されて
いる。センスアンプＳＡと基準電位Ｖｓｓの間には、セ
ンスアンプＳＡのイネーブル・パルスφＳＡＮによって
オン・オフされるトランジスタＱ２７が接続されている
。
メモリーセルＡｌ ｌ、Ａ１２に書込まれる入力データ
ＤＩＮは、データ入力アンプＤＩＡで増幅された後、２
本のビット線ＢＬ、ＮＢＬに供給される。メモリーセル
Ａ１１．Ａ１２から読出されたデータは、２本のビット
線ＢＬ、ＮＢＬを介してデータ出力アンプＤＯＡに供給
され、出力端子ＤＯＵＴから読出しデータが出力される
。データ入力アンプＤＩＡは、書込みサイクル時にイネ
ーブル・パルスφＩＮがハイレベル（以下“Ｈ”と称す
）になることによって活性化される。書込みサイクルで
は、イネーブル・パルスφＯＵＴがローレベル（以下“
Ｌ”と称す）であるから、データ出力アンプＤＯＡは不
活性状態となる。逆に、読出しサイクルにおいては、イ
ネーブル・パルスφＩＮが“Ｌ”、イネーブル・パルス
φＯＵＴが“Ｈ”となる。その結果、データ入力アンプ
ＤＩＡは不活性状態、データ出力アンプＤＯＡは活性状
態となる。
ＤＩＮは、データ入力アンプＤＩＡで増幅された後、２
本のビット線ＢＬ、ＮＢＬに供給される。メモリーセル
Ａ１１．Ａ１２から読出されたデータは、２本のビット
線ＢＬ、ＮＢＬを介してデータ出力アンプＤＯＡに供給
され、出力端子ＤＯＵＴから読出しデータが出力される
。データ入力アンプＤＩＡは、書込みサイクル時にイネ
ーブル・パルスφＩＮがハイレベル（以下“Ｈ”と称す
）になることによって活性化される。書込みサイクルで
は、イネーブル・パルスφＯＵＴがローレベル（以下“
Ｌ”と称す）であるから、データ出力アンプＤＯＡは不
活性状態となる。逆に、読出しサイクルにおいては、イ
ネーブル・パルスφＩＮが“Ｌ”、イネーブル・パルス
φＯＵＴが“Ｈ”となる。その結果、データ入力アンプ
ＤＩＡは不活性状態、データ出力アンプＤＯＡは活性状
態となる。
第１図の実施例において特徴的な構成は、一方のビット
線ＢＬと基準電位Ｖｓｓの間にＮチャネルのトランジス
タＱ１８を接続し、もう一方のビット線ＮＢＬと基準電
位Ｖｓｓの間にＮチャネルのトランジスタＱ１９を接続
した点である。トランジスタＱ１８のゲートにはリセッ
ト信号φＲが供給され、トランジスタＱ１９のゲートに
はプリセット信号φＰが供給される。
線ＢＬと基準電位Ｖｓｓの間にＮチャネルのトランジス
タＱ１８を接続し、もう一方のビット線ＮＢＬと基準電
位Ｖｓｓの間にＮチャネルのトランジスタＱ１９を接続
した点である。トランジスタＱ１８のゲートにはリセッ
ト信号φＲが供給され、トランジスタＱ１９のゲートに
はプリセット信号φＰが供給される。
次に、第１図の実施例の動作を第２図〜第５図を参照し
て説明する。
て説明する。
ビット線プリチャージ信号φＢＰが“Ｈ”になると、ト
ランジスタＱ１３．Ｑ１４を介してビット線ＢＬとビッ
ト線ＮＢＬはビット線プリチャージ電位ＶＢＰにプリチ
ャージされるとともに、トランジスタＱ１５を介してイ
コライズされる。
ランジスタＱ１３．Ｑ１４を介してビット線ＢＬとビッ
ト線ＮＢＬはビット線プリチャージ電位ＶＢＰにプリチ
ャージされるとともに、トランジスタＱ１５を介してイ
コライズされる。
ビット線ＢＬ、ＮＢＬのプリチャージが終了すると、外
部ロウ・アドレスに従ってワード線が選択される。
部ロウ・アドレスに従ってワード線が選択される。
ここでは、ワード線ＷＬ１１が選択される場合を説明す
る。ワード線ＷＬ１１が“Ｈ”になるとキャパシタＣ１
ｌに蓄積されていた電荷がトランジスタＱｌｌを介して
ビット線ＢＬに転送される。そして、センスアンプＳＡ
のイネーブル・パルスφＳＡＮが“Ｈ”になり、かつセ
ンスアンプＳＡのイネーブル・パルスφＳＡＰが“Ｌ”
になるとセンスアンプＳＡが動作し、ビット線ＢＬに転
送されたデータが増幅される。この状態でビット線選択
信号φＢを“Ｈ”とし、データ入力アンプＤＩＡのイネ
ーブル・パルスφＩＮを“Ｈ”にする（書込みサイクル
なので、データ出力アンプＤＯＡは不活性状態）と、入
力データＤＩＮが“Ｈ”の場合はメモリーセルＡｌｌに
データ“Ｈ”が書込まれる（第１２図参照）。入力デー
タＤＩＮが“Ｌ”の場合は、データ“Ｌ”がメモリーセ
ルＡｌｌに書込まれる（第１３図参照）。
る。ワード線ＷＬ１１が“Ｈ”になるとキャパシタＣ１
ｌに蓄積されていた電荷がトランジスタＱｌｌを介して
ビット線ＢＬに転送される。そして、センスアンプＳＡ
のイネーブル・パルスφＳＡＮが“Ｈ”になり、かつセ
ンスアンプＳＡのイネーブル・パルスφＳＡＰが“Ｌ”
になるとセンスアンプＳＡが動作し、ビット線ＢＬに転
送されたデータが増幅される。この状態でビット線選択
信号φＢを“Ｈ”とし、データ入力アンプＤＩＡのイネ
ーブル・パルスφＩＮを“Ｈ”にする（書込みサイクル
なので、データ出力アンプＤＯＡは不活性状態）と、入
力データＤＩＮが“Ｈ”の場合はメモリーセルＡｌｌに
データ“Ｈ”が書込まれる（第１２図参照）。入力デー
タＤＩＮが“Ｌ”の場合は、データ“Ｌ”がメモリーセ
ルＡｌｌに書込まれる（第１３図参照）。
次に、ワード線ＷＬ １２が選択される場合を説明する
。ワード線ＷＬ１２が“Ｈ”になるとキャパシタＣ１２
に蓄積されていた電荷がトランジスタＱ１２を介してビ
ット線ＮＢＬに転送される。
。ワード線ＷＬ１２が“Ｈ”になるとキャパシタＣ１２
に蓄積されていた電荷がトランジスタＱ１２を介してビ
ット線ＮＢＬに転送される。
そして、センスアンプＳＡのイネーブル・パルスφＳＡ
Ｎが“Ｈ″になり、かつセンスアンプＳＡのイネーブル
・パルスφＳＡＰが“Ｌ″になるとセンスアンプが動作
し、ビット線ＮＢＬに転送されたデータが増幅される。
Ｎが“Ｈ″になり、かつセンスアンプＳＡのイネーブル
・パルスφＳＡＰが“Ｌ″になるとセンスアンプが動作
し、ビット線ＮＢＬに転送されたデータが増幅される。
この状態でビット線選択信号をφＢを“Ｈ”とし、デー
タ入力アンプＤＩＡのイネーブル・パルスφＩＮをＨ“
にする（書込みサイクルなので、データ出力アンプＤＯ
Ａは不活性状態）と、入力データＤＩＮが“Ｈ”の場合
はメモリーセルＡ１２にデータ“Ｌ”が書込まれる（第
１４図参照）。入力データＤＩＮが“Ｌ”の場合はデー
タ“Ｈ”がメモリーセルＡ１１２に書込まれる（第１５
図参照）。
タ入力アンプＤＩＡのイネーブル・パルスφＩＮをＨ“
にする（書込みサイクルなので、データ出力アンプＤＯ
Ａは不活性状態）と、入力データＤＩＮが“Ｈ”の場合
はメモリーセルＡ１２にデータ“Ｌ”が書込まれる（第
１４図参照）。入力データＤＩＮが“Ｌ”の場合はデー
タ“Ｈ”がメモリーセルＡ１１２に書込まれる（第１５
図参照）。
つまり、ビット線ＢＬに接続されているメモリーセルに
は入力データと同相のデータが書込まれる。一方、ビッ
ト線ＮＢＬに接続されているメモリーセルには入力デー
タと逆相のデータが書込まれることになる。
は入力データと同相のデータが書込まれる。一方、ビッ
ト線ＮＢＬに接続されているメモリーセルには入力デー
タと逆相のデータが書込まれることになる。
なお、以上説明した通常のデータ読出し、書込みサイク
ルでは、リセット信号φＲ，プリセット信号φＰともに
“Ｌ”であり、トランジスタＱ１８゜Ｑ１９はオフであ
る。したがってビット線ＢＬ。
ルでは、リセット信号φＲ，プリセット信号φＰともに
“Ｌ”であり、トランジスタＱ１８゜Ｑ１９はオフであ
る。したがってビット線ＢＬ。
ＮＢＬは基準電位Ｖｓｓに接続されない。
次に、データをクリアする場合を説明する。
ビット線のプリチャージ終了後、いずれかのワード線が
選択された後で、かつセンスアンプが動作する前にリセ
ット信号φＲを“Ｈ″にする。これによりトランジスタ
Ｑ１８がオンし、ビット線ＢＬの電位を強制的に基準電
位Ｖｓｓにする。−船釣に、メモリーセルの容量はビッ
ト線の容量よりはるかに少ない（約１／１０〜１／３０
）ため、どのメモリーセルが選択されてもビット線ＮＢ
Ｌの電位は基準電位Ｖｓｓより高い。このためセンスア
ンプＳＡが動作した後には、ビット線ＢＬは“Ｌ”ビッ
ト線ＮＢＬは“Ｈ”となる。
選択された後で、かつセンスアンプが動作する前にリセ
ット信号φＲを“Ｈ″にする。これによりトランジスタ
Ｑ１８がオンし、ビット線ＢＬの電位を強制的に基準電
位Ｖｓｓにする。−船釣に、メモリーセルの容量はビッ
ト線の容量よりはるかに少ない（約１／１０〜１／３０
）ため、どのメモリーセルが選択されてもビット線ＮＢ
Ｌの電位は基準電位Ｖｓｓより高い。このためセンスア
ンプＳＡが動作した後には、ビット線ＢＬは“Ｌ”ビッ
ト線ＮＢＬは“Ｈ”となる。
この状態で、ビット線ＢＬに接続されているメモリーセ
ルＡｌｌが選択されている場合はメモリーセルＡｌｌに
はデータ“Ｌ”が書込まれる（第２図参照）。ビット線
ＮＢＬに接続されているメモリーセルＡ１２が選択され
ている場合はメモリーセルＡ１２には“Ｈ”が書込まれ
る（第３図参照）。
ルＡｌｌが選択されている場合はメモリーセルＡｌｌに
はデータ“Ｌ”が書込まれる（第２図参照）。ビット線
ＮＢＬに接続されているメモリーセルＡ１２が選択され
ている場合はメモリーセルＡ１２には“Ｈ”が書込まれ
る（第３図参照）。
これらのデータを読出すとき、メモリーセルＡｌｌから
データを読出すと、書込まれたデータ“Ｌ”と同相のデ
ータ“Ｌ″が出力される。
データを読出すと、書込まれたデータ“Ｌ”と同相のデ
ータ“Ｌ″が出力される。
方、メモリーセルＡ１２からデータを読出すと書込まれ
たデータ“Ｈ”と逆相のデータ“Ｌ”が出力される。
たデータ“Ｈ”と逆相のデータ“Ｌ”が出力される。
つまり、リセット信号φＲを“Ｈ”にした状態でワード
線を選択すると、１回のサイクルで選択されたワード線
上の全メモリーセルのデータはクリアされたことになる
。したがって全メモリーセルをクリアするためにはロウ
・アドレス数（ワード線数に等しい）のサイクルのみを
行えばよい。
線を選択すると、１回のサイクルで選択されたワード線
上の全メモリーセルのデータはクリアされたことになる
。したがって全メモリーセルをクリアするためにはロウ
・アドレス数（ワード線数に等しい）のサイクルのみを
行えばよい。
次に、データをプリセットする場合を説明する。
ビット線のプリチャージ終了後、いずれかのワード線が
選択された後で、かつセンスアンプが動作する前にプリ
セット信号φＰを“Ｈ”にする。これによりトランジス
タＱ１９がオンし、ビット線ＮＢＬの電位を強制的に基
準電位Ｖｓｓにする。この後、センスアンプＳＡを動作
させると、ビット線ＢＬは“Ｈ” ビット線ＮＢＬは“
Ｌ”となる。
選択された後で、かつセンスアンプが動作する前にプリ
セット信号φＰを“Ｈ”にする。これによりトランジス
タＱ１９がオンし、ビット線ＮＢＬの電位を強制的に基
準電位Ｖｓｓにする。この後、センスアンプＳＡを動作
させると、ビット線ＢＬは“Ｈ” ビット線ＮＢＬは“
Ｌ”となる。
この状態で、ビット線ＢＬに接続されているメモリーセ
ルＡｌｌが選択されている場合は、メモリーセルＡｌｌ
には“Ｈ”が書込まれる（第４図参照〉。ビット線ＮＢ
Ｌに接続されているメモリーセルＡ１２が選択されてい
る場合はメモリーセルＡ１２には“Ｌ”が書込まれる（
第５図参照）。
ルＡｌｌが選択されている場合は、メモリーセルＡｌｌ
には“Ｈ”が書込まれる（第４図参照〉。ビット線ＮＢ
Ｌに接続されているメモリーセルＡ１２が選択されてい
る場合はメモリーセルＡ１２には“Ｌ”が書込まれる（
第５図参照）。
これらのデータを読出すとき、メモリーセルＡｌｌから
データを読出すと書込まれたデータ“Ｈ”と同相のデー
タ“Ｈ”が出力され、また、メモリーセルＡ１２からデ
ータを読出すと書込まれたデータ“Ｌ“と逆相のデータ
“Ｈ”が出力される。
データを読出すと書込まれたデータ“Ｈ”と同相のデー
タ“Ｈ”が出力され、また、メモリーセルＡ１２からデ
ータを読出すと書込まれたデータ“Ｌ“と逆相のデータ
“Ｈ”が出力される。
つまり、プリセット信号φＰを“Ｈ”にした状態でワー
ド線を選択すると、１回のサイクルで、選択されたワー
ド線上の全メモリーセルのデータはプリセットされたこ
とになる。したがって全メモリーセルをプリセットする
ためにはロウ・アドレス数（ワード線数に等しい）のサ
イクルのみを行えばよい。
ド線を選択すると、１回のサイクルで、選択されたワー
ド線上の全メモリーセルのデータはプリセットされたこ
とになる。したがって全メモリーセルをプリセットする
ためにはロウ・アドレス数（ワード線数に等しい）のサ
イクルのみを行えばよい。
なお、第１図の実施例においては、トランジスタＱ１８
．Ｑ１９のソースを基準電位Ｖｓｓに接続したが、第６
図に示す第２の実施例のように、トランジスタＱ１８．
Ｑ１９のソースを電源電位Ｖｃｃに接続した場合におい
ても、第１図と同様のクリア・プリセット動作が行える
。
．Ｑ１９のソースを基準電位Ｖｓｓに接続したが、第６
図に示す第２の実施例のように、トランジスタＱ１８．
Ｑ１９のソースを電源電位Ｖｃｃに接続した場合におい
ても、第１図と同様のクリア・プリセット動作が行える
。
リセット信号φＲ，プリセット信号φＰを“Ｈ”にする
タイミングは、ワード線のプリチャージが終了した後、
センスアンプが動作するまでの間であればよ（、ワード
線を選択するタイミングとの時間関係は特に問題となら
ない。
タイミングは、ワード線のプリチャージが終了した後、
センスアンプが動作するまでの間であればよ（、ワード
線を選択するタイミングとの時間関係は特に問題となら
ない。
次に、本発明の第３の実施例について、第７図〜第１１
図とともに説明する。
図とともに説明する。
第７図において、第１図の実施例と同一機能をもつ回路
および素子には、第１図と同一の符号を付して説明を省
略する。
および素子には、第１図と同一の符号を付して説明を省
略する。
第７図において、第１図と異なる点は次の通りである。
ビット線ＢＬと電源電位Ｖｃｃの間にＰチャネルのトラ
ンジスタＱ２０が接続される。トランジスタＱ２０のゲ
ートにはプリセット信号ＮφＲが供給される。プリセッ
ト信号ＮφＰとφＰは互いに逆相の関係にある。一方、
ビットラインＮＢＬと電源電位Ｖｃｃの間にＰチャネル
のトランジスタＱ２１が接続される。トランジスタＱ２
１のゲートにはリセット信号ＮφＲが供給される。
ンジスタＱ２０が接続される。トランジスタＱ２０のゲ
ートにはプリセット信号ＮφＲが供給される。プリセッ
ト信号ＮφＰとφＰは互いに逆相の関係にある。一方、
ビットラインＮＢＬと電源電位Ｖｃｃの間にＰチャネル
のトランジスタＱ２１が接続される。トランジスタＱ２
１のゲートにはリセット信号ＮφＲが供給される。
リセット信号ＮφＲとφＲは互いに逆相の関係にある。
上述の４つのトランジスタＱ１８〜Ｑ２１のうち、トラ
ンジスタＱ１８．Ｑ２０はデータ・クリア用トランジス
タとして動作し、トランジスタＱ２１．Ｑ２２はデータ
・プリセット用トランジスタとして動作する。
ンジスタＱ１８．Ｑ２０はデータ・クリア用トランジス
タとして動作し、トランジスタＱ２１．Ｑ２２はデータ
・プリセット用トランジスタとして動作する。
次に、第７図の実施例の動作を第８図〜第１１図ととも
に説明する。
に説明する。
通常のデータ読出し、書込みサイクルでは、リセット信
号φＲ，プリセット信号φＰが“Ｌ”である。したがっ
てトランジスタＱ１８．Ｑ１９はオフであり、ビット線
ＢＬ、ＮＢＬは基準電位Ｖｓｓに接続されない。一方、
リセット信号ＮφＲ，プリセット信号ＮφＰはともに“
Ｈ”である。したがってトランジスタＱ２０．Ｑ２１も
オフであり、ビット線ＢＬ、ＮＢＬは電源電位Ｖｃｃに
接続されない。その結果、通常のデータ読出し、書込み
サイクルでは５第１図に関連して先に説明したものと全
く同一のデータ読出し、書込み動作が行われる。
号φＲ，プリセット信号φＰが“Ｌ”である。したがっ
てトランジスタＱ１８．Ｑ１９はオフであり、ビット線
ＢＬ、ＮＢＬは基準電位Ｖｓｓに接続されない。一方、
リセット信号ＮφＲ，プリセット信号ＮφＰはともに“
Ｈ”である。したがってトランジスタＱ２０．Ｑ２１も
オフであり、ビット線ＢＬ、ＮＢＬは電源電位Ｖｃｃに
接続されない。その結果、通常のデータ読出し、書込み
サイクルでは５第１図に関連して先に説明したものと全
く同一のデータ読出し、書込み動作が行われる。
次に、データをクリアする場合を説明する。
ビット線のプリチャージ終了後、いずれかのワード線が
選択された後で、かつセンスアンプが動作する前にリセ
ット信号φＲを“Ｈ”にする。これによりトランジスタ
Ｑ１８がオンし、ビット線ＢＬの電位を強制的に基準電
位Ｖｓｓにする。同じ期間内、すなわち、いずれかのワ
ード線が選択された後で、かつセンスアンプが動作する
前にリセット信号ＮφＲを“Ｌ”にする。これによりト
ランジスタＱ２１がオンし、ビット線ＮＢＬの電位を強
制的に電源電位Ｖｃｃにする。
選択された後で、かつセンスアンプが動作する前にリセ
ット信号φＲを“Ｈ”にする。これによりトランジスタ
Ｑ１８がオンし、ビット線ＢＬの電位を強制的に基準電
位Ｖｓｓにする。同じ期間内、すなわち、いずれかのワ
ード線が選択された後で、かつセンスアンプが動作する
前にリセット信号ＮφＲを“Ｌ”にする。これによりト
ランジスタＱ２１がオンし、ビット線ＮＢＬの電位を強
制的に電源電位Ｖｃｃにする。
この状態で、ビット線ＢＬに接続されているメモリーセ
ルＡｌｌが選択されている場合は、メモリーセルＡｌｌ
にデータ“Ｌ”が書込まれる（第８図参照）。ビット線
ＮＢＬに接続されているメモリーセルＡ１２が選択され
ている場合は、メモリーセルＡ１２に“Ｈ”が書込まれ
る（第９図参照）。
ルＡｌｌが選択されている場合は、メモリーセルＡｌｌ
にデータ“Ｌ”が書込まれる（第８図参照）。ビット線
ＮＢＬに接続されているメモリーセルＡ１２が選択され
ている場合は、メモリーセルＡ１２に“Ｈ”が書込まれ
る（第９図参照）。
これらのデータを読み出すとき、メモリーセルＡｌｌか
らデータを読出すと、書込まれたデータと同期のデータ
“Ｌ”が出力される。一方、メモリーセルＡ１２からデ
ータを読出すと、書込まれたデータど逆相のデータ“Ｈ
”が出力される。
らデータを読出すと、書込まれたデータと同期のデータ
“Ｌ”が出力される。一方、メモリーセルＡ１２からデ
ータを読出すと、書込まれたデータど逆相のデータ“Ｈ
”が出力される。
つまり、リセット信号φＲを“Ｈ”、リセット信号Ｎφ
Ｒを“Ｌ”にした状態でワード線を選択すると、１回の
サイクルで、選択されたワード線上の全メモリーセルの
データはクリアされたことになる。したがって全メモリ
ーセルをクリアするためにはロウ・アドレス数（ワード
線数に相当する）のサイクルを行えばよいことになる。
Ｒを“Ｌ”にした状態でワード線を選択すると、１回の
サイクルで、選択されたワード線上の全メモリーセルの
データはクリアされたことになる。したがって全メモリ
ーセルをクリアするためにはロウ・アドレス数（ワード
線数に相当する）のサイクルを行えばよいことになる。
特に、第７図の実施例におけるクリア・サイクルにおい
ては、センスアンプを動作させる必要がないので、第１
図、第２図の実施例より、短いサイクル時間でデータの
クリアが可能である。
ては、センスアンプを動作させる必要がないので、第１
図、第２図の実施例より、短いサイクル時間でデータの
クリアが可能である。
次に、データをプリセットする場合を説明する。
ビット線プリチャージ終了後、いずれかのワード線が選
択された後で、かつセンスアンプが動作する前にプリセ
ット信号φＰを“Ｈ”にする。これにより、トランジス
タＱ１９がオンし、ビット線ＮＢＬの電位を強制的に基
準電位Ｖｓｓにする。
択された後で、かつセンスアンプが動作する前にプリセ
ット信号φＰを“Ｈ”にする。これにより、トランジス
タＱ１９がオンし、ビット線ＮＢＬの電位を強制的に基
準電位Ｖｓｓにする。
同じ期間内にプリセット信号ＮφＰを“Ｌ”にし、ビッ
ト線ＢＬの電位を強制的に電源電位Ｖｃｃにする。
ト線ＢＬの電位を強制的に電源電位Ｖｃｃにする。
この状態で、ビット線ＢＬに接続されているメモリーセ
ルＡｌｌが選択されている場合は、メモリーセルＡ１２
にデータ“Ｈ”が書込まれる（第１０図参照）。一方、
ビット線ＮＢＬに接続されているメモリーセルＡ１２が
選択されている場合は、メモリーセルＡ１２にデータ“
Ｌ”が書込まれる（第１１図参照）。
ルＡｌｌが選択されている場合は、メモリーセルＡ１２
にデータ“Ｈ”が書込まれる（第１０図参照）。一方、
ビット線ＮＢＬに接続されているメモリーセルＡ１２が
選択されている場合は、メモリーセルＡ１２にデータ“
Ｌ”が書込まれる（第１１図参照）。
これらのデータを読出すとき、メモリーセルＡｌｌから
データを読出すと、書込まれたデータと同相のデータ“
Ｈ”が出力される。メモリーセルＡ１２からデータを読
出すと、書込まれたデータと逆相のデータ“Ｈ”が出力
される。
データを読出すと、書込まれたデータと同相のデータ“
Ｈ”が出力される。メモリーセルＡ１２からデータを読
出すと、書込まれたデータと逆相のデータ“Ｈ”が出力
される。
つまり、プリセット信号φＰを“Ｈ”、プリセット信号
ＮφＰを“Ｌ”にした状態でワード線を選択すると、１
回のサイクルで、選択されたワード線上の全メモリーセ
ルのデータがプリセットされる。したがって、全メモリ
ーセルをプリセットするためには、ロウ・アドレス数（
ワード線数に等しい）のサイクルを行えばよい。
ＮφＰを“Ｌ”にした状態でワード線を選択すると、１
回のサイクルで、選択されたワード線上の全メモリーセ
ルのデータがプリセットされる。したがって、全メモリ
ーセルをプリセットするためには、ロウ・アドレス数（
ワード線数に等しい）のサイクルを行えばよい。
特に、第７図の実施例のプリセットサイクルにおいては
、センスアンプを動作させる必用がないので、第１図、
第２図の実施例により、短いサイクル時間でデータのプ
リセットが可能である。
、センスアンプを動作させる必用がないので、第１図、
第２図の実施例により、短いサイクル時間でデータのプ
リセットが可能である。
なお、第７図の実施例においても、リセット信号φＲ，
ＮφＲ，プリセット信号φＰ、ＮφＰを“Ｈ”にするタ
イミングは、ワード線のプリチャージ終了後で、かつセ
ンスアンプが動作するまでの間であればよく、ワード線
を選択するタイミングとの時間関係は特に問題とならな
い。
ＮφＲ，プリセット信号φＰ、ＮφＰを“Ｈ”にするタ
イミングは、ワード線のプリチャージ終了後で、かつセ
ンスアンプが動作するまでの間であればよく、ワード線
を選択するタイミングとの時間関係は特に問題とならな
い。
なお、第１図、第６図、第７図の各実施例においては、
２本のビット線と２本のワード線の交差する部分のみを
示したが、実際のダイナミック型半導体記憶装置におい
ては、多数のビット線と多数のワード線がマトリクス状
に配列され、それらの交点にそれぞれメモリーセルが接
続されている。そして全てのビット線とワード線に、第
１図、第６図あるいは第７図に示したような関係でトラ
ンジスタＱ１８−Ｑ２１が接続されていることは云うま
でもない。
２本のビット線と２本のワード線の交差する部分のみを
示したが、実際のダイナミック型半導体記憶装置におい
ては、多数のビット線と多数のワード線がマトリクス状
に配列され、それらの交点にそれぞれメモリーセルが接
続されている。そして全てのビット線とワード線に、第
１図、第６図あるいは第７図に示したような関係でトラ
ンジスタＱ１８−Ｑ２１が接続されていることは云うま
でもない。
発明の効果
本発明は、ビット線のプリチャージ後、複数のワード線
のうちいずれかのワード線が選択された後で、かつセン
スアンプが動作する前に、ビット線をプリチャージ電位
と異なる電位に接続するようにしたものであるから、同
一ロウ・アドレスの全データのクリアまたはプリセット
を１回のサイクルで行い、さらに全メモリーセル（ロウ
・アドレス数×コラム・アドレス数）のデータのクリア
またはプリセットをロウ・アドレス数に相当するサイク
ルで行うことができる。このため全メモリーセルのクリ
アまたはプリセット動作を高速化することができる。
のうちいずれかのワード線が選択された後で、かつセン
スアンプが動作する前に、ビット線をプリチャージ電位
と異なる電位に接続するようにしたものであるから、同
一ロウ・アドレスの全データのクリアまたはプリセット
を１回のサイクルで行い、さらに全メモリーセル（ロウ
・アドレス数×コラム・アドレス数）のデータのクリア
またはプリセットをロウ・アドレス数に相当するサイク
ルで行うことができる。このため全メモリーセルのクリ
アまたはプリセット動作を高速化することができる。
第１図は本発明の第１の実施例におけるダイナミック型
半導体記憶装置の回路図、第２図は第１図において、ビ
ット線ＢＬに接続されたメモリーセルが選択された場合
のクリア動作を示すタイミングチャート、第３図は第１
図において、ビット線ＮＢＬに接続されたメモリーセル
が選択された場合のクリア動作を示すタイミングチャー
ト、第４図は第１図において、ビット線ＢＬに接続され
たメモリーセルが選択された場合のプリセット動作を示
すタイミングチャート、第５図は第１図において、ビッ
ト線ＮＢＬに接続されたメモリーセルが選択された場合
のプリセット動作を示すタイミングチャート、第６図は
本発明の第２の実施例におけるダイナミック型半導体記
憶装置の回路図、第７図は本発明の第３の実施例におけ
るダイナミック型半導体記憶装置の回路図、第８図は第
７図において、ビット線ＢＬに接続されたメモリーセル
が選択された場合のクリア動作を示すタイミングチャー
ト、第９図は第７図において、ビット線ＮＢＬに接続さ
れたメモリーセルが選択された場合のクリア動作を示す
タイミングチャート、第１０図は第７図において、ビッ
ト線ＢＬに接続されたメモリーセルが選択された場合の
プリセット動作を示すタイミングチャート、第１１図は
第７図において、ビット線ＮＢＬに接続されたメモリー
セルが選択された場合のプリセット動作を示すタイミン
グチャートである。 ＢＬ、ＮＢＬ・・・・・・ビット線、Ｗｌｌ、Ｗ１２・
・・・・・ワード線、Ａｌｌ、Ａ１２・・・・・・メモ
リーセル、Ｃ１ｌ、Ｃ１２・・・・・・データ記憶用の
キャパシタ、Ｑｌｌ、Ｑ１２・・・・・・メモリーセル
選択用のトランジスタ、Ｑ１３．Ｑ１４・・・・・・ビ
ット線プリチャージ用のトランジスタ、Ｑ１５・・・・
・・ビット線イコライズ用のトランジスタ、Ｑ１６．Ｑ
１７・・・・・・ビット線選択用のトランジスタ、Ｑ１
８．Ｑ２０・・・・・・データクリア用のトランジスタ
、Ｑ１９．Ｑ２１・・・・・・データプリセット用のト
ランジスタ、Ｑ２２〜２５・・・・・・センスアンプを
構成するトランジスタ、Ｑ２６．Ｑ２７・・・・・・セ
ンスアンプを活性化するトランジスタ、ＳＡ・・・・・
・センスアンプ、ＤＩＡ・・・・・・データ入力アンプ
、ＤＯＡ・・・・・・データ出力アンプ。
半導体記憶装置の回路図、第２図は第１図において、ビ
ット線ＢＬに接続されたメモリーセルが選択された場合
のクリア動作を示すタイミングチャート、第３図は第１
図において、ビット線ＮＢＬに接続されたメモリーセル
が選択された場合のクリア動作を示すタイミングチャー
ト、第４図は第１図において、ビット線ＢＬに接続され
たメモリーセルが選択された場合のプリセット動作を示
すタイミングチャート、第５図は第１図において、ビッ
ト線ＮＢＬに接続されたメモリーセルが選択された場合
のプリセット動作を示すタイミングチャート、第６図は
本発明の第２の実施例におけるダイナミック型半導体記
憶装置の回路図、第７図は本発明の第３の実施例におけ
るダイナミック型半導体記憶装置の回路図、第８図は第
７図において、ビット線ＢＬに接続されたメモリーセル
が選択された場合のクリア動作を示すタイミングチャー
ト、第９図は第７図において、ビット線ＮＢＬに接続さ
れたメモリーセルが選択された場合のクリア動作を示す
タイミングチャート、第１０図は第７図において、ビッ
ト線ＢＬに接続されたメモリーセルが選択された場合の
プリセット動作を示すタイミングチャート、第１１図は
第７図において、ビット線ＮＢＬに接続されたメモリー
セルが選択された場合のプリセット動作を示すタイミン
グチャートである。 ＢＬ、ＮＢＬ・・・・・・ビット線、Ｗｌｌ、Ｗ１２・
・・・・・ワード線、Ａｌｌ、Ａ１２・・・・・・メモ
リーセル、Ｃ１ｌ、Ｃ１２・・・・・・データ記憶用の
キャパシタ、Ｑｌｌ、Ｑ１２・・・・・・メモリーセル
選択用のトランジスタ、Ｑ１３．Ｑ１４・・・・・・ビ
ット線プリチャージ用のトランジスタ、Ｑ１５・・・・
・・ビット線イコライズ用のトランジスタ、Ｑ１６．Ｑ
１７・・・・・・ビット線選択用のトランジスタ、Ｑ１
８．Ｑ２０・・・・・・データクリア用のトランジスタ
、Ｑ１９．Ｑ２１・・・・・・データプリセット用のト
ランジスタ、Ｑ２２〜２５・・・・・・センスアンプを
構成するトランジスタ、Ｑ２６．Ｑ２７・・・・・・セ
ンスアンプを活性化するトランジスタ、ＳＡ・・・・・
・センスアンプ、ＤＩＡ・・・・・・データ入力アンプ
、ＤＯＡ・・・・・・データ出力アンプ。
Claims (9)
- （１）マトリクス状に配列された複数のビット線および
複数のワード線と、 前記複数のビット線と前記複数のワード線の交点にそれ
ぞれ接続された複数のメモリーセルと、 前記複数のメモリーセルに蓄積されたデータを増幅する
複数のセンスアンプと、 前記複数のビット線のプリチャージ終了後、前記複数の
ワード線のうちいずれかのワード線が選択された後で、
かつ前記センスアンプが動作する前に、前記複数のビッ
ト線をプリチャージ電位と異なる第１の電位に接続する
接続手段とを備えたダイナミック型半導体記憶装置。 - （２）接続手段を、ドレインがビット線に接続され、ソ
ースが第１の電位である基準電位に接続され、ゲートに
制御信号が供給されるトランジスタで構成したことを特
徴とする特許請求の範囲第１項記載のダイナミック型半
導体記憶装置。 - （３）各ビット線を一対のビット線で構成し、接線手段
を、ドレインが前記一対のビット線の第１のビット線に
接線され、ソースが第１の電位である基準電位に接線さ
れ、ゲートにリセット信号が供給される第１のトランジ
スタと、ドレインが前記一対のビット線の第２のビット
線に接続され、ソースが前記基準電位に接続され、ゲー
トにプリセット信号が供給される第２のトランジスタと
で構成したことを特徴とする特許請求の範囲第１項記載
のダイナミック型半導体記憶装置。 - （４）接続手段を、ドレインがビット線に接続され、ソ
ースが第１の電位である電源電位に接線され、ゲートに
制御信号が供給されるトランジスタで構成したことを特
徴とする特許請求の範囲第１項記載のダイナミック型半
導体記憶装置。 - （５）各ビット線を一対のビット線で構成し、接続手段
を、ドレインが一対のビット線の第１のビット線に接続
され、ソースが第１の電位である電源電位に接続され、
ゲートにリセット信号が供給される第１のトランジスタ
と、ドレインが前記一対のビット線の第２のビット線に
接続され、ソースが前記電源電位に接続され、ゲートに
プリセット信号が供給される第２のトランジスタとで構
成したことを特徴とする特許請求の範囲第１項記載のダ
イナミック型半導体記憶装置。 - （６）マトリクス状に配列された複数のビット線対およ
び複数のワード線と、 前記複数のビット線対と前記複数のワード線の交点にそ
れぞれ接続された複数のメモリーセルと、 前記複数のメモリーセルに蓄積されたデータを増幅する
複数のセンスアンプと、 前記複数のビット線対のプリチャージ終了 後、前記複数のワード線のうちのいずれかのワード線が
選択された後で、かつ前記センスアンプが動作する前に
、前記各ビット線対のうちの第１のビット線をプリチャ
ージ電位と異なる第１の電位に接続する第１の接続手段
と、 前記複数のビット線対のプリチャージ終了 後、前記複数のワード線のうちのいずれかのワード線が
選択された後で、かつ前記センスアンプが動作する前に
、前記各ビット線対のうちの第２のビット線を前記プリ
チャージ電位および前記第１の電位と異なる第２の電位
に接続する第２の接続手段とを備えたダイナミック型半
導体記憶装置。 - （７）第１の接続手段を、ドレインが第１のビット線に
接続され、ソースが第１の電位である基準電位に接続さ
れ、ゲートに第１のリセット信号が供給される第１のト
ランジスタで構成し、第２の接続手段を、ドレインが第
２のビット線に接続され、ソースが第２の電位である電
源電位に接続され、ゲートに第２のリセット信号が供給
される第２のトランジスタで構成したことを特徴とする
特許請求の範囲第６項記載のダイナミック型半導体記憶
装置。 - （８）第１の接続手段を、ドレインが第１のビット線に
接続され、ソースが第１の電位である電源電位に接続さ
れ、ゲートに第１のプリセット信号が供給される第１の
トランジスタで構成し、第２の接続手段を、ドレインが
第２のビット線に接続され、ソースが第２の電位である
基準電位に接続され、ゲートに第２のプリセット信号が
供給される第２のトランジスタで構成したことを特徴と
する特許請求の範囲第６項記載のダイナミック型半導体
記憶装置。 - （９）マトリクス状に配列された複数のビット線対およ
び複数のワード線と、 前記複数のビット線対と前記複数のワード線の交点にそ
れぞれ接続されたメモリーセルと、前記複数のメモリー
セルに蓄積されたデータを増幅する複数のセンスアンプ
と、 前記複数のビット線対のプリチャージ終了 後、前記複数のワード線のうちのいずれかのワード線が
選択された後で、かつ前記センスアンプが動作する前に
、第１のリセット信号に応答して前記ビット線対のうち
の第１のビット線をプリチャージ電位と異なる第１の電
位に接続する第１の接続手段と、 前記第１のリセット信号と逆相の第２のリ セット信号に応答して前記ビット線対のうちの第２のビ
ット線を前記プリチャージ電位および前記第１の電位と
異なる第２の電位に接続する第２の接続手段と、 前記複数のビット線対のプリチャージ終了 後、前記複数のワード線のうちのいずれかのワード線が
選択された後で、かつ前記センスアンプが動作する前に
、第１のプリセット信号に応答して前記第２のビット線
を前記第１の電位に接続する第３の接続手段と、 前記第１のプリセット信号と逆相の第２のプリセット信
号に応答して前記第１のビット線を前記第２の電位に接
続する第４の接続手段とを備えたダイナミック型半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317357A JP2695285B2 (ja) | 1989-12-01 | 1990-11-20 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31363089 | 1989-12-01 | ||
| JP1-313630 | 1989-12-01 | ||
| JP2317357A JP2695285B2 (ja) | 1989-12-01 | 1990-11-20 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224194A true JPH03224194A (ja) | 1991-10-03 |
| JP2695285B2 JP2695285B2 (ja) | 1997-12-24 |
Family
ID=26567646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317357A Expired - Fee Related JP2695285B2 (ja) | 1989-12-01 | 1990-11-20 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695285B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
| JPH01125794A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリセルマトリックス回路 |
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
-
1990
- 1990-11-20 JP JP2317357A patent/JP2695285B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
| JPH01125794A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリセルマトリックス回路 |
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695285B2 (ja) | 1997-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |