KR910013282A - 복수포트 반도체메모리 - Google Patents

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KR910013282A
KR910013282A KR1019900019822A KR900019822A KR910013282A KR 910013282 A KR910013282 A KR 910013282A KR 1019900019822 A KR1019900019822 A KR 1019900019822A KR 900019822 A KR900019822 A KR 900019822A KR 910013282 A KR910013282 A KR 910013282A
Authority
KR
South Korea
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ports
port
bipolar transistor
semiconductor memory
memory cell
Prior art date
Application number
KR1019900019822A
Other languages
English (en)
Inventor
사토시 미조구치
야스히로 스기모토
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
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Filing date
Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

복수포트 반도체메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 듀얼포트(dual port) SRAM의 일부를 도시한 회로도,
제2도는 본 발명의 다른 실시예에 따른 듀얼포트 SRAM의 일부를 도시한 회로도.

Claims (2)

  1. 복수포트를 갖춘 스태틱형 메모리셀에서 다른 포트의 상태와는 무관하게 독출이 가능한 포트를 적어도 1포트 이상 갖는 복수포트 반도체메모리에 있어서, 상기 복수포트중 적어도 1포트의 비트선센스앰프의 입력측에는 비트선에 에미터가 접속되고, 베이스에 독출/기록 제어신호가 인가되는 바이폴라트랜지스터(Q2) 및 이 바이폴라 트랜지스터의 콜렉터와 전원전위 사이에 접속된 저항(R2)을 구비하고서, 상기 바이폴라트랜지스터의 콜렉터로 부터 출력이 취출되는 베이스접지회로(EF2a, EF2b)가 삽입되어 있고, 상기 메모리셀의 복수포트중의 상기 베이스접지회로가 접속되어 있는 포트의 비트선쌍에 접속되어 있는 트랜스퍼게이트(T2,)의 드레인·소스간 트랜스콘덕턴스의 값은 상기 베이스접지회로가 접속되어 있지 않은 다른 포트의 비트선쌍에 접속되어 있는 메모리셀의 트랜스퍼게이트(T1,)의 드레인·소스간 트랜스콘덕턴스의 값보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 복수포트 반도체메모리.
  2. 복수포트를 갖춘 스태틱형 메모리셀에서 다른 포트의 상태와는 무관하게 독출이 가능한 포트를 적어도 1포트 이상 갖는 복수포트 반도체메모리에 있어서, 상기 복수포트의 모든 포트의 비트선센스앰프의 입력측에는 비트선에 에미터가 접속되고, 베이스에 독출/기록 제어신호가 인가되는 바이폴라트랜지스터(Q1, Q2) 및 이 바이폴라 트랜지스터의 콜렉터와 전원전위 사이에 접속된 저항(R1, R2)을 구비하고서, 상기 바이폴라트랜지스터의 콜렉터로부터 출력이 취출되는 베이스접지 회로(EF1a, EF1b, EF2a, EF2b)가 삽입되어 있고, 상기 복수포트의 메모리셀의 트랜스퍼게이트(T1,, T2,)의 트랜지스터사이즈는 모든 포트에서 같게 되어 있는 것을 특징으로 하는 복수포트 반도체메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900019822A 1989-12-04 1990-12-04 복수포트 반도체메모리 KR910013282A (ko)

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JP1313410A JPH03176890A (ja) 1989-12-04 1989-12-04 複数ポート半導体メモリ
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JPH03176890A (ja) 1991-07-31
US5191553A (en) 1993-03-02

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