KR20160063726A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

메모리 장치는 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크; 제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크; 및 액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크를 선택하는 뱅크 선택부를 포함하고, 상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 로우 액세스할 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 특허문헌은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
컴퓨팅 시스템들은 CPU와 같은 중앙 처리 장치 또는 프로세서에 의해서 액세스(access)되는 데이터를 저장하기 위해 DRAM(Dynamic Random Access Memory)과 같은 메모리 장치를 사용한다. 기술의 발달에 따라 시스템에 요구되는 성능이 높아지고 있고, 이를 위해 메모리 장치도 고집적화, 고속화되고 있다. 메모리 장치의 동작속도를 높이기 위해 메모리 장치가 동기하여 동작하는 클럭(clock)의 주파수를 높이는 것 외에도 내부적으로 메모리 장치가 구비한 회로들을 효율적으로 동작시키기 위한 다양한 방법들이 논의되고 있다.
한편, 메모리 장치는 다수의 메모리 뱅크(bank)를 포함할 수 있다. 도 1을 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0 - BK15), 신호 입출력 회로(110) 및 글로벌 버스(GIO_BUS)를 포함할 수 있다.
메모리 뱅크(BK0 - BK15)는 다수의 메모리 셀들을 포함하는 하나의 저장 단위로 뱅크 어드레스(bank address)에 의해 구별될 수 있다. 메모리 장치는 신호 입출력 회로(110)를 통해 메모리 장치로 인가되는 커맨드(command) 신호들, 어드레스(address)를 입력받고, 데이터(data)를 입/출력할 수 있다. 글로벌 버스(GIO_BUS)는 메모리 뱅크(BK0 - BK15)와 데이터 입출력 회로(110) 사이에 데이터를 전달할 수 있다.
메모리 장치의 대역폭을 증가시키기 위한 방법으로 다수의 메모리 뱅크(BK0 - BK15)에 번갈아가면서 액세스하는 방법을 사용할 수 있다. 예를 들어, 메모리 뱅크(BK0)를 액티브하고 데이터를 입/출력하는 동안에 다른 메모리 뱅크(BK3)를 액티브하여 연속적으로 데이터를 입/출력할 수 있다. 이때 서로 액티브 동작을 위해 인가되는 액티브 커맨드 사이에는 tRRD(Row Active to Row Active Delay)의 간격이 필요하다. 이러한 tRRD는 스펙에서 규정하고 있는 것으로 보통 tRCD(Row Active to Column Active Delay)나 tCCD(Column Active to Column Active Delay) 보다 긴 시간으로 설정될 수 있다.
하나의 메모리 뱅크를 액티브하는 경우 보통 1개의 선택된 워드라인을 액티브하여 액티브된 워드라인에 연결된 메모리 셀들을 액세스하며, 이러한 동작을 수행하는 동안 같은 메모리 뱅크의 다른 워드라인들은 비활성화 상태를 유지할 수 있다. 이러한 메모리 뱅크 제어를 통해서는 메모리 장치의 대역폭을 증가시키거나, 메모리 장치를 효율적으로 동작시키기 어려울 수 있다.
본 발명의 일 실시예는 하나의 메모리 뱅크에서 동시에 2개 이상의 워드라인을 액티브하고, 액티브된 워드라인에 연결된 메모리 셀들을 차례로 액세스함으로써 대역폭을 증가시킨 메모리 장치 및 메모리 시스템을 제공할 수 있다.
또한 본 발명의 일 실시예는 액티브된 메모리 뱅크에서 하나의 워드라인에 대한 액티브 동작과 함께 다른 워드라인에 대한 리프레시를 수행하므로써 메모리 뱅크를 효율적으로 관리하는 메모리 장치 및 메모리 시스템을 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크; 제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크; 및 액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크를 선택하는 뱅크 선택부를 포함하고, 상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 로우 액세스할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크; 제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크; 및 액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크를 선택하는 뱅크 선택부를 포함하고, 싱글 모드인 경우 상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하고, 듀얼 모드인 경우 상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 로우 액세스할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크 및 제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크를 포함하고, 액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 의해 선택된 메모리 뱅크에서 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 함께 로우 액세스하는 메모리 장치; 및 상기 메모리 장치에 상기 액티브 커맨드, 상기 뱅크 어드레스 및 상기 블록 어드레스를 인가하는 메모리 콘트롤러를 포함할 수 있다.
본 기술은 하나의 메모리 뱅크에서 동시에 2개 이상의 워드라인을 액티브하고, 액티브된 워드라인에 연결된 메모리 셀들을 차례로 액세스함으로써 메모리 장치의 대역폭을 증가시킬 수 있다.
또한 본 기술은 액티브된 메모리 뱅크에서 하나의 워드라인에 대한 액티브 동작과 다른 워드라인의 리프레시 동작을 동시에 수행함으로써 메모리 뱅크를 효율적으로 관리할 수 있다.
도 1은 메모리 장치의 동작을 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 로우 액세스는 워드라인을 액티브 하는 동작, 워드라인을 노멀 리프레시하는 동작 및 워드라인을 타겟 리프레시하는 동작 중 하나 이상의 동작을 포함할 수 있다. 또한 컬럼 액세스는 메모리 셀의 데이터를 리드하는 동작 및 메모리 셀에 데이터를 라이트하는 동작 중 하나 이상의 동작을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 2를 참조하면, 메모리 장치는 커맨드 입력부(201), 어드레스 입력부(202), 데이터 입출력부(203), 커맨드 디코더(210), 모드 설정부(220), 뱅크 선택부(230), 제1 및 제2뱅크 제어부(240_0, 240_1), 제1 및 제2메모리 뱅크(BK0, BK1), 글로벌 버스(GIO_BUS)를 포함할 수 있다.
커맨드 입력부(201)는 다수의 커맨드 신호(CMDs)를 입력받고, 어드레스 입력부(202)는 어드레스(ADDs)를 입력받고, 데이터 입출력부(203)는 데이터(DATA)를 입력받거나 출력할 수 있다. 커맨드(CMDs), 어드레스(ADDs) 및 데이터(DATA) 각각은 멀티 비트의 신호들을 포함할 수 있다. 특히 어드레스(ADDs)는 메모리 뱅크를 선택하기 위한 뱅크 어드레스(BK_ADD), 메모리 블록을 선택하기 위한 블록 어드레스(BLK_ADD), 로우(워드라인)를 선택하기 위한 로우 어드레스(RADD) 및 컬럼을 선택하기 위한 컬럼 어드레스(CADD)를 포함할 수 있다. 여기서 어드레스(BK_ADD, BLK_ADD, RADD)는 액티브 커맨드 등과 함께 인가되고, 어드레스(CADD)는 리드/라이트 커맨드와 함께 인가될 수 있다.
커맨드 디코더(210)는 커맨드 입력부(201)를 통해 입력된 커맨드 신호들(CMDs)에 응답하여 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 리드 커맨드(RD), 라이트 커맨드(WT) 및 모드 설정 커맨드(MRS)를 생성할 수 있다. 커맨드 디코더(210)는 커맨드 신호들(CMDs)의 조합이 액티브 커맨드(ACT)에 대응하면 액티브 커맨드(ACT)를 활성화하고, 커맨드 신호들(CMDs)의 조합이 프리차지 커맨드(PRE)에 대응하면 프리차지 커맨드(PRE)를 활성화할 수 있다. 또한 커맨드 디코더(210)는 커맨드 신호들(CMDs)의 조합이 리드 커맨드(RD)에 대응하면 리드 커맨드(RD)를 활성화하고, 커맨드 신호들(CMDs)의 조합이 라이트 커맨드(WT)에 대응하면 라이트 커맨드(WT)를 활성화하고, 커맨드 신호들(CMDs)의 조합이 모드 설정 커맨드(MRS)에 대응하면 모드 설정 커맨드(MRS)를 활성화할 수 있다.
모드 설정부(220)는 모드 설정 커맨드(MRS)가 활성화되면 어드레스 입력부(202)를 통해 입력된 어드레스(ADDs)를 이용하여 싱글 모드와 듀얼 모드 중 하나의 동작모드를 설정할 수 있다. 여기서 싱글 모드는 선택된 메모리 뱅크에서 1개의 워드라인을 액티브하는 동작모드이고, 듀얼 모드는 선택된 메모리 뱅크에서 2개 이상의 워드라인을 액티브하는 동작모드일 수 있다. 모드 설정부(220)는 싱글 모드가 설정되면 모드신호(MODE1)를 활성화하고, 듀얼 모드가 설정되면 모드신호(MODE2)를 활성화할 수 있다.
뱅크 선택부(230)는 뱅크 어드레스(BK_ADD), 액티브 커맨드(ACT), 프리차지 커맨드(PRE)에 응답하여 제1 및 제2뱅크 액티브 신호(BK_ACT<0:1>)를 생성할 수 있다. 여기서 제1뱅크 액티브 신호(BK_ACT<0>)는 제1메모리 뱅크(BK0)에 대응하고, 제2뱅크 액티브 신호(BK_ACT<1>)는 제2메모리 뱅크(BK1)에 대응할 수 있다. 뱅크 선택부(230)는 액티브 커맨드(ACT)에 응답하여 뱅크 어드레스(BK_ADD)에 의해 선택된 메모리 뱅크 액티브 신호(BK_ACT<0:1>)를 활성화하고, 프리차지 커맨드(PRE)에 응답하여 활성화된 뱅크 액티브 신호(BK_ACT<0:1>)를 비활성화할 수 있다.
제1 및 제2뱅크 제어부(240_0, 240_1)는 각각 제1 및 제2메모리 뱅크(BK0, BK1)에 대응하고, 싱글 및 듀얼 모드 중 대응하는 메모리 뱅크를 설정된 모드에 따라 제어할 수 있다. 뱅크 제어부(240_0, 240_1)는 대응하는 뱅크에 포함된 메모리 블록(BLK0 - BLK3)에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 생성할 수 있다.
싱글 모드로 설정된 경우 뱅크 제어부(240_0, 240_1)는 뱅크 액티브 신호(BK_ACT<0:1>)가 활성화되면 블록 어드레스(BLK_ADD)에 의해 선택된 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 활성화할 수 있다. 예를 들어, 제1모드에서 뱅크 액티브 신호(BK_ACT<0>)가 활성화되고 블록 어드레스(BLK_ADD)에 의해 제1메모리 블록(BLK0)이 선택되면 제1뱅크 제어부(240_0)는 제1블록 액티브 신호(BLK_ACT<0>)를 활성화할 수 있다. 또한 뱅크 제어부(240_0, 240_1)는 로우 어드레스(RADD)를 어드레스 정보(BLK0_RADD - BLK3_RADD) 중 선택된 메모리 블록에 대응하는 어드레스 정보로 전달할 수 있다.
듀얼 모드로 설정된 경우 뱅크 제어부(240_0, 240_1)는 뱅크 액티브 신호(BK_ACT<0:1>)가 활성화되면 블록 어드레스(BLK_ADD)에 의해 선택된 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)와 선택되지 않은 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 함께 활성화할 수 있다. 예를 들어, 제2모드에서 뱅크 액티브 신호(BK_ACT<0>)가 활성화되고 블록 어드레스(BLK_ADD)에 의해 제1메모리 블록(BLK0)이 선택되면 제1뱅크 제어부(240_0)는 선택된 제1메모리 블록(BLK0)에 대응하는 제1블록 액티브 신호(BLK_ACT<0>)와 선택되지 않은 제2메모리 블록(BLK1)에 대응하는 제2블록 액티브 신호(BLK_ACT<1>)를 함께 활성화할 수 있다. 또한 뱅크 제어부(240_0, 240_1)는 로우 어드레스(RADD)를 어드레스 정보(BLK0_RADD, BLK1_RADD) 중 선택된 메모리 블록에 대응하는 어드레스 정보 및 선택되지 않은 메모리 블록에 대응하는 어드레스 정보로 전달할 수 있다.
참고로 뱅크 제어부(240_0, 240_1)는 활성화된 뱅크 액티브 신호(BK_ACT<0:1>)가 비활성화되면, 활성화된 블록 액티브 신호(BLK_ACT<0:3>)를 비활성화할 수 있다.
제1메모리 뱅크(BK0)는 제1 및 제2메모리 블록(BLK0, BLK1), 제1 및 제2블록 제어부(ROW_C0, ROW_C1, COL_C0, COL_C1), 제1 및 제2로컬 버스(LIO_BUS0, LIO_BUS1)를 포함할 수 있다. 또한 제2메모리 뱅크(BK1)는 제3 및 제4메모리 블록(BLK2, BLK3), 제3 및 제4블록 제어부(ROW_C2, ROW_C3, COL_C2, COL_C3), 제2 및 제3로컬 버스(LIO_BUS2, LIO_BUS3)를 포함할 수 있다.
메모리 블록들(BLK0 - BLK3)은 각각 다수의 워드라인(WL0 - WLN, 도시의 편의를 위해서 메모리 블록(BLK0)의 워드라인들만 도시하고, 나머지 메모리 블록(BLK1 - BLK3)이 워드라인들은 도시를 생략함)과 워드라인에 연결된 다수의 메모리 셀(도 2에 미도시 됨)을 포함할 수 있다. 블록 제어부들은 각각 로우 제어부(ROW_C0 - ROW_C3) 및 컬럼 제어부(COL_C0 - COL_C3)를 포함할 수 있다.
로우 제어부(ROW_C0 - ROW_C3)는 대응하는 블록 액티브 신호(BLK_ACT<0:3>)가 활성화된 구간에서 대응하는 어드레스 정보(BLK0_RADD - BLK3_RADD)에 의해 선택된 워드라인을 액티브할 수 있다. 컬럼 제어부(COL_C0 - COL_C3)는 대응하는 로컬 버스(LIO_BUS0 - LIO_BUS3)와 글로벌 버스(GIO_BUS) 사이에 데이터를 전달할 수 있다.
컬럼 제어부(COL_C0 - COL_C3)는 커맨드(RD, WT) 및 컬럼 어드레스(CADD)에 응답하여 대응하는 메모리 블록(BLK0 - BLK3)의 컬럼 액세스 동작을 제어할 수 있다. 컬럼 제어부(COL_C0 - COL_C3)는 리드 커맨드(RD)가 활성화되면 컬럼 어드레스(CADD)에 의해 선택된 컬럼의 데이터가 대응하는 로컬 버스(LIO_BUS0 - LIO_BUS3)를 통해 컬럼 제어부(COL_C0 - COL_C3)로 전달되도록 대응하는 메모리 블록(BLK0 - BLK3)을 제어할 수 있다. 컬럼 제어부(COL_C0 - COL_C3)는 대응하는 로컬 버스(LIO_BUS0 - LIO_BUS3)의 데이터를 글로벌 버스(GIO_BUS)로 전달할 수 있다. 컬럼 제어부(COL_C0 - COL_C3)는 라이트 커맨드(WT)가 활성화되면 글로벌 버스(GIO_BUS)의 데이터를 대응하는 로컬 버스(LIO_BUS0 - LIO_BUS3)로 전달할 수 있다. 또한 컬럼 제어부(COL_C0 - COL_C3)는 대응하는 로컬 버스(LIO_BUS0 - LIO_BUS3)의 데이터가 컬럼 어드레스(CADD)에 의해 선택된 컬럼으로 전달되도록 대응하는 메모리 블록(BLK0 - BLK3)을 제어할 수 있다.
글로벌 버스(GIO_BUS)는 선택된 메모리 뱅크와 데이터 입출력부(203) 사이에 데이터를 전달할 수 있다. 글로벌 버스(GIO_BUS)는 리드 동작시 선택된 메모리 뱅크에서 출력된 데이터를 데이터 입출력부(203)로 전달하고, 라이트 동작시 데이터 입출력부(203)로 입력된 데이터를 선택된 메모리 뱅크로 전달할 수 있다.
상술한 내용을 바탕으로 메모리 장치의 동작에 대해 설명한다.
(1) 메모리 장치가 싱글 모드로 설정된 경우
메모리 장치에 액티브 커맨드(CMDs)와 함께 제1메모리 뱅크(BK0)의 제1메모리 블록(BLK0)의 워드라인을 선택하기 위한 어드레스(ADDs)가 인가되고, tRCD 시간이 지난 후에 리드 커맨드(CMDs)와 함께 제1메모리 블록(BLK0)의 일부 메모리 셀들을 선택하기 위한 컬럼 어드레스(CADD)가 인가되었다고 하자. 여기서 컬럼 어드레스(CADD)에는 블록 어드레스(BLK_ADD)가 포함될 수 있다.
액티브 커맨드(ACT)에 응답하여 제1뱅크 액티브 신호(BK_ACT<0>)가 활성화되고, 제1뱅크 액티브 신호(BK_ACT<0>)에 응답하여 제1블록 액티브 신호(BLK_ACT<0>)가 활성화된다. 제1블록 선택신호(BLK_ACT<0>)에 응답하여 제1메모리 블록(BLK0)에서 로우 어드레스(RADD)에 의해 선택된 워드라인이 액티브된다.
리드 커맨드(RD)가 활성화되면 제1메모리 블록(BLK0)의 액티브된 워드라인에 연결된 메모리 셀들의 데이터가 제1로컬 버스(LIO_BUS0)를 통해 글로벌 버스(GIO_BUS)로 전달되어 메모리 장치 외부로 출력된다. 여기서 제1로컬 버스(LIO_BUS0)의 데이터는 컬럼 어드레스(CADD)에 의해 선택된 메모리 셀들의 데이터일 수 있다.
(2) 메모리 장치가 듀얼 모드로 설정된 경우
메모리 장치에 액티브 커맨드(CMDs)와 함께 제1메모리 뱅크(BK0)의 제1메모리 블록(BLK0)의 워드라인을 선택하기 위한 어드레스(ADDs)가 인가되고, tRCD시간이 지난 후에 라이트 커맨드(WT)와 함께 제1메모리 블록(BLK0)의 일부 메모리 셀들을 선택하기 위한 컬럼 어드레스(CADD)가 인가되고, tCCD시간이 지난 후에 리드 커맨드(RD)와 함께 제2메모리 블록(BLK1)의 일부 메모리 셀들을 선택하기 위한 컬럼 어드레스(CADD)가 인가되었다고 하자. 여기서 컬럼 어드레스(CADD)에는 블록 어드레스(BLK_ADD)가 포함될 수 있다.
액티브 커맨드(ACT)에 응답하여 제1뱅크 액티브 신호(BK_ACT<0>)가 활성화되고, 제1뱅크 액티브 신호(BK_ACT<0>)에 응답하여 제1 및 제2블록 액티브 신호(BLK_ACT<0>, BLK_ACT<1>)가 활성화된다. 제1블록 선택신호(BLK_ACT<0>)에 응답하여 선택된 제1메모리 블록(BLK0)에서 로우 어드레스(RADD)에 의해 선택된 워드라인이 액티브된다. 또한 제2블록 선택신호(BLK_ACT<1>)에 응답하여 선택되지 않은 제2메모리 블록(BLK1)에서 로우 어드레스(RADD)에 의해 선택된 워드라인이 액티브된다.
라이트 커맨드(WT)가 활성화되면 글로벌 버스(GIO_BUS)의 데이터가 제1로컬 버스(LIO_BUS0)를 통해 제1메모리 블록(BLK0)의 액티브된 워드라인에 연결된 메모리 셀들로 전달되어 라이트된다. 여기서 데이터가 라이트되는 메모리 셀들은 컬럼 어드레스(CADD)에 의해 선택된 메모리 셀일 수 있다.
리드 커맨드(RD)가 활성화되면 제2메모리 블록(BLK)의 액티브된 워드라인에 연결된 메모리 셀들의 데이터가 제2로컬 버스(LIO_BUS1)를 통해 글로벌 버스(GIO_BUS)로 전달되어 메모리 장치 외부로 출력된다. 여기서 제2로컬 버스(LIO_BUS1)의 데이터는 컬럼 어드레스(CADD)에 의해 선택된 메모리 셀들의 데이터일 수 있다.
메모리 장치는 액티브 커맨드에 응답하여 하나의 뱅크에서 2이상의 워드라인을 액티브하고, 액티브된 서로 다른 워드라인을 소정의 간격으로 컬럼 액세스함으로써 메모리 장치의 대역폭을 증가시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 3을 참조하면 메모리 장치는 커맨드 입력부(301), 어드레스 입력부(302), 데이터 입출력부(303), 커맨드 디코더(310), 모드 설정부(320), 뱅크 선택부(330), 제1 및 제2뱅크 제어부(340_0, 340_1), 제1 및 제2메모리 뱅크(BK0, BK1), 글로벌 버스(GIO_BUS), 제1 내지 제4어드레스 카운팅부(350_0 - 350_3)를 포함할 수 있다.
도 3의 메모리 장치는 도 2의 메모리 장치와 달리 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시할 수 있다.
모드 설정부(320)는 모드 설정 커맨드(MRS)가 활성화되면 어드레스 입력부(202)를 통해 입력된 어드레스(ADDs)를 이용하여 싱글 및 듀얼 모드 중 하나의 동작모드를 설정할 수 있다. 여기서 싱글 모드는 선택된 메모리 뱅크에서 1개의 워드라인을 액티브하는 동작모드이고, 듀얼 모드는 선택된 메모리 뱅크에서 선택된 메모리 블록의 워드라인을 액티브하면서 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시하는 동작모드일 수 있다. 모드 설정부(220)는 싱글 모드가 설정되면 모드신호(MODE1)를 활성화하고, 듀얼 모드가 설정되면 모드신호(MODE2)를 활성화할 수 있다.
제1 및 제2뱅크 제어부(340_0, 340_1)는 각각 제1 및 제2메모리 뱅크(BK0, BK1)에 대응하고, 제1 및 제2모드 중 대응하는 메모리 뱅크를 설정된 모드에 따라 제어할 수 있다. 뱅크 제어부(340_0, 340_1)는 대응하는 뱅크에 포함된 메모리 블록(BLK0 - BLK3)에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 생성할 수 있다.
싱글 모드로 설정된 경우 뱅크 제어부(340_0, 340_1)의 동작은 도 2에서 싱글 모드로 설정된 뱅크 제어부(240_0, 240_1)의 동작과 동일할 수 있다.
듀얼 모드로 설정된 경우 뱅크 제어부(340_0, 340_1)는 뱅크 액티브 신호(BK_ACT<0:1>)가 활성화되면 블록 어드레스(BLK_ADD)에 의해 선택된 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 활성화하면서, 선택되지 않은 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 소정의 구간 동안 활성화할 수 있다. 예를 들어, 제2모드에서 뱅크 액티브 신호(BK_ACT<0>)가 활성화되고 블록 어드레스(BLK_ADD)에 의해 제1메모리 블록(BLK0)이 선택되면 제1뱅크 제어부(340_0)는 선택된 제1메모리 블록(BLK0)에 대응하는 제1블록 액티브 신호(BLK_ACT<0>)를 활성화하면서, 제2메모리 블록(BLK1)에 대응하는 제2블록 액티브 신호(BLK_ACT<1>)를 소정의 구간 동안 활성화할 수 있다.
또한 뱅크 제어부(340_0, 340_1)는 로우 어드레스(RADD)를 어드레스 정보(BLK0_RADD - BLK3_RADD) 중 선택된 메모리 블록에 대응하는 어드레스 정보로 전달하고, 카운팅 어드레스(CNT_ADD0 - CNT_ADD3)를 어드레스 정보(BLK0_RADD - BLK3_RADD) 중 선택되지 않은 메모리 블록에 대응하는 어드레스 정보로 전달할 수 있다. 예를 들어, 제1메모리 뱅크(BK0)의 제1메모리 블록(BLK0)이 선택된 경우 제1뱅크 제어부(340_0)는 로우 어드레스(RADD)를 어드레스 정보(BLK0_RADD)로 전달하고, 카운팅 어드레스(CNT_ADD0)를 어드레스 정보(BLK1_RADD)로 전달할 수 있다.
뱅크 제어부(340_0, 340_1)는 블록 리프레시 신호(BLK0_REF - BLK3_REF)를 생성하되, 대응하는 뱅크 액티브 신호(BK_ACT<0:1>)가 활성화될 때마다 선택되지 않은 메모리 블록에 대응하는 블록 리프레시 신호를 활성화할 수 있다.
제1 내지 제4어드레스 카운팅부(350_0 - 350_3)는 각각 제1 내지 제4메모리 블록(BLK0 - BLK3)에 대응한다. 어드레스 카운팅부들(350_0 - 350_3)은 대응하는 블록 리프레시 신호(BLK0_REF - BLK3_REF)가 활성화될 때마다 대응하는 카운팅 어드레스(CNT_ADD0 - CNT_ADD3)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CNT_ADD0 - CNT_ADD3)의 값을 1씩 증가시킨다는 것은 K번 워드라인(WLK)이 선택되었다면 다음번에는 K+1번 워드라인(WLK+1)이 선택되도록 카운팅 어드레스(CNT_ADD0 - CNT_ADD3)를 변화시킨다는 것을 의미할 수 있다.
상술한 내용을 바탕으로 메모리 장치의 동작에 대해 설명한다.
(1) 메모리 장치가 싱글 모드로 설정된 경우 메모리 장치의 동작은 제1모드로 설정된 도 2의 메모리 장치의 동작과 동일할 수 있다.
(2) 메모리 장치가 듀얼 모드로 설정된 경우
메모리 장치에 액티브 커맨드(CMDs)와 함께 제1메모리 뱅크(BK0)의 제1메모리 블록(BLK0)의 워드라인을 선택하기 위한 어드레스(ADDs)가 인가되고, tRCD시간이 지난 후에 라이트 커맨드(WT)와 함께 제1메모리 블록(BLK0)의 일부 메모리 셀들을 선택하기 위한 컬럼 어드레스(CADD)가 인가되었다고 하자. 여기서 컬럼 어드레스(CADD)에는 블록 어드레스(BLK_ADD)가 포함될 수 있다.
액티브 커맨드(ACT)에 응답하여 제1뱅크 액티브 신호(BK_ACT<0>)가 활성화되고, 제1뱅크 액티브 신호(BK_ACT<0>)에 응답하여 제1블록 액티브 신호(BLK_ACT<0>)가 활성화되면서, 제2블록 액티브 신호(BLK_ACT<1>)가 소정의 구간 동안 활성화될 수 있다. 제1블록 선택신호(BLK_ACT<0>)에 응답하여 선택된 제1메모리 블록(BLK0)에서 로우 어드레스(RADD)에 의해 선택된 워드라인이 액티브된다. 또한 제2블록 선택신호(BLK_ACT<1>)에 응답하여 선택되지 않은 제2메모리 블록(BLK1)에서 카운팅 어드레스(CNT_ADD1)에 의해 선택된 워드라인이 액티브-프리차지(리프레시)된다.
라이트 커맨드(WT)가 활성화되면 글로벌 버스(GIO_BUS)의 데이터가 제1로컬 버스(LIO_BUS0)를 통해 제1메모리 블록(BLK0)의 액티브된 워드라인에 연결된 메모리 셀들로 전달되어 라이트된다. 여기서 데이터가 라이트되는 메모리 셀들은 컬럼 어드레스(CADD)에 의해 선택된 메모리 셀일 수 있다.
메모리 장치는 액티브된 메모리 뱅크에서 하나의 워드라인에 대한 액티브 동작과 다른 워드라인의 노멀 리프레시 동작을 동시에 수행함으로써 메모리 뱅크를 효율적으로 관리할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 4를 참조하면 메모리 장치는 커맨드 입력부(401), 어드레스 입력부(402), 데이터 입출력부(403), 커맨드 디코더(410), 모드 설정부(420), 뱅크 선택부(430), 제1 및 제2뱅크 제어부(440_0, 440_1), 제1 및 제2메모리 뱅크(BK0, BK1), 글로벌 버스(GIO_BUS), 제1 내지 제4어드레스 저장부(450_0 - 450_3)를 포함할 수 있다.
도 4의 메모리 장치는 도 2의 메모리 장치와 달리 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시할 수 있다. 타겟 리프레시란 메모리 뱅크에 포함된 모든 워드라인을 차례로 리프레시하는 것과 달리 리텐션 타임(retention time)이 다른 메모리 셀에 비해 짧은 메모리 셀이 연결된 워드라인을 리프레시하는 것일 수 있다. 이하에서 타겟 리프레시는 어드레스 저장부(450_0 - 450_3)에 저장된 어드레스를 이용하여 생성된 타겟 어드레스를 이용해 수행하는 리프레시힐 수 있다.
모드 설정부(420)는 모드 설정 커맨드(MRS)가 활성화되면 어드레스 입력부(402)를 통해 입력된 어드레스(ADDs)를 이용하여 싱글 및 듀얼 모드 중 하나의 동작모드를 설정할 수 있다. 여기서 싱글 모드는 액티브된 메모리 뱅크에서 1개의 워드라인을 액티브 및 액세스하는 동작모드이고, 듀얼 모드는 액티브된 메모리 뱅크에서 선택된 메모리 블록의 워드라인을 액티브 및 액세스하면서 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시하는 동작모드일 수 있다. 모드 설정부(420)는 싱글 모드가 설정되면 모드신호(MODE1)를 활성화하고, 듀얼 모드가 설정되면 모드신호(MODE2)를 활성화할 수 있다.
제1 및 제2뱅크 제어부(440_0, 440_1)는 각각 제1 및 제2메모리 뱅크(BK0, BK1)에 대응하고, 제1 및 제2모드 중 대응하는 메모리 뱅크를 설정된 모드에 따라 제어할 수 있다. 뱅크 제어부(440_0, 440_1)는 대응하는 뱅크에 포함된 메모리 블록(BLK0 - BLK3)에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 생성할 수 있다.
싱글 모드로 설정된 경우 뱅크 제어부(440_0, 440_1)의 동작은 도 2에서 제1모드로 설정된 뱅크 제어부(240_0, 240_1)의 동작과 동일할 수 있다.
듀얼 모드로 설정된 경우 뱅크 제어부(440_0, 440_1)는 뱅크 액티브 신호(BK_ACT<0:1>)가 활성화되면 블록 어드레스(BLK_ADD)에 의해 선택된 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 활성화하면서, 선택되지 않은 메모리 블록에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 소정의 구간 동안 활성화할 수 있다. 예를 들어, 제2모드에서 뱅크 액티브 신호(BK_ACT<0>)가 활성화되고 블록 어드레스(BLK_ADD)에 의해 제1메모리 블록(BLK0)이 선택되면 제1뱅크 제어부(440_0)는 선택된 제1메모리 블록(BLK0)에 대응하는 제1블록 액티브 신호(BLK_ACT<0>)를 활성화하면서, 제2메모리 블록(BLK1)에 대응하는 제2블록 액티브 신호(BLK_ACT<1>)를 소정의 구간 동안 활성화할 수 있다.
또한 뱅크 제어부(440_0, 440_1)는 로우 어드레스(RADD)를 어드레스 정보(BLK0_RADD - BLK3_RADD) 중 선택된 메모리 블록에 대응하는 어드레스 정보로 전달하고, 타겟 어드레스(TR_ADD0 - TR_ADD3)를 어드레스 정보(BLK0_RADD - BLK3_RADD) 중 선택되지 않은 메모리 블록에 대응하는 어드레스 정보로 전달할 수 있다. 예를 들어, 제1메모리 뱅크(BK0)의 제1메모리 블록(BLK0)이 선택된 경우 제1뱅크 제어부(440_0)는 로우 어드레스(RADD)를 어드레스 정보(BLK0_RADD)로 전달하고, 타겟 어드레스(TR_ADD0)를 어드레스 정보(BLK1_RADD)로 전달할 수 있다.
뱅크 제어부(440_0, 440_1)는 타겟 리프레시 신호(BLK0_TR - BLK3_TR)를 생성하되, 대응하는 뱅크 액티브 신호(BK_ACT<0:1>)가 활성화될 때마다 선택되지 않은 메모리 블록에 대응하는 타겟 리프레시 신호를 활성화할 수 있다.
제1 내지 제4어드레스 저장부(450_0 - 450_3)는 각각 제1 내지 제4메모리 블록(BLK0 - BLK3)에 대응한다. 어드레스 저장부들(450_0 - 450_3)은 대응하는 타겟 리프레시 신호(BLK0_TR - BLK3_TR)가 활성화될 때마다 대응하는 타겟 어드레스(TR_ADD0 - TR_ADD3)를 출력할 수 있다. 타겟 어드레스(TR_ADD0 - TR_ADD3)는 다음과 같이 생성될 수 있다.
어드레스 저장부들(450_0 - 450_3)은 대응하는 메모리 블록의 각 워드라인의 액티브 횟수, 액티브 히스토리 또는 각 워드라인의 액티브 시간 등을 저장하고, 이를 기준 정보(기준 횟수, 기준 빈도 또는 기준 시간)와 비교하여, 액티브 횟수가 기준횟수보다 많거나 액티브 빈도가 기준 빈도보다 높거나 액티브 시간이 기준 시간보다 긴 워드라인의 로우 어드레스(RADD)를 저장할 수 있다. 그 후 대응하는 타겟 리프레시 신호(BLK0_TR - BLK3_TR)가 활성화되면 저장된 어드레스에 -1 또는 +1을 하여 타겟 어드레스(TR_ADD0 - TR_ADD3)를 생성 및 출력할 수 있다. 이렇게 생성된 타겟 어드레스(TR_ADD0 - TR_ADD3)는 액티브 횟수가 기준횟수보다 많거나 액티브 빈도가 기준 빈도보다 높거나 액티브 시간이 기준 시간보다 긴 워드라인에 인접한 워드라인의 어드레스일 수 있다.
상술한 내용을 바탕으로 메모리 장치의 동작에 대해 설명한다.
(1) 메모리 장치가 싱글 모드로 설정된 경우 메모리 장치의 동작은 제1모드로 설정된 도 2의 메모리 장치의 동작과 동일할 수 있다.
(2) 메모리 장치가 듀얼 모드로 설정된 경우
메모리 장치에 액티브 커맨드(CMDs)와 함께 제1메모리 뱅크(BK0)의 제1메모리 블록(BLK0)의 워드라인을 선택하기 위한 어드레스(ADDs)가 인가되고, tRCD시간이 지난 후에 리드 커맨드(RD)와 함께 제1메모리 블록(BLK0)의 일부 메모리 셀들을 선택하기 위한 컬럼 어드레스(CADD)가 인가되었다고 하자. 여기서 컬럼 어드레스(CADD)에는 블록 어드레스(BLK_ADD)가 포함될 수 있다.
액티브 커맨드(ACT)에 응답하여 제1뱅크 액티브 신호(BK_ACT<0>)가 활성화되고, 제1뱅크 액티브 신호(BK_ACT<0>)에 응답하여 제1블록 액티브 신호(BLK_ACT<0>)가 활성화되면서, 제2블록 액티브 신호(BLK_ACT<1>)가 소정의 구간 동안 활성화될 수 있다. 제1블록 선택신호(BLK_ACT<0>)에 응답하여 선택된 제1메모리 블록(BLK0)에서 로우 어드레스(RADD)에 의해 선택된 워드라인이 액티브된다. 또한 제2블록 선택신호(BLK_ACT<1>)에 응답하여 선택되지 않은 제2메모리 블록(BLK1)에서 타겟 어드레스(TR_ADD1)에 의해 선택된 워드라인이 액티브-프리차지(타겟 리프레시)된다.
리드 커맨드(RD)가 활성화되면 제1메모리 블록(BLK0)의 액티브된 워드라인에 연결된 메모리 셀들의 데이터가 제1로컬 버스(LIO_BUS0)를 통해 글로벌 버스(GIO_BUS)로 전달되어 메모리 장치 외부로 출력된다. 여기서 제1로컬 버스(LIO_BUS0)의 데이터는 컬럼 어드레스(CADD)에 의해 선택된 메모리 셀들의 데이터일 수 있다.
메모리 장치는 액티브된 메모리 뱅크에서 하나의 워드라인에 대한 액티브 동작과 다른 워드라인의 타겟 리프레시 동작을 동시에 수행함으로써 메모리 뱅크를 효율적으로 관리할 수 있다. 특히 타겟 리프레시를 통해 인접한 워드라인이 자주 액티브되어 발생하는 메모리 셀의 데이터 손실을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 5를 참조하면, 메모리 장치는 커맨드 입력부(501), 어드레스 입력부(502), 데이터 입출력부(503), 커맨드 디코더(510), 모드 설정부(520), 뱅크 선택부(530), 제1 및 제2뱅크 제어부(540_0, 540_1), 제1 및 제2메모리 뱅크(BK0, BK1), 글로벌 버스(GIO_BUS), 제1 내지 제4어드레스 카운팅부(550_0 - 550_3), 제1 내지 제4어드레스 저장부(560_0 - 560_3)를 포함할 수 있다.
도 5의 메모리 장치는 동작모드의 설정에 따라 도 2 내지 도 4의 메모리 장치의 듀얼 모드 동작을 모두 수행할 수 있는 메모리 장치일 수 있다. 즉, 도 5의 메모리 장치는 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 액티브하거나, 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시하거나, 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시할 수 있다.
모드 설정부(520)는 모드 설정 커맨드(MRS)가 활성화되면 어드레스 입력부(502)를 통해 입력된 어드레스(ADDs)를 이용하여 싱글 모드, 듀얼 모드의 제1 내지 제3모드 중 하나의 동작모드를 설정할 수 있다. 여기서 싱글 모드는 액티브된 메모리 뱅크에서 1개의 워드라인을 액티브하는 동작모드이고, 듀얼 모드는 액티브된 메모리 뱅크에서 1개의 워드라인을 액티브하면서 다른 뱅크의 워드라인을 로우 액세스하는 동작모드일 수 있다.
듀얼 모드 중 제1모드는 선택된 메모리 뱅크에서 2개 이상의 워드라인을 액티브하는 동작모드일 수 있다. 또한 듀얼 모드 중 제2모드는 선택된 메모리 뱅크에서 선택된 메모리 블록의 워드라인을 액티브하면서 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시하는 동작모드이고, 듀얼 모드 중 제3모드는 선택된 메모리 뱅크에서 선택된 메모리 블록의 워드라인을 액티브하면서 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시하는 동작모드일 수 있다
모드 설정부(520)는 싱글 모드가 설정되면 모드신호(MODE1)를 활성화하고, 듀얼 모드 중 제1모드가 설정되면 모드신호(MODE2)를 활성화하고, 듀얼 모드 중 제2모드가 설정되면 모드신호(MODE3)를 활성화하고, 듀얼 모드 중 제3모드가 설정되면 모드신호(MODE4)를 활성화할 수 있다.
제1 및 제2뱅크 제어부(540_0, 540_1)는 각각 제1 및 제2메모리 뱅크(BK0, BK1)에 대응하고, 제1 내지 제4모드 중 대응하는 메모리 뱅크를 설정된 모드에 따라 제어할 수 있다. 뱅크 제어부(540_0, 540_1)는 대응하는 뱅크에 포함된 메모리 블록(BLK0 - BLK3)에 대응하는 블록 액티브 신호(BLK_ACT<0:3>)를 생성할 수 있다.
싱글 모드로 설정된 경우 뱅크 제어부(540_0, 540_1)의 동작은 도 2에서 제1모드로 설정된 뱅크 제어부(240_0, 240_1)의 동작과 동일할 수 있다. 듀얼 모드 중 제1모드로 설정된 경우 뱅크 제어부(540_0, 540_1)의 동작은 도 2에서 듀얼 모드로 설정된 뱅크 제어부(240_0, 240_1)의 동작과 동일할 수 있다. 듀얼 모드 중 제2모드로 설정된 경우 뱅크 제어부(540_0, 540_1)의 동작은 도 3에서 듀얼 모드로 설정된 뱅크 제어부(340_0, 340_1)의 동작과 동일할 수 있다. 듀얼 모드 중 제3모드로 설정된 경우 뱅크 제어부(540_0, 540_1)의 동작은 도 4에서 듀얼 모드로 설정된 뱅크 제어부(440_0, 440_1)의 동작과 동일할 수 있다.
도 2 내지 도 5에서는 메모리 장치가 싱글 모드 및 듀얼 모드를 모두 지원할 수 있는 경우에 대해서 도시 및 설명하였으나, 메모리 장치는 설계에 따라 듀얼 모드만을 지원할수도 있다. 이 경우 도 2 내지 도 5의 메모리 장치에서 싱글 모드가 설정되지 않는 것과 동일하게 동작할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
도 6을 참조하면, 메모리 시스템은 메모리 콘트롤러(610) 및 메모리 장치(620)를 포함할 수 있다.
메모리 콘트롤러(610)는 메모리 장치에 커맨드(CMDs)와 어드레스(ADDs)를 입력하는 것에 의해 메모리 장치(620)의 동작을 제어하고, 리드 및 라이트 동작시에 메모리 장치와 데이터(DATA)를 주고 받을 수 있다. 메모리 장치(620)에 액티브, 프리차지, 리드, 라이트 및 모드 설정 커맨드을 인가하는 것은 커맨드(CMDs)를 전송하는 것에 의해 이루어질 수 있다. 리프레시 및 타겟 리프레시 동작시에는 메모리 장치(620)가 내부적으로 생성한 어드레스(CNT_ADD0 - CNT_ADD3, TR_ADD0 - TR_ADD3)가 사용되므로, 메모리 콘트롤러(610)가 메모리 장치(620)로 어드레스(ADDs)를 전송할 필요는 없다.
메모리 장치(620)는 메모리 콘트롤러(610)로부터 커맨드(CMDs)를 통해 인가되는 모드 설정 커맨드를 통해 동작 모드를 설정하고, 액티브 커맨드에 응답해 선택된 메모리 뱅크의 선택된 메모리 블록의 워드라인을 액티브하면서 선택된 메모리 뱅크의 선택되지 않은 메모리 블록의 워드라인을 로우 액세스할 수 있다. 메모리 장치(620)는 도 2 내지 도 5의 설명에서 상술한 메모리 장치 중 하나일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (27)

  1. 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크;
    제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크; 및
    액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크를 선택하는 뱅크 선택부를 포함하고,
    상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 로우 액세스하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 로우 액세스는
    워드라인을 액티브하는 동작, 워드라인을 노멀 리프레시하는 동작 및 워드라인을 타겟 리프레시하는 동작 중 하나 이상의 동작을 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록의 워드라인들 중 로우 어드레스에 대응하는 워드라인과 상기 선택되지 않은 메모리 블록의 워드라인들 중 상기 로우 어드레스에 대응하는 워드라인을 함께 액티브하는 메모리 장치.
  4. 제 3항에 있어서,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록에서 액티브된 워드라인에 연결된 메모리 셀들을 컬럼 액세스 - 메모리 셀들에 데이터를 라이트하는 동작 및 메모리 셀들로부터 데이터를 리드하는 동작을 포함함 - 하고, 상기 선택되지 않은 메모리 블록에서 액티브된 워드라인에 연결된 메모리 셀들을 컬럼 액세스하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록 및 상기 선택되지 않은 메모리 블록을 tCCD 간격으로 컬럼 액세스하는 메모리 장치.
  6. 제 3항에 있어서,
    상기 선택된 메모리 뱅크는
    프리차지 커맨드가 인가되면 상기 선택된 메모리 블록에서 액티브된 워드라인과 상기 선택되지 않은 메모리 블록에서 액티브된 워드라인을 프리차지하는 메모리 장치.
  7. 제 2항에 있어서,
    카운팅 동작을 수행하여 카운팅 어드레스를 생성하는 어드레스 카운팅부를 더 포함하고,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록의 워드라인들 중 로우 어드레스에 대응하는 워드라인을 액티브하면서, 상기 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시 - 상기 노멀 리프레시에서는 상기 카운팅 어드레스에 대응하는 워드라인을 리프레시함 - 하는 메모리 장치.
  8. 제 2항에 있어서,
    액티브 횟수가 기준 횟수 이상이거나, 액티브 빈도가 기준 빈도 이상이거나 또는 액티브 시간이 기준 시간 이상인 워드라인의 어드레스를 저장하는 어드레스 저장부를 더 포함하고,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록의 워드라인들 중 로우 어드레스에 대응하는 워드라인을 액티브하면서, 상기 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시 - 상기 타겟 리프레시에서는 상기 어드레스 저장부의 어드레스에 대응하는 워드라인에 인접한 워드라인을 리프레시함 - 하는 메모리 장치.
  9. 제 2항에 있어서,
    카운팅 동작을 수행하여 카운팅 어드레스를 생성하는 어드레스 카운팅부; 및
    액티브 횟수가 기준 횟수 이상이거나, 액티브 빈도가 기준 빈도 이상이거나 또는 액티브 시간이 기준 시간 이상인 워드라인의 어드레스를 저장하는 어드레스 저장부
    를 더 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 선택된 메모리 뱅크는
    제1모드로 설정된 경우 상기 선택된 메모리 블록의 워드라인을 액티브하면서 상기 선택되지 않은 메모리 블록의 워드라인을 액티브하고,
    제2모드로 설정된 경우 상기 선택된 메모리 블록의 워드라인을 액티브하면서 상기 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시 - 상기 노멀 리프레시에서는 상기 카운팅 어드레스에 대응하는 워드라인을 리프레시함 - 하고,
    제3모드로 설정된 경우 상기 선택된 메모리 블록의 워드라인을 액티브하면서 상기 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시 - 상기 타겟 리프레시에서는 상기 어드레스 저장부의 어드레스에 대응하는 워드라인에 인접한 워드라인을 리프레시함 - 하는 메모리 장치.
  11. 제 2항에 있어서,
    상기 제1 및 제2메모리 블록 각각에 대응하는 제1 및 제2블록 제어신호를 생성하되, 상기 제1뱅크가 선택되면 상기 제1 및 제2블록 제어신호를 함께 활성화하는 제1뱅크 제어부;
    상기 제3 및 제4메모리 블록 각각에 대응하는 제1 및 제2블록 제어신호를 생성하되, 상기 제2뱅크가 선택되면 상기 제3 및 제4블록 제어신호를 함께 활성화하는 제2뱅크 제어부; 및
    상기 제1 및 제2메모리 뱅크 중 선택된 메모리 뱅크의 데이터를 전달하는 글로벌 버스를 포함하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1메모리 뱅크는
    상기 제1블록 제어신호에 응답하여 상기 제1메모리 블록의 상기 로우 액세스를 제어하는 제1블록 제어부;
    상기 제2블록 제어신호에 응답하여 상기 제2메모리 블록의 상기 로우 액세스를 제어하는 제2블록 제어부;
    상기 제1메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제1로컬 버스; 및
    상기 제2메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제2로컬 버스를 포함하고,
    상기 제2메모리 뱅크는
    상기 제3블록 제어신호에 응답하여 상기 제3메모리 블록의 상기 로우 액세스를 제어하는 제3블록 제어부;
    상기 제4블록 제어신호에 응답하여 상기 제4메모리 블록의 상기 로우 액세스를 제어하는 제4블록 제어부;
    상기 제3메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제3로컬 버스; 및
    상기 제4메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제4로컬 버스를 포함하는 메모리 장치.
  13. 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크;
    제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크; 및
    액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 대응하는 메모리 뱅크를 선택하는 뱅크 선택부를 포함하고,
    싱글 모드인 경우 상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하고, 듀얼 모드인 경우 상기 뱅크 선택부에 의해 선택된 메모리 뱅크는 자신의 메모리 블록들 중 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 로우 액세스하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 로우 액세스는
    워드라인을 액티브하는 동작, 워드라인을 노멀 리프레시하는 동작 및 워드라인을 타겟 리프레시하는 동작 중 하나 이상의 동작을 포함하는 메모리 장치.
  15. 제 14항에 있어서,
    상기 선택된 메모리 뱅크는
    상기 듀얼 모드인 경우 상기 선택된 메모리 블록의 워드라인들 중 로우 어드레스에 대응하는 워드라인과 상기 선택되지 않은 메모리 블록의 워드라인들 중 상기 로우 어드레스에 대응하는 워드라인을 함께 액티브하는 메모리 장치.
  16. 제 14항에 있어서,
    카운팅 동작을 수행하여 카운팅 어드레스를 생성하는 어드레스 카운팅부를 더 포함하고,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록의 워드라인들 중 로우 어드레스에 대응하는 워드라인을 액티브하면서, 상기 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시 - 상기 노멀 리프레시에서는 상기 카운팅 어드레스에 대응하는 워드라인을 리프레시함 - 하는 메모리 장치.
  17. 제 14항에 있어서,
    액티브 횟수가 기준 횟수 이상이거나, 액티브 빈도가 기준 빈도 이상이거나 또는 액티브 시간이 기준 시간 이상인 워드라인의 어드레스를 저장하는 어드레스 저장부를 더 포함하고,
    상기 선택된 메모리 뱅크는
    상기 듀얼 모드인 경우 상기 선택된 메모리 블록의 워드라인들 중 로우 어드레스에 대응하는 워드라인을 액티브하면서, 상기 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시 - 상기 타겟 리프레시에서는 상기 어드레스 저장부의 어드레스에 대응하는 워드라인에 인접한 워드라인을 리프레시함 - 하는 메모리 장치.
  18. 제 14항에 있어서,
    카운팅 동작을 수행하여 카운팅 어드레스를 생성하는 어드레스 카운팅부; 및
    액티브 횟수가 기준 횟수 이상이거나, 액티브 빈도가 기준 빈도 이상이거나 또는 액티브 시간이 기준 시간 이상인 워드라인의 어드레스를 저장하는 어드레스 저장부
    를 더 포함하는 메모리 장치.
  19. 제 18항에 있어서,
    상기 선택된 메모리 뱅크는
    상기 듀얼 모드 중 제1모드로 설정된 경우 상기 선택된 메모리 블록의 워드라인을 액티브하면서 상기 선택되지 않은 메모리 블록의 워드라인을 액티브하고,
    상기 듀얼 모드 중 제2모드로 설정된 경우 상기 선택된 메모리 블록의 워드라인을 액티브하면서 상기 선택되지 않은 메모리 블록의 워드라인을 노멀 리프레시 - 상기 노멀 리프레시에서는 상기 카운팅 어드레스에 대응하는 워드라인을 리프레시함 - 하고,
    상기 듀얼 모드 중 제3모드로 설정된 경우 상기 선택된 메모리 블록의 워드라인을 액티브하면서 상기 선택되지 않은 메모리 블록의 워드라인을 타겟 리프레시 - 상기 타겟 리프레시에서는 상기 어드레스 저장부의 어드레스에 대응하는 워드라인에 인접한 워드라인을 리프레시함 - 하는 메모리 장치.
  20. 제 14항에 있어서,
    상기 제1 및 제2메모리 블록 각각에 대응하는 제1 및 제2블록 제어신호를 생성하되, 상기 싱글 모드인 경우 상기 제1뱅크가 선택되면 상기 제1 및 제2블록 제어신호 중 하나의 블록 제어신호를 활성화하고, 상기 듀얼 모드인 경우 상기 제1뱅크가 선택되면 상기 제1 및 제2블록 제어신호를 함께 활성화하는 제1뱅크 제어부;
    상기 제3 및 제4메모리 블록 각각에 대응하는 제3 및 제4블록 제어신호를 생성하되, 상기 싱글 모드인 경우 상기 제2뱅크가 선택되면 상기 제3 및 제4블록 제어신호 중 하나의 블록 제어신호를 활성화하고, 상기 듀얼 모드인 경우 상기 제2뱅크가 선택되면 상기 제3 및 제4블록 제어신호를 함께 활성화하는 제2뱅크 제어부; 및
    상기 제1 및 제2메모리 뱅크 중 선택된 메모리 뱅크의 데이터를 전달하는 글로벌 버스를 포함하는 메모리 장치.
  21. 제 20항에 있어서,
    상기 제1메모리 뱅크는
    상기 제1블록 제어신호에 응답하여 상기 제1메모리 블록의 상기 로우 액세스를 제어하는 제1블록 제어부;
    상기 제2블록 제어신호에 응답하여 상기 제2메모리 블록의 상기 로우 액세스를 제어하는 제2블록 제어부;
    상기 제1메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제1로컬 버스; 및
    상기 제2메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제2로컬 버스를 포함하고,
    상기 제2메모리 뱅크는
    상기 제3블록 제어신호에 응답하여 상기 제3메모리 블록의 상기 로우 액세스를 제어하는 제3블록 제어부;
    상기 제4블록 제어신호에 응답하여 상기 제4메모리 블록의 상기 로우 액세스를 제어하는 제4블록 제어부;
    상기 제3메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제3로컬 버스; 및
    상기 제4메모리 블록과 상기 글로벌 버스 사이에 데이터를 전달하는 제4로컬 버스를 포함하는 메모리 장치.
  22. 제1 및 제2메모리 블록을 포함하는 제1메모리 뱅크 및 제3 및 제4메모리 블록을 포함하는 제2메모리 뱅크를 포함하고, 액티브 커맨드가 인가되면 상기 제1 및 제2메모리 뱅크 중 뱅크 어드레스에 의해 선택된 메모리 뱅크에서 블록 어드레스에 의해 선택된 메모리 블록의 워드라인을 액티브하면서, 선택되지 않은 메모리 블록의 워드라인을 함께 로우 액세스하는 메모리 장치; 및
    상기 메모리 장치에 상기 액티브 커맨드, 상기 뱅크 어드레스 및 상기 블록 어드레스를 인가하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  23. 제 22항에 있어서,
    상기 로우 액세스는
    워드라인을 액티브 하는 동작, 워드라인을 노멀 리프레시하는 동작 및 워드라인을 타겟 리프레시하는 동작 중 하나 이상의 동작을 포함하는 메모리 시스템.
  24. 제 23항에 있어서,
    상기 타겟 리프레시 동작은
    액티브 횟수가 기준 횟수 이상이거나, 액티브 빈도가 기준 빈도 이상이거나 또는 액티브 시간이 기준 시간 이상인 워드라인의 어드레스를 저장하고, 상기 저장된 어드레스에 대응하는 워드라인에 인접한 워드라인을 리프레시하는 동작인 메모리 시스템.
  25. 제 24항에 있어서,
    상기 메모리 콘트롤러는
    상기 로우 액세스를
    워드라인을 액티브 하는 동작, 워드라인을 노멀 리프레시하는 동작 및 워드라인을 타겟 리프레시하는 동작 중 하나의 동작으로 설정하는 메모리 시스템.
  26. 제 25항에 있어서,
    상기 메모리 콘트롤러는
    상기 메모리로 로우 어드레스를 인가하고,
    상기 선택된 메모리 뱅크는
    상기 선택된 메모리 블록의 워드라인들 중 상기 로우 어드레스에 대응하는 워드라인과 상기 선택되지 않은 메모리 블록의 워드라인들 중 상기 로우 어드레스에 대응하는 워드라인을 함께 액티브하는 메모리 시스템.
  27. 제 26항에 있어서,
    상기 메모리 콘트롤러는
    상기 선택된 메모리 뱅크를 컬럼 액세스 - 메모리 셀들에 데이터를 라이트하는 동작 및 메모리 셀들로부터 데이터를 리드하는 동작을 포함함 - 하기 위해 상기 메모리로 리드 커맨드 또는 라이트 커맨드를 tCCD 간격으로 인가하는 메모리 시스템.
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