KR20190103697A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는 영역 어드레스 신호와 모드 구분 신호에 기초하여 복수의 영역 선택 신호를 생성하고, 제1 모드시 상기 복수의 영역 선택 신호 중 적어도 하나의 영역 선택 신호를 활성화하고 제2 모드시 상기 복수의 영역 선택 신호 중 둘 이상의 영역 선택 신호를 활성화하기 위한 영역 선택 회로; 컬럼 어드레스 신호와 상기 모드 구분 신호에 기초하여 복수의 컬럼 선택 신호를 생성하고, 상기 제1 모드시 상기 복수의 컬럼 선택 신호를 변경하고 상기 제2 모드시 상기 복수의 컬럼 선택 신호를 유지하기 위한 컬럼 선택 회로; 및 상기 복수의 영역 선택 신호와 상기 복수의 컬럼 선택 신호에 기초하여 상기 제1 모드시 적어도 하나가 액세스되고 상기 제2 모드시 둘 이상이 액세스되는 복수의 메모리 영역을 포함을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
반도체 장치는 모드별로 데이터 입출력 방식을 다르게 제어하는 경우 모드별로 다른 제어 회로들을 구비해야 한다. 만약 제어 회로들을 하나의 회로로 구현할 수 있다면 최적화된 성능을 보장할 것이다.
본 발명의 실시예는 모드별로 다른 데이터 입출력 방식을 하나의 회로를 통해 유동적으로(flexible) 제어할 수 있는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 영역 어드레스 신호와 모드 구분 신호에 기초하여 복수의 영역 선택 신호를 생성하고, 제1 모드시 상기 복수의 영역 선택 신호 중 적어도 하나의 영역 선택 신호를 활성화하고 제2 모드시 상기 복수의 영역 선택 신호 중 둘 이상의 영역 선택 신호를 활성화하기 위한 영역 선택 회로; 컬럼 어드레스 신호와 상기 모드 구분 신호에 기초하여 복수의 컬럼 선택 신호를 생성하고, 상기 제1 모드시 상기 복수의 컬럼 선택 신호를 변경하고 상기 제2 모드시 상기 복수의 컬럼 선택 신호를 유지하기 위한 컬럼 선택 회로; 및 상기 복수의 영역 선택 신호와 상기 복수의 컬럼 선택 신호에 기초하여 상기 제1 모드시 적어도 하나가 액세스되고 상기 제2 모드시 둘 이상이 액세스되는 복수의 메모리 영역을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 복수의 메모리 영역; 동작 모드 신호와 모드 구분 신호와 복수의 플래그 신호에 기초하여 상기 복수의 메모리 영역과 데이터 경로를 선택적으로 접속하기 위한 복수의 데이터 경로 선택 신호를 생성하되, 제1 모드시 제1 단위 동작 시간 중 제2 단위 동작 시간 동안 상기 복수의 데이터 경로 선택 신호 중 액세스될 하나의 메모리 영역에 대응하는 데이터 경로 선택 신호를 활성화하고 다음 제1 단위 동작 시간 중 상기 제2 단위 동작 시간 동안 상기 데이터 경로 선택 신호를 활성화하고, 제2 모드시 상기 제1 단위 동작 시간 동안 상기 복수의 데이터 경로 선택 신호 중 액세스될 두 개의 메모리 영역에 대응하는 데이터 경로 선택 신호들을 순차적으로 활성화하는 데이터 경로 선택 회로; 상기 동작 모드 신호와 상기 모드 구분 신호와 영역 어드레스 신호들과 래치 소오스 신호에 기초하여 상기 복수의 메모리 영역에 대응하는 복수의 영역 선택 신호를 생성하되, 상기 제1 모드시 상기 제1 단위 동작 시간 동안 상기 복수의 영역 선택 신호 중 상기 액세스될 하나의 메모리 영역에 대응하는 영역 선택 신호를 활성화하고, 제2 모드시 상기 제2 단위 동작 시간 동안 상기 복수의 영역 선택 신호 중 상기 액세스될 두 개의 메모리 영역에 대응하는 영역 선택 신호들을 동시에 활성화하기 위한 영역 선택 회로; 및 상기 모드 구분 신호와 컬럼 어드레스 신호들과 반전 소오스 신호와 복수의 래치 제어 신호에 기초하여 복수의 컬럼 선택 신호를 생성하되, 상기 제1 모드시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호 중 상기 액세스될 하나의 메모리 영역에 대응하는 컬럼 선택 신호 그룹을 생성 및 유지하고 상기 다음 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 변경 및 유지하고, 상기 제2 모드시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호 중 상기 액세스될 두 개의 메모리 영역에 대응하는 컬럼 선택 신호 그룹들을 동시에 생성 및 유지하기 위한 컬럼 선택 회로를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치는 복수의 메모리 영역; 동작 모드 신호와 버스트 랭쓰(burst length) 정보 신호와 복수의 플래그 신호에 기초하여 상기 복수의 메모리 영역과 데이터 경로를 선택적으로 접속하기 위한 복수의 데이터 경로 선택 신호를 생성하되, 제1 버스트 동작시 컬럼 어드레스 신호의 입력당 제1 단위 동작 시간 중 제2 단위 동작 시간 동안 상기 복수의 데이터 경로 선택 신호 중 액세스될 하나의 메모리 영역에 대응하는 데이터 경로 선택 신호를 활성화하고 다음 제1 단위 동작 시간 중 상기 제2 단위 동작 시간 동안 상기 데이터 경로 선택 신호를 활성화하고, 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제2 단위 시간 동안 상기 복수의 데이터 경로 선택 신호 중 상기 데이터 경로 선택 신호를 활성화하는 데이터 경로 선택 회로; 상기 동작 모드 신호와 상기 모드 구분 신호와 영역 어드레스 신호들과 래치 소오스 신호에 기초하여 상기 복수의 메모리 영역에 대응하는 복수의 영역 선택 신호를 생성하되, 상기 제1 및 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 영역 선택 신호 중 상기 액세스될 메모리 영역에 대응하는 영역 선택 신호를 활성화하기 위한 영역 선택 회로; 상기 모드 구분 신호와 상기 컬럼 어드레스 신호과 반전 소오스 신호와 복수의 래치 제어 신호에 기초하여 복수의 컬럼 선택 신호를 생성하되, 상기 제1 버스트 동작시 상기 컬럼 어드레스 신호의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호 중 상기 액세스될 메모리 영역에 대응하는 컬럼 선택 신호 그룹을 생성 및 유지하고 상기 다음 제1 단위 동작 시간 동안 상기 컬럼 선택 신호그룹을 변경 및 유지하고, 상기 제2 버스트 동작시 상기 컬럼 어드레스 신호의 입력당 상기 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 생성 및 유지하기 위한 컬럼 선택 회로를 포함할 수 있다.
본 발명의 실시예는 모드별로 다른 데이터 입출력 방식을 하나의 회로를 통해 유동적으로(flexible) 제어함으로써 면적 및 전력 측면에서 최적의 성능을 발휘할 수 있는 효과가 있다.
또한, 본 발명의 실시예는 특정 모드시 내부 신호들의 동작 마진을 확보함으로써 전압 변동(voltage variation)에 강인하면서도 안정적인 동작을 보장할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 데이터 경로 선택 회로의 블록 구성도이다.
도 3은 도 1에 도시된 뱅크 선택 회로의 블록 구성도이다.
도 4는 도 3에 도시된 제2 선택부의 블록 구성도이다.
도 5는 도 3에 도시된 제3 선택부의 블록 구성도이다.
도 6은 도 3에 도시된 제4 선택부의 블록 구성도이다.
도 7은 도 1에 도시된 컬럼 선택 회로의 블록 구성도이다.
도 8은 도 7에 도시된 제1 생성부의 블록 구성도이다.
도 9는 도 8에 도시된 제1 파이프 래치의 블록 구성도이다.
도 10은 도 7에 도시된 제2 생성부의 블록 구성도이다.
도 11은 도 10에 도시된 파이프 래치의 블록 구성도이다.
도 12 내지 도 14는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도들이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치는 클럭 입력 회로(100), 선택 커맨드 입력 회로(200), 제어 커맨드 입력 회로(300), 데이터 경로 선택 회로(400), 뱅크 선택 회로(500), 컬럼 선택 회로(600), 및 커맨드 디코딩 회로(700)를 포함할 수 있다.
클럭 입력 회로(100)는 제1 및 제2 클럭 신호(CLK, CLKB)에 기초하여 제1 클럭 신호(CLK)의 라이징 에지(rising edge)에 동기된 제1 제어 클럭 신호(ICLKR)와 제1 클럭 신호(CLK)의 폴링 에지(falling edge)에 동기된 제2 제어 클럭 신호(ICLKF)를 생성할 수 있다.
선택 커맨드 입력 회로(200)는 제1 커맨드 신호(CS)와 제1 제어 클럭 신호(ICLKR)에 기초하여 선택 커맨드 신호(ICSRR)를 생성할 수 있다. 선택 커맨드 신호(ICSRR)는 제1 클럭 신호(CLK)의 라이징 에지(rising edge)에 동기될 수 있다.
제어 커맨드 입력 회로(300)는 제2 커맨드 신호들(CA<0:K>)과 제1 제어 클럭 신호(ICLKR)와 제2 제어 클럭 신호(ICLKF)에 기초하여 제1 제어 커맨드 신호들(ICARR<0:2>)과 제2 제어 커맨드 신호들(ICARF<3:6>)과 제3 제어 커맨드 신호들(ICAFF<0:5>)을 생성할 수 있다. 예컨대, 제어 커맨드 입력 회로(300)는 제1 클럭 신호(CLK)의 라이징 에지에 입력되는 제2 커맨드 신호들(CA<0:K>) 중 일부의 신호들(CA<0:2>)을 제1 제어 클럭 신호(ICLKR)에 동기시켜 제1 제어 커맨드 신호들(ICARR<0:2>)로서 생성할 수 있고, 제1 클럭 신호(CLK)의 라이징 에지에 입력되는 제2 커맨드 신호들(CA<0:K>) 중 일부의 신호들(CA<3:6>)을 제2 제어 클럭 신호(ICLKF)에 동기시켜 제2 제어 커맨드 신호들(ICARF<3:6>)로서 생성할 수 있고, 제1 클럭 신호(CLK)의 폴링 에지에 입력되는 제2 커맨드 신호들(CA<0:K>) 중 일부의 신호들(CA<0:5>)을 제2 제어 클럭 신호(ICLKF)에 동기시켜 제3 제어 커맨드 신호들(ICAFF<0:5>)로서 생성할 수 있다. 이하에서는 제3 제어 커맨드 신호들(ICAFF<0:5>) 중 일부의 신호들(ICAFF<0:3>)을 뱅크 어드레스 신호들(ICAFF<0:3>)이라 칭하여 설명하고, 제3 제어 커맨드 신호(ICAFF<0:5>) 중 일부의 신호들(ICAFF<4:5>)과 제2 제어 커맨드 신호들(ICARF<3:6>)을 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이라 칭하여 설명한다.
데이터 경로 선택 회로(400)는 동작 모드 신호들(WR, RD)과 모드 구분 신호(16B)와 버스트 랭쓰(burst length) 정보 신호(BL32)와 제1 내지 제4 플래그 신호(BG0_FALG, BG1_FLAG, BG2_FLAG, BG3_FLAG)에 기초하여 제1 내지 제4 데이터 경로 선택 신호(AYP_BG0, AYP_BG1, AYP_BG2, AYP_BG3)와 래치 소오스 신호(ADD_LATPD)와 반전 소오스 신호(IADD_LATPD)를 생성할 수 있다.
여기서, 모드 구분 신호(16B)는 제1 및 제2 데이터 입출력 모드를 구분하기 위한 신호를 포함할 수 있다. 예컨대, 논리 하이 레벨의 모드 구분 신호(16B)는 상기 제1 데이터 입출력 모드를 나타낼 수 있고, 반면 논리 로우 레벨의 모드 구분 신호(16B)는 상기 제2 데이터 입출력 모드를 나타낼 수 있다. 모드 구분 신호(16B)는 모드 레지스터 셋(mode register set)에 기설정될 수 있다.
상기 제1 데이터 입출력 모드는 4 뱅크 그룹(bank group) 모드를 포함할 수 있다. 예컨대, 상기 4 뱅크 그룹 모드는 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)(도면에 미도시)에 각각 포함된 제1 내지 제4 뱅크들(BK0 ~ BK3)(도면에 미도시), 즉 총 16개의 뱅크들 중 커맨드 신호들(CS, CA<0:K>)의 입력당 1개의 뱅크에 액세스할 수 있다. 상기 뱅크는 독립적으로 제어 가능한 메모리 영역을 포함할 수 있다. 상기 4 뱅크 그룹 모드는 버스트 랭쓰 16 동작과 버스트 랭쓰 32 동작을 지원할 수 있다. 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 16 동작은 상기 액세스된 1개의 뱅크를 대상으로 16 비트(bits)의 데이터를 리드(read) 또는 라이트(write)할 수 있고, 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 32 동작은 상기 액세스된 1개의 뱅크를 대상으로 32 비트(bits)의 데이터를 리드 또는 라이트할 수 있다.
이때, 상기 4 뱅크 그룹 모드는 동일한 뱅크 그룹을 연속해서 액세스할 경우 제1 단위 동작 시간(tCCD_L)에 대응하는 간격을 필요로 한다. 다시 말해, 상기 4 뱅크 그룹 모드는 제1 뱅크 그룹(BG0)을 액세스하고 제1 단위 동작 시간(tCCD_L) 이후에 다시 상기 제1 뱅크 그룹(BG0)을 액세스할 수 있다. 제1 단위 동작 시간(tCCD_L)은 동일한 뱅크 그룹을 액세스하기 위한 최소한의 시간 간격을 의미하며, 상기 동일한 뱅크 그룹에 대응하는 커맨드 신호들(CS, CA<0:K>)이 연속해서 입력될 수 있는 시간 간격을 의미하며, 상기 32 비트(bits)의 데이터를 공백없이(gapless) 리드 또는 라이트하는 시간에 대응할 수 있다. 반면, 상기 4 뱅크 그룹 모드는 서로 다른 뱅크 그룹을 연속해서 액세스할 경우 제2 단위 동작 시간(tCCD_S)에 대응하는 간격을 필요로 한다. 다시 말해, 상기 4 뱅크 그룹 모드는 제1 뱅크 그룹(BG0)을 액세스하고 제2 단위 동작 시간(tCCD_S) 이후에 제2 내지 제4 뱅크 그룹(BG1 ~ BG3) 중 어느 하나를 액세스할 수 있다. 제2 단위 동작 시간(tCCD_S)은 서로 다른 뱅크 그룹을 액세스하기 위한 최소한의 시간 간격을 의미하며, 서로 다른 뱅크 그룹에 대응하는 커맨드 신호들(CS, CA<0:K>)이 연속해서 입력될 수 있는 시간 간격을 의미하며, 상기 16 비트(bits)의 데이터를 공백없이(gapless) 리드 또는 라이트하는 시간에 대응할 수 있다.
상기 제2 데이터 입출력 모드는 8 뱅크(bank) 모드를 포함할 수 있다. 예컨대, 상기 8 뱅크 모드는 상기 16개의 뱅크들 중 커맨드 신호들(CS, CA<0:K>)의 입력당 2개의 뱅크에 순차적으로 액세스할 수 있다. 상기 8 뱅크 모드는 버스트 랭쓰 32 동작을 지원할 수 있다. 상기 8 뱅크 모드에 따른 상기 버스트 랭쓰 32 동작은 상기 액세스된 2개의 뱅크를 대상으로 32 비트(bits)의 데이터를 리드 또는 라이트할 수 있다.
이때, 상기 8 뱅크 모드는 다음 2개의 뱅크에 액세스할 때 제1 단위 동작 시간(tCCD_L)에 대응하는 간격을 필요로 한다. 예컨대, 상기 8 뱅크 모드는 상기 16개의 뱅크들 중 어느 2개의 뱅크에 액세스하고 제1 단위 동작 시간(tCCD_L) 이후에 상기 16개의 뱅크들 중 어느 2개의 뱅크에 액세스할 수 있다.
버스트 랭쓰 정보 신호(BL32)는 상기 4 뱅크 그룹 모드가 지원하는 버스트 랭쓰 16 동작과 버스트 랭쓰 32 동작 중 어느 하나를 나타낼 수 있다. 상기 버스트 랭쓰 정보 신호(BL32)는 상기 모드 레지스터 셋에 기설정될 수 있다.
제1 내지 제4 데이터 경로 선택 신호(AYP_BG0, AYP_BG1, AYP_BG2, AYP_BG3)는 상기 제1 내지 제4 뱅크 그룹 중 적어도 하나의 뱅크 그룹과 데이터 경로(예: 글로벌 입출력 라인)를 선택적으로 접속하기 위한 신호를 포함할 수 있다. 예컨대, 제1 데이터 경로 선택 신호(AYP_BG0)는 상기 제1 뱅크 그룹과 상기 데이터 경로를 접속하기 위한 신호를 포함할 수 있고, 제2 데이터 경로 선택 신호(AYP_BG1)는 상기 제2 뱅크 그룹과 상기 데이터 경로를 접속하기 위한 신호를 포함할 수 있고, 제3 데이터 경로 선택 신호(AYP_BG2)는 상기 제3 뱅크 그룹과 상기 데이터 경로를 접속하기 위한 신호를 포함할 수 있고, 제4 데이터 경로 선택 신호(AYP_BG3)는 상기 제4 뱅크 그룹과 상기 데이터 경로를 접속하기 위한 신호를 포함할 수 있다.
한편, 설명되지 않은 동작 모드 신호들(RD, WR)과 래치 소오스 신호(ADD_LATPD)와 반전 소오스 신호(IADD_LATPD)는 아래에서 설명하기로 한다.
뱅크 선택 회로(500)는 뱅크 어드레스 신호들(ICAFF<0:3>)과 동작 모드 신호들(WR, RD)과 모드 구분 신호(16B)와 래치 소오스 신호(ADD_LATPD)에 기초하여 상기 제1 내지 제4 뱅크 그룹에 대응하는 제1 내지 제4 뱅크 선택 신호 그룹들(BA_BG0<0:3>, BA_BG1<0:3>, BA_BG2<0:3>, BA_BG3<0:3>) 및 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)을 생성할 수 있다.
컬럼 선택 회로(600)는 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)과 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 모드 구분 신호(16B)와 제1 내지 제4 래치 제어 신호(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)와 반전 소오스 신호(IADD_LATPD)에 기초하여 상기 제1 뱅크 그룹에 대응하는 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 상기 제2 뱅크 그룹에 대응하는 제2 컬럼 선택 신호 그룹(BYAC_BG1<0:5>)과 상기 제3 뱅크 그룹에 대응하는 제3 컬럼 선택 신호 그룹(BYAC_BG2<0:5>)과 상기 제4 뱅크 그룹에 대응하는 제4 컬럼 선택 신호 그룹(BYAC_BG3<0:5>)을 생성할 수 있다. 특히, 컬럼 선택 회로(600)는 상기 4 뱅크 그룹 모드 및 상기 8 뱅크 모드에 따라 제1 내지 제4 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>, BYAC_BG1<0:5>, BYAC_BG2<0:5>, BYAC_BG3<0:5>)을 변경하거나 또는 유지할 수 있다. 예컨대, 컬럼 선택 회로(600)는 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 32 동작시 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)당 제1 단위 동작 시간(tCCD_L) 동안 제1 내지 제4 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>, BYAC_BG1<0:5>, BYAC_BG2<0:5>, BYAC_BG3<0:5>) 중 어느 하나의 신호 그룹을 생성 및 유지할 수 있고 다음 제1 단위 동작 시간(tCCD_L) 동안 상기 어느 하나의 신호 그룹을 변경 및 유지할 수 있다. 또는, 컬럼 선택 회로(600)는 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 16 동작시 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)당 제1 단위 동작 시간(tCCD_L) 동안 제1 내지 제4 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>, BYAC_BG1<0:5>, BYAC_BG2<0:5>, BYAC_BG3<0:5>) 중 어느 하나의 신호 그룹을 생성 및 유지할 수 있다. 또는, 컬럼 선택 회로(600)는 상기 8 뱅크 모드에 따른 상기 버스트 랭쓰 32 동작시 제1 단위 동작 시간(tCCD_L) 동안 제1 내지 제4 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>, BYAC_BG1<0:5>, BYAC_BG2<0:5>, BYAC_BG3<0:5>) 중 두 개의 신호 그룹들을 동시에 생성 및 유지할 수 있다.
여기서, 제1 단위 동작 시간(tCCD_L)은 동일 뱅크 그룹에 속한 뱅크들에게 순차적으로 액세스하기 위한 최소한의 시간 간격을 말한다. 후술하는 제2 단위 동작 시간(tCCD_S)은 각각 서로 다른 뱅크 그룹에 속한 뱅크들에게 순차적으로 액세스하기 위한 최소한의 시간 간격을 말한다. 제1 단위 동작 시간(tCCD_L)은 제2 단위 동작 시간(tCCD_S)보다 길 수 있다. 예컨대, 제1 단위 동작 시간(tCCD_L)은 제2 단위 동작 시간(tCCD_S)의 2배일 수 있다.
커맨드 디코딩 회로(700)는 선택 커맨드 신호(ICSRR)와 제1 제어 커맨드 신호들(ICARR<0:2>)에 기초하여 동작 모드 신호들(WR, RD)를 생성할 수 있다. 동작 모드 신호들(RD, WR)은 리드(read) 모드와 관련된 리드 커맨드 신호(RD), 및 라이트(write) 모드와 관련된 라이트 커맨드 신호(WR) 등을 포함할 수 있다.
도 2에는 도 1에 도시된 데이터 경로 선택 회로(400)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 데이터 경로 선택 회로(400)는 제1 데이터 경로 선택부(410), 제2 데이터 경로 선택부(420), 및 제3 데이터 경로 선택부(430)를 포함할 수 있다.
제1 데이터 경로 선택부(410)는 동작 모드 신호들(WR, RD)과 모드 구분 신호(16B)와 버스트 랭쓰 정보 신호(BL32)에 기초하여 제1 및 제2 라이트 제어 신호(WTT_AYP, IWTT_AYP)와 제1 및 제2 리드 제어 신호(RDT_AYP, IRDT_AYP)를 생성할 수 있다. 예컨대, 제1 데이터 경로 선택부(410)는 상기 라이트 모드시 제1 및 제2 라이트 제어 신호(WTT_AYP, IWTT_AYP)를 순차적으로 생성할 수 있다. 이때, 제1 데이터 경로 선택부(410)는 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 32 동작시 제1 라이트 제어 신호(WTT_AYP)를 활성화하고 제1 단위 동작 시간(tCCD_L) 이후에 제2 라이트 제어 신호(IWTT_AYP)를 활성화할 수 있다. 반면, 제1 데이터 경로 선택부(410)는 상기 8 뱅크 모드에 따른 상기 버스트 랭쓰 32 동작시 제1 라이트 제어 신호(WTT_AYP)를 활성화하고 제2 단위 동작 시간(tCCD_S) 이후에 제2 라이트 제어 신호(IWTT_AYP)를 활성화할 수 있다. 한편, 제1 데이터 경로 선택부(410)는 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 16 동작시 제1 라이트 제어 신호(WTT_AYP)를 활성화하고 제2 라이트 제어 신호(IWTT_AYP)를 지속적으로 비활성화할 수 있다.
제2 데이터 경로 선택부(420)는 모드 구분 신호(16B)와 제1 및 제2 라이트 제어 신호(WTT_AYP, IWTT_AYP)와 제1 및 제2 리드 제어 신호(RDT_AYP, IRDT_AYP)에 기초하여 래치 소오스 신호(ADD_LATPD)와 반전 소오스 신호(IADD_LATPD)를 생성할 수 있다. 예컨대, 제2 데이터 경로 선택부(420)는 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 32 동작시 제1 라이트 제어 신호(WTT_AYP)에 대응하는 래치 소오스 신호(ADD_LATPD)를 활성화하고 제1 단위 동작 시간(tCCD_L) 이후에 제2 라이트 제어 신호(IWTT_AYP)에 대응하는 반전 소오스 신호(IADD_LATPD)를 활성화할 수 있다. 반면, 제2 데이터 경로 선택부(420)는 상기 8 뱅크 모드에 따른 상기 버스트 랭쓰 32 동작시 제1 라이트 제어 신호(WTT_AYP)에 대응하는 래치 소오스 신호(ADD_LATPD)를 활성화하고 제2 라이트 제어 신호(IWTT_AYP)와 상관없이 반전 소오스 신호(IADD_LATPD)를 지속적으로 비활성화할 수 있다. 한편, 제2 데이터 경로 선택부(420)는 상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 16 동작시 제1 라이트 제어 신호(WTT_AYP)에 대응하는 래치 소오스 신호(ADD_LATPD)를 활성화하고 비활성화된 제2 라이트 제어 신호(IWTT_AYP)에 대응하여 반전 소오스 신호(IADD_LATPD)를 지속적으로 비활성화할 수 있다.
제3 데이터 경로 선택부(430)는 제1 및 제2 라이트 제어 신호(WTT_AYP, IWTT_AYP)와 제1 및 제2 리드 제어 신호(RDT_AYP, IRDT_AYP)와 제1 내지 제4 플래그 신호(BG0_FALG, BG1_FLAG, BG2_FLAG, BG3_FLAG)에 기초하여 제1 내지 제4 데이터 경로 선택 신호(AYP_BG0, AYP_BG1, AYP_BG2, AYP_BG3)를 생성할 수 있다.
도 3에는 도 1에 도시된 뱅크 선택 회로(500)가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 뱅크 선택 회로(500)는 제1 선택부(510), 제2 선택부(520), 제3 선택부(530), 및 제4 선택부(540)를 포함할 수 있다.
제1 선택부(510)는 동작 모드 신호들(WR, RD)과 뱅크 어드레스 신호들(ICAFF<0:3>)에 기초하여 제1 내지 제8 선택 코드 신호(BA0, BAB0, BA1, BAB1, BG0, BGB0, BG1, BGB1)를 생성할 수 있다.
제2 선택부(520)는 제5 내지 제8 선택 코드 신호(BG0, BGB0, BG1, BGB1)와 모드 구분 신호(16B)에 기초하여 제1 내지 제4 플래그 신호(BG0_FALG, BG1_FLAG, BG2_FLAG, BG3_FLAG)를 생성할 수 있다.
제3 선택부(530)는 제1 내지 제4 선택 코드 신호(BA0, BAB0, BA1, BAB1)와 제1 내지 제4 플래그 신호(BG0_FALG, BG1_FLAG, BG2_FLAG, BG3_FLAG)에 기초하여 제1 내지 제4 뱅크 선택 신호 그룹들(BA_BG0<0:3>, BA_BG1<0:3>, BA_BG2<0:3>, BA_BG3<0:3>)을 생성할 수 있다.
제4 선택부(540)는 제1 내지 제4 플래그 신호(BG0_FALG, BG1_FLAG, BG2_FLAG, BG3_FLAG)와 래치 소오스 신호(ADD_LATPD)에 기초하여 제1 내지 제4 래치 제어 신호(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)를 생성할 수 있다.
도 4에는 도 3에 도시된 제2 선택부(520)의 회로도가 도시되어 있다.
도 4를 참조하면, 제2 선택부(520)는 제1 내지 제4 디코더(521, 523, 525, 527)를 포함할 수 있다.
제1 디코더(521)는 제2 및 제3 선택 코드 신호(BGB0, BG1)와 모드 구분 신호(16B)에 기초하여 제1 플래그 신호(BG0_FLAG)를 생성할 수 있다. 예컨대, 제1 디코더(521)는 상기 4 뱅크 그룹 모드시 제2 선택 코드 신호(BGB0)의 논리 레벨과 제3 선택 코드 신호(BG1)의 논리 레벨에 따라 제1 플래그 신호(BG0_FLAG)의 논리 레벨을 결정할 수 있다. 그리고, 제1 디코더(521)는 상기 8 뱅크 모드시 제3 선택 코드 신호(BG1)의 논리 레벨에 상관없이 제2 선택 코드 신호(BGB0)의 논리 레벨에 따라 제1 플래그 신호(BG0_FLAG)의 논리 레벨을 결정할 수 있다.
제2 디코더(523)는 제1 및 제3 선택 코드 신호(BG0, BG1)와 모드 구분 신호(16B)에 기초하여 제2 플래그 신호(BG1_FLAG)를 생성할 수 있다. 예컨대, 제2 디코더(523)는 상기 4 뱅크 그룹 모드시 제1 선택 코드 신호(BG0)의 논리 레벨과 제3 선택 코드 신호(BG1)의 논리 레벨에 따라 제2 플래그 신호(BG1_FLAG)를 생성할 수 있다. 그리고, 제2 디코더(521)는 상기 8 뱅크 모드시 제1 선택 코드 신호(BG0)의 논리 레벨에 상관없이 제3 선택 코드 신호(BG1)의 논리 레벨에 따라 제1 플래그 신호(BG0_FLAG)의 논리 레벨을 결정할 수 있다.
제3 디코더(525)는 제2 및 제4 선택 코드 신호(BGB0, BGB1)와 모드 구분 신호(16B)에 기초하여 제3 플래그 신호(BG2_FLAG)를 생성할 수 있다. 예컨대, 제3 디코더(525)는 상기 4 뱅크 그룹 모드시 제2 선택 코드 신호(BGB0)의 논리 레벨과 제4 선택 코드 신호(BGB1)의 논리 레벨에 따라 제3 플래그 신호(BG2_FLAG)의 논리 레벨을 결정할 수 있다. 그리고, 제3 디코더(525)는 상기 8 뱅크 모드시 제2 선택 코드 신호(BGB0)의 논리 레벨에 상관없이 제4 선택 코드 신호(BGB1)의 논리 레벨에 따라 제3 플래그 신호(BG2_FLAG)의 논리 레벨을 결정할 수 있다.
제4 디코더(527)는 제1 및 제4 선택 코드 신호(BG0, BGB1)와 모드 구분 신호(16B)에 기초하여 제4 플래그 신호(BG3_FLAG)를 생성할 수 있다. 예컨대, 제4 디코더(527)는 상기 4 뱅크 그룹 모드시 제1 선택 코드 신호(BG0)의 논리 레벨과 제4 선택 코드 신호(BGB1)의 논리 레벨에 따라 제4 플래그 신호(BG3_FLAG)의 논리 레벨을 결정할 수 있다. 그리고, 제4 디코더(527)는 상기 8 뱅크 모드시 제4 선택 코드 신호(BGB1)의 논리 레벨에 상관없이 제1 선택 코드 신호(BG0)의 논리 레벨에 따라 제4 플래그 신호(BG3_FLAG)의 논리 레벨을 결정할 수 있다.
도 5에는 도 3에 도시된 제3 선택부(530)의 회로도가 도시되어 있다.
도 5를 참조하면, 제3 선택부(530)는 제1 내지 제4 래치 셋(latch set)(531, 533, 535, 537)을 포함할 수 있다.
제1 래치 셋(531)은 제1 내지 제4 선택 코드 신호(BA0, BAB0, BA1, BAB1)와 제1 플래그 신호(BG0_FALG)에 기초하여 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)을 생성할 수 있다.
예컨대, 제1 래치 셋(531)은 제1 내지 제4 낸드 게이트(NAND gate)와 제1 내지 제4 비동기 래치(Async latch)와 제1 내지 제4 부정 게이트(NOT gate)를 포함할 수 있다.
상기 제1 낸드 게이트는 제1 및 제3 선택 코드 신호(BA0, BA1)를 낸딩하여 제1 출력 신호를 생성할 수 있다. 상기 제1 비동기 래치는 제1 플래그 신호에 기초하여 상기 제1 출력 신호를 래치할 수 있다. 상기 제1 부정 게이트는 상기 제1 비동기 래치에 래치된 제1 래치 신호를 반전하여 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)에 포함된 제1-1 뱅크 선택 신호(BA_BG0<0>)를 생성할 수 있다.
상기 제2 낸드 게이트는 제2 및 제3 선택 코드 신호(BAB0, BA1)를 낸딩하여 제2 출력 신호를 생성할 수 있다. 상기 제2 비동기 래치는 제1 플래그 신호에 기초하여 상기 제2 출력 신호를 래치할 수 있다. 상기 제2 부정 게이트는 상기 제2 비동기 래치에 래치된 제2 래치 신호를 반전하여 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)에 포함된 제1-2 뱅크 선택 신호(BA_BG0<1>)를 생성할 수 있다.
상기 제3 낸드 게이트는 제1 및 제4 선택 코드 신호(BA0, BAB1)를 낸딩하여 제3 출력 신호를 생성할 수 있다. 상기 제3 비동기 래치는 제1 플래그 신호에 기초하여 상기 제3 출력 신호를 래치할 수 있다. 상기 제3 부정 게이트는 상기 제3 비동기 래치에 래치된 제3 래치 신호를 반전하여 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)에 포함된 제1-3 뱅크 선택 신호(BA_BG0<2>)를 생성할 수 있다.
상기 제4 낸드 게이트는 제2 및 제4 선택 코드 신호(BAB0, BAB1)를 낸딩하여 제4 출력 신호를 생성할 수 있다. 상기 제4 비동기 래치는 제1 플래그 신호에 기초하여 상기 제4 출력 신호를 래치할 수 있다. 상기 제4 부정 게이트는 상기 제4 비동기 래치에 래치된 제4 래치 신호를 반전하여 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)에 포함된 제1-4 뱅크 선택 신호(BA_BG0<3>)를 생성할 수 있다.
제2 래치 셋(533)은 제1 내지 제4 선택 코드 신호(BA0, BAB0, BA1, BAB1)와 제2 플래그 신호(BG1_FALG)에 기초하여 제2 뱅크 선택 신호 그룹(BA_BG1<0:3>)을 생성할 수 있다.
예컨대, 제2 래치 셋(533)은 제1 래치 제어부(531)와 유사하게 제1 내지 제4 낸드 게이트와 제1 내지 제4 비동기 래치와 제1 내지 제4 부정 게이트를 포함할 수 있으므로 그에 대한 자세한 설명은 생략한다.
제3 래치 셋(535)은 제1 내지 제4 선택 코드 신호(BA0, BAB0, BA1, BAB1)와 제3 플래그 신호(BG2_FALG)에 기초하여 제3 뱅크 선택 신호 그룹(BA_BG2<0:3>)을 생성할 수 있다.
예컨대, 제3 래치 셋(535)은 제1 래치 제어부(531)와 유사하게 제1 내지 제4 낸드 게이트와 제1 내지 제4 비동기 래치와 제1 내지 제4 부정 게이트를 포함할 수 있으므로 그에 대한 자세한 설명은 생략한다.
제4 래치 셋(537)은 제1 내지 제4 선택 코드 신호(BA0, BAB0, BA1, BAB1)와 제4 플래그 신호(BG3_FALG)에 기초하여 제4 뱅크 선택 신호 그룹(BA_BG3<0:3>)을 생성할 수 있다.
예컨대, 제4 래치 셋(537)은 제1 래치 제어부(531)와 유사하게 제1 내지 제4 낸드 게이트와 제1 내지 제4 비동기 래치와 제1 내지 제4 부정 게이트를 포함할 수 있으므로 그에 대한 자세한 설명은 생략한다.
도 6에는 도 3에 도시된 제4 선택부(540)가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 제4 선택부(540)는 제1 내지 제4 비동기 래치(541, 543, 545, 547)를 포함할 수 있다.
제1 비동기 래치(541)는 래치 소오스 신호(ADD_LATPD)에 기초하여 제1 플래그 신호(BG0_FLAG)를 제1 래치 제어 신호(ADD_LATPD00)로서 래치할 수 있다.
제2 비동기 래치(543)는 래치 소오스 신호(ADD_LATPD)에 기초하여 제2 플래그 신호(BG1_FLAG)를 제2 래치 제어 신호(ADD_LATPD01)로서 래치할 수 있다.
제3 비동기 래치(545)는 래치 소오스 신호(ADD_LATPD)에 기초하여 제3 플래그 신호(BG2_FLAG)를 제3 래치 제어 신호(ADD_LATPD10)로서 래치할 수 있다.
제4 비동기 래치(547)는 래치 소오스 신호(ADD_LATPD)에 기초하여 제4 플래그 신호(BG3_FLAG)를 제4 래치 제어 신호(ADD_LATPD11)로서 래치할 수 있다.
도 7에는 도 1에 도시된 컬럼 선택 회로(600)가 블록 구성도로 도시되어 있다.
도 7을 참조하면, 컬럼 선택 회로(600)는 제1 생성부(610), 및 제2 생성부(620)를 포함할 수 있다.
제1 생성부(610)는 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<4:6>)과 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 제1 내지 제4 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>, BYAC_BG1<0:5>, BYAC_BG2<0:5>, BYAC_BG3<0:5>) 중 제1-2 내지 제1-6 컬럼 선택 신호들(BYAC_BG0<1:5>)과 제2-2 내지 제2-6 컬럼 선택 신호들(BYAC_BG1<1:5>)과 제3-2 내지 제3-6 컬럼 선택 신호들(BYAC_BG2<1:5>)과 제4-2 내지 제4-6 컬럼 선택 신호들(BYAC_BG3<1:5>)을 생성할 수 있다. 예컨대, 제1 생성부(610)는 상기 4 뱅크 그룹 모드시 제1-2 내지 제1-6 컬럼 선택 신호들(BYAC_BG0<1:5>)과 제2-2 내지 제2-6 컬럼 선택 신호들(BYAC_BG1<1:5>)과 제3-2 내지 제3-6 컬럼 선택 신호들(BYAC_BG2<1:5>)과 제4-2 내지 제4-6 컬럼 선택 신호들(BYAC_BG3<1:5>) 중 액세스될 1개의 뱅크 그룹에 대응하는 컬럼 선택 신호들(BYAC_BG#<1:5>)을 생성할 수 있고, 제1 단위 동작 시간(tCCD_L) 동안 상기 생성된 컬럼 선택 신호들(BYAC_BG#<1:5>)을 유지할 수 있다. 또는, 제1 생성부(610)는 상기 8 뱅크 모드시 제1-2 내지 제1-6 컬럼 선택 신호들(BYAC_BG0<1:5>)과 제2-2 내지 제2-6 컬럼 선택 신호들(BYAC_BG1<1:5>)과 제3-2 내지 제3-6 컬럼 선택 신호들(BYAC_BG2<1:5>)과 제4-2 내지 제4-6 컬럼 선택 신호들(BYAC_BG3<1:5>) 중 액세스될 2개의 뱅크 그룹에 대응하는 컬럼 선택 신호들(BYAC_BG#1<1:5>, BYAC_BG#2<1:5>)을 생성할 수 있고, 제1 단위 동작 시간(tCCD_L) 동안 상기 생성된 컬럼 선택 신호들(BYAC_BG#1<1:5>, BYAC_BG#2<1:5>)을 유지할 수 있다.
제2 생성부(620)는 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 나머지 컬럼 어드레스 신호(ICARF<4>)와 모드 구분 신호(16B)와 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)와 반전 소오스 신호(IADD_LATPD)에 기초하여 제1 내지 제4 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>, BYAC_BG1<0:5>, BYAC_BG2<0:5>, BYAC_BG3<0:5>) 중 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>)을 생성할 수 있다. 예컨대, 제2 생성부(620)는 상기 4 뱅크 그룹 모드시 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>) 중 액세스될 1개의 뱅크 그룹에 대응하는 컬럼 선택 신호(BYAC_BG#<0>)를 생성할 수 있고, 제1 단위 동작 시간(tCCD_L) 동안 상기 생성된 컬럼 선택 신호(BYAC_BG#<0>)를 적어도 1회 변경할 수 있다. 또는, 제2 생성부(620)는 상기 8 뱅크 모드시 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>) 중 액세스될 2개의 뱅크 그룹에 대응하는 컬럼 선택 신호들(BYAC_BG#1<0>, BYAC_BG#2<0>)을 생성할 수 있고, 제1 단위 동작 시간(tCCD_L) 동안 상기 생성된 컬럼 선택 신호들(BYAC_BG#1<0>, BYAC_BG#2<0>)을 유지할 수 있다.
도 8에는 도 7에 도시된 제1 생성부(610)가 블록 구성도로 도시되어 있다.
도 8을 참조하면, 제1 생성부(610)는 제1 내지 제6 파이프(pipe) 래치 셋들(611, 612, 613, 614, 615, 616)을 포함할 수 있다.
제1 파이프 래치 셋(611)은 상기 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 제1 컬럼 어드레스 신호(ICAFF<4>)와 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 제1-2 내지 제4-2 컬럼 선택 신호들(BYAC_BG0<1>, BYAC_BG1<1>, BYAC_BG2<1>, BYAC_BG3<0>)을 생성할 수 있다.
제2 파이프 래치 셋(612)은 상기 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 제2 컬럼 어드레스 신호(ICAFF<5>)와 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 제1-3 내지 제4-3 컬럼 선택 신호들(BYAC_BG0<2>, BYAC_BG1<2>, BYAC_BG2<2>, BYAC_BG3<2>)을 생성할 수 있다.
제3 파이프 래치 셋(613)은 상기 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 제3 컬럼 어드레스 신호(ICARF<4>)와 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 제1-4 내지 제4-4 컬럼 선택 신호들(BYAC_BG0<3>, BYAC_BG1<3>, BYAC_BG2<3>, BYAC_BG3<3>)을 생성할 수 있다.
제4 파이프 래치 셋(614)은 상기 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 제4 컬럼 어드레스 신호(ICARF<5>)와 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 제1-5 내지 제4-5 컬럼 선택 신호들(BYAC_BG0<4>, BYAC_BG1<4>, BYAC_BG2<4>, BYAC_BG3<4>)을 생성할 수 있다.
제5 파이프 래치 셋(615)은 상기 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 제5 컬럼 어드레스 신호(ICARF<6>)와 복수의 스트로브 신호(AY_STBP<0:N>)와 복수의 출력 제어 신호(LCAY_OUTP<0:N>)와 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 제1-6 내지 제4-6 컬럼 선택 신호들(BYAC_BG0<5>, BYAC_BG1<5>, BYAC_BG2<5>, BYAC_BG3<5>)을 생성할 수 있다.
도 9에는 도 8에 도시된 제1 파이프 래치 셋(611)이 블록 구성도로 도시되어 있다.
도 9를 참조하면, 제1 파이프 래치 셋(611)은 복수의 파이프 래치들, 제1 내지 제4 비동기 래치, 및 3상태 인버터(tri-state inverter)를 포함할 수 있다.
상기 복수의 파이프 래치들은 복수의 스트로브 신호들(AY_STBP<0:N>)에 기초하여 제1 컬럼 어드레스 신호(ICAFF<4>)를 순차적으로 래치할 수 있고, 복수의 출력 제어 신호들(LCAY_OUTP<0:N>)에 기초하여 래치된 제1 컬럼 어드레스 신호를 출력 어드레스 신호(ADDR_P1)로서 순차적으로 출력할 수 있다.
여기서, 복수의 스트로브 신호들(AY_STBP<0:N>)과 복수의 출력 제어 신호들(LCAY_OUTP<0:N>)은 라이트 커맨드 신호(WR) 또는 마스크 라이트 커맨드 신호(MWR)의 입력 횟수에 따라 순차적으로 생성될 수 있다. 예컨대, 만약 첫 번째 라이트 커맨드 신호(WR)가 입력되면, 제1 스트로브 신호(AY_STBP<0>)가 활성화될 수 있고 예정된 시간 이후에 제1 출력 제어 신호(LCAY_OUTP<0>)가 활성화될 수 있다. 상기 예정된 시간은 '라이트 레이턴시(WL) + α'를 포함할 수 있다. 또한, 만약 N+1 번째 라이트 커맨드 신호(WR)가 입력되면, 제N+1 스트로브 신호(AY_STBP<N>)가 활성화될 수 있고 상기 예정된 시간 이후에 제N+1 출력 제어 신호(LCAY_OUTP<N>)가 활성화될 수 있다.
상기 제1 내지 제4 비동기 래치들은 각각 제1 내지 제4 래치 제어 신호(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11)에 기초하여 출력 어드레스 신호(ADDR_P1)를 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>)로서 래치할 수 있다.
상기 3상태 인버터는 리드 모드시 인에이블될 수 있다. 상기 3상태 인버터는 리드 커맨드 신호(RD)로부터 파생된 리드 제어 신호들(RDTD, RDTB)에 기초하여 제1 컬럼 어드레스 신호(ICAFF<4>)를 출력 어드레스 신호(ADDR_P1)로서 출력할 수 있다.
한편, 제2 내지 제6 파이프 래치 셋들(612, 613, 614, 615, 616)은 각각 제1 파이프 래치 셋(611)과 유사하게 구성될 수 있으므로 그에 대한 설명은 생략한다.
도 10에는 도 7에 도시된 제2 생성부(620)가 블록 구성도로 도시되어 있다.
도 10을 참조하면, 제2 생성부(620)는 제너레이터(621), 래치 컨트롤러(623), 및 파이프 래치 셋(625)을 포함할 수 있다.
제너레이터(621)는 반전 소오스 신호(IADD_LATPD)와 모드 구분 신호(16B)에 기초하여 반전 프리(pre) 제어 신호(IADD_LATPD_L)를 생성할 수 있다. 예컨대, 제너레이터(621)는 낸드 게이트와 부정 게이트를 포함할 수 있다. 상기 낸드 게이트는 반전 소오스 신호(IADD_LATPD)와 모드 구분 신호(16B)를 낸딩하여 출력 신호를 생성할 수 있다. 상기 부정 게이트는 상기 출력 신호를 반전하여 반전 프리 제어 신호(IADD_LATPD_L)를 생성할 수 있다.
래치 컨틀롤러(623)는 반전 프리 제어 신호(IADD_LATPD_L)에 기초하여 상기 제1 내지 제4 뱅크 그룹에 대응하는 제1 내지 제4 반전 제어 신호(IADD_LATPD00, IADD_LATPD01, IADD_LATPD10, IADD_LATPD11)를 생성할 수 있다.
파이프 래치 셋(625)은 상기 일부의 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>) 중 제6 컬럼 어드레스 신호(ICARF<3>)와 복수의 스트로브 신호들(AY_STBP<0:N>)과 복수의 출력 제어 신호들(LCAY_OUTP<0:N>)과 제1 내지 제4 래치 제어 신호들(ADD_LATP00, ADD_LATP01, ADD_LATP10, ADD_LATP11)과 제1 내지 제4 반전 제어 신호들(IADD_LATPD00, IADD_LATPD01, IADD_LATPD10, IADD_LATPD11)에 기초하여 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>)을 생성할 수 있다.
도 11에는 도 10에 도시된 파이프 래치 셋(625)이 블록 구성도로 도시되어 있다.
도 11을 참조하면, 파이프 래치 셋(625)은 복수의 파이프 래치, 제1 내지 제8 비동기 래치를 포함할 수 있다.
상기 복수의 파이프 래치는 복수의 스트로브 신호들(AY_STBP<0:N>)에 기초하여 제6 컬럼 어드레스 신호(ICARF<3>)를 순차적으로 래치할 수 있고, 복수의 출력제어 신호들(LCAY_OUTP<0:N>)에 기초하여 래치된 제6 어드레스 신호를 출력 어드레스 신호(ADDR_P1)로서 출력할 수 있다.
제1 내지 제4 비동기 래치는 각각 제1 내지 제4 반전 제어 신호(IADD_LATPD00, IADD_LATPD01, IADD_LATPD10, IADD_LATPD11)에 기초하여 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>)을 제1 내지 제4 제어 신호로서 래치할 수 있다.
제5 내지 제8 비동기 래치는 각각 제1 내지 제4 래치 제어 신호들(ADD_LATP00, ADD_LATP01, ADD_LATP10, ADD_LATP11)에 기초하여 출력 어드레스 신호(ADDR_P1)를 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>)로서 래치할 수 있고, 상기 제1 내지 제4 제어 신호에 기초하여 제1-1 내지 제4-1 컬럼 선택 신호들(BYAC_BG0<0>, BYAC_BG1<0>, BYAC_BG2<0>, BYAC_BG3<0>)을 반전할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치의 동작을 도 12 내지 도 14를 참조하여 설명한다.
도 12에는 상기 4 뱅크 그룹 모드에 따른 버스트 랭쓰(burst length) 32 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 12를 참조하면, 예정된 동작 모드에 대응하는 한 셋(set)의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 입력될 수 있다. 상기 예정된 동작 모드는 상기 라이트(write) 모드, 상기 리드(read) 모드 등을 포함할 수 있다. 이하에서는 상기 라이트 모드에 대응하는 한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 입력된 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)을 디코딩한 결과, 라이트 커맨드 신호(WR)와 뱅크 어드레스 신호들(ICAFF<0:3>)과 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이 생성될 수 있다. 예컨대, 동작 모드 신호들(RD, WR) 중 상기 라이트 모드와 관련된 라이트 커맨드 신호(WR)가 활성화될 수 있고, 제1 내지 제4 뱅크(BK0 ~ BK3)(도면에 미도시)를 각각 포함하는 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)(도면에 미도시) 중 어느 하나의 뱅크를 선택하기 위한 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성될 수 있고, 상기 선택된 뱅크의 컬럼 액세스를 위한 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이 생성될 수 있다. 이하에서는 제1 뱅크 그룹(BG0)에 속한 제4 뱅크(BK3)에 대응하는 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성된 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
뱅크 어드레스 신호들(ICAFF<0:3>)이 생성됨에 따라, 제1 뱅크 그룹(BG0)에 대응하는 제1 플래그 신호(BG0_FLAG)가 제1 단위 동작 시간(tCCD_L) 동안 활성화될 수 있고 제1 뱅크 그룹(BG0)에 속한 제4 뱅크(BK3)에 대응하는 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)가 제1 단위 동작 시간(tCCD_L) 동안 생성될 수 있다.
라이트 커맨드 신호(WR)가 생성됨에 따라, 래치 소오스 신호(ADD_LATPD)와 반전 소오스 신호(IADD_LATPD)는 제1 단위 동작 시간(tCCD_L)에 대응하는 간격을 두고 활성화될 수 있다.
래치 소오스 신호(ADD_LATPD)가 활성화됨에 따라, 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11) 중 상기 제1 뱅크 그룹(BG0)에 대응하는 제1 래치 제어 신호(ADD_LATPD00)가 활성화될 수 있다. 그리고, 반전 소오스 신호(IADD_LATPD)가 활성화됨에 따라, 제1 내지 제4 반전 제어 신호들(IADD_LATPD00, IADD_LATPD01, IADD_LATPD10, IADD_LATPD11) 중 상기 제1 뱅크 그룹(BG0)에 대응하는 제1 반전 제어 신호(IADD_LATPD00)가 활성화될 수 있다.
이에 따라, 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)에 대응하는 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)이 생성될 수 있다. 이때, 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>) 중 제1-1 컬럼 선택 신호(BYAC_BG0<0>)는 제1 단위 동작 시간(tCCD_L) 동안 예정된 논리 레벨로 생성된 이후에 천이(transition)될 수 있다. 따라서, 제1 컬럼 선택 신호 그룹들(BYAC_BG0<0:5>)은 제1 단위 동작 시간(tCCD_L) 동안 예정된 컬럼을 액세스하도록 생성될 수 있고, 다음 제1 단위 동작 시간(tCCD_L) 동안 다른 컬럼을 액세스하도록 생성될 수 있다.
한편, 제1 플래그 신호(BG0_FLAG)가 활성화됨에 따라, 제1 내지 제4 데이터 경로 선택 신호(AYP_BG0, AYP_BG1, AYP_BG2, AYP_BG3) 중 제1 데이터 경로 선택 신호(AYP_BG0)가 활성화될 수 있다. 이때, 제1 데이터 경로 선택 신호(AYP_BG0)는 래치 소오스 신호(ADD_LATPD)가 활성화되는 시점에 대응하여 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있고, 반전 소오스 신호(IADD_LATPD)가 활성화되는 시점에 대응하여 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있다.
상기의 설명을 요약하면 다음과 같다. 한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)가 입력되면, 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)과 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 제1 데이터 경로 선택 신호(AYP_BG0)에 따라, 제1 단위 동작 시간(tCCD_L) 동안 32 비트(bits)의 데이터(즉, 버스트 랭쓰 32) 중 16 비트(bits)의 데이터(즉, 버스트 랭쓰 16)가 상기 제1 뱅크 그룹(BG0)에 속한 상기 제4 뱅크(BK3)에 라이트될 수 있고, 다음 제1 단위 동작 시간(tCCD_L) 동안 상기 32 비트(bits)의 데이터(즉, 버스트 랭쓰 32) 중 나머지 16 비트(bits)의 데이터(즉, 버스트 랭쓰 16)가 상기 제1 뱅크 그룹(BG0)에 속한 상기 제4 뱅크(BK3)에 라이트될 수 있다. 이는 동일한 뱅크 그룹에 32 비트(bits)의 데이터를 라이트할 경우 16 비트(bits)의 데이터를 액세스된 뱅크 그룹(예:BG0)에 라이트하고 제1 단위 동작 시간(tCCD_L) 이후에 나머지 16 비트(bits)의 데이터를 동일한 뱅크 그룹(예:BG0)에 라이트할 수 있음을 나타낸다.
한편, 도면에는 도시되지 않았지만, 상기 4 뱅크 그룹 모드에 따른 버스트 랭쓰(burst length) 32 동작시에는 동일한 뱅크 그룹을 연속해서 액세스하는 경우 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 제1 단위 동작 시간(tCCD_L) 간격으로 입력될 수 있다. 예컨대, 제1 뱅크 그룹(BG0)에 대응하는 한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)가 입력되고 제1 단위 동작 시간(tCCD_L) 이후에 제1 뱅크 그룹(BG0)에 대응하는 다음 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)가 입력될 수 있다. 반면, 상기 4 뱅크 그룹 모드에 따른 버스트 랭쓰(burst length) 32 동작시에는 서로 다른 뱅크 그룹을 연속해서 액세스하는 경우 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 제2 단위 동작 시간(tCCD_S) 간격으로 입력될 수 있다. 예컨대, 제1 뱅크 그룹(BG0)에 대응하는 한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)가 입력되고 제2 단위 동작 시간(tCCD_S) 이후에 제2 내지 제4 뱅크 그룹(BG1 ~ BG3) 중 어느 하나에 대응하는 다음 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 입력될 수 있다.
도 13에는 상기 8 뱅크 모드에 따른 버스트 랭쓰 32 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 13을 참조하면, 예정된 동작 모드에 대응하는 한 셋(set)의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 입력될 수 있다. 상기 예정된 동작 모드는 상기 라이트(write) 모드, 상기 리드(read) 모드 등을 포함할 수 있다. 이하에서는 상기 라이트 모드에 대응하는 한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 입력된 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)을 디코딩한 결과, 라이트 커맨드 신호(WR)와 뱅크 어드레스 신호들(ICAFF<0:3>)과 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이 생성될 수 있다. 예컨대, 동작 모드 신호들(RD, WR) 중 상기 라이트 모드와 관련된 라이트 커맨드 신호(WR)가 활성화될 수 있고, 상기 제1 내지 제4 뱅크 그룹(BG0 ~ BG3)에 포함된 16개의 뱅크 중 어느 2개의 뱅크를 선택하기 위한 뱅크 어드레스 신호들(ICAFF<0:2>)이 생성될 수 있고, 상기 선택된 뱅크의 컬럼 액세스를 위한 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이 생성될 수 있다. 참고로, 8개의 뱅크 중 어느 하나의 뱅크를 선택하는 개념에 따라 3 비트(bits)의 뱅크 어드레스 신호들(ICAFF<0:2>)을 이용하는 것으로 설명하였으나, 실질적으로 4 비트(bits)의 뱅크 어드레스 신호들(ICAFF<0:3>)을 모두 이용함으로써 상기 16개의 뱅크 중 어느 2개의 뱅크를 선택할 수 있다. 이하에서는 제1 뱅크 그룹(BG0)에 속한 어느 하나의 뱅크와 제3 뱅크 그룹(BG2)에 속한 어느 하나의 뱅크에 대응하는 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성된 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
뱅크 어드레스 신호들(ICAFF<0:3>)이 생성됨에 따라, 제1 뱅크 그룹(BG0)에 대응하는 제1 플래그 신호(BG0_FLAG)와 제3 뱅크 그룹(BG2)에 대응하는 제3 플래그 신호(BG2_FLAG)가 제1 단위 동작 시간(tCCD_L) 동안 활성화될 수 있고, 제1 뱅크 그룹(BG0)에 속한 어느 하나의 뱅크에 대응하는 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)과 제3 뱅크 그룹(BG2)에 속한 어느 하나의 뱅크에 대응하는 제3 뱅크 선택 신호 그룹(BA_BG2<0:3>)이 제1 단위 동작 시간(tCCD_L) 동안 생성될 수 있다.
라이트 커맨드 신호(WR)가 생성됨에 따라, 래치 소오스 신호(ADD_LATPD)와 반전 소오스 신호(IADD_LATPD)는 제2 단위 동작 시간(tCCD_S)에 대응하는 간격을 두고 활성화될 수 있다.
래치 소오스 신호(ADD_LATPD)가 활성화됨에 따라, 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11) 중 상기 제1 뱅크 그룹(BG0)에 대응하는 제1 래치 제어 신호(ADD_LATPD00)와 상기 제3 뱅크 그룹(BG2)에 대응하는 제3 래치 제어 신호(ADD_LATPD02)가 활성화될 수 있다. 반면, 반전 소오스 신호(IADD_LATPD)가 활성화되더라도, 제1 내지 제4 반전 제어 신호들(IADD_LATPD00, IADD_LATPD01, IADD_LATPD10, IADD_LATPD11) 중 상기 제1 뱅크 그룹(BG0)에 대응하는 제1 반전 제어 신호(IADD_LATPD00)와 상기 제3 뱅크 그룹(BG2)에 대응하는 제3 반전 제어 신호(IADD_LATPD02)는 지속적으로 비활성화될 수 있다.
이에 따라, 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)에 대응하는 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 제3 컬럼 선택 신호 그룹(BYAC_BG2<0:5>)이 동시에 생성될 수 있다. 이때, 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>) 중 제1-1 컬럼 선택 신호(BYAC_BG0<0>)와 제3 컬럼 선택 신호 그룹(BYAC_BG2<0:5>) 중 제3-1 컬럼 선택 신호(BYAC_BG2<0>)는 동일한 논리 레벨을 유지할 수 있다.
한편, 제1 및 제3 플래그 신호(BG0_FLAG, BG3_FLAG)가 활성화됨에 따라, 제1 내지 제4 데이터 경로 선택 신호(AYP_BG0, AYP_BG1, AYP_BG2, AYP_BG3) 중 제1 및제3 데이터 경로 선택 신호(AYP_BG0, AYP_BG2)가 순차적으로 활성화될 수 있다. 이때, 제1 데이터 경로 선택 신호(AYP_BG0)는 래치 소오스 신호(ADD_LATPD)가 활성화되는 시점에 대응하여 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있고, 제3 데이터 경로 선택 신호(AYP_BG2)는 반전 소오스 신호(IADD_LATPD)가 활성화되는 시점에 대응하여 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있다.
상기의 설명을 요약하면 다음과 같다. 한 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)가 입력되면, 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)과 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 제1 데이터 경로 선택 신호(AYP_BG0)에 따라, 제1 단위 동작 시간(tCCD_L) 중 앞선 제2 단위 동작 시간(tCCD_S) 동안 32 비트(bits)의 데이터(즉, 버스트 랭쓰 32) 중 16 비트(bits)의 데이터(즉, 버스트 랭쓰 16)가 상기 제1 뱅크 그룹(BG0)에 속한 어느 하나의 뱅크에 라이트될 수 있고, 제1 단위 동작 시간(tCCD_L) 중 뒷선 제2 단위 동작 시간(tCCD_S) 동안 상기 32 비트(bits)의 데이터(즉, 버스트 랭쓰 32) 중 나머지 16 비트(bits)의 데이터(즉, 버스트 랭쓰 16)가 상기 제3 뱅크 그룹(BG2)에 속한 어느 하나의 뱅크에 라이트될 수 있다.
도 14에는 상기 4 뱅크 그룹 모드에 따른 버스트 랭쓰(burst length) 16 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 14를 참조하면, 상기 4 뱅크 그룹 모드에 따른 버스트 랭쓰(burst length) 16 동작시에는 예정된 동작 모드에 대응하는 여러 셋(set)의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 제2 단위 동작 시간(tCCD_S) 간격으로 연속해서 입력될 수 있다. 상기 예정된 동작 모드는 상기 라이트(write) 모드, 상기 리드(read) 모드 등을 포함할 수 있다. 이하에서는 상기 라이트 모드에 대응하는 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 연속해서 입력된 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
각각의 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)을 디코딩한 결과, 라이트 커맨드 신호(WR)와 뱅크 어드레스 신호들(ICAFF<0:3>)과 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이 생성될 수 있다. 예컨대, 동작 모드 신호들(RD, WR) 중 상기 라이트 모드와 관련된 라이트 커맨드 신호(WR)가 활성화될 수 있고, 상기 제1 내지 제4 뱅크(BK0 ~ BK3)을 각각 포함하는 상기 제1 내지 제4 뱅크 그룹(BG0 ~ BG3) 중 어느 하나의 뱅크를 선택하기 위한 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성될 수 있고, 상기 선택된 뱅크의 컬럼 액세스를 위한 컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)이 생성될 수 있다. 이하에서는 첫 번째 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)에 따라 제1 뱅크 그룹(BG0)에 속한 제4 뱅크(BK3)에 대응하는 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성된 다음 두 번째 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)에 따라 제4 뱅크 그룹(BG3)에 속한 제2 뱅크(BK1)에 대응하는 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성된 것을 예로 들어 설명하지만, 반드시 이에 한정되는 것은 아니다.
제1 뱅크 그룹(BG0)에 속한 제4 뱅크(BK3)에 대응하는 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성됨에 따라, 제1 뱅크 그룹(BG0)에 대응하는 제1 플래그 신호(BG0_FLAG)가 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있고, 제1 뱅크 그룹(BG0)에 속한 제4 뱅크(BK3)에 대응하는 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)이 적어도 제1 단위 동작 시간(tCCD_L) 동안 생성될 수 있다. 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)은, 제1 플래그 신호(BG0_FLAG)에 따라 래치되는 신호로, 제1 플래그 신호(BG0_FLAG)가 활성화될 때마다 업데이트될 수 있다.
제4 뱅크 그룹(BG3)에 속한 제2 뱅크(BK1)에 대응하는 뱅크 어드레스 신호들(ICAFF<0:3>)이 생성됨에 따라, 제4 뱅크 그룹(BG3)에 대응하는 제4 플래그 신호(BG3_FLAG)가 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있고, 제4 뱅크 그룹(BG3)에 속한 제2 뱅크(BK1)에 대응하는 제4 뱅크 선택 신호 그룹(BA_BG3<0:3>)가 적어도 제1 단위 동작 시간(tCCD_L) 동안 생성될 수 있다. 제4 뱅크 선택 신호 그룹(BA_BG3<0:3>)는, 제4 플래그 신호(BG3_FLAG)에 따라 래치되는 신호로, 제4 플래그 신호(BG3_FLAG)가 활성화될 때마다 업데이트될 수 있다.
라이트 커맨드 신호(WR)가 제2 단위 동작 시간(tCCD_S) 간격으로 여러 번 생성됨에 따라, 래치 소오스 신호(ADD_LATPD)는 제2 단위 동작 시간(tCCD_S)에 대응하는 주기로 활성화될 수 있고, 반전 소오스 신호(IADD_LATPD)는 지속적으로 활성화될 수 있다.
래치 소오스 신호(ADD_LATPD)가 제2 단위 동작 시간(tCCD_S)에 대응하는 주기로 활성화됨에 따라, 제1 내지 제4 래치 제어 신호들(ADD_LATPD00, ADD_LATPD01, ADD_LATPD10, ADD_LATPD11) 중 상기 제1 뱅크 그룹(BG0)에 대응하는 제1 래치 제어 신호(ADD_LATPD00)와 상기 제4 뱅크 그룹(BG3)에 대응하는 제4 래치 제어 신호(ADD_LATPD11)가 활성화될 수 있다. 제1 래치 제어 신호(ADD_LATPD00)와 제4 래치 제어 신호(ADD_LATPD11)는 각각 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있다.
컬럼 어드레스 신호들(ICAFF<4:5>, ICARF<3:6>)에 따라 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 제4 컬럼 선택 신호 그룹(BYAC_BG3<0:5>)이 순차적으로 생성될 수 있다. 이때, 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 제4 컬럼 선택 신호 그룹(BYAC_BG3<0:5>)은 각각 적어도 제1 단위 동작 시간(tCCD_L) 동안 생성될 수 있다.
한편, 제1 플래그 신호(BG0_FLAG)가 활성화됨에 따라, 제1 내지 제4 데이터 경로 선택 신호(AYP_BG0, AYP_BG1, AYP_BG2, AYP_BG3) 중 제1 데이터 경로 선택 신호(AYP_BG0)가 활성화될 수 있다. 이때, 제1 데이터 경로 선택 신호(AYP_BG0)는 래치 소오스 신호(ADD_LATPD)가 첫 번째 활성화되는 시점에 대응하여 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있고, 제4 데이터 경로 선택 신호(AYP_BG3)는 래치 소오스 신호(ADD_LATPD)가 두 번째 활성화되는 시점에 대응하여 제2 단위 동작 시간(tCCD_S) 동안 활성화될 수 있다.
상기 4 뱅크 그룹 모드에 따른 상기 버스트 랭쓰 16 동작의 설명을 요약하면 다음과 같다. 두 셋의 제1 및 제2 커맨드 신호들(CS, CA<0:K>)이 제2 단위 동작 시간(tCCD_S) 간격으로 입력되면, 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)과 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)과 제1 데이터 경로 선택 신호(AYP_BG0)에 따라 제2 단위 동작 시간(tCCD_S) 동안 16 비트(bits)의 데이터(즉, 버스트 랭쓰 16)가 상기 제1 뱅크 그룹(BG0)에 속한 상기 제4 뱅크(BK3)에 라이트될 수 있고, 제4 뱅크 선택 신호 그룹(BA_BG3<0:3>)과 제4 컬럼 선택 신호 그룹(BYAC_BG3<0:5>)과 제4 데이터 경로 선택 신호(AYP_BG3)에 따라 제2 단위 동작 시간(tCCD_S) 동안 16 비트(bits)의 데이터(즉, 버스트 랭쓰 16)가 상기 제4 뱅크 그룹(BG3)에 속한 상기 제2 뱅크(BK1)에 라이트될 수 있다. 이때, 커맨드 신호들(CS, CA<0:K>)이 제2 단위 동작 시간(tCCD_S) 간격으로 연속해서 입력되더라도, 제1 뱅크 선택 신호 그룹(BA_BG0<0:3>)과 제1 컬럼 선택 신호 그룹(BYAC_BG0<0:5>)와 제4 뱅크 선택 신호 그룹(BA_BG3<0:3>)과 제4 컬럼 선택 신호 그룹(BYAC_BG3<0:5>)은 적어도 제1 단위 동작 시간(tCCD_L) 동안 생성함으로써 동작 마진을 확보할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 상기 4 뱅크 그룹 모드와 상기 8 뱅크 모드를 동시에 호환 가능한 이점이 있고, 상기 4 뱅크 그룹 모드에 따른 버스트 랭쓰 16 동작시 내부 제어 신호들의 동작 마진을 확보할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 클럭 입력 회로 200 : 선택 커맨드 입력 회로
300 : 제어 커맨드 입력 회로 400 : 데이터 경로 선택 회로
500 : 뱅크 선택 회로 600 : 컬럼 선택 회로

Claims (17)

  1. 영역 어드레스 신호와 모드 구분 신호에 기초하여 복수의 영역 선택 신호를 생성하고, 제1 모드시 상기 복수의 영역 선택 신호 중 적어도 하나의 영역 선택 신호를 활성화하고 제2 모드시 상기 복수의 영역 선택 신호 중 둘 이상의 영역 선택 신호를 활성화하기 위한 영역 선택 회로;
    컬럼 어드레스 신호와 상기 모드 구분 신호에 기초하여 복수의 컬럼 선택 신호를 생성하고, 상기 제1 모드시 상기 복수의 컬럼 선택 신호를 변경하고 상기 제2 모드시 상기 복수의 컬럼 선택 신호를 유지하기 위한 컬럼 선택 회로; 및
    상기 복수의 영역 선택 신호와 상기 복수의 컬럼 선택 신호에 기초하여 상기 제1 모드시 적어도 하나가 액세스되고 상기 제2 모드시 둘 이상이 액세스되는 복수의 메모리 영역
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 영역 선택 회로는 상기 제1 모드시 단위 동작 시간 동안 상기 적어도 하나의 영역 선택 신호를 활성화하고,
    상기 영역 선택 회로는 상기 제2 모드시 상기 단위 동작 시간 동안 상기 둘 이상의 영역 선택 신호를 활성화하는 반도체 장치.
  3. 제1항에 있어서,
    상기 컬럼 선택 회로는 상기 제1 모드시 상기 컬럼 어드레스 신호의 입력당 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호를 생성 및 유지하고 다음 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호를 변경 및 유지하고,
    상기 컬럼 선택 회로는 상기 제2 모드시 상기 컬럼 어드레스 신호의 입력당 상기 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호를 생성 및 유지하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 단위 동작 시간은 상기 복수의 메모리 영역 중 동일한 메모리 영역에 연속해서 액세스하기 위한 최소한의 시간을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 메모리 영역은 제1 내지 제16 뱅크를 포함하고,
    상기 제1 모드는 4 뱅크 그룹 모드를 포함하고,
    상기 제2 모드는 8 뱅크 모드를 포함하는 반도체 장치.
  6. 복수의 메모리 영역;
    동작 모드 신호와 모드 구분 신호와 복수의 플래그 신호에 기초하여 상기 복수의 메모리 영역과 데이터 경로를 선택적으로 접속하기 위한 복수의 데이터 경로 선택 신호를 생성하되, 제1 모드시 제1 단위 동작 시간 중 제2 단위 동작 시간 동안 상기 복수의 데이터 경로 선택 신호 중 액세스될 하나의 메모리 영역에 대응하는 데이터 경로 선택 신호를 활성화하고 다음 제1 단위 동작 시간 중 상기 제2 단위 동작 시간 동안 상기 데이터 경로 선택 신호를 활성화하고, 제2 모드시 상기 제1 단위 동작 시간 동안 상기 복수의 데이터 경로 선택 신호 중 액세스될 두 개의 메모리 영역에 대응하는 데이터 경로 선택 신호들을 순차적으로 활성화하는 데이터 경로 선택 회로;
    상기 동작 모드 신호와 상기 모드 구분 신호와 영역 어드레스 신호들과 래치 소오스 신호에 기초하여 상기 복수의 메모리 영역에 대응하는 복수의 영역 선택 신호를 생성하되, 상기 제1 모드시 상기 제1 단위 동작 시간 동안 상기 복수의 영역 선택 신호 중 상기 액세스될 하나의 메모리 영역에 대응하는 영역 선택 신호를 활성화하고, 제2 모드시 상기 제2 단위 동작 시간 동안 상기 복수의 영역 선택 신호 중 상기 액세스될 두 개의 메모리 영역에 대응하는 영역 선택 신호들을 동시에 활성화하기 위한 영역 선택 회로; 및
    상기 모드 구분 신호와 컬럼 어드레스 신호들과 반전 소오스 신호와 복수의 래치 제어 신호에 기초하여 복수의 컬럼 선택 신호를 생성하되, 상기 제1 모드시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호 중 상기 액세스될 하나의 메모리 영역에 대응하는 컬럼 선택 신호 그룹을 생성 및 유지하고 상기 다음 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 변경 및 유지하고, 상기 제2 모드시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호 중 상기 액세스될 두 개의 메모리 영역에 대응하는 컬럼 선택 신호 그룹들을 동시에 생성 및 유지하기 위한 컬럼 선택 회로
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 단위 동작 시간은 상기 복수의 메모리 영역 중 동일한 메모리 영역에 연속해서 액세스하기 위한 최소한의 시간을 포함하고,
    상기 제2 단위 동작 시간은 상기 복수의 메모리 영역 중 서로 다른 메모리 영역에 연속해서 액세스하기 위한 최소한의 시간을 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 데이터 경로 선택 회로는,
    상기 동작 모드 신호와 상기 모드 구분 신호에 기초하여 제1 및 제2 동작 제어 신호를 생성하고, 상기 제1 모드시 상기 제1 동작 제어 신호를 활성화하고 상기 제1 단위 동작 시간 이후에 상기 제2 동작 제어 신호를 활성화하고, 상기 제2 모드시 상기 제1 동작 제어 신호를 활성화하고 상기 제2 단위 동작 시간 이후에 상기 제2 동작 제어 신호를 활성화하는 제1 데이터 경로 선택부;
    상기 모드 구분 신호와 상기 제1 및 제2 동작 제어 신호에 기초하여 상기 래치 소오스 신호와 상기 반전 소오스 신호를 생성하고, 상기 제1 모드시 상기 제1 동작 제어 신호에 따라 상기 래치 소오스 신호를 활성화하고 상기 제1 단위 동작 시간 이후에 상기 제2 동작 제어 신호에 따라 상기 반전 소오스 신호를 활성화하고, 상기 제2 모드시 상기 제1 동작 제어 신호에 따라 상기 래치 소오스 신호를 활성화하고 상기 제2 동작 제어 신호에 상관없이 상기 반전 소오스 신호를 지속적으로 비활성화하는 제2 데이터 경로 선택부; 및
    상기 제1 및 제2 동작 제어 신호와 상기 제1 내지 제4 플래그 신호에 기초하여 상기 복수의 데이터 경로 선택 신호를 생성하기 위한 제3 데이터 경로 선택부를 포함하는 반도체 장치.
  9. 제6항에 있어서,
    상기 영역 선택 회로는,
    상기 동작 모드 신호들과 상기 영역 어드레스 신호들에 기초하여 복수의 제1 선택 코드 신호와 복수의 제2 선택 코드 신호를 생성하기 위한 제1 선택부;
    상기 복수의 제1 선택 코드 신호와 상기 모드 구분 신호에 기초하여 상기 복수의 플래그 신호를 생성하기 위한 제2 선택부;
    상기 복수의 제2 선택 코드 신호와 상기 복수의 플래그 신호에 기초하여 상기 복수의 영역 선택 신호를 생성하기 위한 제3 선택부; 및
    상기 복수의 플래그 신호와 상기 래치 소오스 신호에 기초하여 상기 복수의 래치 제어 신호를 생성하기 위한 제4 선택부를 포함하는 반도체 장치.
  10. 제6항에 있어서,
    상기 컬럼 선택 회로는,
    상기 컬럼 어드레스 신호들 중 일부의 컬럼 어드레스 신호들과 상기 복수의 래치 제어 신호에 기초하여 상기 복수의 컬럼 선택 신호 중 일부의 컬럼 선택 신호들을 생성하되, 상기 제1 모드시 상기 일부의 컬럼 선택 신호들 중 상기 액세스될 하나의 메모리 영역에 대응하는 컬럼 선택 신호들을 상기 제1 단위 동작 시간 및 상기 다음 제1 단위 동작 시간 동안 생성 및 유지하고, 상기 제2 모드시 상기 일부의 컬럼 선택 신호들 중 상기 액세스될 두 개의 메모리 영역에 대응하는 컬럼 선택 신호들을 상기 제1 단위 동작 시간 동안 생성 및 유지하기 위한 제1 생성부; 및
    상기 컬럼 어드레스 신호들 중 나머지 컬럼 어드레스 신호와 상기 모드 구분 신호와 상기 복수의 래치 제어 신호와 상기 반전 소오스 신호에 기초하여 상기 복수의 컬럼 선택 신호 중 나머지 컬럼 선택 신호들을 생성하고, 상기 제1 모드시 상기 나머지의 컬럼 선택 신호들 중 상기 액세스될 하나의 메모리 영역에 대응하는 컬럼 선택 신호를 상기 제1 단위 동작 시간 동안 생성 및 유지하고 상기 다음 제1 단위 동작 시간 동안 변경 및 유지하고, 상기 제2 모드시 상기 나머지 컬럼 선택 신호들 중 상기 액세스될 두 개의 메모리 영역에 대응하는 컬럼 선택 신호들을 상기 제1 단위 동작 시간 동안 생성 및 유지하기 위한 제2 생성부를 포함하는 반도체 장치.
  11. 제6항에 있어서,
    상기 복수의 메모리 영역은 제1 내지 제16 뱅크를 포함하고,
    상기 제1 모드는 4 뱅크 그룹 모드를 포함하고,
    상기 제2 모드는 8 뱅크 모드를 포함하는 반도체 장치.
  12. 제6항에 있어서,
    상기 데이터 경로 선택 회로는,
    버스트 랭쓰(burst length) 정보 신호에 기초하여, 상기 제1 모드에 따른 제1 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 중 상기 제2 단위 동작 시간 동안 상기 데이터 경로 선택 신호를 활성화하고 상기 다음 제1 단위 동작 시간 중 상기 제2 단위 동작 시간 동안 상기 데이터 경로 선택 신호를 활성화하고, 상기 제1 모드에 따른 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제2 단위 시간 동안 상기 데이터 경로 선택 신호를 활성화하고,
    상기 제2 버스트 동작시에는 상기 컬럼 어드레스 신호들이 상기 제2 단위 동작 시간 간격으로 연속해서 입력되는 반도체 장치.
  13. 제12항에 있어서,
    상기 영역 선택 회로는,
    상기 제1 모드에 따른 상기 제1 및 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 영역 선택 신호를 활성화하는 반도체 장치.
  14. 제12항에 있어서,
    상기 컬럼 선택 회로는 상기 제1 모드에 따른 상기 제1 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 생성 및 유지하고 상기 다음 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 변경 및 유지하고, 상기 제1 모드에 따른 상기 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 생성 및 유지하는 반도체 장치.
  15. 복수의 메모리 영역;
    동작 모드 신호와 버스트 랭쓰(burst length) 정보 신호와 복수의 플래그 신호에 기초하여 상기 복수의 메모리 영역과 데이터 경로를 선택적으로 접속하기 위한 복수의 데이터 경로 선택 신호를 생성하되, 제1 버스트 동작시 컬럼 어드레스 신호의 입력당 제1 단위 동작 시간 중 제2 단위 동작 시간 동안 상기 복수의 데이터 경로 선택 신호 중 액세스될 하나의 메모리 영역에 대응하는 데이터 경로 선택 신호를 활성화하고 다음 제1 단위 동작 시간 중 상기 제2 단위 동작 시간 동안 상기 데이터 경로 선택 신호를 활성화하고, 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제2 단위 시간 동안 상기 복수의 데이터 경로 선택 신호 중 상기 데이터 경로 선택 신호를 활성화하는 데이터 경로 선택 회로;
    상기 동작 모드 신호와 상기 모드 구분 신호와 영역 어드레스 신호들과 래치 소오스 신호에 기초하여 상기 복수의 메모리 영역에 대응하는 복수의 영역 선택 신호를 생성하되, 상기 제1 및 제2 버스트 동작시 상기 컬럼 어드레스 신호들의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 영역 선택 신호 중 상기 액세스될 메모리 영역에 대응하는 영역 선택 신호를 활성화하기 위한 영역 선택 회로;
    상기 모드 구분 신호와 상기 컬럼 어드레스 신호과 반전 소오스 신호와 복수의 래치 제어 신호에 기초하여 복수의 컬럼 선택 신호를 생성하되, 상기 제1 버스트 동작시 상기 컬럼 어드레스 신호의 입력당 상기 제1 단위 동작 시간 동안 상기 복수의 컬럼 선택 신호 중 상기 액세스될 메모리 영역에 대응하는 컬럼 선택 신호 그룹을 생성 및 유지하고 상기 다음 제1 단위 동작 시간 동안 상기 컬럼 선택 신호그룹을 변경 및 유지하고, 상기 제2 버스트 동작시 상기 컬럼 어드레스 신호의 입력당 상기 제1 단위 동작 시간 동안 상기 컬럼 선택 신호 그룹을 생성 및 유지하기 위한 컬럼 선택 회로
    를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 버스트 동작시에는 상기 컬럼 어드레스 신호가 상기 제1 단위 동작 시간 또는 상기 제2 단위 동작 시간 간격으로 연속해서 입력되고,
    상기 제2 버스트 동작시에는 상기 컬럼 어드레스 신호가 상기 제2 단위 동작 시간 간격으로 연속해서 입력되는 반도체 장치.
  17. 제15항에 있어서,
    상기 제1 단위 동작 시간은 상기 복수의 메모리 영역 중 동일한 메모리 영역에 연속해서 액세스하기 위한 최소한의 시간을 포함하고,
    상기 제2 단위 동작 시간은 상기 복수의 메모리 영역 중 서로 다른 메모리 영역에 연속해서 액세스하기 위한 최소한의 시간을 포함하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220120874A (ko) * 2021-02-24 2022-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 컬럼경로 제어 회로
KR20230023409A (ko) * 2021-08-10 2023-02-17 에스케이하이닉스 주식회사 어드레스 제어 회로 및 이를 포함하는 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110111219A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제어 방법
KR20120004762A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR20120004825A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR20160063726A (ko) * 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US20160342539A1 (en) * 2015-05-19 2016-11-24 Intel Corporation Common die implementation for memory devices with independent interface paths
KR20160144698A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US7266661B2 (en) * 2004-05-27 2007-09-04 Silverbrook Research Pty Ltd Method of storing bit-pattern in plural devices
KR100942970B1 (ko) 2008-06-24 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
US8649238B2 (en) * 2010-04-02 2014-02-11 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling the same
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
KR20140146369A (ko) * 2013-06-17 2014-12-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 메모리 시스템
KR20160046502A (ko) * 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110111219A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제어 방법
KR20120004762A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR20120004825A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR20160063726A (ko) * 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US20160342539A1 (en) * 2015-05-19 2016-11-24 Intel Corporation Common die implementation for memory devices with independent interface paths
KR20160144698A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 장치

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