KR20140146369A - 반도체 메모리 장치 및 메모리 시스템 - Google Patents

반도체 메모리 장치 및 메모리 시스템 Download PDF

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KR20140146369A KR1020130068926A KR20130068926A KR20140146369A KR 20140146369 A KR20140146369 A KR 20140146369A KR 1020130068926 A KR1020130068926 A KR 1020130068926A KR 20130068926 A KR20130068926 A KR 20130068926A KR 20140146369 A KR20140146369 A KR 20140146369A
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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들로 구성되는 제 1 및 제 2 섹션을 포함하는 메모리 뱅크, 모드 커맨드 신호를 디코딩하여 페이지 크기 정보를 생성하는 모드 디코딩 회로, 상기 페이지 크기 정보에 기초하여 제 1 및 제 2 선택 신호를 생성하는 LIO 라인 스위칭 회로, 및 상기 제 1 및 제 2 선택 신호에 기초하여 상기 제 1 섹션, 제 2 섹션 또는 제 1 및 제 2 섹션에 액세스하는 입출력 회로를 포함하고, 상기 페이지 크기 정보는 제 1 및 제 2 정보를 포함하되, 상기 페이지 크기 정보가 제 1 정보인 경우 상기 LIO 라인 스위칭 회로는 행 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성하고, 상기 페이지 크기 정보가 제 2 정보인 경우 상기 LIO 라인 스위칭 회로는 열 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성한다.

Description

반도체 메모리 장치 및 메모리 시스템{Semiconductor memory device and memory system}
본 발명은 반도체 메모리 장치 및 메모리 시스템에 관한 것으로, 더욱 상세하게는 다양한 동작 단위로 동작할 수 있는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM(Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 이러한 반도체 메모리 장치의 집적도는 장치의 성능을 결정하는 중요한 요인이다.
본 발명은 칩 면적을 줄여 집적도를 향상시킬 수 있는 반도체 메모리 장치 및 메모리 시스템을 제공한다.
본 발명은 데이터 읽기 및 쓰기를 위한 페이지 크기를 가변적으로 설정할 수 있는 반도체 메모리 장치 및 메모리 시스템을 제공한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들로 구성되는 제 1 및 제 2 섹션을 포함하는 메모리 뱅크, 모드 커맨드 신호를 디코딩하여 페이지 크기 정보를 생성하는 모드 디코딩 회로, 상기 페이지 크기 정보에 기초하여 제 1 및 제 2 선택 신호를 생성하는 LIO 라인 스위칭 회로, 및 상기 제 1 및 제 2 선택 신호에 기초하여 상기 제 1 섹션, 제 2 섹션 또는 제 1 및 제 2 섹션에 액세스하는 입출력 회로를 포함하고, 상기 페이지 크기 정보는 제 1 및 제 2 정보를 포함하되, 상기 페이지 크기 정보가 제 1 정보인 경우 상기 LIO 라인 스위칭 회로는 행 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성하고, 상기 페이지 크기 정보가 제 2 정보인 경우 상기 LIO 라인 스위칭 회로는 열 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들로 구성되는 제 1 및 제 2 섹션을 포함하는 메모리 뱅크, 제 1 선택 신호에 응답하여 제 1 입출력 라인쌍을 통해 상기 제 1 섹션과 연결되고, 제 2 선택 신호에 응답하여 제 2 입출력 라인쌍을 통해 상기 제 2 섹션과 연결되어 상기 제 1 및 제 2 섹션에 데이터를 기입하는 쓰기 드라이버, 및 상기 제 1 또는 제 2 선택 신호의 활성화 여부에 따라 상기 제 1 입출력 라인쌍 또는 상기 제 2 입출력 라인쌍의 전압차를 감지하여 증폭된 신호를 출력하는 감지 증폭 회로를 포함하고, 상기 제 1 및 제 2 선택 신호는 입력되는 행 어드레스 또는 열 어드레스에 기초하여 생성될 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 호스트 어플리케이션의 프로그램 단위에 기초하여 동작 페이지 단위를 결정하여 제공하는 메모리 컨트롤러, 및 상기 메모리 컨트롤러로부터 수신된 동작 페이지 단위에 기초하여, 메모리 뱅크 내에 포함되며 워드 라인 단위로 구분되는 제1 섹션 및 제2 섹션의 동시 활성화 여부를 결정하여 동작하는 반도체 메모리 장치를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 메모리 시스템은 쓰기 드라이버의 개수 및 입출력 감지 회로의 증폭기 개수를 감소시켜 칩 면적을 줄일 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 메모리 시스템은 호스트에서 실행되는 어플리케이션에 따라 페이지 크기를 최적화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 메모리 뱅크와 입출력 회로를 구체적으로 나타낸 회로도이다.
도 4 내지 도 6은 도 3에 도시된 회로의 일 실시예들에 따른 동작을 설명하기 위한 타이밍 다이어그램들이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 반도체 메모리 장치(1200)를 포함한다.
메모리 컨트롤러(1100)는 호스트(2000) 및 반도체 메모리 장치(1200)에 연결된다. 호스트(2000)로부터의 요청에 응답하여, 메모리 컨트롤러(1100)는 반도체 메모리 장치(1200)에 액세스한다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(1200)의 읽기, 쓰기, 그리고 소거 동작을 제어한다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(1200) 및 호스트(2000) 사이에 인터페이스를 제공한다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동한다.
반도체 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 요청된 읽기, 쓰기 및 소거 동작을 수행한다. 예를 들면, 반도체 메모리 장치(1200)는 메모리 컨트롤러(1100)의 요청에 따라 페이지 단위로 데이터를 읽거나 쓸 수 있다.
메모리 컨트롤러(1100)는 호스트(2000)에서 실행되는 어플리케이션(application)에 따라 상이한 정보를 갖는 모드 레지스터 쓰기 커맨드(Mode Register Write Command, 이하 '모드 커맨드'로 칭함)를 반도체 메모리 장치(1200)로 전달할 수 있다. 반도체 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 전달되는 모드 커맨드에 기초하여 읽기 및 쓰기 동작을 위한 페이지 크기를 가변적으로 설정할 수 있다.
예를 들면, 호스트(2000)에서 실행되는 어플리케이션이 큰 사이즈 단위의 데이터를 요구하는 어플리케이션인 경우 메모리 컨트롤러(1100)는 대응하는 모드 커맨드를 반도체 메모리 장치(1200)로 전달하고, 반도체 메모리 장치(1200)는 페이지 크기를 변화(예를 들면, 4KB)시켜 데이터를 읽거나 쓸 것이다. 반면에, 호스트(2000)에서 실행되는 어플리케이션이 작은 사이즈 단위의 데이터를 요구하는 어플리케이션인 경우 메모리 컨트롤러(1100)는 대응하는 모드 커맨드를 반도체 메모리 장치(1200)로 전달하고, 반도체 메모리 장치(1200)는 페이지 크기를 변화(예를 들면, 2KB)시켜 데이터를 읽거나 쓸 것이다.
실시예에 따라, 메모리 컨트롤러(1100)는, 호스트(2000)에서 실행되는 어플리케이션에 따라 반도체 메모리 장치(1200)에 제공하는 모드 커맨드(Mcmd)를 메모리 뱅크(1210) 내의 블록 단위로 제공할 수 있다. 예를 들어, 모드 커맨드(Mcmd)는 메모리 뱅크(1210) 단위로 액티브(active), 프리차지(precharge), 읽기(read), 및 쓰기(write) 등과 같은 동작 커맨드를 제공할 수 있으나, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1200)는 메모리 뱅크를 구성하는 블록, 또는 섹션 단위로 동작 커맨드를 생성할 수 있다. 이와 같은 동작 커맨드 생성에 따라서 반도체 메모리 장치(1200)의 동작 단위, 즉 페이지 크기가 결정될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)의 반도체 메모리 장치(1200)는 호스트(2000)에서 실행되는 어플리케이션에 따라 페이지 크기를 최적화할 수 있다. 이하에서는, 반도체 메모리 장치(1200)의 구체적인 구조 및 동작을 도 2 내지 도 6을 참조하여 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다. 도 2에서는 예시적으로 하나의 메모리 뱅크(1210)를 도시하였으나, 이에 한정되는 것은 아니며, 반도체 메모리 장치(1200)는 복수의 메모리 뱅크(1210)들을 포함할 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1200)는 메모리 뱅크(1210), 모드 디코딩 회로(1220), 행 디코더(1230), 열 디코더(1240), 어드레스 카운터(1250), LIO 라인 스위칭 회로(1260), 및 입출력 회로(1270)를 포함한다.
메모리 뱅크(1210)는 워드 라인들(WL)을 통해 행 디코더(1230)에 연결되고, 비트 라인들(BL)을 통해 열 디코더(1240)에 연결될 수 있다. 메모리 뱅크(1210)는 워드 라인들(WL)과 비트 라인들(BL)이 교차되는 영역에 배치되는 복수의 메모리 셀들을 포함한다. 메모리 뱅크(1210)는 각각 복수의 메모리 셀들로 구성되는 복수의 섹션을 포함할 수 있다. 예를 들어, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들어, 메모리 뱅크(1210)는 하나의 셀에 적어도 하나 이상의 비트의 데이터를 저장할 수 있다.
메모리 뱅크(1210)는 복수의 메모리 블록(memory block)을 포함할 수 있으며, 복수의 메모리 블록은 페이지 단위일 수 있다.
모드 디코딩 회로(1220)는 도 1의 메모리 컨트롤러(1100)로부터 모드 커맨드(Mcmd) 및 어드레스(ADDR)를 전달받는다. 어드레스(ADDR)는 행 어드레스(X-ADDR) 및 열 어드레스(Y-ADDR)를 포함할 수 있다.
모드 디코딩 회로(1220)는 제 1 디코더(1221) 및 제 2 디코더(1222)를 포함할 수 있다. 제 1 디코더(1221)는 모드 커맨드(Mcmd)를 디코딩하여 워드 라인 활성화 정보를 생성할 수 있다. 예를 들어, 본 발명에서는 큰 페이지 단위로 동작하는 경우, 둘 이상의 상이한 워드 라인을 동시에 활성화시키거나, 둘 이상의 상이한 워드 라인을 일정 시간 간격으로 순차적으로 활성화시키는 동작을 수행할 수 있다. 이러한 워드 라인의 활성화 방식은 모드 커맨드(Mcmd)에 기초하여 결정될 수 있다.
제 1 디코더(1221)는 생성된 워드 라인 활성화 정보를 행 디코더(1230)로 전달한다. 제 2 디코더(1222)는 모드 커맨드(Mcmd)를 디코딩하여 페이지 크기 정보를 생성할 수 있다. 페이지 크기 정보는, 예를 들어, 2KB 페이지 크기 및/또는 4KB 페이지 크기 정보를 포함할 수 있다. 제 2 디코더(1222)는 생성된 페이지 크기 정보를 행 디코더(1230), 열 디코더(1240), 어드레스 카운터(1250) 및 LIO 라인 스위칭 회로(1260)로 전달할 수 있다.
행 디코더(1230)는 모드 디코딩 회로(1220)로부터 전달되는 행 어드레스(X-ADDR)를 디코딩한다. 디코딩된 행 어드레스 및 제 1 디코더(1221)로부터 전달되는 워드 라인 활성화 정보를 이용하여 행 디코더(1230)는 워드 라인(WL)을 활성화시킨다.
열 디코더(1240)는 모드 디코딩 회로(1220)로부터 전달되는 열 어드레스(Y-ADDR)를 디코딩한다. 디코딩된 열 어드레스는 입출력 회로(1270)로 전달된다.
어드레스 카운터(1250)는 모드 디코딩 회로(1220)로부터 제공된 어드레스(ADDR) - 예를 들어 특정 뱅크(bank) 또는 블록(block)의 시작 어드레스에 상응함 - 를 시점으로 하여 기설정된 어드레스만큼을 증가 또는 감소시켜 행 디코더(1230)와 열 디코더(1240)에 제공할 수 있다. 예를 들어, 어드레스 카운터(1250)는 버스트(Burst) 동작에 이용될 수 있다.
LIO 라인 스위칭 회로(1260)는 제 2 디코더(1222)로부터 전달된 페이지 크기 정보에 기초하여 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)를 생성할 수 있다. 예를 들어, LIO 라인 스위칭 회로(1260)는 전달되는 페이지 크기 정보가 2KB인 경우 일반적인 방법(예를 들면, 행 어드레스를 기초로 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)를 생성함)에 의하여 순차적으로 LIO 라인 스위칭 동작을 수행한다. 그러나, 페이지 크기 정보가 4KB로서, 일반적인 페이지 크기보다 큰 경우에는, LIO 라인이 활성화됨에 따라서 각 섹션으로부터의 데이터가 충돌할 수 있다. 따라서, 열 어드레스를 기초로 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)를 생성할 수 있다.
구체적으로, LIO 라인 스위칭 회로(1260)는 열 어드레스의 MSB(Most Significant Bit) 값에 따라 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)를 생성할 수 있다. 이러한 LIO 라인 스위칭 회로(1260)의 동작에 대해서는 도 3 내지 도 6을 참조하여 후술하도록 한다.
입출력 회로(1270)는 LIO 라인 스위칭 회로(1260)로부터 전달되는 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)에 응답하여 메모리 뱅크(1210)로부터 데이터를 읽거나 메모리 뱅크(1210)에 데이터를 기입할 수 있다.
도 3은 도 2에 도시된 반도체 메모리 장치의 메모리 뱅크와 입출력 회로를 구체적으로 나타낸 회로도이다. 메모리 뱅크(1210)는 2개의 섹션(제 1 섹션(1211) 및 제 2 섹션(1212))을 포함하는 것으로 예시되나, 이에 한정되는 것은 아니다. 제 1 섹션(1211) 및 제 2 섹션(1212)은 예를 들어, 행 어드레스를 기준으로 구분될 수 있으며, 제 1 섹션(1211)과 제 2 섹션(1212)은 각각 하나의 페이지에 상응할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 일반적으로는 제 1 섹션(1211)과 제 2 섹션(1212)이 동작 단위로 존재한다. 다만, 모드 커맨드(Mcmd)에 의하여 제 1 섹션(1211)과 제 2 섹션(1212)을 하나의 동작 단위로 동작하는 경우, 즉 4KB 단위로 동작하는 경우에는 두 섹션(1211, 1212)이 하나의 동작 단위로서 동작한다.
도 3을 참조하면, 입출력 회로(1270)는 쓰기 드라이버(1271), 제 1 스위치부(1272a), 제 2 스위치부(1272b), 프리차지 회로(1273a, 1273b), 감지 증폭 회로(1274), 및 GIO 출력부(1275)를 포함한다. 제 1 입출력 라인(LIOT_A) 및 제 1 입출력 반전 라인(LIOB_A)은 제 1 입출력 라인쌍을 구성한다. 제 2 입출력 라인(LIOT_B) 및 제 2 입출력 반전 라인(LIOB_B)은 제 2 입출력 라인쌍을 구성한다.
쓰기 드라이버(1271)는 제 1 입출력 라인(LIOT_A) 및 제 1 입출력 반전 라인(LIOB_A)을 통해 제 1 섹션(1211)과 연결된다. 쓰기 드라이버(1271)는 제 2 입출력 라인(LIOT_B) 및 제 2 입출력 반전 라인(LIOB_B)을 통해 제 2 섹션(1212)과 연결된다. 쓰기 드라이버(1271)는 제 1 섹션(1211) 및 제 2 섹션(1212)에 데이터를 기입하도록 구성된다. 즉, 제 1 섹션(1211) 및 제 2 섹션(1212)은 쓰기 드라이버(1271)를 공유하는 것으로 이해될 수 있다.
제 1 스위치부(1272a)는 제 1 입출력 라인(LIOT_A) 및 제 1 입출력 반전 라인(LIOB_A)을 통해 쓰기 드라이버(1271)와 연결된다. 제 1 스위치부(1272a)는 제 1 선택 신호(SECselA)에 응답하여 쓰기 드라이버(1271)를 제 1 섹션(1211)에 연결한다. 제 1 스위치부(1272a)는 제 1 입출력 라인(LIOT_A) 상에 제 1 단자 및 제 2 단자가 직렬로 연결되며, 게이트 단자로 제 1 선택 신호(SECselA)를 인가받는 제 1 PMOS 트랜지스터(MP1)를 포함한다. 제 1 PMOS 트랜지스터(MP1)는 제 1 선택 신호(SECselA)에 응답하여 쓰기 드라이버(1271)와 제 1 입출력 라인(LIOT_A)을 연결한다. 제 1 스위치부(1272a)는 제 1 입출력 반전 라인(LIOB_A) 상에 제 1 단자 및 제 2 단자가 직렬로 연결되며, 게이트 단자로 제 1 선택 신호(SECselA)를 인가받는 제 2 PMOS 트랜지스터(MP2)를 포함할 수 있다. 제 1 PMOS 트랜지스터(MP1)의 게이트 단자와 제 2 PMOS 트랜지스터(MP2)의 게이트 단자는 서로 연결될 수 있다.
제 2 스위치부(1272b)는 제 2 입출력 라인(LIOT_B) 및 제 2 입출력 반전 라인(LIOB_B)을 통해 쓰기 드라이버(1271)와 연결된다. 제 2 스위치부(1272b)는 제 2 선택 신호(SECselB)에 응답하여 쓰기 드라이버(1271)를 제 2 섹션(1212)에 연결한다. 제 2 스위치부(1272b)는 제 2 입출력 라인(LIOT_B) 상에 제 1 단자 및 제 2 단자가 직렬로 연결되며, 게이트 단자로 제 2 선택 신호(SECselB)가 인가되는 제 3 PMOS 트랜지스터(MP3)와 제 2 입출력 반전 라인(LIOB_B) 상에 제 1 단자 및 제 2 단자가 직렬로 연결되며, 게이트 단자로 제 2 선택 신호(SECselB)를 인가받는 제 4 PMOS 트랜지스터(MP4)를 포함할 수 있다. 제 3 PMOS 트랜지스터(MP3)의 게이트 단자와 제 4 PMOS 트랜지스터(MP4)의 게이트 단자는 서로 연결될 수 있다.
즉, 쓰기 드라이버(1271)는 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)의 활성화 여부에 따라 제 1 섹션(1211) 또는 제 2 섹션(1212)과 연결될 것이다.
제 1 스위치부(1272a) 및 제 2 스위치부(1272b)가 PMOS 트랜지스터들로 구현되는 것으로 설명하였으나, 이에 한정되지 않으며, 스위칭 동작을 수행할 수 있는 다양한 방식으로 구현될 수 있다.
프리차지 회로(1273a, 1273b) 각각은 제 1 입출력 라인(LIOT_A) 및 제 1 입출력 반전 라인(LIOB_A), 제 2 입출력 라인(LIOT_B) 및 제 2 입출력 반전 라인(LIOB_B)과 연결되어 프리차지(precharge) 동작을 수행한다.
감지 증폭 회로(1274)는 제 1 입출력 라인(LIOT_A) 및 제 1 입출력 반전 라인(LIOB_A)의 전압차 및/또는 제 2 입출력 라인(LIOT_B) 및 제 2 입출력 반전 라인(LIOB_B)의 전압차를 감지하여 증폭된 신호를 출력한다. 입출력 감지 회로(1274)는 제 1 선택 신호(SECselA)에 응답하여 제 1 입출력 라인(LIOT_A) 및 제 1 입출력 반전 라인(LIOB_A)과 연결된다. 입출력 감지 회로(1274)는 제 2 선택 신호(SECselB)에 응답하여 제 2 입출력 라인(LIOT_B) 및 제 2 입출력 반전 라인(LIOB_B)과 연결된다.
감지 증폭 회로(1274)는 특정한 시점에 하나의 입출력 라인 쌍과 연결된다. 제 1 선택 신호(SECselA)와 제 2 선택 신호(SECselB)는 상보적(complementary)으로 동작하거나, 실시예에 따라 하나의 시점에 두 신호가 모두 활성화되지 않도록 동작한다.
감지 증폭 회로(1274)는 제 1 증폭기(1274a), 제 2 증폭기(1274b), 제 3 증폭기(1274c), 제 3 스위치부(1274d), 및 제 4 스위치부(1274e)를 포함한다.
제 1 증폭기(1274a)는 제 1 입출력 라인(LIOT_A)과 제 1 입출력 반전 라인(LIOB_A)의 전압차를 감지하여 증폭한다.
제 2 증폭기(1274b)는 제 2 입출력 라인(LIOT_B)과 제 2 입출력 반전 라인(LIOB_B)의 전압차를 감지하여 증폭한다.
제 3 증폭기(1274c)는 제 1 증폭기(1274a) 및 제 2 증폭기(1274b)의 출력 신호를 증폭하여 출력한다.
제 3 스위치부(1274d)는 제 1 선택 신호(SECselA)에 응답하여 제 1 증폭기(1274a)의 출력 신호를 제 3 증폭기(1274c)에 전달한다. 즉, 제 3 스위치부(1274d)는 제 1 선택 신호(SECselA)에 응답하여 제 1 증폭기(1274a)의 출력단과 제 3 증폭기(1274c)의 입력단을 연결한다.
제 4 스위치부(1274e)는 제 2 선택 신호(SECselB)에 응답하여 제 2 증폭기(1274b)의 출력 신호를 제 3 증폭기(1274c)에 전달한다. 즉, 제 4 스위치부(1274e)는 제 2 선택 신호(SECselB)에 응답하여 제 2 증폭기(1274b)의 출력단과 제 3 증폭기(1274c)의 입력단을 연결한다.
즉, 제 3 증폭기(1274c)는 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)의 활성화 여부에 따라 제 1 증폭기(1274a) 또는 제 2 증폭기(1274b)와 연결될 것이다.
실시예에 따라, 제1 증폭기(1274a)와 제2 증폭기(1274b)는 실질적으로 동일한 구조를 가질 수 있다. 그러나 제3 증폭기(1274c)는 제1 증폭기(1274a) 및 제2 증폭기(1274b)와 상이한 구조를 가질 수 있다.
GIO 출력부(1275)는 제 3 증폭기(1274c)로부터 출력되는 신호를 래치하여 글로벌 입출력 라인(GIO)으로 출력한다.
도 4는 도 3에 도시된 회로의 일 실시예에 따른 동작을 설명하기 위한 타이밍 도이다.
도 4의 실시예는 LIO 라인 스위칭 회로(1260)로 전달되는 페이지 크기 정보가 2KB인 경우로 설명될 수 있다. 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)는 행 어드레스(X-address)에 기초하여 생성된다. 행 어드레스의 MSB 값이 로우(L)인 경우 제 1 섹션(1211)의 워드 라인이 활성화되고, 행 어드레스의 MSB 값이 하이(H)인 경우 제 2 섹션(1212)의 워드 라인이 활성화되는 것으로 가정한다. 제 1 구간(t1) 및 제 2 구간(t2)은 tRC(RAS Cycle time)로 정의될 수 있다. tRC는 반도체 메모리 장치의 단위 동작 구간을 의미할 수 있다.
다만, 이러한 설명은 예시적인 것으로 제1 선택 신호(SECselA)와 제2 선택 신호(SECselB)는 각각의 섹션들이 활성화된 시점에서 활성화될 수 있다. 따라서 섹션의 배열에 따라 제1 선택 신호(SECselA)와 제2 선택 신호(SECselB)의 활성화 시점은 상이해질 수 있으며, 행 어드레스 값에 종속하지 않을 수 있다. 또한, 제1 구간(t1)과 제2 구간(t2)도 상이한 시간 단위로 정의될 수 있다.
도 3 및 도 4를 참조하면, 행 어드레스의 MSB 값이 로우(L)인 경우 행 어드레스에 대응되는 제 1 섹션(1211)의 워드 라인이 활성화될 것이다. 또한, 제 1 선택 신호(SECselA)는 활성화되고, 제 2 선택 신호(SECselB)는 비활성화될 것이다. 제 1 선택 신호(SECselA)가 활성화되면 제 1 스위치부(1272a)가 턴 온(turn-on)되어, 쓰기 드라이버(1271)는 제 1 섹션(1211)과 연결될 것이다. 또한, 제 1 선택 신호(SECselA)가 활성화되면 제 3 스위치부(1274d)가 턴 온 되어, 감지 증폭 회로(1274)의 제 1 증폭기(1274a) 및 제 3 증폭기(1274c)가 서로 연결된다. 즉, 제 1 구간(t1)에서는 제 1 섹션(1211)에 대한 데이터 기입 또는 읽기 동작이 수행된다.
행 어드레스의 MSB 값이 하이(H)인 경우 행 어드레스에 대응되는 제 2 섹션(1212)의 워드 라인이 활성화된다. 또한, 제 1 선택 신호(SECselA)는 비활성화되고, 제 2 선택 신호(SECselB)는 활성화된다. 제 2 선택 신호(SECselB)가 활성화되면 제 2 스위치부(1272b)가 턴 온 되어, 쓰기 드라이버(1271)는 제 2 섹션(1212)과 연결될 것이다. 또한, 제 2 선택 신호(SECselB)가 활성화되면 제 4 스위치부(1274e)가 턴 온 되어, 감지 증폭 회로(1274)의 제 2 증폭기(1274b) 및 제 3 증폭기(1274c)가 서로 연결된다. 즉, 제 2 구간(t2)에서는 제 2 섹션(1212)에 대한 데이터 기입 또는 읽기 동작이 수행될 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제 1 구간(t1) 및 제 2 구간(t2)에서 각각 제 1 섹션(1211)과 제 2 섹션(1212)으로부터 데이터를 입출력하므로, 데이터 충돌없이 데이터 기입 또는 읽기 동작을 수행할 수 있다. 즉, 상기와 같은 실시예의 경우 제 1 섹션(1211) 및 제 2 섹션(1212)이 쓰기 드라이버(1271)를 공유함으로써 칩 면적을 줄일 수 있다.
도 5는 도 3에 도시된 회로의 일 실시예에 따른 동작을 설명하기 위한 타이밍 도이다.
도 5에 도시된 실시예는 LIO 라인 스위칭 회로(1260)로 전달되는 페이지 크기 정보가 4KB인 경우로 설명될 수 있다. 제 1 섹션(1211) 및 제 2 섹션(1212)의 워드 라인은 제 1 구간(t1)에서 동시에 활성화되는 것으로 가정한다. 제 3 구간(t3) 및 제 4 구간(t4)은 tCCD(CAS to CAS Delay) 구간으로 정의될 수 있다.
이 경우, 반도체 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 두 섹션의 동시 활성화 커맨드를 수신할 수 있으며, 이는 활성화 커맨드를 동시에 수신하는 것으로 이해될 수 있다. 이와 같이 본 발명의 일 실시예에 따른 반도체 메모리 장치(1100)는 하나의 뱅크(1210) 내에 포함된 섹션, 또는 블록에 대하여 각각 동작 커맨드를 수신할 수 있다.
도 5를 참조하면, 도 4의 실시예와 달리 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)가 열 어드레스에 기초하여 생성된다. 즉, 열 어드레스의 MSB 값이 로우(L)인 경우(t3 구간), 제 1 선택 신호(SECselA)가 활성화되고 제 2 선택 신호(SECselB)는 비활성화된다. 그리고, 열 어드레스의 MSB 값이 하이(H)인 경우(t4 구간), 제 1 선택 신호(SECselA)가 비활성화되고 제 2 선택 신호(SECselB)가 활성화된다.
따라서, 제 3 구간(t3)에서는 제 1 섹션(1211)에 대한 데이터 기입 또는 읽기 동작이 수행되고, 제 4 구간(t4)에서는 제 2 섹션(1212)에 대한 데이터 기입 또는 읽기 동작이 수행될 수 있다.
즉, 제 1 구간(t1) 내에서 제 1 섹션(1211) 및 제 2 섹션(1212)에 포함된 워드 라인이 동시에 프리차지 및 활성화되더라도 열 어드레스에 따라 tCCD(CAS to CAS Delay) 단위로 출력 데이터에 대한 스위칭 동작이 수행되므로 제 1 구간(t1) 동안 서로 다른 섹션의 데이터를 기입하거나 읽을 수 있다. 이러한 동작은 데이터 쓰루풋(data throughput)의 향상으로 이어질 수 있다.
즉, 도 5의 경우, LIO 라인(LIOT_A/LIOB_A, LIOT_B/LIOB_B)이 쓰기 드라이버(1271) 또는 감지 증폭 회로(1274)와 연결되는 시점이 열 어드레스에 기초하여 생성되는 제 1 선택 신호(SECselA) 및 제 2 선택 신호(SECselB)에 의하여 제어된다. 따라서 GIO 출력부(1275)에서는 순차적으로 데이터를 입출력할 수 있고, 결론적으로 두 섹션(1211, 1212)을 합친 것과 같은 크기의 페이지 단위로 동작하는 것과 같은 효과를 볼 수 있다. 나아가 각 섹션을 활성화하는 워드 라인들이 동시에 활성화되고 동시에 프리차지 될 수 있어, 동작 속도를 향상시킬 수 있다.
도 6은 도 3에 도시된 회로의 일 실시예에 따른 동작을 설명하기 위한 타이밍 도이다.
도 6의 실시예는 LIO 라인 스위칭 회로(1260)로 전달되는 페이지 크기 정보가 4KB인 경우로 설명될 수 있다. 제 1 섹션(1211) 및 제 2 섹션(1212)의 워드 라인은 각각 제 1 구간(t1) 및 제 2 구간(t2)에서 순차적으로 활성화되는 것으로 가정된다.
도 5와 비교하였을 경우, 메모리 컨트롤러(1100)로부터 일정한 시간 차이를 두고, 각 섹션에 대한 동작 커맨드 신호를 수신할 수 있다. 예를 들어, 제1 섹션(1211)에 대한 활성화 커맨드를 수신한 일정 시간 이후, 제2 섹션(1212)에 대한 활성화 커맨드를 수신할 수 있다.
따라서, 제 3 구간(t3)에서는 제 1 섹션(1211)에 대한 데이터 기입 또는 읽기 동작이 수행되고, 제 4 구간(t4)에서는 제 2 섹션(1212)에 대한 데이터 기입 또는 읽기 동작이 수행될 수 있다. 도 5에 도시된 실시예와 달리, 제 1 섹션(1211) 및 제 2 섹션(1212)의 워드 라인이 순차적으로 활성화되고 프리차지되므로 피크 전류(peak current)를 줄일 수 있어 메모리 뱅크(1210, 도 3 참조) 내에서 발생하는 노이즈를 줄일 수 있다.
이하 다른 동작은 도 5에서의 경우와 실질적으로 동일하므로 이에 대한 구체적인 설명은 생략하도록 한다. 도 6의 경우에도, t3 구간 동안에는 제1 섹션(1211)이 감지 증폭 회로(1274) 또는 쓰기 드라이버(1271)와 연결되며, t4 구간 동안에는 제2 섹션(1212)이 감지 증폭 회로(1274) 또는 쓰기 드랑리버(1271)와 연결된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
1000: 메모리 시스템 1271: 쓰기 드라이버
1100: 메모리 컨트롤러 1272a: 제 1 스위치부
1200: 반도체 메모리 장치 1272b: 제 2 스위치부
1210: 메모리 뱅크 1273a, 1273b: 프리차지 회로
1220: 모드 디코딩 회로 1274: 감지 증폭 회로
1221: 제 1 디코더 1274a: 제 1 증폭기
1222: 제 2 디코더 1274b: 제 2 증폭기
1230: 행 디코더 1274c: 제 3 증폭기
1240: 열 디코더 1274d: 제 3 스위치부
1250: 어드레스 카운터 1274e: 제 4 스위치부
1260: LIO 라인 스위칭 회로 1275: GIO 출력부
1270: 입출력 회로

Claims (20)

  1. 복수의 메모리 셀들로 구성되는 제 1 및 제 2 섹션을 포함하는 메모리 뱅크;
    모드 커맨드 신호를 디코딩하여 페이지 크기 정보를 생성하는 모드 디코딩 회로;
    상기 페이지 크기 정보에 기초하여 제 1 및 제 2 선택 신호를 생성하는 LIO 라인 스위칭 회로; 및
    상기 제 1 및 제 2 선택 신호에 기초하여 상기 제 1 섹션, 제 2 섹션 또는 제 1 및 제 2 섹션에 액세스하는 입출력 회로를 포함하고,
    상기 페이지 크기 정보는 제 1 및 제 2 정보를 포함하되,
    상기 페이지 크기 정보가 제 1 정보인 경우 상기 LIO 라인 스위칭 회로는 행 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성하고, 상기 페이지 크기 정보가 제 2 정보인 경우 상기 LIO 라인 스위칭 회로는 열 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 페이지 크기 정보가 상기 제 1 정보인 경우 상기 제 1 및 제 2 섹션 중 어느 하나가 단위 동작 구간에서 활성화되는 반도체 메모리 장치.
  3. 청구항 1에 있어서,
    상기 페이지 크기 정보가 상기 제 2 정보인 경우 상기 제 1 및 제 2 섹션은 단위 동작 구간에서 동시에 또는 순차적으로 활성화되는 반도체 메모리 장치.
  4. 청구항 1에 있어서,
    상기 입출력 회로는 상기 제 1 선택 신호에 응답하여 제 1 입출력 라인쌍을 통해 상기 제 1 섹션과 연결되고, 상기 제 2 선택 신호에 응답하여 제 2 입출력 라인쌍을 통해 상기 제 2 섹션과 연결되어 상기 제 1 및 제 2 섹션에 데이터를 기입하는 쓰기 드라이버; 및
    상기 제 1 또는 제 2 선택 신호의 활성화 여부에 따라 상기 제 1 입출력 라인쌍 또는 상기 제 2 입출력 라인쌍의 전압차를 감지하여 증폭된 신호를 출력하는 감지 증폭 회로를 포함하는 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 제 1 입출력 라인쌍은 제 1 입출력 라인 및 제 1 입출력 반전 라인을 포함하고,
    상기 제 2 입출력 라인쌍은 제 2 입출력 라인 및 제 2 입출력 반전 라인을 포함하는 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 감지 증폭 회로는 상기 제 1 입출력 라인 및 제 1 입출력 반전 라인의 전압차를 감지하여 증폭하는 제 1 증폭기;
    상기 제 2 입출력 라인 및 제 2 입출력 반전 라인의 전압차를 감지하여 증폭하는 제 2 증폭기;
    상기 제 1 및 제 2 증폭기의 출력 신호를 증폭하여 출력하는 제 3 증폭기;
    상기 제 1 선택 신호에 응답하여 상기 제 1 증폭기의 출력 신호를 상기 제 3 증폭기에 전달하는 제 3 스위치부; 및
    상기 제 2 선택 신호에 응답하여 상기 제 2 증폭기의 출력 신호를 상기 제 3 증폭기에 전달하는 제 4 스위치부를 포함하는 반도체 메모리 장치.
  7. 청구항 1에 있어서,
    상기 제 1 및 제 2 선택 신호는 입력되는 행 어드레스 또는 열 어드레스의 MSB 값에 기초하여 생성되는 반도체 메모리 장치.
  8. 복수의 메모리 셀들로 구성되는 제 1 및 제 2 섹션을 포함하는 메모리 뱅크;
    제 1 선택 신호에 응답하여 제 1 입출력 라인쌍을 통해 상기 제 1 섹션과 연결되고, 제 2 선택 신호에 응답하여 제 2 입출력 라인쌍을 통해 상기 제 2 섹션과 연결되어 상기 제 1 및 제 2 섹션에 데이터를 기입하는 쓰기 드라이버; 및
    상기 제 1 또는 제 2 선택 신호의 활성화 여부에 따라 상기 제 1 입출력 라인쌍 또는 상기 제 2 입출력 라인쌍의 전압차를 감지하여 증폭된 신호를 출력하는 감지 증폭 회로를 포함하고,
    상기 제 1 및 제 2 선택 신호는 입력되는 행 어드레스 또는 열 어드레스에 기초하여 생성되는 반도체 메모리 장치.
  9. 청구항 8에 있어서,
    상기 제 1 선택 신호에 응답하여 상기 쓰기 드라이버를 상기 제 1 섹션에 연결하는 제 1 스위치부; 및
    상기 제 2 선택 신호에 응답하여 상기 쓰기 드라이버를 상기 제 2 섹션에 연결하는 제 2 스위치부를 더 포함하는 반도체 메모리 장치.
  10. 청구항 8에 있어서,
    상기 제 1 입출력 라인쌍은 제 1 입출력 라인 및 제 1 입출력 반전 라인을 포함하고,
    상기 제 2 입출력 라인쌍은 제 2 입출력 라인 및 제 2 입출력 반전 라인을 포함하는 반도체 메모리 장치.
  11. 청구항 10에 있어서,
    상기 감지 증폭 회로는 상기 제 1 입출력 라인 및 제 1 입출력 반전 라인의 전압차를 감지하여 증폭하는 제 1 증폭기;
    상기 제 2 입출력 라인 및 제 2 입출력 반전 라인의 전압차를 감지하여 증폭하는 제 2 증폭기;
    상기 제 1 및 제 2 증폭기의 출력 신호를 증폭하여 출력하는 제 3 증폭기;
    상기 제 1 선택 신호에 응답하여 상기 제 1 증폭기의 출력 신호를 상기 제 3 증폭기에 전달하는 제 3 스위치부; 및
    상기 제 2 선택 신호에 응답하여 상기 제 2 증폭기의 출력 신호를 상기 제 3 증폭기에 전달하는 제 4 스위치부를 포함하는 반도체 메모리 장치.
  12. 청구항 8에 있어서,
    상기 제 1 및 제 2 선택 신호는 상기 행 어드레스 또는 열 어드레스의 MSB 값에 기초하여 생성되는 반도체 메모리 장치.
  13. 청구항 8에 있어서,
    상기 제 1 및 제 2 선택 신호는 서로 중복되지 않는 타이밍으로 활성화되는 반도체 메모리 장치.
  14. 청구항 8에 있어서,
    상기 제 1 및 제 2 섹션은 행 어드레스를 기준으로 구분되는 반도체 메모리 장치.
  15. 호스트 어플리케이션의 프로그램 단위에 기초하여 동작 페이지 단위를 결정하여 제공하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러로부터 수신된 동작 페이지 단위에 기초하여, 메모리 뱅크 내에 포함되며 워드 라인 단위로 구분되는 제1 섹션 및 제2 섹션의 동시 활성화 여부를 결정하여 동작하는 반도체 메모리 장치를 포함하는 메모리 시스템.
  16. 청구항 15에 있어서,
    상기 반도체 메모리 장치는,
    복수의 메모리 셀들로 구성되는 상기 제 1 및 제 2 섹션을 포함하는 메모리 뱅크;
    모드 커맨드 신호를 디코딩하여 페이지 크기 정보를 생성하는 모드 디코딩 회로;
    상기 페이지 크기 정보에 기초하여 제 1 및 제 2 선택 신호를 생성하는 LIO 라인 스위칭 회로; 및
    상기 제 1 및 제 2 선택 신호에 기초하여 상기 제 1 섹션, 제 2 섹션 또는 제 1 및 제 2 섹션에 액세스하는 입출력 회로를 포함하고,
    상기 페이지 크기 정보는 제 1 및 제 2 정보를 포함하되,
    상기 페이지 크기 정보가 제 1 정보인 경우 상기 LIO 라인 스위칭 회로는 행 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성하고, 상기 페이지 크기 정보가 제 2 정보인 경우 상기 LIO 라인 스위칭 회로는 열 어드레스를 이용하여 상기 제 1 및 제 2 선택 신호를 생성하는 메모리 시스템.
  17. 청구항 16에 있어서,
    상기 페이지 크기 정보가 상기 제 1 정보인 경우 상기 제 1 및 제 2 섹션 중 어느 하나가 단위 동작 구간에서 활성화되는 메모리 시스템.
  18. 청구항 16에 있어서,
    상기 페이지 크기 정보가 상기 제 2 정보인 경우 상기 제 1 및 제 2 섹션은 단위 동작 구간에서 동시에 또는 순차적으로 활성화되는 메모리 시스템.
  19. 청구항 16에 있어서,
    상기 입출력 회로는 상기 제 1 선택 신호에 응답하여 제 1 입출력 라인쌍을 통해 상기 제 1 섹션과 연결되고, 상기 제 2 선택 신호에 응답하여 제 2 입출력 라인쌍을 통해 상기 제 2 섹션과 연결되어 상기 제 1 및 제 2 섹션에 데이터를 기입하는 쓰기 드라이버; 및
    상기 제 1 또는 제 2 선택 신호의 활성화 여부에 따라 상기 제 1 입출력 라인쌍 또는 상기 제 2 입출력 라인쌍의 전압차를 감지하여 증폭된 신호를 출력하는 감지 증폭 회로를 포함하는 메모리 시스템.
  20. 청구항 16에 있어서,
    상기 제 1 및 제 2 선택 신호는 입력되는 행 어드레스 또는 열 어드레스의 MSB 값에 기초하여 생성되는 메모리 시스템.
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