KR20190051653A - 반도체 메모리 장치 그것의 데이터 경로 설정 방법 - Google Patents

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김경륜
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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 제 1 행 블록 및 제 2 행 블록을 포함하는 셀 어레이, 상기 제 1 행 블록 또는 상기 제 2 행 블록에 저장된 데이터를 센싱하는 비트 라인 센스 앰프 블록, 상기 비트 라인 센스 앰프 블록으로부터 전달되는 상기 센싱된 데이터를 래치하는 로컬 센스 앰프, 그리고 선택 신호에 응답하여 상기 로컬 센스 앰프를 제 1 글로벌 데이터 라인과 제 2 글로벌 데이터 라인 중 어느 하나와 연결하는 스위치를 포함하되, 상기 제 2 행 블록은 상기 셀 어레이의 에지에 위치하고, 상기 스위치는 상기 제 1 행 블록이 액티브될 때에는 상기 로컬 센스 앰프를 상기 제 1 글로벌 데이터 라인과 연결하고, 상기 제 2 행 블록이 액티브될 때에는 상기 로컬 센스 앰프를 상기 제 2 글로벌 데이터 라인과 연결한다.

Description

반도체 메모리 장치 그것의 데이터 경로 설정 방법{SEMICONDUCTOR MEMORY DEVICE AND DATA PATH CONFIGURATION METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 셀 어레이의 행 블록의 수에 제한없이 데이터를 기입하거나 읽을 수 있는 반도체 메모리 장치 및 그것의 데이터 경로 설정 방법에 관한 것이다.
사용자들의 고성능 요구에 따라 다양한 전자 시스템에 사용되는 반도체 메모리 장치의 용량 및 속도는 비약적으로 증가하고 있다. 특히, 휘발성 메모리 장치의 대표적인 예로 디램(Dynamic Random Access Memory; 이하, DRAM)을 들 수 있다. 디램(DRAM)은 셀 커패시터(Cell Capacitor)에 충전되는 전하(Charge) 형태로 데이터를 저장한다.
디램(DRAM)의 셀 어레이는 행과 열로 메모리 셀들이 배열되는 행 블록(Row Block, 또는 Sub-array)을 기본 단위로 한다. 행 블록들 사이에는 비트 라인에 연결되는 복수의 비트 라인 센스 앰프(BLSAs)가 배치된다. 선택된 열의 비트 라인 센스 앰프로부터 출력되는 데이터는 로컬 데이터 라인을 통해서 로컬 센스 앰프(LSA)에 입력된다. 로컬 센스 앰프(LSA)는 전달된 데이터를 이븐 글로벌 데이터 라인(GIOe) 또는 오드 글로벌 데이터 라인(GIOo)에 전달한다.
하지만, 오픈 비트 라인(Open bit line) 구조의 비트 라인 센스 앰프를 갖는 셀 어레이에서, 행 블록의 수는 홀수여야 한다는 제약 조건이 있다. 왜냐하면, 행 블록들 중에서 에지(Edge)에 위치하는 블록들은 항상 동시에 선택되어야 한다. 그리고 짝수의 행 블록들이 존재하는 경우, 셀 어레이의 양쪽 에지에 위치하는 행 블록들로부터 출력되는 데이터는 동일한 글로벌 데이터 라인(예를 들면, 이븐 글로벌 데이터 라인)으로 전달된다. 즉, 짝수의 행 블록들이 존재하는 셀 어레이의 에지 행 블록들을 독출하면, 글로벌 데이터 라인에서 데이터 충돌이 발생한다.
다양한 요구에 따라 행 블록의 수가 짝수로 제공되어야 하는 경우에 이러한 데이터 충돌 문제는 성능 향상에 큰 제약으로 작용한다. 본 발명에서는 상술한 문제들로부터 자유로운 반도체 메모리 장치 및 그것의 글로벌 데이터 라인 선택 방법을 제공하고자 한다.
본 발명의 목적은 행 블록의 수에 제한받지 않는 데이터 입출력 구조를 갖는 반도체 메모리 장치 및 그것의 데이터 경로 설정 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 제 1 행 블록 및 제 2 행 블록을 포함하는 셀 어레이, 상기 제 1 행 블록 또는 상기 제 2 행 블록에 저장된 데이터를 센싱하는 비트 라인 센스 앰프 블록, 상기 비트 라인 센스 앰프 블록으로부터 전달되는 상기 센싱된 데이터를 래치하는 로컬 센스 앰프, 그리고 선택 신호에 응답하여 상기 로컬 센스 앰프를 제 1 글로벌 데이터 라인과 제 2 글로벌 데이터 라인 중 어느 하나와 연결하는 스위치를 포함하되, 상기 제 2 행 블록은 상기 셀 어레이의 에지에 위치하고, 상기 스위치는 상기 제 1 행 블록이 액티브될 때에는 상기 로컬 센스 앰프를 상기 제 1 글로벌 데이터 라인과 연결하고, 상기 제 2 행 블록이 액티브될 때에는 상기 로컬 센스 앰프를 상기 제 2 글로벌 데이터 라인과 연결한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 제 1 글로벌 데이터 라인 및 제 2 글로벌 데이터 라인을 포함하는 반도체 메모리 장치는, 셀 어레이의 일측 종단에 위치하는 제 1 에지 행 블록, 상기 셀 어레이의 타측 종단에 위치하는 제 2 에지 행 블록, 상기 제 1 에지 행 블록으로부터 센싱된 제 1 데이터를 상기 제 1 글로벌 데이터 라인으로 전달하는 제 1 로컬 센스 앰프, 상기 제 2 에지 행 블록으로부터 센싱된 제 2 데이터를 에지 글로벌 데이터 라인으로 전달하는 제 2 로컬 센스 앰프, 그리고 선택 신호에 응답하여 상기 제 1 글로벌 데이터 라인, 상기 제 2 글로벌 데이터 라인, 그리고 상기 에지 글로벌 데이터 라인 중 2개를 선택하여 입출력 센스 앰프와 연결하는 멀티플렉서를 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 짝수의 행 블록들을 포함하는 반도체 메모리 장치의 데이터 경로 설정 방법은, 상기 행 블록들 중 적어도 하나를 선택하기 위한 어드레스를 수신하는 단계, 상기 어드레스가 상기 행 블록들 중에 셀 어레이의 에지 행 블록에 대응하는지 식별하는 단계, 상기 식별 결과에 따라 상기 선택된 적어도 하나의 행 블록에 대응하는 로컬 센스 앰프를 이븐 글로벌 데이터 라인 또는 오드 글로벌 데이터 라인으로 스위칭하는 단계를 포함한다.
이상의 본 발명의 실시 예에 따르면, 행 블록의 수가 짝수로 제공되더라도 데이터 충돌이 발생하지 않는 데이터 입출력 구조를 갖는 반도체 메모리 장치를 제공할 수 있다. 따라서, 반도체 메모리 장치의 셀 어레이 설계의 자유도를 높일 수 있으며, 칩 면적의 사용 효율성을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 디램(DRAM) 장치의 구성을 간략히 보여주는 블록도이다.
도 2는 도 1의 본 발명의 일 실시 예에 따른 데이터 경로의 구성을 보여주는 블록도이다.
도 3은 도 2의 셀 어레이 구조를 좀 더 구체적으로 보여주는 블록도이다.
도 4a 및 도 4b는 도 3의 스위치의 일 예를 보여주는 회로도들이다.
도 5a 및 도 5b는 도 3의 스위치의 다른 예를 보여주는 회로도들이다.
도 6은 본 발명의 실시 예에 따른 글로벌 데이터 라인의 선택 방법을 간략히 보여주는 순서도이다.
도 7은 본 발명의 다른 실시 예에 따른 데이터 경로의 구성을 보여주는 블록도이다.
도 8은 도 7의 셀 어레이 구조를 좀 더 구체적으로 보여주는 블록도이다.
도 9는 본 발명의 반도체 메모리 장치를 포함하는 휴대용 단말기를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 동기식 디램(SDRAM)이 본 발명의 특징 및 기능을 설명하기 위한 반도체 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 디램(DRAM) 장치의 구성을 간략히 보여주는 블록도이다. 도 1을 참조하면, 디램 장치(100)는 셀 어레이(110), 행 디코더(120), 어드레스 버퍼(130), 열 디코더(140), 입출력 센스 앰프(150), 그리고 데이터 버퍼(160)를 포함할 수 있다.
셀 어레이(110)는 복수의 메모리 셀들(MCs)이 각각 워드 라인(WL)들과 비트 라인(BL)들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacitor)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인(WL)들 중 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(BLB)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다.
셀 어레이(110)는 복수의 행 블록들(R_BLK1~R_BLKn, n은 자연수)을 포함한다. 복수의 행 블록들(R_BLK1~R_BLKn) 사이에는 선택된 열의 비트 라인을 센싱하기 위한 비트 라인 센스 앰프(BLSA, 미도시)가 배치된다. 그리고 비트 라인 센스 앰프(BLSA)로부터 출력되는 데이터를 래치하여 글로벌 데이터 라인(GIOe, GIOo)으로 전달하는 로컬 센스 앰프들(LSA1~LSAn-1)이 배치된다. 비트 라인 센스 앰프(BLSA)는 모두 오픈 비트 라인(Open bit line) 구조를 갖는다.
특히, 셀 어레이(110)의 에지(Edge)에 위치하는 행 블록(예컨대, R_BLKn)의 워드 라인이 액티브되면, 로컬 센스 앰프(LSAn-1)는 래치된 데이터를 글로벌 데이터 라인 세트들(GIOe, GIOo) 중에서 어느 하나로 전달할 수 있다. 오픈 비트 라인 구조의 비트 라인 센스 앰프(BLSA)를 포함하는 구조에서는 에지 행 블록들(R_BLK1, R_BLKn)은 항상 동시에 선택된다. 이때, 로컬 센스 앰프(LSA1)는 일측의 에지 행 블록(R_BLK1)의 데이터를 이븐 글로벌 데이터 라인(GIOe)으로 전달한다. 반면, 로컬 센스 앰프(LSAn-1)는 타측의 에지 행 블록(R_BLKn)의 데이터를 오드 글로벌 데이터 라인(GIOe)로 전달할 수 있다. 물론, 반대의 경우도 가능하다.
좀더 자세히 설명하면, 일반적으로 인접한 로컬 센스 앰프들(예를 들면, LSA1와 LSA2)은 각각 서로 다른 글로벌 데이터 라인(GIOe, GIOo)과 연결되는 구조를 갖는다. 이러한 구조에서, 복수의 행 블록들(R_BLK1~R_BLKn)이 홀수로 제공되는 경우(즉, n=2m+1, m은 자연수)를 고려하기로 하자. 이때, 에지 행 블록들(R_BLK1, R_BLKn)이 동시에 선택되더라도 로컬 센스 앰프들(LSA1와 LSAn-1)은 서로 다른 글로벌 데이터 라인(GIOe, GIOo)으로 데이터를 전달할 수 있다. 반면, 복수의 행 블록들(R_BLK1~R_BLKn)이 짝수로 제공되는 경우(즉, n=2m, m은 자연수)를 고려하기로 하자. 이때, 에지 행 블록들(R_BLK1, R_BLKn)이 동시에 선택되더라도 본 발명의 로컬 센스 앰프들(LSA1와 LSAn-1)은 서로 다른 글로벌 데이터 라인(GIOe, GIOo)으로 데이터를 전달할 수 있다. 이것을 가능하게 하는 구조는 후술하는 도면들을 통해서 자세히 설명될 것이다.
행 디코더(120)는 입력되는 어드레스(ADD)에 응답하여 액세스될 메모리 셀의 워드 라인을 선택한다. 행 디코더(120)는 입력되는 어드레스(ADD)를 디코딩하여 해당 워드 라인을 인에이블(Enable)한다. 또한, 행 디코더(120)는 셀프 리프레쉬 동작 모드에서는 어드레스 카운터(미도시됨)로부터 발생되는 행 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 열 디코더(140)는 데이터가 입력 혹은 출력될 메모리 셀의 비트 라인을 선택한다.
어드레스 버퍼(130)는 외부에서 입력되는 어드레스(ADD)를 일시 저장한다. 어드레스 버퍼(130)는 저장된 어드레스를 행 디코더(120) 또는 열 디코더(140)에 공급한다. 어드레스 버퍼(130)에 의해서 외부 시그널링 방식의 어드레스(ADD)가 반도체 메모리 장치(100)의 내부의 시그널링 방식으로 변환될 수 있다.
입출력 센스 앰프(150)는 글로벌 데이터 라인(GIOe, GIOo)을 통해서 셀 어레이(110)에 쓰기 데이터를 전달하거나, 글로벌 데이터 라인(GIOe, GIOo)을 통해서 셀 어레이(110)에 저장된 데이터를 증폭하여 데이터 버퍼(160)에 전달한다.
데이터 버퍼(160)는 외부에서 입력되거나 외부로 출력될 데이터(DQ)를 저장한다. 데이터 버퍼(160)에 저장된 입력 데이터는 입출력 센스 앰프(150)를 통해서 셀 어레이(110)에 전달될 것이다. 더불어, 데이터 버퍼(160)는 셀 어레이(110)에서 독출된 데이터를 디램 장치(100) 외부로 전송할 수 있다. 데이터 버퍼(160)가 외부와의 데이터(DQ) 교환을 위한 드라이버 회로들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서 도시된 본 발명의 실시 예에 따른 디램 장치(100)의 행 블록(Row block)은 설계시 또는 생산시에 수에 제한되지 않고 추가될 수 있다. 따라서, 셀 어레이(110)의 설계시 행 블록의 수를 자유롭게 선택할 수 있다.
도 2는 도 1의 본 발명의 일 실시 예에 따른 데이터 경로의 구성을 보여주는 블록도이다. 도 2를 참조하면, 셀 어레이(110a)에는 로컬 센스 앰프(116a)를 이븐 글로벌 데이터 라인(GIOe)과 오드 글로벌 데이터 라인(GIOo) 중 어느 하나와 선택적으로 연결하는 스위치(118)를 포함한다. 스위치(118)를 통해서 에지에 위치하는 행 블록(117)이 선택되면 로컬 센스 앰프(116a)는 통상 연결되는 오드 글로벌 데이터 라인(GIOo)이 아닌 이븐 글로벌 데이터 라인(GIOe)과 연결된다. 여기서, 이븐 글로벌 데이터 라인(GIOe)과 오드 글로벌 데이터 라인(GIOo)은 글로벌 데이터 라인(GIO)의 배열에 따른 상대적이 표현일뿐, 연결 관계에 있어서 역(Reverse)으로도 성립될 수 있다.
먼저, 행 디코더(120)에 의해서 에지(Edge)에 위치하지 않은 행 블록(115)이 선택되는 경우를 가정하기로 하자. 행 블록(115)을 선택하는 행 어드레스가 입력되면, 행 블록(115)의 워드 라인들(WLs)이 액티브될 것이다. 행 블록(115)에 형성된 비트 라인 쌍(Bit line pair)들 중에서 상보 비트 라인들(BLBs)은 비트 라인 센스 앰프들(114a)에 연결된다고 가정하자. 그리고 행 블록(115)에 형성된 비트 라인 쌍들 중에서 비트 라인들(BLs)은 비트 라인 센스 앰프들(116a)에 연결된다고 가정하자. 비트 라인 센스 앰프들(114a)과 비트 라인 센스 앰프들(116a)에 의해서 센싱된 행 블록(115)의 데이터는 로컬 센스 앰프(114b)와 로컬 센스 앰프(116b)에 전달된다. 그리고 로컬 센스 앰프(114b)는 이븐 글로벌 데이터 라인(GIOe)으로 데이터를 출력하고, 로컬 센스 앰프(116b)는 오드 글로벌 데이터 라인(GIOo)으로 데이터를 출력할 것이다. 이때, 스위치(118)는 로컬 센스 앰프(116b)와 오드 글로벌 데이터 라인(GIOo)이 전기적으로 연결되도록 제어될 것이다.
반면, 행 디코더(120)에 의해서 에지에 위치하는 에지 행 블록들(111, 117)이 선택될 수 있다. 그러면, 에지 행 블록들(111, 117)의 워드 라인들(WLs)이 액티브될 것이다. 에지 행 블록(111)에 형성된 비트 라인 쌍들 중에서 비트 라인들(BLs)은 비트 라인 센스 앰프들(112a)에 연결된다고 가정하자. 그리고 에지 행 블록(117)에 형성된 비트 라인 쌍들 중에서 상보 비트 라인들(BLBs)은 비트 라인 센스 앰프들(116a)에 연결된다고 가정하자(역도 가능).
이때, 선택된 에지 행 블록(111)에 저장된 데이터는 비트 라인 센스 앰프들(112a)에 의해서 센싱되고, 로컬 데이터 라인(LIO)을 경유하여 로컬 센스 앰프(112b)에 전달된다. 그리고 로컬 센스 앰프(112b)는 오드 글로벌 데이터 라인(GIOo)으로 데이터를 출력한다. 그러면, 로컬 센스 앰프(112b)에서 출력된 데이터는 오드 글로벌 데이터 라인(GIOo)을 경유하여 입출력 센스 앰프(150)에 전달될 것이다. 더불어, 선택된 에지 행 블록(117)에 저장된 데이터는 비트 라인 센스 앰프들(116a)에 의해서 센싱되고, 로컬 데이터 라인(LIO)을 경유하여 로컬 센스 앰프(116b)에 전달된다. 여기서, 로컬 센스 앰프(116b)에서 출력되는 데이터가 오드 글로벌 데이터 라인(GIOo)으로 전달되면, 로컬 센스 앰프(112b)에서 출력되는 데이터와의 충돌이 발생할 것이다. 따라서, 에지 행 블록(117)으로부터 센싱된 데이터가 이븐 글로벌 데이터 라인(GIOe)으로 전달되도록 스위치(118)의 제어가 이루어져야 한다.
결과적으로 본 발명의 스위치(118)는 에지 행 블록(111 또는 117)의 선택시에는 로컬 센스 앰프(116b)를 이븐 글로벌 데이터 라인(GIOe)과 연결한다. 반면, 스위치(118)는 에지 행 블록(111 또는 117) 이외의 행 블록들이 선택되는 경우에는 로컬 센스 앰프(116b)를 오드 글로벌 데이터 라인(GIOo)과 전기적으로 연결한다. 이러한 본 발명의 스위치(118)에 의해서 행 블록들은 짝수로 형성되더라도 글로벌 데이터 라인(GIO)에서의 데이터 충돌은 발생하지 않는다.
도 3은 도 2의 셀 어레이 구조를 좀더 구체적으로 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 셀 어레이(110a)는 선택 신호(SEL)에 응답하여 로컬 센스 앰프(116b)를 글로벌 데이터 라인 세트들(GIOe, GIOo) 중 어느 하나와 선택적으로 연결하는 스위치(118)를 포함한다.
행 블록들(111, 113, 115, 117)은 복수의 워드 라인들(WLs)과 복수의 비트 라인들(BL, BLB)이 교차하는 지점에 위치하는 복수의 메모리 셀들을 포함할 수 있다. 행 블록들(111, 113, 115, 117)이 짝수로 제공되는 경우를 도시하기 위하여 4개의 행 블록들(111, 113, 115, 117)이 도시되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 행 블록들(111, 113, 115, 117)은 두 개 또는 그 이상의 짝수로 형성되더라도 무방하다.
행 블록들(111, 113, 115, 117) 중에서 셀 어레이(110a)의 에지에 위치하는 적어도 2개의 에지 행 블록들이 포함될 수 있다. 에지 행 블록들(111, 117) 각각은 셀 어레이(110a)의 에지 영역에 위치함에 따라 일측에는 비트 라인 센스 앰프(BLSA)가 연결되지 않는다.
에지 행 블록(111)의 좌측에는 비트 라인 센스 앰프(BLSA)들이 존재하지 않는다. 에지 행 블록(111)에는 비트 라인들(BLs)과 상보 비트 라인들(BLBs)이 형성되어 있다. 여기서, 비트 라인(BL)과 상보 비트 라인(BLB)은 비트 라인 센스 앰프(BLSA) 측면에서 명명된 상대적인 명칭일 뿐, 다양하게 변경된 표현으로 기술될 수 있을 것이다. 그리고 비트 라인들(BLs)은 도시된 바와 같이 비트 라인 센스 앰프들(112a)에 각각 연결된다. 하지만, 상보 비트 라인들(BLBs)은 전기적 연결이 없는 더미 비트 라인으로 존재할 것이다. 따라서, 설명을 위하여 상보 비트 라인(BLBs)은 도시하지 않았다.
또한, 에지 행 블록(117)의 우측에는 비트 라인 센스 앰프(BLSA)들이 존재하지 않는다. 에지 행 블록(117)에는 비트 라인들(BLs)과 상보 비트 라인들(BLBs)이 배열되어 있다. 상보 비트 라인들(BLBs)은 도시된 바와 같이 비트 라인 센스 앰프들(116a)과 각각 연결되지만, 비트 라인들(BLBs)은 전기적 연결이 없는 더미 비트 라인으로 존재한다. 따라서, 에지 행 블록(117) 상에도 설명을 위하여 더미로 형성되는 비트 라인(BLs)은 도시되지 않았다.
비트 라인 센스 앰프(112a)는 행 블록들(111, 113)에 배열된 메모리 셀들에 저장된 데이터를 센싱하거나 기입할 수 있다. 비트 라인 센스 앰프(112a)는 행 블록(111)에 저장된 데이터를 비트 라인들(BLs)을 사용하여 센싱하고, 행 블록(113)에 저장된 데이터를 상보 비트 라인들(BLBs)을 사용하여 센싱할 수 있다. 비트 라인 센스 앰프(112a)에 센싱되어 래치된 데이터는 칼럼 선택 신호(CSL)에 의해서 선택된다. 그리고 선택된 비트 라인 센스 앰프(112a)에 래치된 데이터는 로컬 데이터 라인(LIO)을 통해서 로컬 센스 앰프(112b)로 전달된다. 그리고 로컬 센스 앰프(112b)에서 래치된 데이터는 오드 글로벌 데이터 라인(GIOo, 예를 들면, GIO1, GIO3, GIO5, …)으로 전달될 것이다.
비트 라인 센스 앰프(114a)는 행 블록들(113, 115)에 배열된 메모리 셀들에 저장된 데이터를 센싱할 수 있다. 비트 라인 센스 앰프(114a)는 행 블록(113)에 저장된 데이터를 비트 라인들(BLs)을 통해서 센싱하고, 행 블록(115)에 저장된 데이터를 상보 비트 라인들(BLBs)을 통해서 센싱할 수 있다. 비트 라인 센스 앰프(114a)에 래치된 데이터는 로컬 데이터 라인(LIO)을 통해서 로컬 센스 앰프(114b)로 전달된다. 그리고 로컬 센스 앰프(114b)에서 래치된 데이터는 이븐 글로벌 데이터 라인(GIOe, 예를 들면, GIO0, GIO2, GIO4, …)으로 전달될 것이다.
비트 라인 센스 앰프(116a)는 행 블록들(115, 117)에 배열된 메모리 셀들에 저장된 데이터를 센싱할 수 있다. 비트 라인 센스 앰프(116a)는 행 블록(115)에 저장된 데이터를 비트 라인들(BLs)을 통해서 센싱하고, 행 블록(117)에 저장된 데이터를 상보 비트 라인들(BLBs)을 통해서 센싱할 수 있다. 비트 라인 센스 앰프(116a)에 래치된 데이터는 로컬 데이터 라인(LIO)을 통해서 로컬 센스 앰프(116b)로 전달된다. 그리고 로컬 센스 앰프(116b)에서 래치된 데이터는 스위치(118)에 의해서 이븐 글로벌 데이터 라인(GIOe) 또는 오드 글로벌 데이터 라인(GIOo)으로 전달될 것이다.
만일, 행 디코더(120)에 의해서 에지에 위치하지 않은 행 블록(113)이 선택되는 경우를 가정하기로 하자. 그러면, 행 블록(113)의 워드 라인들(WLs)이 액티브될 것이다. 행 블록(113)에 형성된 비트 라인 쌍들 중에서 상보 비트 라인들(BLBs)은 비트 라인 센스 앰프들(112a)에 연결된다고 가정하자. 그리고 행 블록(113)에 형성된 비트 라인 쌍들 중에서 비트 라인들(BLs)은 비트 라인 센스 앰프들(114a)에 연결된다고 가정하자. 선택된 행 블록(113)으로부터 센싱된 데이터는 비트 라인 센스 앰프들(112a)과 비트 라인 센스 앰프들(114a)에 의해서 센싱된다. 그리고 센싱된 데이터는 로컬 센스 앰프(112b)와 로컬 센스 앰프(114b)에 각각 전달된다. 로컬 센스 앰프(112b)는 오드 글로벌 데이터 라인(GIOo)으로 데이터를 출력하고, 로컬 센스 앰프(114b)는 이븐 글로벌 데이터 라인(GIOe)으로 데이터를 출력할 것이다. 즉, 에지가 아닌 행 블록의 데이터는 로컬 센스 앰프들이 물리적으로 연결된 이븐 글로벌 데이터 라인(GIOe) 또는 오드 글로벌 데이터 라인(GIOo)에 각각 전달될 수 있다.
반면, 행 디코더(120)에 의해서 에지에 위치하는 에지 행 블록들(111, 117)이 선택될 수 있다. 에지 행 블록들(111, 117)을 선택하기 위한 행 어드레스가 입력되면, 에지 행 블록들(111, 117)의 워드 라인들(WLs)이 액티브될 것이다. 에지 행 블록(111)에 형성된 비트 라인 쌍들 중에서 비트 라인들(BLs)은 비트 라인 센스 앰프들(112a)에 연결된다고 가정하자. 그리고 행 블록(117)에 형성된 비트 라인 쌍들 중에서 상보 비트 라인들(BLBs)은 비트 라인 센스 앰프들(116a)에 연결된다고 가정하자. 이때, 선택된 행 블록(111)의 데이터는 비트 라인 센스 앰프들(112a)에 의해서 센싱되고, 로컬 데이터 라인(LIO)을 경유하여 로컬 센스 앰프(112b)에 전달된다. 그리고 로컬 센스 앰프(112b)는 오드 글로벌 데이터 라인(GIOo)으로 행 블록(111)의 데이터를 출력할 수 있다. 그러면, 행 블록(111)의 데이터는 오드 글로벌 데이터 라인(GIOo)을 경유하여 입출력 센스 앰프(150)에 전달될 것이다.
반면, 선택된 행 블록(117)의 데이터는 비트 라인 센스 앰프들(116a) 중 하나에 의해서 센싱되고, 로컬 데이터 라인(LIO)을 경유하여 로컬 센스 앰프(116b)에 전달된다. 로컬 센스 앰프(116b)에서 출력되는 데이터가 오드 글로벌 데이터 라인(GIOo)으로 전달되면, 로컬 센스 앰프(112b)에서 출력되는 데이터와의 충돌이 발생할 것이다. 따라서, 에지 행 블록(117)으로부터 센싱된 데이터가 이븐 글로벌 데이터 라인(GIOe)으로 전달되도록 스위치(118)가 제어되어야 한다. 스위치(118)는 선택 신호(SEL)에 의하여 에지 행 블록(117)의 데이터를 이븐 글로벌 데이터 라인(GIOe)으로 전달할 것이다.
본 발명의 스위치(118)는 에지 행 블록(111 또는 117)의 선택시에는 로컬 센스 앰프(116b)를 이븐 글로벌 데이터 라인(GIOe)과 전기적으로 연결한다. 반면, 스위치(118)는 에지 행 블록(111 또는 117) 이외의 행 블록들이 선택되는 경우에는 로컬 센스 앰프(116b)를 오드 글로벌 데이터 라인(GIOo)과 전기적으로 연결한다. 이러한 본 발명의 스위치(118)에 의해서 행 블록들은 짝수로 형성되더라도 글로벌 데이터 라인에서의 데이터 충돌은 발생하지 않는다. 여기서, 스위치(118)를 제어하기 위한 선택 신호(SEL)는 행 어드레스(Row address)를 참조하거나, 에지에 위치하는 행 블록의 액티브를 검출하여 생성할 수 있다.
도 4a 및 도 4b는 도 3의 스위치의 구조를 예시적으로 보여주는 회로도들이다. 도 4a는 에지 행 블록으로 데이터를 기입하기 위한 스위치(118a)의 구조를, 도 4b는 에지 행 블록으로부터 데이터를 독출하기 위한 스위치(118b)의 구조를 예시적으로 보여준다.
도 4a를 참조하면, 스위치(118a)는 이븐 스위치(118a_0)와 오드 스위치(118a_1)를 포함할 수 있다. 이븐 스위치(118a_0)는 이븐 선택 신호들(SEL0, SEL0_CONV)에 응답하여 이븐 글로벌 데이터 라인(GIOe)의 하나에 대응하는 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)의 데이터를 로컬 센스 앰프(LSA, 116b)에 전달한다. 스위치(118a)에는 이븐 스위치(118a_0) 이외에도 이븐 글로벌 데이터 라인들(GIO2/GIO2B, GIO4/GIO4B, …) 각각을 로컬 센스 앰프(116b)에 연결하기 위한 이븐 스위치들(118a_2, 118a_4, …)이 더 포함될 수 있을 것이다. 하지만, 설명을 위하여 하나의 이븐 스위치(118a_0)만을 도시하였다.
이븐 선택 신호들(SEL0, SEL0_CONV)은 각각 선택된 메모리 셀이 비트 라인(BL)에 연결된 것인지 또는 상보 비트 라인(BLB)에 연결된 것인지에 따라 어느 하나가 활성화될 수 있다. 이븐 선택 신호(SEL0)는 활성화, 선택 신호(SEL0_CONV)가 비활성화되면, NMOS 트랜지스터들(N1, N2)은 턴온되고, NMOS 트랜지스터들(N3, N4)은 턴오프된다. 그러면, 글로벌 데이터 라인쌍(GIO0/GIO0B)으로부터 제공된 데이터는 로컬 데이터 라인쌍(LIO0/LIO0B)으로 전달된다. 반면, 이븐 선택 신호(SEL0)는 비활성화, 이븐 선택 신호(SEL0_CONV)가 활성화되면, NMOS 트랜지스터(N1, N2)는 턴오프되고, NMOS 트랜지스터들(N3, N4)은 턴온된다. 이 경우, 글로벌 데이터 라인쌍(GIO0/GIO0B)으로 전달되는 데이터는 반전되어 로컬 데이터 라인쌍(LIO0/LIO0B)으로 전달된다.
오드 스위치(118a_1)는 오드 선택 신호들(SEL1, SEL1_CONV)에 응답하여 오드 글로벌 데이터 라인쌍(GIO1/GIO1B)의 데이터를 로컬 센스 앰프(LSA, 116b)에 전달한다. 스위치(118a)에는 도시된 오드 스위치(118a_1) 이외에도 오드 글로벌 데이터 라인들(GIO3/GIO3B, GIO5/GIO5B, …) 각각을 로컬 센스 앰프(116b)에 연결하기 위한 오드 스위치들(118a_3, 118a_5, …)이 더 포함될 수 있을 것이다. 하지만, 설명을 위하여 하나의 오드 스위치(118a_1)만을 도시하였다. 오드 선택 신호들(SEL1, SEL1_CONV)은 각각 선택된 메모리 셀이 비트 라인(BL)에 연결된 것인지 또는 상보 비트 라인(BLB)에 연결된 것인지에 따라 어느 하나가 활성화될 수 있다.
오드 선택 신호(SEL1)는 활성화되고, 오드 선택 신호(SEL1_CONV)가 비활성화되면, NMOS 트랜지스터들(N5, N6)이 턴온되어 글로벌 데이터 라인쌍(GIO1/GIO1B)으로부터 제공된 데이터는 로컬 데이터 라인쌍(LIO1/LIO1B)으로 전달되고, NMOS 트랜지스터들(N7, N8)은 턴오프된다. 반면, 오드 선택 신호(SEL1_CONV)가 활성화되면, NMOS 트랜지스터(N5, N6)는 턴오프되고, NMOS 트랜지스터들(N7, N8)은 턴온된다. 이 경우, 글로벌 데이터 라인쌍(GIO1/GIO1B)으로 전달되는 데이터는 반전되어 로컬 데이터 라인쌍(LIO1/LIO1B)으로 전달된다.
데이터 쓰기 동작시 에지 행 블록이 선택되는 경우, 로컬 센스 앰프(116b)를 이븐 글로벌 데이터 라인(GIOe)에 연결하기 위해 이븐 선택 신호들(SEL0/SEL0_CONV, SEL2/SEL2_CONV, SEL4/SEL4_CONV, …)이 활성화되고, 오드 선택 신호들(SEL1/SEL1_CONV, SEL3/SEL3_CONV, SEL5/SEL5_CONV, …)은 비활성화된다. 그러면, 오드 스위치들(118a_1, 118a_3, 118a_5, …)은 차단되고, 오드 글로벌 데이터 라인(GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B, …)과 로컬 센스 앰프(116b)는 전기적으로 분리된다. 반면, 이븐 스위치들(118a_0, 118a_2, 118a_4, …)은 턴온되고, 이븐 글로벌 데이터 라인(GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B, …)과 로컬 센스 앰프(116b)는 연결될 수 있다.
도 4b를 참조하면, 스위치(118b)는 이븐 스위치(118b_0)와 오드 스위치(118b_1)가 간략히 도시되어 있다. 독출 동작시, 로컬 인에이블 신호(LSA_SRC)가 활성화되면, NMOS 트랜지스터들(N15, N20)이 턴온되어 스위치(118)가 활성화된다. 독출 동작시에는 로컬 센스 앰프(116b)로부터 전달되는 데이터를 글로벌 데이터 라인(GIOe/GIOo)으로 전달하기만 하면 된다. 따라서, 쓰기 동작과 같이 비트 라인의 위치에 따른 선택 신호의 분리는 불필요하다.
이븐 스위치(118b_0)는 선택 신호들(SEL0)에 응답하여 로컬 센스 앰프(LSA, 116b)의 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터를 반전하여 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)으로 전달한다. 스위치(118b)에는 이븐 스위치(118b_0) 이외에도 로컬 데이터 라인 쌍들(LIO2/LIO2B, LIO4/LIO4B, LIO6/LIO6B, …)의 데이터를 반전하여 이븐 글로벌 데이터 라인들(GIO2/GIO2B, GIO4/GIO4B, GIO6/GIO6B, …)에 전달하기 위한 이븐 스위치들(118b_2, 118b_4, 118b_6, …)이 더 포함될 수 있을 것이다. 하지만, 설명을 위하여 하나의 이븐 스위치(118b_0)만을 도시하였다.
에지 행 블록(예를 들면, 117)이 선택되면, 로컬 인에이블 신호(LSA_SRC)와 이븐 선택 신호(SEL0)는 활성화되고, 오드 선택 신호(SEL1)는 비활성화될 것이다. 그러면 이븐 스위치(118b_0)의 NMOS 트랜지스터들(N11, N12)이 턴온되고, 오드 스위치(118b_1)의 NMOS 트랜지스터들(N16, N17)은 턴오프된다. 따라서, 로컬 데이터 라인 쌍(LIO0/LIO0B)과 오드 글로벌 데이터 라인 쌍(GIO1/GIO1B)은 전기적으로 분리된다. 하지만, NMOS 트랜지스터들(N11, N12)이 턴온되고, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값에 따라 NMOS 트랜지스터들(N13, N14)이 스위칭된다. 그러면, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값이 반전되어 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)으로 전달된다.
반면, 에지에 위치하지 않은 행 블록(예를 들면, 115)이 선택되면 로컬 인에이블 신호(LSA_SRC)와 오드 선택 신호(SEL1, SEL3, SEL5, …)는 활성화되고, 이븐 선택 신호(SEL0, SEL2, SEL4, …)는 비활성화될 것이다. 그러면, 이븐 스위치(118b_0)의 NMOS 트랜지스터들(N11, N12)이 턴오프되고, 오드 스위치(118b_1)의 NMOS 트랜지스터들(N16, N17)은 턴온된다. 따라서, 로컬 데이터 라인 쌍(LIO0/LIO0B)과 이븐 글로벌 데이터 라인 쌍(GIO0/GIO0B)은 전기적으로 분리된다. 하지만, NMOS 트랜지스터들(N16, N17)이 턴온되기 때문에, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값에 따라 NMOS 트랜지스터들(N18, N19)이 스위칭된다. 그러면, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값이 반전되어 오드 글로벌 데이터 라인쌍(GIO1/GIO1B)으로 전달된다.
데이터 읽기 동작시 에지 행 블록이 선택되는 경우, 로컬 센스 앰프(116b)와 이븐 글로벌 데이터 라인(GIOe)을 연결하기 위해 이븐 선택 신호들(SEL0, SEL2, SEL4, …)이 활성화되고, 오드 선택 신호들(SEL1, SEL3, SEL5, …)은 비활성화된다. 그러면, 오드 스위치들(118b_1, 118b_3, 118b_5, …)은 차단되고, 오드 글로벌 데이터 라인(GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B, …)과 로컬 센스 앰프(116b)는 전기적으로 분리된다. 반면, 이븐 스위치들(118b_0, 118b_2, 118b_4, …)은 턴온되고, 이븐 글로벌 데이터 라인(GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B, …)과 로컬 센스 앰프(116b)가 연결된다.
도 5a 및 도 5b는 도 3의 스위치의 다른 예를 보여주는 회로도들이다. 도 5a는 에지 행 블록으로 데이터를 기입하기 위한 스위치(118c)의 구조를, 도 5b는 에지 행 블록으로부터 데이터를 독출하기 위한 스위치(118d)의 구조를 예시적으로 보여준다. 도 5a 및 도 5b는 각각 도 4a 및 도 4b의 구조를 간략화한 회로들이다.
도 5a를 참조하면, 스위치(118c)는 이븐 스위치(118c_0)와 오드 스위치(118c_1)가 간략히 도시되어 있다. 이븐 스위치(118c_0)는 이븐 선택 신호들(SEL0)에 응답하여 이븐 글로벌 데이터 라인(GIOe)의 하나에 대응하는 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)의 데이터를 로컬 센스 앰프(LSA, 116b)에 전달한다. 이븐 스위치(118c_0) 이외에도 이븐 글로벌 데이터 라인들(GIO2/GIO2B, GIO4/GIO4B, …) 각각을 로컬 센스 앰프(116b)에 연결하기 위한 이븐 스위치들(118c_2, 118c_4, …)이 더 포함될 수 있을 것이다. 하지만, 설명을 위하여 하나의 이븐 스위치(118c_0)만을 도시하였다.
오드 스위치(118c_1)는 오드 선택 신호(SEL1)에 응답하여 오드 글로벌 데이터 라인쌍(GIO1/GIO1B)의 데이터를 로컬 센스 앰프(LSA, 116b)에 전달한다. 스위치(118c)에는 도시된 오드 스위치(118c_1) 이외에도 오드 글로벌 데이터 라인들(GIO3/GIO3B, GIO5/GIO5B, …) 각각을 로컬 센스 앰프(116b)에 연결하기 위한 오드 스위치들(118c_3, 118c_5, …)이 더 포함될 수 있을 것이다. 하지만, 설명을 위하여 하나의 오드 스위치(118c_1)만을 도시하였다.
오드 선택 신호(SEL1)가 활성화되고, 이븐 선택 신호(SEL0)가 비활성화되면, NMOS 트랜지스터들(N3, N4)은 턴온, NMOS 트랜지스터들(N5, N6)은 턴오프된다. 그러면, 오드 글로벌 데이터 라인쌍(GIO1/GIO1B)으로부터 제공된 데이터는 로컬 데이터 라인쌍(LIO0/LIO0B)으로 전달된다. 반면, 오드 선택 신호(SEL1)가 비활성화되고, 이븐 선택 신호(SEL0)가 활성화되면, NMOS 트랜지스터들(N3, N4)은 턴오프, NMOS 트랜지스터들(N5, N6)은 턴온된다. 그러면 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)으로부터 제공된 데이터가 로컬 데이터 라인쌍(LIO0/LIO0B)으로 전달된다.
데이터 쓰기 동작시 에지 행 블록이 선택되는 경우, 로컬 센스 앰프(116b)를 이븐 글로벌 데이터 라인(GIOe)에 연결하기 위해 이븐 선택 신호들(SEL0, SEL2, SEL4, …)이 활성화되고, 오드 선택 신호들(SEL1, SEL3, SEL5, …)은 비활성화된다. 그러면, 오드 스위치들(118c_1, 118c_3, 118c_5, …)은 차단되고, 오드 글로벌 데이터 라인(GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B, …)과 로컬 센스 앰프(116b)는 전기적으로 분리된다. 반면, 이븐 스위치들(118c_0, 118c_2, 118c_4, …)은 턴온되고, 이븐 글로벌 데이터 라인(GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B, …)과 로컬 센스 앰프(116b)는 연결될 수 있다.
도 5b를 참조하면, 스위치(118d)는 이븐 스위치(118d_0)와 오드 스위치(118d_1)가 간략히 도시되어 있다. 독출 동작시, 로컬 인에이블 신호(LSA_SRC)가 활성화되면, NMOS 트랜지스터(N15)가 턴온되어 스위치(118d)가 활성화된다.
이븐 스위치(118d_0)는 선택 신호들(SEL0)에 응답하여 로컬 센스 앰프(LSA, 116b)의 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터를 반전하여 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)으로 전달한다. 스위치(118d)에는 이븐 스위치(118d_0) 이외에도 로컬 데이터 라인쌍들(LIO2/LIO2B, LIO4/LIO4B, LIO6/LIO6B, …)의 데이터를 반전하여 이븐 글로벌 데이터 라인들(GIO2/GIO2B, GIO4/GIO4B, GIO6/GIO6B, …)에 전달하기 위한 이븐 스위치들(118d_2, 118d_4, 118d_6, …)이 더 포함될 수 있을 것이다. 하지만, 설명을 위하여 하나의 이븐 스위치(118d_0)만을 도시하였다.
에지 행 블록(예를 들면, 117)이 선택되면, 로컬 인에이블 신호(LSA_SRC)와 이븐 선택 신호(SEL0)는 활성화되고, 오드 선택 신호(SEL1)는 비활성화될 것이다. 그러면 이븐 스위치(118d_0)의 NMOS 트랜지스터들(N11, N12)이 턴온되고, 오드 스위치(118d_1)의 NMOS 트랜지스터들(N16, N17)은 턴오프된다. 따라서, 로컬 데이터 라인쌍(LIO0/LIO0B)과 오드 글로벌 데이터 라인 쌍(GIO1/GIO1B)은 전기적으로 분리된다. 하지만, NMOS 트랜지스터들(N11, N12)이 턴온되고, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값에 따라 NMOS 트랜지스터들(N13, N14)이 스위칭된다. 그러면, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값이 반전되어 이븐 글로벌 데이터 라인쌍(GIO0/GIO0B)으로 전달된다.
반면, 에지에 위치하지 않은 행 블록(예를 들면, 115)이 선택되면 로컬 인에이블 신호(LSA_SRC)와 오드 선택 신호(SEL1, SEL3, SEL5, …)는 활성화되고, 이븐 선택 신호(SEL0, SEL2, SEL4, …)는 비활성화될 것이다. 그러면, 이븐 스위치(118d_0)의 NMOS 트랜지스터들(N11, N12)이 턴오프되고, 오드 스위치(118d_1)의 NMOS 트랜지스터들(N16, N17)은 턴온된다. 따라서, 로컬 데이터 라인쌍(LIO0/LIO0B)과 이븐 글로벌 데이터 라인 쌍(GIO0/GIO0B)은 전기적으로 분리된다. 하지만, NMOS 트랜지스터들(N16, N17)의 턴온에 따라 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값에 따라 NMOS 트랜지스터들(N18, N19)이 스위칭된다. 그러면, 로컬 데이터 라인쌍(LIO0/LIO0B)의 데이터 값이 반전되어 오드 글로벌 데이터 라인쌍(GIO1/GIO1B)으로 전달된다.
데이터 읽기 동작시 에지 행 블록이 선택되는 경우, 로컬 센스 앰프(116b)와 이븐 글로벌 데이터 라인(GIOe)을 연결하기 위해 이븐 선택 신호들(SEL0, SEL2, SEL4, …)이 활성화되고, 오드 선택 신호들(SEL1, SEL3, SEL5, …)은 비활성화된다. 그러면, 오드 스위치들(118d_1, 118d_3, 118d_5, …)은 차단되고, 오드 글로벌 데이터 라인(GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B, …)과 로컬 센스 앰프(116b)는 전기적으로 분리된다. 반면, 이븐 스위치들(118d_0, 118d_2, 118d_4, …)은 턴온되고, 이븐 글로벌 데이터 라인(GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B, …)과 로컬 센스 앰프(116b)가 연결된다.
이상에서는 도 4a, 도 4b, 도 5a, 그리고 도 5b를 통해서 스위치(118)의 다양한 예들이 설명되었다. 하지만, 스위치(118)의 구성이니 기능은 도시된 예들에만 국한되는 것이 아니다. 에지 행 블록(117)이 선택되면 글로벌 데이터 라인(GIOe, GIOo)을 선택하기 위한 스위치(118) 구성은 다양하게 변경될 수 있음은 잘 이해될 것이다.
도 6은 본 발명의 실시 예에 따른 글로벌 데이터 라인의 선택 방법을 간략히 보여주는 순서도이다. 도 6을 참조하면, 본 발명의 스위치(118)는 에지 행 블록(Edge Row block)의 선택시와 비에지 행 블록(Non-Edge Row block)의 선택시에 로컬 센스 앰프(LSA)와 글로벌 데이터 라인(GIOe/GIOo)과의 데이터 경로를 변경할 수 있다.
S110 단계에서, 행 디코더(120)에 의해서 행 어드레스(Row address)가 수신될 것이다. 또는, 행 어드레스(Row address)에 의해서 액티브되는 행 블록의 정보가 스위치(118)에 전달될 수 있을 것이다.
S120 단계에서, 행 어드레스(Row address)에 의해서 액티브되는 행 블록이 에지 행 블록인지 또는 비에지 행 블록인지 식별된다. 만일, 액티브되는 행 블록이 비에지 행 블록(Non-Edge row block)인 경우(No 방향), 절차는 S140 단계로 이동할 것이다. 반면, 액티브되는 행 블록이 에지 행 블록(Edge row block)인 경우(Yes 방향), 절차는 S130 단계로 이동할 것이다.
S130 단계에서, 스위치(118)는 로컬 센스 앰프(116b)와 이븐 글로벌 데이터 라인(GIOe)을 연결한다. 읽기를 위한 워드 라인의 액티브인 경우, 스위치(118)는 에지 행 블록(117)의 메모리 셀들로부터 센싱되고 로컬 센스 앰프(116b)에 래치된 데이터를 이븐 글로벌 데이터 라인(GIOe)으로 전달할 것이다. 쓰기를 위한 워드 라인의 액티브인 경우, 스위치(118)의 연결에 의해서 이븐 글로벌 데이터 라인(GIOe)으로 입력되는 쓰기 데이터가 로컬 센스 앰프(116b)로 전달될 것이다.
S140 단계에서, 스위치(118)는 로컬 센스 앰프(116b)와 오드 글로벌 데이터 라인(GIOo)을 연결한다. 읽기 동작시, 에지 행 블록(117)의 메모리 셀들로부터 센싱되고, 로컬 센스 앰프(116b)에 래치된 데이터는 스위치(118)에 의해 오드 글로벌 데이터 라인(GIOo)으로 전달될 것이다. 쓰기 동작시, 스위치(118)의 연결에 의해서 오드 글로벌 데이터 라인(GIOo)으로 입력되는 쓰기 데이터가 로컬 센스 앰프(116b)로 전달될 것이다.
이상에서는 입력되는 행 어드레스가 에지 행 블록을 선택하는지 또는 비에지 행 블록을 선택하는지에 따라 이븐 글로벌 데이터 라인(GIOe) 또는 오드 글로벌 데이터 라인(GIOo)이 선택되는 데이터 경로의 선택 방법이 설명되었다.
도 7은 본 발명의 다른 실시 예에 따른 데이터 경로의 구성을 보여주는 블록도이다. 도 7을 참조하면, 셀 어레이(110b)에는 에지 글로벌 데이터 라인(GIO_Edge)으로 데이터를 출력하는 로컬 센스 앰프(116b)가 포함된다. 그리고 선택 신호(SEL)에 따라 에지 글로벌 데이터 라인(GIO_Edge)을 이븐 글로벌 데이터 라인(GIOe) 또는 오드 글로벌 데이터 라인(GIOo)으로 연결하는 멀티플렉서(119)가 디램 장치(100)에 포함된다.
행 디코더(120, 도 1 참조)에 의해서 비에지 행 블록(115)이 선택되면, 행 블록(115)의 워드 라인들(WLs)이 액티브될 것이다. 선택된 행 블록(115)에 저장된 데이터는 비트 라인 센스 앰프들(114a)과 비트 라인 센스 앰프들(116a)에 의해서 센싱된다. 그리고 센싱된 데이터는 로컬 센스 앰프(114b)와 로컬 센스 앰프(116b)에 전달된다. 그리고 로컬 센스 앰프(114b)는 이븐 글로벌 데이터 라인(GIOe')으로 데이터를 출력하고, 로컬 센스 앰프(116b)는 에지 글로벌 데이터 라인(GIO_Edge)으로 데이터를 출력할 것이다. 이때, 멀티플렉서(119)는 이븐 글로벌 데이터 라인(GIOe')의 데이터를 출력단의 이븐 글로벌 데이터 라인(GIOe)으로 전달하고, 에지 글로벌 데이터 라인(GIO_Edge)으로 전달된 데이터를 출력단의 오드 글로벌 데이터 라인(GIOo)으로 출력할 것이다.
반면, 행 디코더(120)에 의해서 에지 행 블록들(111, 117)이 선택되면, 에지 행 블록(111)의 데이터는 로컬 센스 앰프(112b)를 통해서 오드 글로벌 데이터 라인(GIOo')으로 전달된다. 그리고 에지 행 블록(117)의 데이터는 로컬 센스 앰프(116b)를 경유하여 에지 글로벌 데이터 라인(GIO_Edge)으로 전달된다. 그리고 선택 신호(SEL)에 따라 멀티플렉서(119)는 로컬 센스 앰프(112b)에 연결되는 오드 글로벌 데이터 라인(GIOo')을 오드 글로벌 데이터 라인(GIOo)으로 연결한다. 그리고 멀티플렉서(119)는 로컬 센스 앰프(116b)에 연결되는 에지 글로벌 데이터 라인(GIO_Edge)을 이븐 글로벌 데이터 라인(GIOe)으로 연결할 수 있다.
결과적으로 본 발명의 셀 어레이(110)에는 에지 행 블록(117)의 데이터 경로를 제공하기 위한 추가적인 에지 글로벌 데이터 라인(GIO_Edge)이 형성되고, 주변 회로 영역에 형성되는 멀티플렉서(119)에 의해서 데이터 경로가 조정된다. 따라서, 셀 어레이(110) 내부에 회로의 추가가 어려운 경우, 주변 회로 영역에 형성되는 멀티플렉서(119)를 통해서 데이터 경로를 스위칭할 수 있다.
도 8은 도 7의 셀 어레이 구조를 좀더 구체적으로 보여주는 블록도이다. 도 8을 참조하면, 입출력 센스 앰프(150)의 입력단에 선택 신호(SEL)에 따라 에지 글로벌 데이터 라인(GIO_Edge)을 이븐 글로벌 데이터 라인(GIOe) 또는 오드 글로벌 데이터 라인(GIOo)으로 연결하는 멀티플렉서(119)가 포함된다.
행 블록들(111, 113, 115, 117)은 복수의 워드 라인들(WLs)과 복수의 비트 라인들(BL, BLB)이 교차하는 지점에 위치하는 복수의 메모리 셀들을 포함할 수 있다. 행 블록들(111, 113, 115, 117)이 짝수로 제공되는 경우를 도시하기 위하여 4개의 행 블록들(111, 113, 115, 117)이 도시되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 행 블록들(111, 113, 115, 117)은 두 개 또는 그 이상의 짝수로 제공될 수 있다. 행 블록들(111, 113, 115, 117)과 비트 라인 센스 앰프들(112a, 114a, 116a)은 도 3의 그것들과 실질적으로 동일하다. 따라서, 행 블록들(111, 113, 115, 117)과 비트 라인 센스 앰프들(112a, 114a, 116a)의 구성이나 기능에 대한 구체적인 설명은 생략하기로 한다.
행 디코더(120)에 의해서 에지에 위치하지 않은 비에지 행 블록(113)이 선택되면, 행 블록(113)의 워드 라인들(WLs)이 액티브될 것이다. 행 블록(113)에 형성된 비트 라인 쌍들 중에서 상보 비트 라인들(BLBs)은 비트 라인 센스 앰프들(112a)에 연결된다고 가정하자. 그리고 행 블록(R_BLK2, 113)에 형성된 비트 라인 쌍들 중에서 비트 라인들(BLs)은 비트 라인 센스 앰프들(114a)에 연결된다고 가정하자. 선택된 행 블록(113)으로부터 센싱된 데이터는 비트 라인 센스 앰프들(112a)과 비트 라인 센스 앰프들(114a)에 의해서 센싱된다. 그리고 센싱된 데이터는 로컬 센스 앰프(112b)와 로컬 센스 앰프(114b)에 전달된다. 로컬 센스 앰프(112b)는 오드 글로벌 데이터 라인(GIOo')으로 데이터를 출력하고, 로컬 센스 앰프(114b)는 이븐 글로벌 데이터 라인(GIOe')으로 데이터를 출력할 것이다. 그리고 멀티플렉서(119)는 오드 글로벌 데이터 라인(GIOo')과 이븐 글로벌 데이터 라인(GIOe')을 입출력 센스 앰프(150)에 연결되는 오드 글로벌 데이터 라인(GIOo)과 이븐 글로벌 데이터 라인(GIOe)으로 연결할 것이다.
반면, 행 디코더(120)에 의해서 에지에 위치하는 행 블록들(111, 117)이 선택될 수 있다. 에지 행 블록들(111, 117)의 워드 라인들(WLs)이 액티브될 것이다. 에지 행 블록(111)에 형성된 비트 라인 쌍들 중에서 비트 라인들(BLs)은 비트 라인 센스 앰프들(112a)에 연결된다고 가정하자. 그리고 에지 행 블록(117)에 형성된 비트 라인 쌍들 중에서 상보 비트 라인들(BLBs)은 비트 라인 센스 앰프들(116a)에 연결된다고 가정하자. 이때, 선택된 에지 행 블록(111)의 데이터는 비트 라인 센스 앰프들(112a)에 의해서 센싱되고, 로컬 데이터 라인(LIO)을 경유하여 로컬 센스 앰프(112b)에 전달된다. 그리고 로컬 센스 앰프(112b)는 오드 글로벌 데이터 라인(GIOo')으로 데이터를 출력할 것이다. 반면, 선택된 에지 행 블록(117)의 데이터는 비트 라인 센스 앰프들(116a) 중 하나에 의해서 센싱되고, 로컬 데이터 라인(LIO)을 경유하여 로컬 센스 앰프(116b)에 전달된다. 로컬 센스 앰프(116b)에서 출력되는 데이터가 에지 글로벌 데이터 라인(GIO_Edge)으로 전달된다. 이때, 멀티플렉서(119)는 에지 글로벌 데이터 라인(GIO_Edge)과 이븐 글로벌 데이터 라인(GIOe)을 연결할 것이다. 따라서, 에지 행 블록들(111, 117)의 데이터는 충돌없이 입출력 센스 앰프(150)에 전달가능하다.
도 9는 본 발명의 반도체 메모리 장치를 포함하는 휴대용 단말기를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), PMIC(1400), 배터리(1450), 메모리(1500), 유저 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다. 이미지 파일 생성부(1400)는 휴대용 단말기(1000)의 내부에서 이미지 파일을 생성하기 위한 구성이다. 여기서, 디램(1500)은 휴대용 단말기(1000)의 워킹 메모리로 사용될 수 있다. 더불어, 디램(1500)은 이미지 처리부(1100)의 버퍼 메모리로 사용될 수 있을 것이다. 유저 인터페이스(1600)는 사용자 입력 신호를 제공받기 위한 구성이다.
여기서, 디램(1500)은 오픈 비트 라인 구조의 비트 라인 센스 앰프(BLSA)를 가지며, 행 블록의 수가 짝수로 제공되더라도 에지 행 블록의 데이터가 충돌하지 않도록 도 2의 스위치(118) 또는 도 7의 멀티플렉서(119)를 포함할 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 도 10을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 입출력 허브(2200), 입출력 컨트롤러 허브(2300), 적어도 하나의 디램 모듈(2400) 및 그래픽 카드(2500)를 포함한다. 여기서, 컴퓨팅 시스템(2000)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant;PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 중 어느 하나일 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2100)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 10에는 하나의 프로세서(2100)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다. 또한, 프로세서(2100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2100)는 디램 모듈(2400)의 동작을 제어하는 메모리 컨트롤러(2150)를 포함할 수 있다. 프로세서(2100)에 포함된 메모리 컨트롤러(2150)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(2150)와 디램 모듈(2400) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 디램 모듈(2400)이 연결될 수 있다. 메모리 컨트롤러(2150)는 입출력 허브(2200) 내에 위치할 수 있다. 메모리 컨트롤러(2150)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
디램 모듈(2400)은 메모리 컨트롤러(2150)로부터 제공된 데이터를 저장하는 복수의 디램 장치들을 포함할 수 있다. 디램 장치들 각각은 도 1의 디램 장치(100)으로 구현될 수 있다.
입출력 허브(2200)는 그래픽 카드(2500)와 같은 장치들과 프로세서(2100) [0113] 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2200)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(2200)와 프로세서(2100)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 10에는 하나의 입출력 허브(2200)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2200)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2200)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2500)는 AGP 또는 PCIe를 통하여 입출력 허브(2200)와 연결될 수 있다. 그래픽 카드(2500)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(2500)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2200)는, 입출력 허브(2200)의 외부에 위치한 그래픽 카드(2500)와 함께, 또는 그래픽 카드(2500) 대신에 입출력 허브(2200)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2200)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2300)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2300)는 내부 버스를 통하여 입출력 허브(2200)와 연결될 수 있다. 예를 들어, 입출력 허브(2200)와 입출력 컨트롤러 허브(2300)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2300)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시 예에 따라, 프로세서(2100), 입출력 허브(2200) 및 입출력 컨트롤러 허브(2300)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(2100), 입출력 허브(2200) 또는 입출력 컨트롤러 허브(2300) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 제 1 행 블록 및 제 2 행 블록을 포함하는 셀 어레이;
    상기 제 1 행 블록 또는 상기 제 2 행 블록에 저장된 데이터를 센싱하는 비트 라인 센스 앰프 블록;
    상기 비트 라인 센스 앰프 블록으로부터 전달되는 상기 센싱된 데이터를 래치하는 로컬 센스 앰프; 그리고
    선택 신호에 응답하여 상기 로컬 센스 앰프를 제 1 글로벌 데이터 라인과 제 2 글로벌 데이터 라인 중 어느 하나와 연결하는 스위치를 포함하되,
    상기 제 2 행 블록은 상기 셀 어레이의 에지에 위치하고, 상기 스위치는 상기 제 1 행 블록이 액티브될 때에는 상기 로컬 센스 앰프를 상기 제 1 글로벌 데이터 라인과 연결하고, 상기 제 2 행 블록이 액티브될 때에는 상기 로컬 센스 앰프를 상기 제 2 글로벌 데이터 라인과 연결하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인 센스 앰프 블록은 상기 제 1 행 블록에 배열되는 비트 라인들 및 상기 제 2 행 블록에 배열되는 비트 라인들과 연결되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 행 블록과 함께 액티브되는 제 3 행 블록;
    상기 제 3 행 블록에 저장된 제 2 데이터를 센싱하는 제 2 비트 라인 센스 앰프 블록; 그리고
    상기 제 2 비트 라인 센스 앰프 블록으로부터 전달되는 상기 제 2 데이터를 상기 제 1 글로벌 데이터 라인으로 전달하는 제 2 로컬 센스 앰프를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 3 행 블록은 상기 셀 어레이의 또 다른 에지에 위치하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택 신호는, 상기 제 2 행 블록의 워드 라인 액티브에 응답하여 상기 스위치가 상기 로컬 센스 앰프와 상기 제 2 글로벌 데이터 라인과 연결되도록 제공되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 선택 신호를 생성하는 행 디코더를 더 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 어레이는 짝수의 행 블록들을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 비트 라인 센스 앰프 블록은 오픈 비트 라인 구조를 갖는 복수의 비트 라인 센스 앰프들을 포함하는 반도체 메모리 장치.
  9. 제 1 글로벌 데이터 라인 및 제 2 글로벌 데이터 라인을 포함하는 반도체 메모리 장치에 있어서;
    셀 어레이의 일측 종단에 위치하는 제 1 에지 행 블록;
    상기 셀 어레이의 타측 종단에 위치하는 제 2 에지 행 블록;
    상기 제 1 에지 행 블록과 상기 제 2 에지 행 블록 사이에 위치하는 제 3 행 블록;
    상기 제 1 에지 행 블록으로부터 센싱된 제 1 데이터를 상기 제 1 글로벌 데이터 라인으로 전달하는 제 1 로컬 센스 앰프;
    상기 제 2 에지 행 블록으로부터 센싱된 제 2 데이터를 에지 글로벌 데이터 라인으로 전달하는 제 2 로컬 센스 앰프;
    상기 제 3 행 블록으로부터 센싱된 제 3 데이터를 상기 제 2 글로벌 데이터 라인으로 전달되는 제 3 로컬 센스 앰프; 그리고
    선택 신호에 응답하여 상기 제 1 글로벌 데이터 라인, 상기 제 2 글로벌 데이터 라인, 그리고 상기 에지 글로벌 데이터 라인 중 2개를 선택하여 입출력 센스 앰프와 연결하는 멀티플렉서를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    행 어드레스에 응답하여 상기 선택 신호를 생성하는 행 디코더를 더 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 멀티플렉서는 상기 제 3 행 블록이 선택되면, 상기 제 1 글로벌 데이터 라인 및 상기 제 2 글로벌 데이터 라인을 상기 입출력 센스 앰프와 연결하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 멀티플렉서는 상기 제 1 에지 행 블록 또는 상기 제 에지 2 행 블록이 선택되면, 상기 제 1 글로벌 데이터 라인 및 상기 에지 글로벌 데이터 라인을 상기 입출력 센스 앰프와 연결하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 1 에지 행 블록 및 상기 제 2 에지 행 블록은 동시에 선택되는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 제 1 에지 행 블록을 센싱하여 상기 제 1 로컬 센스 앰프에 상기 제 1 데이터로 제공하는 제 1 비트 라인 센스 앰프; 및
    상기 제 2 에지 행 블록을 센싱하여 상기 제 2 로컬 센스 앰프에 상기 제 2 데이터로 제공하는 제 2 비트 라인 센스 앰프를 포함하되,
    상기 제 1 비트 라인 센스 앰프 및 상기 제 2 비트 라인 센스 앰프는 오픈 비트 라인 구조로 형성되는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 멀티플렉서는 상기 셀 어레이의 주변 영역에 형성되는 반도체 메모리 장치.
  16. 반도체 메모리 장치의 데이터 경로 설정 방법에 있어서:
    셀 어레이에 포함되는 복수의 행 블록들 중 적어도 하나를 선택하기 위한 어드레스를 수신하는 단계;
    상기 어드레스가 상기 복수의 행 블록들 중에 상기 셀 어레이의 에지 행 블록에 대응하는지 식별하는 단계; 그리고
    상기 식별 결과에 따라 상기 선택된 적어도 하나의 행 블록에 대응하는 로컬 센스 앰프를 이븐 글로벌 데이터 라인 또는 오드 글로벌 데이터 라인으로 스위칭하는 단계를 포함하는 데이터 경로 설정 방법.
  17. 제 16 항에 있어서,
    상기 에지 행 블록은 상기 셀 어레이의 양측에 위치하는 제 1 에지 행 블록과 제 2 에지 행 블록을 포함하며, 상기 제 1 에지 행 블록과 상기 제 2 에지 행 블록은 함께 선택되는 데이터 경로 설정 방법.
  18. 제 17 항에 있어서,
    상기 스위칭하는 단계에서, 상기 제 1 에지 행 블록에 대응하는 제 1 로컬 센스 앰프는 상기 이븐 글로벌 데이터 라인에 연결되고, 상기 제 2 에지 행 블록에 대응하는 제 2 로컬 센스 앰프는 상기 오드 글로벌 데이터 라인에 연결되는 데이터 경로 설정 방법.
  19. 제 16 항에 있어서,
    상기 셀 어레이에 포함되는 비트 라인 센스 앰프는 오픈 비트 라인 구조로 형성되는 데이터 경로 설정 방법.
  20. 제 16 항에 있어서,
    상기 복수의 행 블록들은 상기 셀 어레이에 짝수로 형성되는 데이터 경로 설정 방법.
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