DE102018121991A1 - Halbleiterspeichervorrichtung und datenpfadkonfigurationsverfahren dafür - Google Patents

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Jang-Woo Ryu
Kyungryun Kim
Soo hwan KIM
Huikap Yang
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Abstract

Eine Halbleiterspeichervorrichtung umfasst ein Zellen-Array, das einen ersten Reihenblock und einen zweiten Reihenblock umfasst, einen Bitleitungs-Leseverstärkerblock, der Daten liest, die in dem ersten Reihenblock oder dem zweiten Reihenblock gespeichert sind, einen lokalen Leseverstärker, der die gelesenen Daten zwischenspeichert, die von dem Bitleitungs-Leseverstärkerblock übertragen werden, und einen Schalter, der den lokalen Leseverstärker mit einer ausgewählten einer ersten globalen Datenleitung und einer zweiten globalen Datenleitung in Reaktion auf ein Auswahlsignal verbindet. Der zweite Reihenblock kann an einem Rand des Zellen-Arrays angeordnet sein, und der Schalter verbindet den lokalen Leseverstärker mit der ersten globalen Datenleitung, wenn der erste Reihenblock aktiviert wird, und verbindet den lokalen Leseverstärker mit der zweiten globalen Datenleitung, wenn der zweite Reihenblock aktiviert wird.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2017-0147524 , eingereicht am 7. November 2017, beim koreanischen Amt für Geistiges Eigentum, deren Offenbarung hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Ausführungsformen des im vorliegenden Text beschriebenen erfinderischen Konzepts betreffen eine Halbleiterspeichervorrichtung und betreffen insbesondere eine Halbleiterspeichervorrichtung, die in der Lage ist, Daten mit einer Datenpfadkonfiguration zu schreiben oder zu lesen, und ein zugehöriges Verfahren dafür.
  • Kapazität und Geschwindigkeit einer Halbleiterspeichervorrichtung, die in verschiedenen elektronischen Systemen verwendet wird, steigen in Abhängigkeit von der Nachfrage der Nutzer nach hoher Leistung. Zum Beispiel speichert dynamischer Direktzugriffsspeicher (DRAM) (eine Art von flüchtigem Speicher) Daten in Form von Ladungen, die in einem Zellenkondensator geladen werden.
  • Ein Zellen-Array des DRAM kann einen Reihenblock (oder ein Sub-Array), in dem Speicherzellen in Reihen und Spalten angeordnet sind, als eine Basiseinheit verwenden. Mehrere Bitleitungs-Leseverstärker (Bit Line Sense Amplifiers, BLSAs), die mit entsprechenden Bitleitungen verbunden sind, sind zwischen Reihenblöcken angeordnet. Daten, die von einem Bitleitungs-Leseverstärker einer ausgewählten Spalte ausgegeben werden, werden durch eine lokale Datenleitung in einen lokalen Leseverstärker (Local Sense Amplifier, LSA) eingespeist. Der lokale Leseverstärker LSA transferiert in der Regel die eingespeisten Daten zu einer geraden globalen Datenleitung GIOe oder einer ungeraden globalen Datenleitung GIOo.
  • Jedoch gibt es in einem Zellen-Array, das einen Bitleitungs-Leseverstärker einer offenen Bitleitungsstruktur hat, eine Grenze für Folgendes: die Anzahl von Reihenblöcken ist eine ungerade Zahl. Wenn Reihenblöcke, die an einem Rand des Zellen-Arrays unter Reihenblöcken angeordnet sind, zur selben Zeit ausgewählt werden, wo eine gerade Zahl von Reihenblöcken existiert, so würden Daten, die von diesen Rand-Reihenblöcken ausgegeben werden, zu derselben globalen Datenleitung (zum Beispiel einer geraden globalen Datenleitung) übertragen. Wenn also eine Leseoperation an Reihenblöcken ausgeführt werden würde, die an einem oder mehreren Rändern eines Zellen-Arrays angeordnet sind, das geradzahlige Reihenblöcke enthält, so kommt es in die globale Datenleitung zu einer Datenkollision.
  • Für den Fall, dass die gerade Zahl von Reihenblöcken in Abhängigkeit von verschiedenen Anforderungen bereitgestellt wird, wirkt die Datenkollision als eine große Einschränkung hinsichtlich einer Leistungssteigerung.
  • KURZDARSTELLUNG
  • Gemäß einer beispielhaften Ausführungsform umfasst eine Halbleiterspeichervorrichtung ein Zellen-Array, das einen ersten Reihenblock und einen zweiten Reihenblock umfasst, einen Bitleitungs-Leseverstärkerblock, der Daten liest, die in dem ersten Reihenblock oder dem zweiten Reihenblock gespeichert sind, einen lokalen Leseverstärker, der die gelesenen Daten zwischenspeichert, die von dem Bitleitungs-Leseverstärkerblock übertragen werden, und einen Schalter, der in Reaktion auf ein Auswahlsignal den lokalen Leseverstärker mit einer ersten globalen Datenleitung oder einer zweiten globalen Datenleitung verbindet. Der zweite Reihenblock kann an einem Rand des Zellen-Arrays angeordnet sein, und der Schalter verbindet den lokalen Leseverstärker mit der ersten globalen Datenleitung, wenn der erste Reihenblock aktiviert wird, und verbindet den lokalen Leseverstärker mit der zweiten globalen Datenleitung, wenn der zweite Reihenblock aktiviert wird.
  • Gemäß einer beispielhaften Ausführungsform umfasst eine Halbleiterspeichervorrichtung, die eine erste globale Datenleitung und eine zweite globale Datenleitung umfasst, einen ersten Rand-Reihenblock, der an einem Ende eines Zellen-Arrays angeordnet ist, einen zweiten Rand-Reihenblock, der an einem gegenüberliegenden Ende des Zellen-Arrays angeordnet ist, einen dritten Reihenblock, der zwischen dem ersten Rand-Reihenblock und dem zweiten Rand-Reihenblock angeordnet ist, einen ersten lokalen Leseverstärker, der erste Daten, die aus dem ersten Rand-Reihenblock gelesen wurden, an die erste globale Datenleitung ausgibt, einen zweiten lokalen Leseverstärker, der zweite Daten, die aus dem zweiten Rand-Reihenblock gelesen wurden, an eine globale Rand-Datenleitung ausgibt, einen dritten lokalen Leseverstärker, der dritte Daten, die aus dem dritten Reihenblock gelesen wurden, an die zweite globale Datenleitung ausgibt, und einen Multiplexer, der in Reaktion auf ein Auswahlsignal zwei der ersten globalen Datenleitung, der zweiten globalen Datenleitung und der globalen Rand-Datenleitung selektiv mit einem Eingabe/Ausgabe-Leseverstärker verbindet.
  • Gemäß einer beispielhaften Ausführungsform umfasst ein Datenpfadkonfigurationsverfahren einer Halbleiterspeichervorrichtung: Empfangen einer Adresse zum Auswählen mindestens eines von mehreren Reihenblöcken, die in einem Zellen-Array enthalten sind, Bestimmen, ob die Adresse einem Rand-Reihenblock unter den mehreren Reihenblöcken des Zellen-Arrays entspricht, und Verbinden eines lokalen Leseverstärkers, der dem ausgewählten mindestens einen Reihenblock entspricht, mit einer geraden globalen Datenleitung oder einer ungeraden globalen Datenleitung in Abhängigkeit von dem Bestimmungsergebnis.
  • Figurenliste
  • Die oben genannten sowie weitere Aufgaben und Merkmale des erfinderischen Konzepts werden anhand der ausführlichen Beschreibung beispielhafter Ausführungsformen mit Bezug auf die beiliegenden Zeichnungen ersichtlich.
    • 1 ist ein Blockschaubild, das eine Ausgestaltung einer dynamischen Direktzugriffsspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
    • 2 ist ein Blockschaubild, das eine Ausgestaltung eines Datenpfades gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
    • 3 ist ein Blockschaubild, das eine detaillierte Struktur eines Zellen-Arrays von 2 veranschaulicht.
    • 4A und 4B sind Schaltbilder, die ein Beispiel eines Schalters von 3 veranschaulichen.
    • 5A und 5B sind Schaltbilder, die ein weiteres Beispiel eines Schalters von 3 veranschaulichen.
    • 6 ist ein Flussdiagramm, das ein Verfahren zum Auswählen einer globalen Datenleitung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
    • 7 ist ein Blockschaubild, das eine Ausgestaltung eines Datenpfades gemäß einer weiteren Ausführungsform des erfinderischen Konzepts veranschaulicht.
    • 8 ist ein Blockschaubild, das eine detaillierte Struktur eines Zellen-Arrays von 7 veranschaulicht.
    • 9 ist ein Blockschaubild, das ein tragbares Endgerät veranschaulicht, das eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts umfasst.
    • 10 ist ein Blockschaubild, das ein Computersystem veranschaulicht, das eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts umfasst.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass sowohl die obige allgemeine Beschreibung als auch die folgende detaillierte Beschreibung als Beispiele dienen, und sie sind als eine zusätzliche Beschreibung der beanspruchten Erfindung anzusehen. Bezugszeichen werden im Detail in Ausführungsformen des erfinderischen Konzepts dargestellt, wovon Beispiele in den beiliegenden Zeichnungen veranschaulicht sind. Wo immer möglich, werden in den Zeichnungen und der Beschreibung die gleichen Bezugszeichen verwendet, um auf die gleichen oder ähnliche Teile Bezug zu nehmen.
  • Im Folgenden wird ein synchroner DRAM (SDRAM) als ein Beispiel einer Halbleitervorrichtung zum Beschreiben von Merkmalen und Funktionen des erfinderischen Konzepts verwendet. Jedoch kann der Fachmann auf einfache Weise noch weitere Vorteile und Nutzeffekte des im vorliegenden Text offenbarten erfinderischen Konzepts mit anderen Speichern, einschließlich anderer Arten von flüchtigem und nicht-flüchtigem Speicher, erkennen.
  • 1 ist ein Blockschaubild, das eine Ausgestaltung einer dynamischen Direktzugriffsspeicher (DRAM)-Vorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie in 1 zu sehen, kann eine DRAM-Vorrichtung 100 ein Zellen-Array 110, einen Reihendecodierer 120, einen Adressenpuffer 130, einen Spaltendecodierer 140, einen Eingabe/Ausgabe-Leseverstärker 150 und einen Datenpuffer 160 umfassen.
  • Das Zellen-Array 110 umfasst mehrere Speicherzellen, die mit Wortleitungen und Bitleitungen verbunden sind und in einer Reihenrichtung und einer Spaltenrichtung angeordnet sind. Jede der Speicherzellen kann einen Zellenkondensator und einen Zugangstransistor umfassen. In jeder Speicherzelle ist ein Gate des Zugangstransistors mit einer entsprechenden der Wortleitungen verbunden, die in der Reihenrichtung angeordnet sind. Ein erstes Ende des Zugangstransistors ist mit einer Bitleitung verbunden, die sich in der Spaltenrichtung erstreckt. Ein zweites Ende des Zugangstransistors kann mit dem Zellenkondensator verbunden werden. Die Aktivierung einer Wortleitung veranlasst den Zugangstransistor einer Reihe von Speicherzellen, die mit der aktivierten Wortleitung verbunden sind, sich einzuschalten, wodurch die Zellenkondensatoren dieser Reihe von Speicherzellen mit einer entsprechenden Bitleitung verbunden werden.
  • Das Zellen-Array 110 kann mehrere Reihenblöcke R_BLK1 bis R_BLKn umfassen (wobei n eine natürliche Zahl ist). Jeder Reihenblock R_BLK1 bis R_BLKn kann mehrere Wortleitungen umfassen, die jeweils verbunden sind, um selektiv durch einen Reihendecodierer 120 aktiviert zu werden. In jedem Reihenblock werden mehrere Reihen von Speicherzellen gebildet, wobei jede Reihe von Speicherzellen mit einer entsprechenden Wortleitung verbunden ist. Bitleitungen können sich über die Wortleitungen in einem Reihenblock hinweg erstrecken, wobei jede Bitleitung mit Speicherzellen verbunden ist (zum Beispiel mit den Zellenkondensatoren der Speicherzellen, wenn der Zugangstransistor an der Kreuzung der Bitleitung und der Wortleitungen die Bitleitung kreuzt. Blöcke (oder Gruppen) von Bitleitungs-Leseverstärkern BLSA (BLSA_BLK1, BLSA_BLK2 ... BLSA_BLKn-1) zum Lesen von Bitleitungen sind zwischen den mehreren Reihenblöcken R_BLK1 bis R_BLKn angeordnet. Lokale Leseverstärker LSA1 bis LSAn-1 sind jeweils dafür ausgelegt, Daten zwischenzuspeichern, die von einem entsprechenden der Bitleitungs-Leseverstärkerblöcke BLSA_BLK1, BLSA_BLK2 ... BLSA_BLKn-1 ausgegeben werden, und die zwischengespeicherten Daten an globale Datenleitungen GIOe und GIOo. Die Bitleitungs-Leseverstärker BLSA können eine offene Bitleitungsstruktur aufweisen, so dass jeder Bitleitungs-Leseverstärker BLSA mit Bitleitungen verbunden ist, die auf jeder Seite der Bitleitungs-Leseverstärkerblöcke BLSA_BLK1, BLSA_BLK2 ... BLSA_BLKn-1 ausgebildet sind (d. h. mit Bitleitungen verbunden sind, die sich in verschiedenen Reihenblöcken befinden).
  • Insbesondere kann, wenn eine Wortleitung eines Reihenblocks (zum Beispiel R_BLKn) an einem Rand des Zellen-Arrays 110 aktiviert wird, der lokale Leseverstärker LSAn-1 zwischengespeicherte Daten an einen der globalen Datenleitungssätze GIOe und GIOo ausgeben. Um die Erläuterung zu vereinfachen, kann jeder der globalen Datenleitungssätze GIOe und GIOo im vorliegenden Text in der Einzahl als „globale Datenleitungen“ bezeichnet werden. Es versteht sich jedoch, dass jeder der globalen Datenleitungssätze GIOe und GIOo mehrere Datenleitungen umfassen kann. In einer Halbleiterspeicherstruktur, die einen Bitleitungs-Leseverstärker BLSA einer offenen Bitleitungsstruktur umfasst, können gleichzeitig Rand-Reihenblöcke R_BLK1 und R_BLKn ausgewählt werden. In diesem Fall gibt der lokale Leseverstärker LSA1 Daten des Rand-Reihenblocks R_BLK1 auf einer Seite des Zellen-Arrays 110 an die gerade globale Datenleitung GIOe aus. Im Gegensatz dazu gibt der lokale Leseverstärker LSAn-1 Daten des Rand-Reihenblocks R_BLKn auf einer gegenüberliegenden Seite des Zellen-Arrays 110 an die ungerade globale Datenleitung GIOo aus. Natürlich ist auch das Entgegengesetzte möglich.
  • Genauer gesagt, sind in der offenen Bitleitungsstruktur benachbarte lokale Leseverstärker (zum Beispiel LSA1 und LSA2) jeweils mit verschiedenen globalen Datenleitungen GIOe und GIOo verbunden. In der offenen Bitleitungsstruktur können unter der Annahme, dass die Anzahl von Reihenblöcken R_BLK1 bis R_BLKn eine ungerade Zahl ist (d. h. n = 2m + 1) (wobei m eine natürliche Zahl ist), selbst wenn die Rand-Reihenblöcke R_BLK1 und R_BLKn gleichzeitig ausgewählt werden, die lokalen Leseverstärker LSA1 und LSAn-1 Daten an verschiedene globale Datenleitungen GIOe und GIOo ausgeben. Des Weiteren können selbst dann, wenn die Anzahl von Reihenblöcken R_BLK1 bis R_BLKn eine gerade Zahl ist (d. h. n = 2m) (wobei m eine natürliche Zahl ist), selbst wenn die Rand-Reihenblöcke R_BLK1 und R_BLKn gleichzeitig ausgewählt werden, die lokalen Leseverstärker LSA1 und LSAn-1 Daten an die verschiedenen globalen Datenleitungen GIOe und GIOo ausgeben. Eine Struktur, die den oben beschriebenen Betrieb ermöglicht, wird später mit Bezug auf die beiliegenden Zeichnungen beschrieben.
  • Der Reihendecodierer 120 wählt eine Wortleitung einer Reihe von Speicherzellen, auf die zugegriffen werden soll, in Reaktion auf eine eingegebene Adresse ADD, und insbesondere den Reihenadressenabschnitt der eingegebenen Adresse ADD, aus. Der Reihendecodierer 120 decodiert die Reihenadresse und aktiviert eine Wortleitung (auch als Aktivierung einer Wortleitung bezeichnet) entsprechend der decodierten Adresse. Außerdem kann der Reihendecodierer 120 in einem Selbstauffrischungs-Betriebsmodus (sowie einem Auto-Auffrischungs-Betriebsmodus) eine Reihenadresse decodieren, die aus einem Adressenzähler (nicht veranschaulicht) generiert wurde, und kann eine Wortleitung entsprechend der decodierten Adresse aktivieren. Der Spaltendecodierer 140 decodiert den Spaltenadressenabschnitt der eingegebenen Adresse ADD, um einen entsprechenden Satz Bitleitungs-Leseverstärker BLSA auszuwählen, um Daten aus einem entsprechenden Satz Speicherzellen zu lesen oder in einen entsprechenden Satz Speicherzellen zu schreiben, mit dem der ausgewählte Satz Bitleitungs-Leseverstärker BLSA verbunden ist und mit dem die aktivierte Wortleitung verbunden ist. Jeder Bitleitungs-Leseverstärker kann ein Zwischenspeicher sein, um Daten zu lesen und zwischenzuspeichern, die aus einer entsprechenden Speicherzelle gelesen wurden (die mit dem Bitleitungs-Leseverstärker über eine entsprechende Bitleitung verbunden ist), und Daten zwischenzuspeichern, die von einem entsprechenden lokalen Leseverstärker LSA bereitgestellt wurden, um die Daten in eine entsprechende Speicherzelle zu schreiben.
  • Der Adressenpuffer 130 speichert zeitweilig die Adresse ADD, die von außerhalb eingegeben wurde. Der Adressenpuffer 130 speist die gespeicherte Adresse in den Reihendecodierer 120 (die Reihenadresse) und den Spaltendecodierer 140 (die Spaltenadresse) ein. Das Format der von außerhalb empfangenen Adresse ADD kann durch den Adressenpuffer 130 geändert werden (und kann die interne Generierung weiterer Adressen ADD veranlassen, die anderen Zugriffen entsprechen, die mit einem von außerhalb empfangenen Befehl verknüpft sind).
  • Der Eingabe/Ausgabe-Leseverstärker 150 speist Schreibdaten in das Zellen-Array 110 durch die globalen Datenleitungen GIOe und GIOo ein. Des Weiteren kann der Eingabe/Ausgabe-Leseverstärker 150 Daten verstärken, die aus dem Zellen-Array 110 gelesen und durch die globalen Datenleitungen GIOe oder GIOo bereitgestellt werden, und kann die verstärkten Daten an den Datenpuffer 160 ausgeben.
  • Der Datenpuffer 160 speichert Daten DQ, die von außerhalb eingespeist wurden oder die nach außerhalb ausgegeben werden sollen. Die in dem Datenpuffer 160 gespeicherten eingespeisten Daten können durch den Eingabe/Ausgabe-Leseverstärker 150 an das Zellen-Array 110 übermittelt werden. Außerdem kann der Datenpuffer 160 Daten, die aus dem Zellen-Array 110 gelesen wurden, nach außerhalb der DRAM-Vorrichtung 100 ausgeben (zum Beispiel über Anschlüsse, wie zum Beispiel Chip-Kontaktinseln, der DRAM-Vorrichtung). Dem Fachmann ist klar, dass der Datenpuffer 160 des Weiteren Treiberschaltungen zum Austauschen der Daten DQ von und nach außerhalb umfasst. Die DRAM-Vorrichtung 100 kann ein Halbleiterchip sein und/oder kann ein integrierter Schaltkreis sein, der in einem Halbleiterchip ausgebildet ist (zum Beispiel ein Abschnitt eines System-on-Chip (SoC)).
  • Ein Reihenblock der DRAM-Vorrichtung 100 gemäß einer Ausführungsform des erfinderischen Konzepts kann ohne Einschränkung der Anzahl von Reihenblöcken beim Entwerfen oder Herstellen der DRAM-Vorrichtung 100 hinzugefügt werden. Dementsprechend kann die Anzahl von Reihenblöcken beim Entwerfen des Zellen-Arrays 110 frei gewählt werden.
  • 2 ist ein Blockschaubild, das eine Ausgestaltung eines Datenpfades gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie in 2 gezeigt, umfasst ein Zellen-Array 110a einen Schalter 118, der einen lokalen Leseverstärker 116b selektiv entweder an die gerade globale Datenleitung GIOe und der ungeraden globalen Datenleitung GIOo verbindet. Falls ein Reihenblock 117, der an einem Rand angeordnet ist, ausgewählt wird, so kann der lokale Leseverstärker 116b durch den Schalter 118 an die gerade globale Datenleitung GIOe verbunden werden und braucht sich nicht mit der ungeraden globalen Datenleitung GIOo zu verbinden, die allgemein mit dem lokalen Leseverstärker 116b verbunden ist. Wenn die globalen Datenleitungen GIOe und GIOo einen Satz Datenleitungen umfassen, so kann der Schalter 118 mehrere Schalter umfassen, um selektiv mehrere lokale Datenleitungen LIO mit dem globalen Datenleitungssatz (d. h. dem ausgewählten Satz GIOe oder GIOo) gleichzeitig zu verbinden. Es versteht sich, dass in dieser Ausgestaltung sowohl der lokale Leseverstärker LSA3 als auch der unmittelbar benachbarte lokale Leseverstärker LS2 mit derselben globalen Datenleitung (in dieser Ausgestaltung der geraden globalen Datenleitung GIOe) verbunden sind. Die Formulierungen „gerade globale Datenleitung“ und „ungerade globale Datenleitung“ werden hier als Bezeichner verwendet, um einen Satz von einem anderen zu unterscheiden (so wie es üblich ist). Jedoch kann die Verbindungsbeziehung dieser globalen Datenleitungen auch anders herum sein, als in den Figuren gezeigt.
  • Nehmen wir an, dass ein Reihenblock 115, der sich nicht an einem Rand des Zellen-Arrays 110a befindet, eine Wortleitung umfasst, die durch den Reihendecodierer 120 ausgewählt (zum Beispiel aktiviert) wird (zum Beispiel wird eine Spannung der ausgewählten Wortleitung auf ein Niveau angehoben, bei dem die Zugangstransistoren der Speicherzellen eingeschaltet werden, die mit der ausgewählten Wortleitung verbunden sind). Wenn im vorliegenden Text vom Auswählen eines Reihenblocks die Rede ist, so kann dies das Auswählen einer Wortleitung des ausgewählten Reihenblocks meinen (zum Beispiel durch Decodieren einer Reihenadresse, die einer Wortleitung der ausgewählten Reihenadresse entspricht, die dann aktiviert wird). Jeder der Bitleitungs-Leseverstärker 114a des Bitleitungs-Leseverstärkerblocks BLSA_BLK2 ist mit einem entsprechenden Bitleitungspaar verbunden (das sich zum Beispiel über den Reihenblock 115 in der horizontalen Richtung erstreckt). Obgleich beide Bitleitungen eines Bitleitungspaares für Zugriffsoperationen für verschiedene Speicherzellen verwendet werden können, wird in der Regel für jede einzelne Zugriffsoperation eine der Bitleitungen verwendet, um (im Zusammenwirken mit einem entsprechenden Bitleitungs-Leseverstärker) auf Daten einer Speicherzelle zuzugreifen, und die andere Bitleitung des Bitleitungspaares wird verwendet, um eine Bezugsspannung bereitzustellen (mit welcher der entsprechende Bitleitungs-Leseverstärker die Spannung der zugreifenden Bitleitung vergleicht), die im vorliegenden Text als Bitleitung „BL“ bzw. als komplementäre Bitleitung „BLB“ bezeichnet werden. Einige der Bitleitungen BL, die in dem Reihenblock 115 ausgebildet sind, sind mit einem entsprechenden der Bitleitungs-Leseverstärker 114a verbunden, und einige sind mit einem entsprechenden der Bitleitungs-Leseverstärker 116a verbunden. Wenn ein solcher Zugriff auf eine Reihe von Speicherzellen im Reihenblock 115 ausgeführt wird, so können Bitleitungen im Reihenblock R_BLK2 und im Reihenblock R_BLK4 als komplementäre Bitleitungen BLB verwendet werden. Daten des Reihenblocks 115, die durch den Bitleitungs-Leseverstärker 114a und den Bitleitungs-Leseverstärker 116a gelesen werden, werden in einen lokalen Leseverstärker 114b und den lokalen Leseverstärker 116b eingespeist. Der lokale Leseverstärker 114b kann Daten an die gerade globale Datenleitung GIOe ausgeben, und der lokale Leseverstärker 116b kann Daten an die ungerade globale Datenleitung GIOo ausgeben. In diesem Fall kann der Schalter 118 so gesteuert werden, dass der lokale Leseverstärker 116b und die ungerade globale Datenleitung GIOo elektrisch verbunden sind. Im Sinne des vorliegenden Textes sind Komponenten, die als „elektrisch verbunden“ beschrieben sind, so ausgestaltet ist, dass ein elektrisches Signal von einer Komponente zur anderen übertragen werden kann (ein solches elektrisches Signal kann selektiv übertragen werden, und seine Stärke kann gedämpft werden, während es übertragen wird).
  • Rand-Reihenblöcke 111 und 117, die an Rändern des Zellen-Arrays 110a angeordnet sind, können ebenfalls durch den Reihendecodierer 120 ausgewählt werden. In diesem Fall können Wortleitungen der Rand-Reihenblöcke 111 und 117 aktiviert werden. Wenn eine Wortleitung des Rand-Reihenblocks 111 aktiviert wird, so werden Bitleitungen BL des Reihenblocks 111 mit entsprechenden Bitleitungs-Leseverstärkern 112a verbunden, um einen Zugriff auf Speicherzellen zu bieten, die mit der aktivierten Wortleitung verbunden sind. Die Bitleitungen des Reihenblocks R_BLK2 können in diesem Fall als komplementäre Bitleitungen BLB verwendet werden. Wenn eine Wortleitung des Rand-Reihenblocks 117 aktiviert wird, so werden Bitleitungen BL des Reihenblocks R_BLK4 mit entsprechenden Bitleitungs-Leseverstärkern 116a verbunden, um einen Zugriff auf Speicherzellen zu ermöglichen, die mit der aktivierten Wortleitung verbunden sind. Bitleitungen des Reihenblocks R_BLK3 können in diesem Fall als komplementäre Bitleitungen BLB verwendet werden. Ein solcher Zugriff, wie auch andere Zugriffe auf Speicherzellen, wie im vorliegenden Text beschrieben, können ein Datenlesezugriff (d. h. das Lesen von Daten aus Speicherzellen) oder ein Datenschreibzugriff (d. h. das Schreiben von Daten in Speicherzellen) sein.
  • Wenn Daten, die in dem ausgewählten Rand-Reihenblock 111 gespeichert sind, durch die Bitleitungs-Leseverstärker 112a gelesen werden, so werden die gelesenen Daten durch eine oder mehrere lokale Datenleitungen LIO in einen lokalen Leseverstärker 112b eingespeist. Der lokale Leseverstärker 112b kann die Daten Zwischenspeichern, die durch die Bitleitungs-Leseverstärker 112a gelesen wurden, und kann die Daten an die ungerade globale Datenleitung GIOo ausgeben. Die aus dem lokalen Leseverstärker 112b ausgegebenen Daten können durch die ungerade globale Datenleitung GIOo in den Eingabe/Ausgabe-Leseverstärker 150 eingespeist werden. Außerdem werden Daten, die in dem ausgewählten Rand-Reihenblock 117 gespeichert sind, durch den Bitleitungs-Leseverstärker 116a gelesen, und die gelesenen Daten werden durch eine lokale Datenleitung LIO in den lokalen Leseverstärker 116b eingespeist. In einigen Beispielen kann ein bestimmter Satz Reihenadressen jeweils ein Paar Wortleitungen identifizieren, wobei jedes Paar eine Wortleitung innerhalb des Rand-Reihenblocks 111 und eine Wortleitung innerhalb des Rand-Reihenblocks 117 hat. Wenn eine Reihenadresse innerhalb eines solchen Satzes durch den Reihendecodierer 120 decodiert wird, so aktiviert der Reihendecodierer 120 gleichzeitig eine Wortleitung in dem Rand-Reihenblock 111 und eine Wortleitung in dem Rand-Reihenblock 117, wobei Daten von einer entsprechenden Speicherzellenreihe in dem Rand-Reihenblock 111 gelesen werden und durch Bitleitungs-Leseverstärker 112a des Bitleitungs-Leseverstärkerblocks BLSA_BLK1 zwischengespeichert werden und Daten von einer entsprechenden Speicherzellenreihe in dem Rand-Reihenblock 117 gelesen werden und durch Bitleitungs-Leseverstärker 116a des Bitleitungs-Leseverstärkerblocks BLSA_BLK3 zwischengespeichert werden. In einigen Beispielen kann die Speicherkapazität (zum Beispiel die Anzahl von Speicherzellen) von Rand-Reihenblöcken 111 und 117 halb so groß sein wie die der inneren Reihenblöcke (zum Beispiel 113 und 115 in 2). Falls die Daten, die von beiden lokalen Leseverstärkern 112b und 116b ausgegeben werden, in die ungerade globale Datenleitung GIOo eingespeist werden, so kann es hier zu einer Kollision mit den Daten, die von dem lokalen Leseverstärker 112b ausgegeben werden, kommen. Dementsprechend kann der Schalter 118 so gesteuert werden, dass Daten, die aus dem Rand-Reihenblock 117 gelesen wurden, in die gerade globale Datenleitung GIOe eingespeist werden.
  • Der Schalter 118 verbindet den lokalen Leseverstärker 116b mit der gerade globalen Datenleitung GIOe, wenn der Rand-Reihenblock 117 ausgewählt wird (wenn zum Beispiel die Rand-Reihenblöcke 111 und 117 gleichzeitig ausgewählt werden). Im Gegensatz dazu verbindet der Schalter 118 den lokalen Leseverstärker 116b mit der ungeraden globalen Datenleitung GIOo beim Auswählen der anderen übrigen inneren Reihenblöcke als der Rand-Reihenblock 117. Der Schalter 118 kann durch den Reihendecodierer 120 gesteuert werden. Zum Beispiel kann der Reihendecodierer 120 eine empfangene Reihenadresse teilweise decodieren, um den Rand-Reihenblock R_BLK4 117 zu identifizieren. Das Ergebnis einer solchen Decodierung wird als eine Steuerungseingabe in den Schalter 118 eingespeist. In einigen Beispielen kann der Schalter 118 als ein Demultiplexer/Multiplexer verkörpert sein (der als ein Demultiplexer in einer Leseoperation und als ein Multiplexer in einer Schreiboperation fungiert), wobei eine Steuerungseingabe durch den Reihendecodierer 120 bereitgestellt wird, der auf die Reihenadresse anspricht, die in den Reihendecodierer 120 eingespeist wird. Selbst wenn die gerade Zahl von Reihenblöcken gebildet wird, kann eine Datenkollision auf der globalen Datenleitung GIO durch den Schalter 118 verhindert werden.
  • 3 ist ein Blockschaubild, das eine beispielhafte detaillierte Struktur eines Zellen-Arrays von 2 veranschaulicht. Wie in 3 zu sehen, umfasst das Zellen-Array 110a des erfinderischen Konzepts den Schalter 118, der den lokalen Leseverstärker 116b in Reaktion auf ein Auswahlsignal SEL selektiv mit einem der globalen Datenleitungssätze GIOe und GIOo verbindet.
  • Jeder der Reihenblöcke 111, 113, 115 und 117 kann mehrere Speicherzellen an Kreuzungen mehrerer Wortleitungen WL und mehrerer Bitleitungen BL und BLB umfassen. Vier Reihenblöcke 111, 113, 115 und 117 sind veranschaulicht, um den Fall zu beschreiben, dass die gerade Zahl von Reihenblöcken bereitgestellt ist. Jedoch braucht das erfinderische Konzept nicht darauf beschränkt zu sein. Das heißt, es können Reihenblöcke 111, 113, 115 und 117 vorhanden sein, deren Anzahl eine gerade Zahl von 2 oder mehr ist. In einigen Ausführungsformen kann die Anzahl von Reihenblöcken ungerade sein.
  • Die Reihenblöcke 111, 113, 115 und 117 können mindestens zwei Rand-Reihenblöcke umfassen, die an Rändern des Zellen-Arrays 110a angeordnet sind. Die Rand-Reihenblöcke 111 und 117 sind jeweils an einem Randbereich des Zellen-Arrays 110a angeordnet, und die Bitleitungs-Leseverstärker BLSA sind nicht auf einer Seite eines jeden der Rand-Reihenblöcke 111 und 117 angeordnet (sie sind zum Beispiel nicht auf der Seite der Rand-Reihenblöcke 111 und 117 angeordnet, die dem Rand des Zellen-Arrays 110a entsprechen). Das Zellen-Array 110a kann das Zellen-Array einer Bank von DRAM 100 sein, wobei der DRAM 100 mehrere Bänke umfasst, auf die unabhängig und gleichzeitig zugegriffen werden kann.
  • Die Bitleitungs-Leseverstärker BLSA brauchen nicht auf einer linken Seite des Rand-Reihenblocks 111 angeordnet zu werden. Die Bitleitungen BL (die mitunter als komplementäre Bitleitungen BLB fungieren können) werden in dem Rand-Reihenblock 111 gebildet. Im Sinne des vorliegenden Textes werden die Formulierungen „Bitleitung“ BL und „komplementäre Bitleitung“ BLB nur als relative Namen im Hinblick auf die Leseoperation des Bitleitungs-Leseverstärkers BLSA verwendet, mit dem diese Bitleitungen verbunden sind. Ihre Rolle als Bitleitung „BL“ (zum Beispiel zum Bereitzustellen von Ladung einer Speicherzelle) und als komplementäre Bitleitung BLB (zum Beispiel zum Einspeisen einer Vergleichsspannung in den Bitleitungs-Leseverstärker) kann sich in Abhängigkeit davon ändern, welche Speicherzellen gelesen werden sollen (zum Beispiel in Abhängigkeit davon, zu welchem Reihenblock die zu lesenden Speicherzellen gehören). Diese zweifache Rolle jeder Bitleitung wird in 3 mit den Bezeichnern „BL (BLB)“ dargestellt, obgleich die Erwähnung solcher Bitleitungen im vorliegenden Text auch ohne Klammern erfolgen kann und - in Abhängigkeit von ihrer Rolle - auch nur als „BL“ oder „BLB“ erfolgen kann. Wie in 3 veranschaulicht, sind die Bitleitungen BL (BLB) des Rand-Reihenblocks 111 jeweils mit den Bitleitungs-Leseverstärkern 112a verbunden. Obgleich in 3 nicht veranschaulicht, können Dummy-Bitleitungen zwischen Bitleitungen BL (BLB) des Rand-Reihenblocks 111 angeordnet werden, die nicht mit Speicherzellen elektrisch verbunden sind, und können elektrisch potenzialfrei sein (zum Beispiel keine elektrische Verbindung zu anderen Schaltungen des DRAM 100). Außerdem brauchen die Bitleitungs-Leseverstärker BLSA nicht auf einer rechten Seite des Rand-Reihenblocks 117 angeordnet zu werden. Bitleitungen BL (BLB) werden in dem Rand-Reihenblock 117 ausgebildet. Wie in 3 veranschaulicht, sind die Bitleitungen BL (BLB) jeweils mit den Bitleitungs-Leseverstärkern 116a verbunden. Obgleich in 3 nicht veranschaulicht, können Dummy-Bitleitungen zwischen Bitleitungen BL (BLB) des Rand-Reihenblocks 117 angeordnet werden, die nicht mit Speicherzellen elektrisch verbunden sind und elektrisch potenzialfrei sein können (zum Beispiel keine elektrische Verbindung zu anderen Schaltungen des DRAM 100).
  • Die Bitleitungs-Leseverstärker 112a können Daten lesen, die in Speicherzellen der Reihenblöcke 111 und 113 gespeichert sind, oder können Daten dort hinein schreiben. Die Bitleitungs-Leseverstärker 112a können Daten, die in dem Reihenblock 111 gespeichert sind, unter Verwendung der Bitleitungen BL in dem Reihenblock 111 lesen und können (in einer separaten Zugriffsoperation) Daten, die in dem Reihenblock 113 gespeichert sind, unter Verwendung einiger der Bitleitungen BL (Strichlinien) in dem Reihenblock 113 lesen. Daten, die durch die Bitleitungs-Leseverstärker 112a gelesen und zwischengespeichert werden, werden durch ein Spaltenauswahlsignal CSL ausgewählt, um an den lokalen Leseverstärker LSA1 112b ausgegeben zu werden. Das Spaltenauswahlsignal CSL kann durch den Spaltendecodierer 140 im Ergebnis der Decodierung einer Spaltenadresse ausgegeben werden. Die durch die ausgewählten Bitleitungs-Leseverstärker 112a zwischengespeicherten Daten werden durch lokale Datenleitungen LIO in den lokalen Leseverstärker 112b eingespeist. Durch den lokalen Leseverstärker 112b zwischengespeicherte Daten können in die ungerade globale Datenleitung GIOo (zum Beispiel GIO1, GIO3, GIO5 usw.) eingespeist werden.
  • Bitleitungs-Leseverstärker 114a können Daten lesen, die in Speicherzellen der Reihenblöcke 113 und 115 gespeichert sind. Die Bitleitungs-Leseverstärker 114a können Daten, die in dem Reihenblock 113 gespeichert sind, unter Verwendung einiger der Bitleitungen BL in Reihenblock 113 (durchgezogene Linien) lesen und können Daten, die in dem Reihenblock 115 gespeichert sind, unter Verwendung einiger der Bitleitungen BL in Reihenblock 115 (Strichlinien) lesen. Die durch die Bitleitungs-Leseverstärker 114a zwischengespeicherten Daten werden durch lokale Datenleitungen LIO in den lokalen Leseverstärker 114b eingespeist. Durch den lokalen Leseverstärker 114b zwischengespeicherte Daten können in die gerade globale Datenleitung GIOe (zum Beispiel GIO0, GIO2, GIO4 usw.) eingespeist werden.
  • Bitleitungs-Leseverstärker 116a können Daten lesen, die in Speicherzellen der Reihenblöcke 115 und 117 gespeichert sind. Die Bitleitungs-Leseverstärker 116a können Daten, die in dem Reihenblock 115 gespeichert sind, unter Verwendung einiger der Bitleitungen BL des Reihenblocks 115 (durchgezogene Linien) lesen und können Daten, die in dem Reihenblock 117 gespeichert sind, unter Verwendung der Bitleitungen BL in Reihenblock 117 lesen. Die durch die Bitleitungs-Leseverstärker 116a zwischengespeicherten Daten, werden durch lokale Datenleitungen LIO in den lokalen Leseverstärker 116b eingespeist. Durch den lokalen Leseverstärker 116b zwischengespeicherte Daten können in Abhängigkeit von der Betätigung des Schalters 118 an die gerade globale Datenleitung GIOe oder die ungerade globale Datenleitung GIOo ausgegeben werden.
  • Der Fall, dass der innere Reihenblock 113, der sich nicht an einem Rand des Zellen-Arrays 110a befindet, durch den Reihendecodierer 120 ausgewählt wird, wird beschrieben. In diesem Fall wird eine Wortleitung WL des Reihenblocks 113 aktiviert. Einige der Bitleitungen (Strichlinien), die in dem Reihenblock 113 ausgebildet sind, werden mit den Bitleitungs-Leseverstärkern 112a verbunden, um Daten dorthin zu übermitteln. Einige der Bitleitungen BL (durchgezogene Linien), die in dem Reihenblock 113 ausgebildet sind, werden mit den Bitleitungs-Leseverstärkern 114a verbunden, um Daten dorthin zu übermitteln. Daten werden aus den Speicherzellen, die mit der aktivierten Wortleitung in dem ausgewählten Reihenblock 113 verbunden sind, sowohl durch die Bitleitungs-Leseverstärker 112a als auch die Bitleitungs-Leseverstärker 114a gelesen. Die gelesenen Daten werden an den lokalen Leseverstärker 112b und den lokalen Leseverstärker 114b von den Bitleitungs-Leseverstärkern 112a bzw. 114a ausgegeben. Durch die Bitleitungs-Leseverstärker 112a und 114a zwischengespeicherte Daten können auf der Basis einer sequenziellen Auswahl verschiedener Untergruppen von Bitleitungs-Leseverstärkern 112a und 114a in Reaktion auf das Aktivieren verschiedener Spaltenauswahlsignale CSL sequenziell ausgegeben werden, wie zum Beispiel Wort für Wort (zum Beispiel in Gruppen von 64, 32, 16 oder 8 Bits). Der lokale Leseverstärker 112b gibt Daten an die ungerade globale Datenleitung GIOo aus, und der lokale Leseverstärker 114b gibt Daten an die gerade globale Datenleitung GIOe aus. Das heißt, Daten eines Reihenblocks, die nicht an einem Rand des Zellen-Arrays 110a angeordnet werden, können in die gerade globale Datenleitung GIOe oder die ungerade globale Datenleitung GIOo eingespeist werden, an die ein lokaler Leseverstärker physisch angeschlossen ist.
  • Im Gegensatz dazu werden die Rand-Reihenblöcke 111 und 117, die an Rändern des Zellen-Arrays 110a angeordnet sind, durch den Reihendecodierer 120 ausgewählt, wenn eine Reihenadresse, die eine Wortleitung in einem oder beiden der Reihenblöcke 111 und 117 identifiziert, in den Reihendecodierer 120 eingegeben wird. In diesem Beispiel führt eine Reihenadresse, die in den Reihendecodierer 120 eingegeben wird, dazu, dass eine Wortleitung WL in jedem der Reihenblöcke 111 und 117 aktiviert wird. Die Bitleitungen BL, die in dem Rand-Reihenblock 111 ausgebildet sind, sind mit den Bitleitungs-Leseverstärkern 112a verbunden. Außerdem sind Bitleitungen BL, die in dem Rand-Reihenblock 117 ausgebildet sind, mit den Bitleitungs-Leseverstärkern 116a verbunden. In diesem Fall werden Daten, die in der Reihe von Speicherzellen gespeichert sind, die mit der aktivierten Wortleitung in dem ausgewählten Rand-Reihenblock 111 verbunden sind, durch die Bitleitungs-Leseverstärker 112a gelesen, und die gelesenen Daten werden durch die lokalen Datenleitungen LIO in den lokalen Leseverstärker 112b eingespeist. Der lokale Leseverstärker 112b kann die Daten des Rand-Reihenblocks 111 an die ungerade globale Datenleitung GIOo ausgeben. In diesem Fall werden die Daten des Rand-Reihenblocks 111 durch die ungerade globale Datenleitung GIOo in den Eingabe/Ausgabe-Leseverstärker 150 eingespeist.
  • Außerdem werden Daten, die in der Reihe von Speicherzellen gespeichert sind, die mit der aktivierten Wortleitung des ausgewählten Rand-Reihenblocks 117 verbunden sind, durch die Bitleitungs-Leseverstärker 116a gelesen, und die gelesenen Daten werden durch die lokalen Datenleitungen LIO in den lokalen Leseverstärker 116b eingespeist. Falls die von dem lokalen Leseverstärker 116b ausgegebenen Daten in die ungerade globale Datenleitung GIOo eingespeist werden würden, so käme es hier zu einer Kollision mit den Daten, die von dem lokalen Leseverstärker 112b ausgegeben werden. Dementsprechend kann der Schalter 118 so gesteuert werden, dass Daten, die aus dem Rand-Reihenblock 117 gelesen wurden, in die gerade globale Datenleitung GIOe eingespeist werden. Der Schalter 118 kann die Daten des Rand-Reihenblocks 117 in Reaktion auf das Auswahlsignal SEL in die gerade globale Datenleitung GIOe einspeisen. Somit können Daten des Rand-Reihenblocks 111 und des Rand-Reihenblocks 117 gleichzeitig auf den globalen Datenleitungen GIOo und GIOe ausgegeben werden. Außerdem können diese Daten, die gleichzeitig auf den globalen Datenleitungen GIOo und GIOe ausgegeben werden, Speicherzellen entsprechen, die durch eine einzelne Reihenadresse identifiziert wurden, was eine gleichzeitige Aktivierung von Wortleitungen in dem Rand-Reihenblock 111 und dem Rand-Reihenblock 117 durch den Reihendecodierer 120 bewirken kann.
  • Der Schalter 118 kann den lokalen Leseverstärker 116b beim Auswählen des Rand-Reihenblocks 117 elektrisch mit der geraden globalen Datenleitung GIOe verbinden. Im Gegensatz dazu kann der Schalter 118 den lokalen Leseverstärker 116b beim Auswählen der inneren Reihenblöcke, wie zum Beispiel einem Auswählen eines anderen Reihenblocks als die Rand-Reihenblöcke 111 und 117, elektrisch mit der ungeraden globalen Datenleitung GIOo verbinden. Selbst wenn die gerade Zahl von Reihenblöcken gebildet wird, wird eine Datenkollision auf der globalen Datenleitung GIO durch den Schalter 118 vermieden. Hier kann das Auswahlsignal SEL zum Steuern des Schalters 118 in Reaktion auf eine Reihenadresse und/oder durch Detektieren der Aktivierung eines Reihenblocks, der an einem Rand des Zellen-Arrays 110a angeordnet ist, generiert werden.
  • 4A und 4B sind Schaltbilder, die eine beispielhafte Struktur des Schalters 118 von 3 veranschaulichen. Der Schalter der 4A und 4B kann sowohl zum Lesen als auch zum Schreiben von Daten in die Speichergruppierung 110 verwendet werden. Jedoch kann in einigen Implementierungen der Schalter 118a von 4A zum Schreiben von Daten in einen Rand-Reihenblock verwendet werden und kann zusammen mit dem Schalter 118b von 4B zum Lesen von Daten aus einem Rand-Reihenblock verwendet werden.
  • Wie in 4A zu sehen, kann der Schalter 118a einen geraden Schalter 118a_0 und einen ungeraden Schalter 118a_1 umfassen. Der gerade Schalter 118a_0 speist Daten eines geraden globalen Datenleitungspaares GIO0/GIO0B (die zum Beispiel als ein Differenzialsignal bereitgestellt werden), das einer geraden globalen Datenleitung GIOe eines Satzes globaler Datenleitungen GIOe entspricht, in Reaktion auf gerade Auswahlsignale SELO und SEL0_CONV in den lokalen Leseverstärker (LSA) 116b. Der Schalter 118a kann - zusätzlich zu dem geraden Schalter 118a_0 - des Weiteren gerade Schalter 118a_2, 118a_4 usw. umfassen, um gerade globale Datenleitungspaare GIO2/GIO2B, GIO4/GIO4B usw. (die anderen globalen Datenleitungen GIOe des Satzes globaler Datenleitungen GIOe in 3 entsprechen) mit dem lokalen Leseverstärker 116b zu verbinden. Jedoch ist in 4A zur besseren Übersichtlichkeit der Beschreibung nur ein einziger gerader Schalter 118a_0 veranschaulicht.
  • Eines der geraden Auswahlsignale SEL0 und SEL0_CONV kann aktiviert werden, wenn sich die ausgewählte Wortleitung in dem Rand-Reihenblock 117 befindet. Ob SEL0 oder SEL0_CONV aktiviert wird, kann davon abhängen, ob in einer ausgewählten Speicherzelle ein komplementärer Wert gespeichert werden sollte. Falls das gerade Auswahlsignal SEL0 aktiviert wird und das gerade Auswahlsignal SEL0_CONV deaktiviert wird, werden die NMOS-Transistoren N1 und N2 eingeschaltet, und NMOS-Transistoren N3 und N4 ausgeschaltet werden. In diesem Fall werden Daten, die von dem globalen Datenleitungspaar GIO0/GIO0B bereitgestellt werden, zu einem lokalen Datenleitungspaar LIO0/LIO0B übertragen. Im Gegensatz dazu werden, wenn das gerade Auswahlsignal SEL0 deaktiviert wird und das gerade Auswahlsignal SEL0_CONV aktiviert wird, die NMOS-Transistoren N1 und N2 ausgeschaltet, und die NMOS-Transistoren N3 und N4 werden eingeschaltet. In diesem Fall werden Daten, die in das globale Datenleitungspaar GIO0/GIO0B eingespeist werden, invertiert und zu dem lokalen Datenleitungspaar LIO0/LIO0B übertragen. Das lokale Datenleitungspaar LIO0/LIO0B kann mit dem lokalen Leseverstärker LSA3 verbunden werden, um mit einer der lokalen E/A-Leitungen LIO und einem entsprechenden Bitleitungs-Leseverstärker 116a des Bitleitungs-Leseverstärkerblocks BLSA_BLK3 verbunden zu werden (zum Beispiel selektiv verbunden zu werden). Jede der lokalen E/A-Leitungen LIO kann ein Paar Leitungen sein, um Daten zwischen den Bitleitungs-Leseverstärkern BLSA und den lokalen Leseverstärkern LSA (zum Beispiel 112b, 114b, 116b) in Form von Differenzialsignalen bereitzustellen. Alternativ können die lokalen Leseverstärker LSA (zum Beispiel 112b, 114b, 116b) die Differenzialsignale von den globalen E/A-Leitungen GIOe und GIOo in ein-endige Signale umwandeln.
  • Der ungerade Schalter 118a_1 speist Daten eines ungeraden globalen Datenleitungspaares GIO1/GIO1B (die zum Beispiel als ein Differenzialsignal bereitgestellt werden) in Reaktion auf ungerade Auswahlsignale SEL1 und SEL1_CONV in den lokalen Leseverstärker (LSA) 116b ein. Der Schalter 118a kann - zusätzlich zu dem ungeraden Schalter 118a_1 - des Weiteren ungerade Schalter 118a_3, 118a_5 usw. umfassen, um die ungeraden globalen Datenleitungspaare GIO3/GIO3B, GIO5/GIO5B usw. mit dem lokalen Leseverstärker 116b zu verbinden. Jedoch ist nur ein einziger ungerader Schalter 118a_1 in 4A zur besseren Übersichtlichkeit der Beschreibung veranschaulicht. Jedes dieser globalen Datenleitungspaare kann einer ungeraden globalen Datenleitung des globalen Datenleitungssatzes GIOo in 3 entsprechen. Eines der ungeraden Auswahlsignale SEL1 und SEL1_CONV kann aktiviert werden, wenn die aktivierte Wortleitung nicht Teil des Rand-Reihenblocks 117 ist (wenn zum Beispiel die aktivierte Wortleitung Teil des Reihenblocks 115 ist). Ob das ungerade Auswahlsignal SEL1 oder SEL1_CONV aktiviert wird, kann davon abhängen, ob in einer ausgewählten Speicherzelle ein komplementärer Wert gespeichert werden sollte.
  • Falls das ungerade Auswahlsignal SEL1 aktiviert wird und das ungerade Auswahlsignal SEL1_CONV deaktiviert wird, werden die NMOS-Transistoren N5 und N6 eingeschaltet, so dass Daten, die von dem globalen Datenleitungspaar GIO1/GIO1B bereitgestellt werden, zu einem lokalen Datenleitungspaar LIO1/LIO1B übertragen werden, und NMOS-Transistoren N7 und N8 werden ausgeschaltet. Im Gegensatz dazu werden, falls das ungerade Auswahlsignal SEL1_CONV aktiviert wird, die NMOS-Transistoren N5 und N6 ausgeschaltet, und die NMOS-Transistoren N7 und N8 werden eingeschaltet. In diesem Fall werden Daten, die in das globale Datenleitungspaar GIO1/GIO1B eingespeist werden, invertiert und zu dem lokalen Datenleitungspaar LIO1/LIO1B übertragen.
  • In dem Fall, dass ein Rand-Reihenblock in einer Datenschreiboperation ausgewählt wird, um den lokalen Leseverstärker 116b mit der geraden globalen Datenleitung GIOe zu verbinden, wird eines von jedem Paar gerader Auswahlsignale SEL0/SEL0_CONV, SEL2/SEL2_CONV, SEL4/SEL4_CONV usw. aktiviert, und ungerade Auswahlsignale SEL1/SEL1_CONV, SEL3/SEL3_CONV, SEL5/SEL5_CONV usw. werden deaktiviert. In diesem Fall werden die ungeraden Schalter 118a_1, 118a_3, 118a_5 usw. ausgeschaltet, und auf diese Weise werden die ungeraden globalen Datenleitungspaare GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B usw. und der lokale Leseverstärker 116b elektrisch getrennt. Im Gegensatz dazu werden die geraden Schalter 118a_0, 118a_2, 118a_4 usw. eingeschaltet, und auf diese Weise werden die geraden globalen Datenleitungspaare GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B usw. und der lokale Leseverstärker 116b elektrisch miteinander verbunden und können Datensignale zwischen sich austauschen.
  • Wie in 4B zu sehen, kann der Schalter 118b einen geraden Schalter 118b_0 und einen ungeraden Schalter 118b_1 umfassen. In einer Leseoperation werden die NMOS-Transistoren N15 und N20 eingeschaltet, falls ein lokales Aktivierungssignal LSA_SRC aktiviert wird, und auf diese Weise wird der Schalter 118b aktiviert. In der Leseoperation reicht es aus, Daten von dem lokalen Leseverstärker 116b in die globale Datenleitung GIOe/GIOo einzuspeisen. Dementsprechend besteht keine Notwendigkeit einer Trennung von Auswahlsignalen in Abhängigkeit von einer Bitleitungsposition, wie einer Schreiboperation.
  • Der gerade Schalter 118b_0 invertiert Daten des lokalen Datenleitungspaares LIO0/LIO0B des lokalen Leseverstärkers (LSA) 116b in Reaktion auf ein Auswahlsignal SEL0 und transferiert die invertierten Daten zu dem globalen Datenleitungspaar GIO0/GIO0B. Der Schalter 118b kann - zusätzlich zu dem geraden Schalter 118b_0 - des Weiteren gerade Schalter 118b_2, 118b_4, 118b_6 usw. umfassen, um invertierte Versionen von Daten der lokalen Datenleitungspaare LIO2/LIO2B, LIO4/LIO4B, LIO6/LIO6B usw. an die geraden globalen Datenleitungspaare GIO2/GIO2B, GIO4/GIO4B, GIO6/GIO6B usw. zu übertragen. Jedoch ist nur ein einziger gerader Schalter 118b_0 in 4B zur besseren Übersichtlichkeit der Beschreibung veranschaulicht.
  • Falls ein Rand-Reihenblock (zum Beispiel 117) ausgewählt wird, so können das lokale Aktivierungssignal LSA_SRC und das gerade Auswahlsignal SEL0 aktiviert werden, und ein ungerades Auswahlsignal SEL1 kann deaktiviert werden. In diesem Fall werden die NMOS-Transistoren N11 und N12 des geraden Schalters 118b_0 eingeschaltet, und NMOS-Transistoren N16 und N17 eines ungeraden Schalters 118b_1 werden ausgeschaltet. Dementsprechend werden das lokale Datenleitungspaar LIO0/LIO0B und das ungerade globale Datenleitungspaar GIO1/GIO1B elektrisch getrennt. Da jedoch die NMOS-Transistoren N11 und N12 eingeschaltet werden, werden die NMOS-Transistoren N13 und N14 gemäß einem Datenwert des lokalen Datenleitungspaares LIO0/LIO0B geschaltet. Daher wird der Datenwert des lokalen Datenleitungspaares LIO0/LIO0B invertiert und zu dem geraden globalen Datenleitungspaar GIO0/GIO0B übertragen.
  • Im Gegensatz dazu können, falls ein Reihenblock (zum Beispiel 115), der sich nicht an einem Rand des Zellen-Arrays 110b befindet, ausgewählt wird, das lokale Aktivierungssignal LSA_SRC und die ungeraden Auswahlsignale SEL1, SEL3, SEL5 usw. aktiviert werden, und die geraden Auswahlsignale SEL0, SEL2, SEL4 usw. können deaktiviert werden. In diesem Fall werden die NMOS-Transistoren N11 und N12 des geraden Schalters 118b_0 ausgeschaltet, und die NMOS-Transistoren N16 und N17 des ungeraden Schalters 118b_1 werden eingeschaltet. Dementsprechend werden das lokale Datenleitungspaar LIO0/LIO0B und das gerade globale Datenleitungspaar GIO0/GIO0B elektrisch getrennt. Da jedoch die NMOS-Transistoren N16 und N17 eingeschaltet werden, werden die NMOS-Transistoren N18 und N19 gemäß einem Datenwert des lokalen Datenleitungspaares LIO0/LIO0B geschaltet. Daher wird ein Datenwert des lokalen Datenleitungspaares LIO0/LIO0B invertiert und an das ungerade globale Datenleitungspaar GIO1/GIO1B übertragen.
  • In dem Fall, dass ein Rand-Reihenblock in einer Datenleseoperation ausgewählt wird, um den lokalen Leseverstärker 116b mit der geraden globalen Datenleitung GIOe zu verbinden, werden gerade Auswahlsignale SEL0, SEL2, SEL4 usw. aktiviert, und ungerade Auswahlsignale SEL1, SEL3, SEL5 usw. werden deaktiviert. In diesem Fall werden die ungeraden Schalter 118b_1, 118b_3, 118b_5 usw. ausgeschaltet, und somit werden die ungeraden globalen Datenleitungspaare GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B usw. und der lokale Leseverstärker 116b elektrisch voneinander getrennt. Im Gegensatz dazu werden die geraden Schalter 118b_0, 118b_2, 118b_4 usw. eingeschaltet, und somit werden die geraden globalen Datenleitungspaare GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B usw. und der lokale Leseverstärker 116b elektrisch miteinander verbunden.
  • 5A und 5B sind Schaltbilder, die ein weiteres Beispiel eines Schalters von 3 veranschaulichen. 5A zeigt eine Struktur eines Schalters 118c zum Schreiben von Daten in einen Rand-Reihenblock, und 5B zeigt eine Struktur eines Schalters 118d zum Lesen von Daten aus einem Rand-Reihenblock. 5A und 5B zeigen vereinfachte Schaltungen von Strukturen der 4A und 4B.
  • Wie in 5A zu sehen, kann der Schalter 118c einen geraden Schalter 118c_0 und einen ungeraden Schalter 118c_1 umfassen. Der gerade Schalter 118c_0 speist Daten eines geraden globalen Datenleitungspaares GIO0/GIO0B, das einer geraden globalen Datenleitung GIOe entspricht, in Reaktion auf ein gerades Auswahlsignal SEL0 in den lokalen Leseverstärker (LSA) 116b ein. Der gerade Schalter 118c_0 kann - zusätzlich zu dem geraden Schalter 118c_0 - des Weiteren gerade Schalter 118c_2, 118c_4 usw. umfassen, um die geraden globalen Datenleitungspaare GIO2/GIO2B, GIO4/GIO4B usw. mit dem lokalen Leseverstärker 116b zu verbinden. Jedoch ist in 5A nur ein einziger gerader Schalter 118c_0 zur besseren Übersichtlichkeit der Beschreibung veranschaulicht.
  • Der ungerade Schalter 118c_1 speist Daten eines ungeraden globalen Datenleitungspaares GIO1/GIO1B in Reaktion auf ein ungerades Auswahlsignal SEL1 in den lokalen Leseverstärker (LSA) 116b ein. Der Schalter 118c kann - zusätzlich zu dem ungeraden Schalter 118c_1 - des Weiteren ungerade Schalter 118c_3, 118c_5 usw. umfassen, um die ungeraden globalen Datenleitungspaare GIO3/GIO3B, GIO5/GIO5B usw. mit dem lokalen Leseverstärker 116b zu verbinden. Jedoch ist in 5A nur ein einziger ungerader Schalter 118c_1 zur besseren Übersichtlichkeit der Beschreibung veranschaulicht.
  • Falls das ungerade Auswahlsignal SEL1 aktiviert wird und das gerade Auswahlsignal SEL0 deaktiviert wird, so werden die NMOS-Transistoren N3 und N4 eingeschaltet, und die NMOS-Transistoren N5 und N6 werden ausgeschaltet. In diesem Fall werden Daten, die von dem ungeraden globalen Datenleitungspaar GIO1/GIO1B bereitgestellt werden, zu dem lokalen Datenleitungspaar LIO0/LIO0B übertragen. Im Gegensatz dazu werden, falls das ungerade Auswahlsignal SEL1 deaktiviert wird und das gerade Auswahlsignal SEL0 aktiviert wird, die NMOS-Transistoren N3 und N4 ausgeschaltet, und die NMOS-Transistoren N5 und N6 werden eingeschaltet. In diesem Fall werden Daten, die von dem geraden globalen Datenleitungspaar GIO0/GIO0B bereitgestellt werden, zu dem lokalen Datenleitungspaar LIO0/LIO0B übertragen.
  • In dem Fall, dass ein Rand-Reihenblock in einer Datenschreiboperation ausgewählt wird, um den lokalen Leseverstärker 116b mit der geraden globalen Datenleitung GIOe zu verbinden, werden gerade Auswahlsignale SEL0, SEL2, SEL4 usw. aktiviert, und ungerade Auswahlsignale SEL1, SEL3, SEL5 usw. werden deaktiviert. In diesem Fall werden die ungeraden Schalter 118c-1, 118c_3, 118c_5 usw. ausgeschaltet, und somit werden die ungeraden globalen Datenleitungspaare GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B usw. und der lokale Leseverstärker 116b elektrisch voneinander getrennt. Im Gegensatz dazu werden gerade Schalter 118c_0, 118c_2, 118c_4 usw. eingeschaltet, und somit können die geraden globalen Datenleitungspaare GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B usw. und der lokale Leseverstärker 116b elektrisch miteinander verbunden werden.
  • Wie in 5B zu sehen, kann der Schalter 118d einen geraden Schalter 118d_0 und einen ungeraden Schalter 118d_1 umfassen. In einer Leseoperation wird der NMOS-Transistor N15 eingeschaltet, falls das lokale Aktivierungssignal LSA_SRC aktiviert wird, und somit wird der Schalter 118d aktiviert.
  • Der gerade Schalter 118d_0 invertiert Daten des lokalen Datenleitungspaares LIO0/LIO0B des lokalen Leseverstärkers (LSA) 116b in Reaktion auf das Auswahlsignal SEL0 und transferiert die invertierten Daten zu dem geraden globalen Datenleitungspaar GIO0/GIO0B. Der Schalter 118d kann - zusätzlich zu dem gerade Schalter 118d_0 - des Weiteren gerade Schalter 118d_2, 118d_4, 118d_6 usw. umfassen, um invertierte Versionen von Daten der lokalen Datenleitungspaare LIO2/LIO2B, LIO4/LIO4B, LIO6/LIO6B usw. zu den geraden globalen Datenleitungspaaren GIO2/GIO2B, GIO4/GIO4B, GIO6/GIO6B usw. zu übertragen. Jedoch ist in 5B nur ein einziger gerader Schalter 118d_0 zur besseren Übersichtlichkeit der Beschreibung veranschaulicht.
  • Falls ein Rand-Reihenblock (zum Beispiel 117) ausgewählt wird, so können das lokale Aktivierungssignal LSA_SRC und das gerade Auswahlsignal SEL0 aktiviert werden, und das ungerade Auswahlsignal SEL1 kann deaktiviert werden. In diesem Fall werden die NMOS-Transistoren N11 und N12 des geraden Schalters 118d_0 eingeschaltet, und die NMOS-Transistoren N16 und N17 eines ungeraden Schalters 118d_1 werden ausgeschaltet. Dementsprechend werden das lokale Datenleitungspaar LIO0/LIO0B und das ungerade globale Datenleitungspaar GIO1/GIO1B elektrisch getrennt. Da jedoch die NMOS-Transistoren N11 und N12 eingeschaltet werden, werden die NMOS-Transistoren N13 und N14 gemäß einem Datenwert des lokalen Datenleitungspaares LIO0/LIO0B geschaltet. Daher wird der Datenwert des lokalen Datenleitungspaares LIO0/LIO0B invertiert und zu dem geraden globalen Datenleitungspaar GIO0/GIO0B übertragen.
  • Im Gegensatz dazu können, falls ein Reihenblock (zum Beispiel 115), der sich nicht an einem Rand des Zellen-Arrays 110b befindet, ausgewählt wird, das lokale Aktivierungssignal LSA_SRC und die ungeraden Auswahlsignale SEL1, SEL3, SEL5 usw. aktiviert werden, und die geraden Auswahlsignale SEL0, SEL2, SEL4 usw. können deaktiviert werden. In diesem Fall werden die NMOS-Transistoren N11 und N12 des geraden Schalters 118d_0 ausgeschaltet, und die NMOS-Transistoren N16 und N17 des ungeraden Schalters 118d_1 werden eingeschaltet. Dementsprechend werden das lokale Datenleitungspaar LIO0/LIO0B und das ungerade globale Datenleitungspaar GIO0/GIO0B elektrisch getrennt. Da jedoch die NMOS-Transistoren N16 und N17 eingeschaltet werden, werden die NMOS-Transistoren N18 und N19 gemäß einem Datenwert des lokalen Datenleitungspaares LIO0/LIO0B geschaltet. Daher wird ein Datenwert des lokalen Datenleitungspaares LIO0/LIO0B invertiert und an das ungerade globale Datenleitungspaar GIO1/GIO1B übertragen.
  • In dem Fall, dass ein Rand-Reihenblock in einer Datenleseoperation ausgewählt wird, um den lokalen Leseverstärker 116b mit der geraden globalen Datenleitung GIOe zu verbinden, werden die geraden Auswahlsignale SEL0, SEL2, SEL4 usw. aktiviert, und die ungeraden Auswahlsignale SEL1, SEL3, SEL5 usw. werden deaktiviert. In diesem Fall werden die ungeraden Schalter 118d_1, 118d_3, 118d_5 usw. ausgeschaltet, und somit werden die ungeraden globalen Datenleitungspaare GIO1/GIO1B, GIO3/GIO3B, GIO5/GIO5B usw. und der lokale Leseverstärker 116b elektrisch voneinander getrennt. Im Gegensatz dazu werden die geraden Schalter 118d_0, 118d_2, 118d_4 usw. eingeschaltet, und somit werden die geraden globalen Datenleitungspaare GIO0/GIO0B, GIO2/GIO2B, GIO4/GIO4B usw. und der lokale Leseverstärker 116b elektrisch miteinander verbunden.
  • Verschiedene Beispiele des Schalters 118 wurden oben mit Bezug auf die 4A, 4B, 5A und 5B beschrieben. Jedoch sind die Ausgestaltungen oder Funktionen des Schalters 118 nicht auf die oben beschriebenen Beispiele beschränkt. Dem Fachmann leuchtet ein, dass es zahlreiche Möglichkeiten gibt, die Ausgestaltung des Schalters 118 zum Auswählen der globalen Datenleitungen GIOe und GIOo, wenn der Rand-Reihenblock 117 ausgewählt wird, zu variieren. Es versteht sich, dass die mit Bezug auf die 4A, 4B, 5A und 5B beschriebenen verschiedenen Auswahlsignale in 3 generisch als Auswahlsignal SEL dargestellt sind und durch den Reihendecodierer 120, der eine Reihenadresse decodiert, generiert werden können, und insbesondere in Reaktion darauf, ob die Reihenadresse eine Wortleitung identifiziert, die in dem Rand-Reihenblock 117 aktiviert werden soll, oder nicht. 6 ist ein Flussdiagramm, das ein Verfahren zum Auswählen einer globalen Datenleitung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie in 6 zu sehen, kann der Schalter 118 des erfinderischen Konzepts einen Datenpfad zwischen einem lokalen Leseverstärker LSA und der globalen Datenleitung GIOe/GIOo beim Auswählen eines Rand-Reihenblocks und beim Auswählen eines Nicht-Rand-Reihenblocks ändern.
  • In Operation S110 kann eine Reihenadresse durch den Reihendecodierer 120 empfangen werden. Alternativ können Informationen eines Reihenblocks, der durch die Reihenadresse aktiviert werden soll, in den Schalter 118 eingespeist werden.
  • In Operation S120 wird bestimmt, ob der Reihenblock, der durch die Reihenadresse aktiviert werden soll, ein Rand-Reihenblock oder ein Nicht-Rand-Reihenblock ist. Falls bestimmt wird, dass der Reihenblock, der aktiviert werden soll, ein Nicht-Rand-Reihenblock ist (Nein), schreitet das Verfahren zu Operation 140 voran. Falls im Gegensatz dazu bestimmt wird, dass der Reihenblock, der aktiviert werden soll, ein Rand-Reihenblock ist (Ja), schreitet das Verfahren zu Operation 130 voran. In einigen Beispielen kann die Operation 120 bestimmen, ob eine Reihenadresse einer zu aktivierenden Wortleitung in einem bestimmten Reihenblock entspricht, wie zum Beispiel einem der Rand-Reihenblöcke einer Speichergruppierung.
  • In Operation S130 verbindet der Schalter 118 den lokalen Leseverstärker 116b und die gerade globale Datenleitung GIOe. Für den Fall, dass eine Wortleitung, die für eine Leseoperation vorgesehen ist, aktiviert wird, kann der Schalter 118 Daten, die aus den Speicherzellen des Rand-Reihenblocks 117 gelesen und durch den lokalen Leseverstärker 116b zwischengespeichert wurden, zu der geraden globalen Datenleitung GIOe übertragen. Für den Fall, dass eine Wortleitung, die für eine Schreiboperation vorgesehen ist, aktiviert wird, können die gerade globale Datenleitung GIOe und der lokale Leseverstärker 116b durch den Schalter 118 verbunden werden, so dass Schreibdaten, die in die gerade globale Datenleitung GIOe eingegeben werden, in den lokalen Leseverstärker 116b eingespeist werden.
  • In Operation S140 verbindet der Schalter 118 den lokalen Leseverstärker 116b und die ungerade globale Datenleitung GIOo. In einer Leseoperation können Daten, die aus dem Speicherzellen des Rand-Reihenblocks 117 gelesen und durch den lokalen Leseverstärker 116b zwischengespeichert wurden, durch den Schalter 118 in die ungerade globale Datenleitung GIOo eingespeist werden. In einer Schreiboperation können die ungerade globale Datenleitung GIOo und der lokale Leseverstärker 116b durch den Schalter 118 verbunden werden, so dass Schreibdaten, die in die ungerade globale Datenleitung GIOo eingegeben werden, in den lokalen Leseverstärker 116b eingespeist werden.
  • Oben wurde ein Datenpfadauswahlverfahren beschrieben, in dem die gerade globale Datenleitung GIOe oder die ungerade globale Datenleitung GIOo danach ausgewählt wird, ob eine eingegebene Reihenadresse eine Adresse zum Auswählen eines Rand-Reihenblocks oder eine Adresse zum Auswählen eines Nicht-Rand-Reihenblocks ist.
  • 7 ist ein Blockschaubild, das eine Konfiguration eines Datenpfades gemäß einer weiteren Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie in 7 zu sehen, enthält ein Zellen-Array 110b den lokalen Leseverstärker 116b, der Daten an eine globale Rand-Datenleitung GIO_Edge ausgibt. Die DRAM-Vorrichtung 100 umfasst des Weiteren einen Multiplexer 119, der die globale Rand-Datenleitung GIO_Edge mit der geraden globalen Datenleitung GIOe oder der ungeraden globalen Datenleitung GIOo in Abhängigkeit von einem Auswahlsignal SEL verbindet. Das Auswahlsignal SEL kann in Reaktion auf die durch den Reihendecodierer 120 empfangene Reihenadresse generiert werden, die zum Beispiel ein Ergebnis des Decodierens der gesamten oder eines Teils der Reihenadresse durch den Reihendecodierer 120 ist.
  • Falls der Nicht-Rand-Reihenblock 115 durch den Reihendecodierer 120 ausgewählt wird (siehe 1), so wird eine Wortleitung des Nicht-Rand-Reihenblocks 115 aktiviert. Daten, die in dem ausgewählten Nicht-Rand-Reihenblock 115 gespeichert sind, werden durch die Bitleitungs-Leseverstärker 114a und die Bitleitungs-Leseverstärker 116a gelesen. Die gelesenen Daten werden an den lokalen Leseverstärker 114b und den lokalen Leseverstärker 116b ausgegeben. Der lokale Leseverstärker 114b kann Daten an eine gerade globale Datenleitung GIOe' ausgeben, und der lokale Leseverstärker 116b kann Daten an eine ungerade globale Datenleitung GIOo' ausgeben. In diesem Fall kann der Multiplexer 119 Daten der geraden globalen Datenleitung GIOe' an die gerade globale Datenleitung GIOe einer Ausgabeseite ausgeben und kann Daten der ungeraden globalen Datenleitung GIOo' an die ungerade globale Datenleitung GIOe einer Ausgabeseite ausgeben.
  • Im Gegensatz dazu können, falls die Rand-Reihenblöcke 111 und 117 durch den Reihendecodierer 120 ausgewählt werden, Daten des Rand-Reihenblocks 111 durch den lokalen Leseverstärker 112b in die ungerade globale Datenleitung GIOo' eingespeist werden. Im Gegensatz dazu können Daten des Rand-Reihenblocks 117 durch den lokalen Leseverstärker 116b in die globale Rand-Datenleitung GIO_Edge eingespeist werden. In diesem Fall kann der Multiplexer 119 in Abhängigkeit von dem Auswahlsignal SEL die ungerade globale Datenleitung GIOo', die mit dem lokalen Leseverstärker 112b verbunden ist, mit der ungeraden globalen Datenleitung GIOo verbinden und kann die globale Rand-Datenleitung GIO_Edge, die mit dem lokalen Leseverstärker 116b verbunden ist, mit der geraden globalen Datenleitung GIOe verbinden.
  • Die zusätzliche globale Rand-Datenleitung GIO_Edge zum Bereitstellen eines Datenpfades des Rand-Reihenblocks 117 wird in dem Zellen-Array 110 des erfinderischen Konzepts gebildet, und ein Datenpfad kann durch den Multiplexer 119, der in einem peripheren Schaltungsbereich ausgebildet ist, eingestellt werden. Dementsprechend kann für den Fall, dass es schwierig ist, dem Zellen-Array 110 einen Schaltkreis hinzuzufügen, ein Datenpfad durch den Multiplexer 119, der in dem peripheren Schaltungsbereich ausgebildet ist, geschaltet werden.
  • 8 ist ein Blockschaubild, das eine detaillierte Struktur eines Zellen-Arrays von 7 veranschaulicht. Wie in 8 zu sehen, ist der Multiplexer 119, der die globale Rand-Datenleitung GIO_Edge mit der geraden globalen Datenleitung GIOe oder der ungeraden globalen Datenleitung GIOo in Abhängigkeit von dem Auswahlsignal SEL verbindet, auf einer Eingabeseite des Eingabe/Ausgabe-Leseverstärkers 150 angeordnet.
  • Jeder der Reihenblöcke 111, 113, 115 und 117 kann mehrere Speicherzellen an Kreuzungen von mehreren Wortleitungen WL und mehreren Bitleitungen BL und BLB umfassen. Vier Reihenblöcke 111, 113, 115 und 117 sind veranschaulicht, um den Fall zu beschreiben, dass die gerade Zahl von Reihenblöcken bereitgestellt ist. Jedoch braucht das erfinderische Konzept nicht darauf beschränkt zu sein. Das heißt, es können Reihenblöcke 111, 113, 115 und 117 bereitgestellt werden, deren Anzahl eine gerade Zahl von 2 oder mehr ist. Die Reihenblöcke 111, 113, 115 und 117 und die Bitleitungs-Leseverstärker 112a, 114a und 116a sind im Wesentlichen die gleichen wie die von 3. Dementsprechend werden Ausgestaltungen oder Funktionen der Reihenblöcke 111, 113, 115 und 117 und der Bitleitungs-Leseverstärker 112a, 114a und 116a hier nicht wiederholt.
  • Falls der Nicht-Rand-Reihenblock 113 (zum Beispiel ein innerer Reihenblock, der sich nicht an einem Rand des Zellen-Arrays 110 befindet) durch den Reihendecodierer 120 ausgewählt wird, so kann eine Wortleitung WL des Nicht-Rand-Reihenblocks 113 aktiviert werden. Einige der Bitleitungen BL, die in dem Nicht-Rand-Reihenblock 113 ausgebildet sind (Strichlinien), sind mit den Bitleitungs-Leseverstärkern 112a verbunden. Einige der Bitleitungen BL in dem Nicht-Rand-Reihenblock (R_BLK2) 113 (durchgezogene Linien) sind mit den Bitleitungs-Leseverstärkern 114a verbunden. Daten, die in einer Reihe von Speicherzellen gespeichert sind, die mit der aktivierten Wortleitung in dem ausgewählten Nicht-Rand-Reihenblock 113 verbunden sind, werden durch die Bitleitungs-Leseverstärker 112a und die Bitleitungs-Leseverstärker 114a gelesen. Die gelesenen Daten werden an den lokalen Leseverstärker 112b und den lokalen Leseverstärker 114b ausgegeben. Der lokale Leseverstärker 112b gibt Daten an die ungerade globale Datenleitung GIOo' aus, und der lokale Leseverstärker 114b gibt Daten an die gerade globale Datenleitung GIOe' aus. In diesem Fall kann der Multiplexer 119 die ungerade globale Datenleitung GIOo' und die gerade globale Datenleitung GIOe' mit der ungeraden globalen Datenleitung GIOo und der geraden globalen Datenleitung GIOe verbinden, die mit dem Eingabe/Ausgabe-Leseverstärker 150 verbunden sind.
  • Im Gegensatz dazu können die Rand-Reihenblöcke 111 und 117, die an Rändern des Zellen-Arrays 110 angeordnet sind, durch den Reihendecodierer 120 ausgewählt werden. In diesem Fall können Wortleitungen WL in jedem der Rand-Reihenblöcke 111 und 117 aktiviert werden. Bitleitungen BL, die in dem Rand-Reihenblock 111 ausgebildet sind, sind mit den Bitleitungs-Leseverstärkern 112a verbunden. Außerdem sind Bitleitungen, die in dem Rand-Reihenblock 117 ausgebildet sind, mit den Bitleitungs-Leseverstärkern 116a verbunden. In diesem Fall werden Daten der Speicherzellen, die mit der aktivierten Wortleitung in dem ausgewählten Rand-Reihenblock 111 verbunden sind, durch die Bitleitungs-Leseverstärker 112a gelesen, und die gelesenen Daten werden durch die lokalen Datenleitungen LIO in den lokalen Leseverstärker 112b eingespeist. Der lokale Leseverstärker 112b gibt die Daten an die ungerade globale Datenleitung GIOo' aus. Außerdem werden Daten der Speicherzellen, die mit der Wortleitung verbunden sind, die in dem ausgewählten Rand-Reihenblock 117 aktiviert ist, durch einen Teil der Bitleitungs-Leseverstärker 116a gelesen, und die gelesenen Daten werden durch die lokalen Datenleitungen LIO in den lokalen Leseverstärker 116b eingespeist. Der lokale Leseverstärker 116b gibt die Daten des ausgewählten Rand-Reihenblocks 117 an die globale Rand-Datenleitung GIO_Edge aus. In diesem Fall kann der Multiplexer 119 die globale Rand-Datenleitung GIO_Edge und die gerade globale Datenleitung GIOe verbinden. Dementsprechend werden Teile der Daten der Rand-Reihenblöcke 111 und 117 gleichzeitig an den Eingabe/Ausgabe-Leseverstärker 150 ohne Kollision übermittelt.
  • 9 ist ein Blockschaubild, das ein tragbares Endgerät gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie in 9 zu sehen, umfasst ein tragbares Endgerät 1000 gemäß einer Ausführungsform des erfinderischen Konzepts eine Bildverarbeitungseinheit 1100, eine Drahtlos-Transceiver-Einheit 1200, eine Audio-Verarbeitungseinheit 1300, einen PMIC 1400, einen DRAM 1500, eine Benutzerschnittstelle 1600 und eine Steuereinheit 1700.
  • Die Bildverarbeitungseinheit 1100 kann ein Objektiv 1110, einen Bildsensor 1120, einen Bildprozessor 1130 und eine Display-Einheit 1140 umfassen. Die Drahtlos-Transceiver-Einheit 1200 umfasst eine Antenne 1210, einen Transceiver 1220 und einen Modulator/Demodulator (Modem) 1230. Die Audio-Verarbeitungseinheit 1300 umfasst einen Audio-Prozessor 1310, ein Mikrofon 1320 und einen Lautsprecher 1330. Ein DRAM 1500 kann hier als ein Arbeitsspeicher des tragbaren Endgerätes 1000 verwendet werden. Außerdem kann der DRAM 1500 als ein Pufferspeicher des tragbaren Endgerätes 1000 verwendet werden. Die Benutzerschnittstelle 1600 kann eine Komponente zum Empfangen eines Nutzereingabesignals sein.
  • Hier kann der DRAM 1500 derjenige sein, der mit Bezug auf andere Ausführungsformen beschrieben wurde, und kann einen Bitleitungs-Leseverstärker BLSA einer offenen Bitleitungsstruktur umfassen. Außerdem kann der DRAM 1500 den Schalter 118 von 2 und/oder den Multiplexer 119 von 7 umfassen, so dass Daten eines Rand-Reihenblocks nicht kollidieren, selbst wenn die gerade Anzahl von Reihenblöcken bereitgestellt wird.
  • 10 ist ein Blockschaubild, das ein Computersystem gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie in 10 zu sehen, umfasst ein Computersystem 2000 einen Prozessor 2100, einen Eingabe/Ausgabe-Hub 2200, einen Eingabe/Ausgabe-Controller-Hub 2300, mindestens ein DRAM-Modul 2400 und eine Grafikkarte 2500. Hier kann das Computersystem 2000 ein Personalcomputer (PC), ein Servercomputer, eine Workstation, ein Laptop, ein Mobiltelefon, ein Smartphone, ein Personal Digital Assistant (PDA), ein tragbarer Multimedia-Player (PMP), eine Digitalkamera, ein Digitalfernseher (TV), eine Set-Top-Box, ein Musikplayer, eine tragbare Spielekonsole oder ein Navigationssystem sein.
  • Der Prozessor 2100 kann verschiedene Berechnungsfunktionen ausführen, wie zum Beispiel spezielle Berechnungen oder Aufgaben. Zum Beispiel kann der Prozessor 2100 ein Mikroprozessor oder eine zentrale Verarbeitungseinheit (CPU) sein. Der Prozessor 2100 kann einen einzelnen Prozessorkern umfassen oder kann mehrere Prozessorkerne (oder einen Multikern) umfassen. Zum Beispiel kann der Prozessor 2100 einen Multikern umfassen, wie zum Beispiel einen Dual-Kern, einen Quad-Kern, einen Hexa-Kern oder dergleichen. Außerdem ist in 10 das Computersystem 2000 veranschaulicht, das einen Prozessor 2100 umfasst, aber das Computersystem 2000 kann auch mehrere Prozessoren umfassen. Außerdem kann der Prozessor 2100 des Weiteren einen Cache-Speicher umfassen, der innerhalb oder außerhalb des Prozessors 2100 angeordnet ist.
  • Der Prozessor 2100 kann einen Speicher-Controller 2150 umfassen, der einen Betrieb des DRAM-Moduls 2400 steuert. Der Speicher-Controller 2150, der in dem Prozessor 2100 enthalten ist, wird als ein „Integrated Circuit Memory Controller (IMC)“ bezeichnet. Eine Speicherschnittstelle zwischen dem Speicher-Controller 2150 und dem DRAM-Modul 2400 kann mit einem Kanal, der mehrere Signalleitungen umfasst, oder mit mehreren Kanälen implementiert werden. Außerdem können ein oder mehrere DRAM-Module mit jedem Kanal verbunden werden. Der Speicher-Controller 2150 kann innerhalb des Eingabe/Ausgabe-Hubs 2200 angeordnet werden. Der Eingabe/Ausgabe-Hub 2200, der den Speicher-Controller 2150 umfassen, kann als ein „Memory Controller Hub (MCH)“ bezeichnet werden.
  • Das DRAM-Modul 2400 kann mehrere DRAM-Vorrichtungen umfassen, die Daten speichern, die von dem Speicher-Controller 2150 bereitgestellt werden. Jede der DRAM-Vorrichtungen kann mit den DRAM-Vorrichtungen implementiert werden, wie mit Bezug auf andere Ausführungsformen beschrieben wurde, wie zum Beispiel 100 von 1.
  • Der Eingabe/Ausgabe-Hub 2200 kann eine Datenübertragung zwischen dem Prozessor 2100 und Vorrichtungen wie zum Beispiel der Grafikkarte 2500 verwalten. Der Eingabe/Ausgabe-Hub 2200 kann mit dem Prozessor 2100 durch Schnittstellen verschiedener Art verbunden werden. Zum Beispiel können der Eingabe/Ausgabe-Hub 2200 und der Prozessor 2100 durch verschiedene Standards von Schnittstellen verbunden werden, wie zum Beispiel einen Frontside-Bus (FSB), einen Systembus, Hyper-Transport, Lightning Data Transport (LDT), Quick Path Interconnect (QPI), eine Common System Interface (CSI) und dergleichen. Das Computersystem 2000, das einen einzigen Eingabe/Ausgabe-Hub 2200 enthält, ist in 10 veranschaulicht, aber das Computersystem 2000 kann auch mehrere Eingabe/Ausgabe-Hubs umfassen.
  • Der Eingabe/Ausgabe-Hub 2200 kann verschiedene Schnittstellen zu Vorrichtungen bereitstellen. Zum Beispiel kann der Eingabe/Ausgabe-Hub 2200 eine Accelerated Graphics Port (AGP)-Schnittstelle, Peripheral Component Interface-express (PCIe), eine Communications Streaming Architecture (CSA)-Schnittstelle und dergleichen bereitstellen.
  • Die Grafikkarte 2500 kann mit dem Eingabe/Ausgabe-Hub 2200 durch AGP oder PCIe verbunden werden. Die Grafikkarte 2500 kann eine Anzeigevorrichtung (nicht veranschaulicht) zum Anzeigen eines Bildes steuern. Die Grafikkarte 2500 kann einen internen Prozessor zum Verarbeiten von Bilddaten und eine interne Halbleiterspeichervorrichtung umfassen. Gemäß einer Ausführungsform kann der Eingabe/Ausgabe-Hub 2200 die Grafikkarte 2500 umfassen, die außerhalb des Eingabe/Ausgabe-Hubs 2200 angeordnet ist, oder kann eine Grafikkarte anstelle der Grafikkarte 2500 umfassen. Die Grafikvorrichtung, die in dem Eingabe/Ausgabe-Hub 2200 enthalten ist, kann als „integrierte Grafik“ bezeichnet werden. Außerdem kann der Eingabe/Ausgabe-Hub 2200, der einen Speicher-Controller und eine Grafikvorrichtung umfasst, als ein „Graphics and Memory Controller Hub (GMCH)“ bezeichnet werden.
  • Der Eingabe/Ausgabe-Controller-Hub 2300 kann Datenpufferung und Schnittstellenarbitrierung ausführen, damit verschiedene Systemschnittstellen effizient arbeiten können. Der Eingabe/Ausgabe-Controller-Hub 2300 kann mit dem Eingabe/Ausgabe-Hub 2200 durch einen internen Bus verbunden werden. Zum Beispiel können der Eingabe/Ausgabe-Hub 2200 und der Eingabe/Ausgabe-Controller-Hub 2300 durch eine Direct Media Interface (DMI), eine Hub-Schnittstelle, einen Enterprise South-Bridge Interface (ESI), PCIe und dergleichen verbunden werden.
  • Der Eingabe/Ausgabe-Controller-Hub 2300 kann verschiedene Schnittstellen zu Peripheriegeräte bereitstellen. Zum Beispiel kann der Eingabe/Ausgabe-Controller-Hub 2300 einen Universal Serial Bus (USB)-Port, einen Serial Advanced Technology Attachment (SATA)-Port, einen General Purpose Input/Output (GPIO), einen Low Pin Count (LPC)-Bus, eine Serial Peripheral Interface (SPI), PCI, PCIe und dergleichen bereitstellen.
  • Gemäß einer Ausführungsform können der Prozessor 2100, der Eingabe/Ausgabe-Hub 2200 und der Eingabe/Ausgabe-Controller-Hub 2300 mit separaten Chipsätzen oder integrierten Schaltkreisen implementiert werden, oder zwei oder mehr von Prozessor 2100, Eingabe/Ausgabe-Hub 2200 und Eingabe/Ausgabe-Controller-Hub 2300 können mit einem Chipsatz implementiert werden.
  • Gemäß einer Ausführungsform des erfinderischen Konzepts kann es möglich sein, eine Halbleiterspeichervorrichtung bereitzustellen, die eine Daten-Eingabe/Ausgabe-Struktur hat, in der es selbst dann zu keiner Datenkollision kommt, wenn die gerade Anzahl von Reihenblöcken bereitgestellt wird. Dies kann verschiedene Designs eines Zellen-Arrays des Halbleiterspeichers verbessern, und eine Chipfläche kann effizient genutzt werden.
  • Obgleich das erfinderische Konzept mit Bezug auf beispielhafte Ausführungsformen beschrieben wurde, leuchtet dem Durchschnittsfachmann ein, dass verschiedene Änderungen und Modifizierungen daran vorgenommen werden können, ohne vom Wesen und Schutzumfang des erfinderischen Konzepts, wie es in den folgenden Ansprüchen dargelegt ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020170147524 [0001]

Claims (20)

  1. Halbleiterspeichervorrichtung, umfassend: ein Zellen-Array das einen ersten Reihenblock und einen zweiten Reihenblock umfasst; einen Bitleitungs-Leseverstärkerblock, der dafür ausgestaltet ist, Daten zu lesen, die in einem ausgewählten des ersten Reihenblocks und des zweiten Reihenblocks gespeichert sind, wobei der Bitleitungs-Leseverstärkerblock mehrere Bitleitungs-Leseverstärker umfasst; einen lokalen Leseverstärker, der dafür ausgestaltet ist, die gelesenen Daten zwischenzuspeichern, die von dem Bitleitungs-Leseverstärkerblock übertragen wurden; und einen Schalter, der dafür ausgestaltet ist, den lokalen Leseverstärker mit einer ausgewählten einer ersten globalen Datenleitung und einer zweiten globalen Datenleitung in Reaktion auf ein Auswahlsignal zu verbinden, wobei der zweite Reihenblock an einem ersten Rand des Zellen-Arrays angeordnet ist, und wobei der Schalter den lokalen Leseverstärker mit der ersten globalen Datenleitung verbindet, wenn der erste Reihenblock aktiviert wird, und den lokalen Leseverstärker mit der zweiten globalen Datenleitung verbindet, wenn der zweite Reihenblock aktiviert wird.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei jeder der Bitleitungs-Leseverstärker mit einer entsprechenden Bitleitung verbunden ist, die in dem ersten Reihenblock angeordnet ist, und mit einer entsprechenden Bitleitung verbunden ist, die in dem zweiten Reihenblock angeordnet ist.
  3. Halbleiterspeichervorrichtung nach Anspruch 1, des Weiteren umfassend: einen dritten Reihenblock, der gleichzeitig mit dem zweiten Reihenblock aktiviert wird; einen zweiten Bitleitungs-Leseverstärkerblock, der dafür ausgestaltet ist, zweite Daten zu lesen, die in dem dritten Reihenblock gespeichert sind, wobei der zweite Bitleitungs-Leseverstärkerblock mehrere zweite Bitleitungs-Leseverstärker umfasst; und einen zweiten lokalen Leseverstärker, der dafür ausgestaltet ist, die zweiten Daten, die von dem zweiten Bitleitungs-Leseverstärkerblock übertragen wurden, an die erste globale Datenleitung auszugeben.
  4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der dritte Reihenblock an einem zweiten Rand des Zellen-Arrays gegenüber dem ersten Rand des Zellen-Arrays angeordnet ist.
  5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Auswahlsignal in Reaktion auf eine Aktivierung einer Wortleitung des zweiten Reihenblocks generiert wird, dergestalt, dass der Schalter mit dem lokalen Leseverstärker und der zweiten globalen Datenleitung verbunden wird.
  6. Halbleiterspeichervorrichtung nach Anspruch 1, des Weiteren umfassend: einen Reihendecodierer, der dafür ausgestaltet ist, das Auswahlsignal in Reaktion auf eine empfangene Reihenadresse zu generieren.
  7. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Zellen-Array durch eine Anzahl von Reihenblöcken gebildet wird, die voneinander durch die Bitleitungs-Leseverstärkerblöcke getrennt sind, und wobei die Anzahl von Reihenblöcken eine gerade Zahl ist.
  8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei jede der mehreren Bitleitungs-Leseverstärker des Bitleitungs-Leseverstärkerblocks mit zwei Bitleitungen verbunden ist, um eine offene Bitleitungsstruktur zu bilden.
  9. Halbleiterspeichervorrichtung, die eine erste globale Datenleitung und eine zweite globale Datenleitung umfasst und die Folgendes umfasst: einen ersten Rand-Reihenblock, der ein Ende eines Zellen-Arrays bildet; einen zweiten Rand-Reihenblock, der ein gegenüberliegendes Ende des Zellen-Arrays bildet; einen ersten inneren Reihenblock, der zwischen dem ersten Rand-Reihenblock und dem zweiten Rand-Reihenblock angeordnet ist; einen ersten lokalen Leseverstärker, der dafür ausgestaltet ist, erste Daten, die aus dem ersten Rand-Reihenblock gelesen wurden, an die erste globale Datenleitung auszugeben; einen zweiten lokalen Leseverstärker, der dafür ausgestaltet ist, zweite Daten, die aus dem zweiten Rand-Reihenblock gelesen wurden, an eine globale Rand-Datenleitung auszugeben; einen dritten lokalen Leseverstärker, der dafür ausgestaltet ist, dritte Daten, die aus dem ersten inneren Reihenblock gelesen wurden, an die zweite globale Datenleitung auszugeben; und einen Multiplexer, der dafür ausgestaltet ist, zwei der ersten globalen Datenleitung, der zweiten globalen Datenleitung und der globalen Rand-Datenleitung selektiv mit einem Eingabe/Ausgabe-Leseverstärker in Reaktion auf ein Auswahlsignal zu verbinden.
  10. Halbleiterspeichervorrichtung nach Anspruch 9, des Weiteren umfassend: einen Reihendecodierer, der dafür ausgestaltet ist, das Auswahlsignal in Reaktion auf eine Reihenadresse zu generieren.
  11. Halbleiterspeichervorrichtung nach Anspruch 9, wobei der Multiplexer dafür ausgestaltet ist, die erste globale Datenleitung und die zweite globale Datenleitung mit dem Eingabe/Ausgabe-Leseverstärker in Reaktion auf eine Auswahl des ersten inneren Reihenblocks zu verbinden.
  12. Halbleiterspeichervorrichtung nach Anspruch 9, wobei der Multiplexer dafür ausgestaltet ist, die erste globale Datenleitung und die globale Rand-Datenleitung mit dem Eingabe/Ausgabe-Leseverstärker in Reaktion darauf zu verbinden, dass der erste Rand-Reihenblock oder der zweite Rand-Reihenblock ausgewählt wurde.
  13. Halbleiterspeichervorrichtung nach Anspruch 9, des Weiteren umfassend: einen Reihendecodierer, der dafür ausgestaltet ist, den ersten Rand-Reihenblock und den zweiten Rand-Reihenblock gleichzeitig auszuwählen.
  14. Halbleiterspeichervorrichtung nach Anspruch 9, des Weiteren umfassend: einen ersten Bitleitungs-Leseverstärker, der dafür ausgestaltet ist, den ersten Rand-Reihenblock zu lesen und ein von dem ersten Rand-Reihenblock gelesenes Ergebnis als die ersten Daten in den ersten lokalen Leseverstärker einzuspeisen; und einen zweiten Bitleitungs-Leseverstärker, der dafür ausgestaltet ist, den zweiten Rand-Reihenblock zu lesen und ein von dem zweiten Rand-Reihenblock gelesenes Ergebnis als die zweiten Daten in den zweiten lokalen Leseverstärker einzuspeisen, wobei der erste Bitleitungs-Leseverstärker und der zweite Bitleitungs-Leseverstärker jeweils mit zwei entsprechenden Bitleitungen in einer offenen Bitleitungsstruktur verbunden sind.
  15. Halbleiterspeichervorrichtung nach Anspruch 9, wobei der Multiplexer in einem peripheren Bereich des Zellen-Arrays ausgebildet ist.
  16. Datenpfadkonfigurationsverfahren einer Halbleiterspeichervorrichtung, umfassend: Empfangen einer Adresse zum Auswählen mindestens eines von mehreren Reihenblöcken, die in einem Zellen-Array enthalten sind; Bestimmen, ob die Adresse einem Rand-Reihenblock unter den mehreren Reihenblöcken des Zellen-Arrays entspricht; und Verbinden eines lokalen Leseverstärkers, der dem ausgewählten mindestens einen Reihenblock entspricht, mit einer geraden globalen Datenleitung oder einer ungeraden globalen Datenleitung in Abhängigkeit von dem Bestimmungsergebnis.
  17. Datenpfadkonfigurationsverfahren nach Anspruch 16, wobei der Rand-Reihenblock mindestens einem von einem ersten Rand-Reihenblock und einem zweiten Rand-Reihenblock entspricht, die gegenüberliegenden Seiten des Zellen-Arrays angeordnet sind, und wobei der erste Rand-Reihenblock und der zweite Rand-Reihenblock ausgewählt werden.
  18. Datenpfadkonfigurationsverfahren nach Anspruch 17, wobei das Verbinden eines lokalen Leseverstärker umfasst, einen ersten lokalen Leseverstärker, der Zugriff auf den ersten Rand-Reihenblock hat, mit der geraden globalen Datenleitung zu verbinden und einen zweiten lokalen Leseverstärker, der Zugriff auf den zweiten Rand-Reihenblock hat, mit der ungeraden globalen Datenleitung zu verbinden.
  19. Datenpfadkonfigurationsverfahren nach Anspruch 16, wobei ein Bitleitungs-Leseverstärker, der in dem Zellen-Array enthalten ist, mit Bitleitungen mit einer offenen Bitleitungsstruktur verbunden ist.
  20. Datenpfadkonfigurationsverfahren nach Anspruch 16, wobei das Zellen-Array durch eine Anzahl von Reihenblöcken gebildet wird, die durch die Bitleitungs-Leseverstärkerblöcke voneinander getrennt sind, wobei die Anzahl von Reihenblöcken eine gerade Zahl ist.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019069390A (ja) * 2019-02-21 2019-05-09 株式会社三洋物産 遊技機
FR3095547B1 (fr) * 2019-04-26 2024-07-19 St Microelectronics Rousset Bus de données de mémoire non-volatile
JP6747548B2 (ja) * 2019-05-07 2020-08-26 株式会社三洋物産 遊技機
US10957681B1 (en) 2019-08-28 2021-03-23 Micron Technology, Inc. Integrated assemblies comprising sense-amplifier-circuitry and wordline-driver-circuitry under memory cells of a memory array
EP3971897B1 (de) * 2020-06-19 2024-09-18 Changxin Memory Technologies, Inc. Integrierte halbleiterschaltung und speicher
CN114155896B (zh) * 2020-09-04 2024-03-29 长鑫存储技术有限公司 半导体装置
CN115482843A (zh) * 2021-05-31 2022-12-16 长鑫存储技术有限公司 存储器结构和存储器版图
KR102699285B1 (ko) * 2022-07-12 2024-08-27 주식회사 피델릭스 집적도를 향상시키는 오픈 비트라인 타입의 반도체 메모리 장치

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691950A (en) * 1996-01-19 1997-11-25 Sgs-Thomson Microelectronics, Inc. Device and method for isolating bit lines from a data line
US6084816A (en) 1998-04-16 2000-07-04 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2000150820A (ja) * 1998-11-09 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
JP3304899B2 (ja) * 1998-11-20 2002-07-22 日本電気株式会社 半導体記憶装置
KR100310992B1 (ko) * 1999-09-03 2001-10-18 윤종용 멀티 뱅크 메모리 장치 및 입출력 라인 배치방법
JP4427847B2 (ja) 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ｒａｍと半導体装置
KR20030043410A (ko) * 2001-11-28 2003-06-02 삼성전자주식회사 글로벌 입출력 라인간의 커플링이 최소화되는 구조를가지는 반도체 메모리 장치
KR100546350B1 (ko) 2003-07-24 2006-01-26 삼성전자주식회사 로컬 입출력 라인 센스 앰프(ｌｏｃａｌ Ｉ/Ｏ ＬｉｎｅＳｅｎｓｅ Ａｍｐｌｉｆｉｅｒ)를 선별적으로 제어할 수있는 반도체 메모리 장치
KR100618844B1 (ko) 2004-07-13 2006-09-01 삼성전자주식회사 개선된 동작 주파수를 가지는 로컬 센스 증폭 회로 및반도체 메모리 장치
US7283418B2 (en) 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
KR100763247B1 (ko) 2006-05-25 2007-10-04 삼성전자주식회사 로컬 센스앰프를 갖는 반도체 메모리 장치
KR100908542B1 (ko) 2007-12-24 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 프로그램 방법
US8130528B2 (en) * 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
KR101519039B1 (ko) 2008-11-27 2015-05-11 삼성전자주식회사 입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템
US8081530B2 (en) * 2010-02-26 2011-12-20 Elite Semiconductor Memory Technology Inc. Semiconductor memory device and associated local sense amplifier
KR20110131721A (ko) 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR101189011B1 (ko) 2010-10-26 2012-10-08 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2012123893A (ja) 2010-11-19 2012-06-28 Elpida Memory Inc 半導体装置
KR20130082004A (ko) * 2012-01-10 2013-07-18 에스케이하이닉스 주식회사 반도체메모리장치
JP2014010845A (ja) 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
KR20140028556A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법
GB2512844B (en) 2013-04-08 2017-06-21 Surecore Ltd Reduced Power Memory Unit
KR20140146369A (ko) 2013-06-17 2014-12-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 메모리 시스템
KR20150064950A (ko) 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102190868B1 (ko) * 2014-09-17 2020-12-15 삼성전자주식회사 비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치
US9922695B2 (en) 2015-03-25 2018-03-20 Intel Corporation Apparatus and method for page copying within sections of a memory
KR102398627B1 (ko) 2015-11-06 2022-05-17 에스케이하이닉스 주식회사 오픈 비트라인 구조를 갖는 반도체 메모리 장치
US10083140B2 (en) 2015-12-18 2018-09-25 Intel Corporation DRAM data path sharing via a segmented global data bus

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Publication number Publication date
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KR20190051653A (ko) 2019-05-15
JP2019087298A (ja) 2019-06-06

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