CN109754830A - 半导体存储器设备及其数据路径配置方法 - Google Patents

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Abstract

公开了半导体存储器设备，包括：单元阵列，其包括第一行块和第二行块；位线感测放大器块，其感测存储在第一行块或第二行块中的数据；局部感测放大器，其锁存从位线感测放大器块传送的感测的数据；以及开关，其响应于选择信号将局部感测放大器与第一全局数据线和第二全局数据线中的所选择的全局数据线连接。第二行块可以位于单元阵列的边缘处，并且当第一行块被激活时，开关将局部感测放大器与第一全局数据线连接，并且当第二行块被激活时，开关将局部感测放大器与第二全局数据线连接。

Description

半导体存储器设备及其数据路径配置方法
相关申请的交叉引用
本申请要求于2017年11月7日在韩国知识产权局提交的韩国专利申请第10-2017-0147524号的优先权，其公开内容在此通过引用整体并入本文。
技术领域
本文描述的发明构思的实施例涉及半导体存储器设备，并且更具体地，涉及能够利用数据路径配置写入或读取数据的半导体存储器设备及其相关方法。
背景技术
各种电子系统中使用的半导体存储器设备的容量和速度取决于用户对高性能的要求而增加。例如，动态随机存取存储器(DRAM)(一种类型的易失性存储器)以在单元电容器中被充电的电荷形式存储数据。
DRAM的单元阵列可以使用行块(或子阵列)作为基本单元，在行块(或子阵列)中以行和列布置的存储器单元。连接到对应位线的多个位线感测放大器(bit line senseamplifier)BLSA被设置在行块之间。从所选择的列的位线感测放大器输出的数据通过局部(local)数据线输入到局部感测放大器(local sense amplifier)LSA。局部感测放大器LSA典型地将输入数据传送到偶全局数据线(even global data line)GIOe或奇全局数据线(odd global data line)GIOo。
然而，在具有开放位线结构的位线感测放大器的单元阵列中，存在以下限制：行块的数量为奇数。当行块中的、放置在单元阵列的边缘处的行块被同时选择并且存在偶数个行块时，从这些边缘行块输出的数据将被传送到相同的全局(global)数据线(例如，偶全局数据线)。因此，如果将对放置在包括偶数个行块的单元阵列的边缘处的行块执行读取操作，则在全局数据线处发生数据冲突。
在取决于各种要求提供偶数个行块的情况下，数据冲突对性能的改善造成了很大的限制。
发明内容
根据示例性实施例，半导体存储器设备包括：单元阵列，其包括第一行块和第二行块；位线感测放大器块，其感测存储在第一行块或第二行块中的数据；局部感测放大器，其锁存从位线感测放大器块传送的感测的数据；以及开关，其响应于选择信号将局部感测放大器与第一全局数据线和第二全局数据线中的任何一个连接。第二行块可以位于单元阵列的边缘处，并且当第一行块被激活时，开关将局部感测放大器与第一全局数据线连接，并且当第二行块被激活时，开关将局部感测放大器与第二全局数据线连接。
根据示例性实施例，半导体存储器设备包括第一全局数据线和第二全局数据线，该半导体存储器设备包括：第一边缘行块，位于单元阵列的一端；第二边缘行块，位于单元阵列的相对端；第三行块，设置在第一边缘行块与第二边缘行块之间；第一局部感测放大器，其将从第一边缘行块感测的第一数据输出到第一全局数据线；第二局部感测放大器，其将从第二边缘行块感测的第二数据输出到边缘全局数据线；第三局部感测放大器，其将从第三行块感测的第三数据输出到第二全局数据线；以及复用器，其响应于选择信号而选择性地将第一全局数据线、第二全局数据线和边缘全局数据线中的两个与输入/输出感测放大器连接。
根据示例性实施例，半导体存储器设备的数据路径配置方法包括：接收用于选择包括在单元阵列中的多个行块中的至少一个的地址；确定地址是否对应于单元阵列的多个行块中的边缘行块；以及取决于确定结果将对应于所选择的至少一个行块的局部感测放大器连接到偶全局数据线或奇全局数据线。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他目的和特征将变得清晰。
图1是示出根据本发明构思的实施例的动态随机存取存储器设备的配置的框图。
图2是示出根据本发明构思的实施例的数据路径的配置的框图。
图3是示出图2的单元阵列的详细结构的框图。
图4A和图4B是示出图3的开关的示例的电路图。
图5A和图5B是示出图3的开关的另一示例的电路图。
图6是示出根据本发明构思的实施例的选择全局数据线的方法的流程图。
图7是示出根据本发明构思的另一实施例的数据路径的配置的框图。
图8是示出图7的单元阵列的详细结构的框图。
图9是示出根据本发明构思的实施例的包括半导体存储器设备的便携式终端的框图。
图10是示出根据本发明构思的实施例的包括半导体存储器设备的计算系统的框图。
具体实施方式
应当理解，前面的一般性描述和下面的详细描述都是作为示例提供的，并且应当被视为要求保护的发明的附加描述。将在本发明构思的实施例中详细表示附图标记，其示例在附图中示出。尽可能地，在附图和描述中使用相同的附图标记来表示相同或相似的部件。
下面，使用同步DRAM(SDRAM)作为半导体设备的示例来描述本发明构思的特征和功能。然而，本领域技术人员可以容易地理解具有不同的存储器(包括其他类型的易失性和非易失性存储器)的本文公开的发明构思的其他优点和性能。
图1是示出根据本发明构思的实施例的动态随机存取存储器(DRAM)设备的配置的框图。参考图1，DRAM设备100可以包括单元阵列110、行解码器120、地址缓冲器130、列解码器140、输入/输出感测放大器150和数据缓冲器160。
单元阵列110包括与字线和位线连接并且沿着行方向和列方向布置的多个存储器单元。每个存储器单元可以包括单元电容器和存取晶体管。在每个存储器单元中，存取晶体管的栅极连接到沿着行方向布置的字线中对应的一个。存取晶体管的第一端连接到沿着列方向延伸的位线。存取晶体管的第二端可以连接到单元电容器。激活字线使得连接到激活的字线的一行存储器单元的存取晶体管被接通，从而将这行存储器单元的单元电容器连接到对应的位线。
单元阵列110可以包括多个行块R_BLK1至R_BLKn(n是自然数)。每个行块R_BLK1至R_BLKn可以包括多个字线，每个字线被连接以由行解码器120选择性地激活。在每个行块中，形成多行存储器单元，其中每行存储器单元连接到对应的字线。位线可以在行块中延伸跨过字线，每个位线连接到存储器单元(例如，当位线跨过在位线与字线的交叉点处的存取晶体管时，连接到存储器单元的单元电容器)。用于感测位线的位线感测放大器BLSA的块(或组)(BLSA_BLK1、BLSA_BLK2、…BLSA_BLKn-1)被安置在多个行块R_BLK1至R_BLKn之间。局部感测放大器LSA1至LSAn-1被各自安置以锁存从位线感测放大器块BLSA_BLK1、BLSA_BLK2、…BLSA_BLKn-1中对应的一个输出的数据，并将锁存的数据提供给全局数据线GIOe和GIOo。位线感测放大器BLSA可以具有开放位线结构，使得每个位线感测放大器BLSA被连接到形成在位线感测放大器块BLSA_BLK1、BLSA_BLK2、…BLSA_BLKn-1的任一侧上的位线(即，连接到在不同行块中提供的位线)。
具体地，如果激活在单元阵列110的边缘处的行块(例如，R_BLKn)的字线，则局部感测放大器LSAn-1可以将锁存的数据输出到全局数据线集合GIOe和GIOo中的任何一个。为了便于说明，全局数据线集合GIOe和GIOo中的每一个可以在本文中以单数形式称为全局数据线，然而，将理解，全局数据线集合GIOe和GIOo中的每一个可以包括多条数据线。在包括开放位线结构的位线感测放大器BLSA的半导体存储器结构中，可以同时选择边缘行块R_BLK1和R_BLKn。在这种情况下，局部感测放大器LSA1将在单元阵列110的一侧处的边缘行块R_BLK1的数据输出到偶全局数据线GIOe。相比之下，局部感测放大器LSAn-1将在单元阵列110的相对侧处的边缘行块R_BLKn的数据输出到奇全局数据线GIOo。当然，相反情况也是可以的。
详细地，在开放位线结构中，相邻的局部感测放大器(例如，LSA1和LSA2)分别连接到不同的全局数据线GIOe和GIOo。在开放位线结构中，假设行块R_BLK1至R_BLKn的数量是奇数(即，n＝2m+1)(m是自然数)，即使同时选择边缘行块R_BLK1和R_BLKn，局部感测放大器LSA1和LSAn-1可以将数据输出到不同的全局数据线GIOe和GIOo。此外，即使当行块R_BLK1至R_BLKn的数量是偶数(即，n＝2m)(m是自然数)时，即使同时选择边缘行块R_BLK1和R_BLKn，局部感测放大器LSA1和LSAn-1可以将数据输出到不同的全局数据线GIOe和GIOo。稍后将参考附图描述能够实现上述操作的结构。
行解码器120响应于输入地址ADD，更具体地，响应于输入地址ADD的行地址部分，来选择要存取的一行存储器单元的字线。行解码器120对行地址进行解码，并使能与解码的地址相对应的字线(也称为激活字线)。此外，在操作的自刷新模式(以及自动刷新模式)下，行解码器120可以对从地址计数器(未示出)生成的行地址进行解码，并且可以使能与解码的地址相对应的字线。列解码器140对输入地址ADD的列地址部分进行解码，以选择对应的位线感测放大器BLSA的集合，以从与所选择的位线感测放大器BLSA的集合连接到的、以及激活的字线连接到的对应的存储器单元的集合读取数据，或者向其写入数据。每个位线感测放大器可以是锁存器(latch)，用于感测并锁存从对应的存储器单元读取的数据(通过对应的位线连接到位线感测放大器)，并锁存从对应的局部感测放大器LSA提供的数据以将数据写入到对应的存储器单元。
地址缓冲器130临时存储从外部输入的地址ADD。地址缓冲器130将存储的地址提供给行解码器120(行地址)和列解码器140(列地址)。外部接收的地址ADD可以通过地址缓冲器130改变其格式(并且可以导致对应于与外部接收的命令相关联的其他存取的附加地址ADD的内部生成)。
输入/输出感测放大器150通过全局数据线GIOe和GIOo向单元阵列110提供写入数据。此外，输入/输出感测放大器150可以放大从单元阵列110读取的通过全局数据线GIOe或GIOo提供的数据，并且可以将放大的数据输出到数据缓冲器160。
数据缓冲器160存储从外部输入或者将输出到外部的数据DQ。存储在数据缓冲器160中的输入数据可以通过输入/输出感测放大器150提供给单元阵列110。另外，数据缓冲器160可以(例如，通过DRAM设备的端子，如芯片焊盘)将从单元阵列110读取的数据输出到DRAM设备100的外部。可以很好地理解，数据缓冲器160还包括用于与外部交换数据DQ的驱动器电路。DRAM设备100可以是半导体芯片和/或可以是在半导体芯片内形成的集成电路(例如，片上系统(SoC)的一部分)。
在设计或制造DRAM设备100时，可以添加根据本发明构思的实施例的DRAM设备100的行块，而不限制行块的数量。因此，在设计单元阵列110时，可以自由地选择行块的数量。
图2是示出根据本发明构思的实施例的数据路径的配置的框图。参考图2，单元阵列110a包括开关118，开关118选择性地将局部感测放大器116b连接到偶全局数据线GIOe和奇全局数据线GIOo中的任一个。如果选择放置在一个边缘处的行块117，则局部感测放大器116b可以通过开关118连接到偶全局数据线GIOe，并且可以不连接到通常连接到局部感测放大器116b的奇全局数据线GIOo。当全局数据线GIOe和GIOo包括数据线集合时，开关118可以包括多个开关，以选择性地将多个局部数据线LIO同时连接到全局数据线集合(即，所选择的GIOe或GIOo的集合)。如将会理解的，在这种配置中，局部感测放大器LSA3和紧邻的局部感测放大器LSA2两者都连接到相同的全局数据线(这里，在该配置中的偶全局数据线GIOe)。这里，术语“偶全局数据线”和“奇全局数据线”用作标记以彼此区分(如常规的)，然而，这些全局数据线的连接关系可以与图中所示的相反。
假设未放置在单元阵列110a的边缘处的行块115包括由行解码器120选择(例如，激活)的字线(例如，所选择的字线的电压增大到用于接通连接到所选择的字线的存储器单元的存取晶体管的电平)。这里，对选择行块的引用可以指选择所选择的行块的字线(例如，通过解码对应于随后被激活的所选择的行地址的字线的行地址)。位线感测放大器块BLSA_BLK2的每个位线感测放大器114a被连接到对应的位线对(例如，沿着水平方向延伸跨过行块115)。典型地，尽管位线对中的两个位线都可以用于不同存储器单元的存取操作，但是对于任何单个存取操作，位线对中的一条位线用于(与对应的位线感测放大器协作地)存取存储器单元的数据，位线对中的另一条位线用于提供参考电压(对应的位线感测放大器将存取位线的电压与该参考电压进行比较)，在这里分别称为位线“BL”和互补(complementary)位线“BLB”。形成在行块115中的一些位线BL连接到位线感测放大器114a中对应的一个，并且一些位线连接到位线感测放大器116a中对应的一个。当在行块115中执行存储器单元的行的这样的存取时，行块R_BLK2和行块R_BLK4中的位线可以用作互补位线BLB。由位线感测放大器114a和位线感测放大器116a感测的行块115的数据被提供给局部感测放大器114b和局部感测放大器116b。局部感测放大器114b可以将数据输出到偶全局数据线GIOe，并且局部感测放大器116b可以将数据输出到奇全局数据线GIOo。在这种情况下，可以控制开关118，使得局部感测放大器116b和奇全局数据线GIOo被电连接。如这里所使用的，被描述为“电连接”的组件被配置为使得电信号可以从一个组件传递到另一个组件(这种电信号可以被选择性地传送并且在其被传送时强度会衰减)。
放置在单元阵列110a的边缘处的边缘行块111和117也可以由行解码器120选择。在这种情况下，可以激活边缘行块111和117的字线。当边缘行块111的字线被激活时，行块111的位线BL连接到对应的位线感测放大器112a，以提供对连接到激活的字线的存储器单元的存取。在这种情况下，行块R_BLK2的位线可以用作互补位线BLB。当边缘行块117的字线被激活时，行块R_BLK4的位线BL连接到对应的位线感测放大器116a，以提供对连接到激活的字线的存储器单元的存取。在这种情况下，行块R_BLK3的位线可以用作互补位线BLB。这种存取以及这里描述的存储器单元的其他存取可以是数据读取存取(即，从存储器单元读取数据)或数据写入存取(即，将数据写入存储器单元)。
当存储在所选择的边缘行块111中的数据由位线感测放大器112a感测时，感测的数据通过一个或多个局部数据线LIO被提供给局部感测放大器112b。局部感测放大器112b可以锁存由位线感测放大器112a感测的数据，并将数据输出到奇全局数据线GIOo。从局部感测放大器112b输出的数据可以通过奇全局数据线GIOo被提供给输入/输出感测放大器150。另外，存储在所选择的边缘行块117中的数据由位线感测放大器116a感测，并且感测的数据通过局部数据线LIO被提供给局部感测放大器116b。在一些示例中，特定集合的行地址可以各自识别一对字线，每个对具有在边缘行块111内的一个字线以及在边缘行块117内的一个字线。当这样的集合中的行地址被行解码器120解码时，行解码器120同时激活边缘行块111中的字线和边缘行块117中的字线，其中来自边缘行块111中的对应的存储器单元行的数据被位线感测放大器块BLSA_BLK1的位线感测放大器112a感测并锁存，并且来自边缘行块117中的对应存储器单元行的数据被位线感测放大器块BLSA_BLK3的位线感测放大器116a感测并锁存。在一些示例中，边缘行块111和117的存储器容量大小(例如，存储器单元的数量)可以是内部行块(例如，图2中的113和115)的一半。这里，如果从局部感测放大器112b和116b两者输出的数据被提供给奇全局数据线GIOo，则可能发生与从局部感测放大器112b输出的数据的冲突。因此，可以控制开关118，使得从边缘行块117感测的数据被提供给偶全局数据线GIOe。
当选择边缘行块117时(例如，当同时选择边缘行块111和117时)，开关118将局部感测放大器116b与偶全局数据线GIOe连接。相比之下，在选择除边缘行块117之外的剩余内部行块时，开关118将局部感测放大器116b与奇全局数据线GIOo连接。开关118可以由行解码器120控制。例如，行解码器120可以部分地对所接收的行地址解码，以识别边缘行块R_BLK4 117，这种解码的结果作为对开关118的控制输入被提供。在一些示例中，开关118可以被实施为解复用器/复用器(充当读取操作中的解复用器和写入操作中的复用器)，其中控制输入是由对输入到行解码器120的行地址作出响应的行解码器120提供的。即使形成偶数个行块，开关118也可以防止全局数据线GIO上的数据冲突。
图3是示出图2的单元阵列的示例性详细结构的框图。参考图3，本发明构思的单元阵列110a包括开关118，开关118响应于选择信号SEL选择性地将局部感测放大器116b与全局数据线集合GIOe和GIOo中的任一个连接。
行块111、113、115和117中的每一个可以包括在多个字线WL和多个位线BL和BLB的交叉点处的多个存储器单元。示出了四个行块111、113、115和117来描述提供了偶数个行块的情况。然而，本发明构思可以不限于此。也就是说，可以提供行块111、113、115和117，其数量是2或更大的偶数。在一些实施例中，行块的数量可以是奇数。
行块111、113、115和117可以包括放置在单元阵列110a的边缘处的至少两个边缘行块。边缘行块111和117各自放置在单元阵列110a的边缘区域处，并且位线感测放大器BLSA未被安置在边缘行块111和117中的每一个的一侧(例如，未被安置在边缘行块111和117的与单元阵列110a的边缘对应的一侧)。单元阵列110a可以是DRAM 100的一个存储体(bank)的单元阵列，其中DRAM 100包括可以被独立地且同时地存取的多个存储体。
位线感测放大器BLSA可以未被安置在边缘行块111的左侧。位线BL(其有时可以用作互补位线BLB)被形成在边缘行块111中。如本文所指出的，术语“位线”BL和“互补位线”BLB在这些位线连接到的位线感测放大器BLSA的感测操作方面仅用作相对名称，以及它们作为位线“BL”的作用(例如，用以提供存储器单元的电荷)以及作为互补位线BLB(例如，用以向位线感测放大器提供比较电压)的作用可以依赖于要读取哪些存储器单元(例如，依赖于要读取的存储器单元是哪个行块的一部分)而改变。每个位线的这种双重作用在图3中用标签“BL(BLB)”来表示，但是这里对这些位线的引用可以不包括括号的使用，并且可以依赖于它们的作用仅指“BL”或“BLB”。如图3所示，边缘行块111的位线BL(BLB)分别连接到位线感测放大器112a。尽管在图3中未示出，但是虚位线(dummy bit lines)可以设置在边缘行块111的位线BL(BLB)之间，所述位线BL(BLB)没有电连接到存储器单元，并且可以是电浮置的(electrically floating)(例如，没有到DRAM 100的其他电路的电连接)。而且，位线感测放大器BLSA可以未被安置在边缘行块117的右侧。位线BL(BLB)被形成在边缘行块117中。如图3所示，位线BL(BLB)分别连接到位线感测放大器116a。尽管在图3中未示出，虚位线可以设置在边缘行块117的位线BL(BLB)之间，所述位线BL(BLB)没有电连接到存储器单元并且可以是电浮置的(例如，没有到DRAM 100的其他电路的电连接)。
位线感测放大器112a可以感测存储在行块111和113的存储器单元中的数据，或者可以在其中写入数据。位线感测放大器112a可以通过使用行块111中的位线BL来感测存储在行块111中的数据，并且(在单独的存取操作中)可以通过使用行块113中的一些位线BL(虚线)来感测存储在行块113中的数据。由位线感测放大器112a感测和锁存的数据通过列选择信号CSL被选择以输出到局部感测放大器LSA1 112b。作为对列地址进行解码的结果，列选择信号CSL可以由列解码器140输出。由所选择的位线感测放大器112a锁存的数据通过局部数据线LIO被提供给局部感测放大器112b。由局部感测放大器112b锁存的数据可以被提供给奇全局数据线GIOo(例如，GIO1、GIO3、GIO5等)。
位线感测放大器114a可以感测存储在行块113和115的存储器单元中的数据。位线感测放大器114a可以通过使用行块113中的一些位线BL(实线)来感测存储在行块113中的数据，并且可以通过使用行块115中的一些位线BL(虚线)来感测存储在行块115中的数据。由位线感测放大器114a锁存的数据通过局部数据线LIO被提供给局部感测放大器114b。由局部感测放大器114b锁存的数据可以被提供给偶全局数据线GIOe(例如，GIO0、GIO2、GIO4等)。
位线感测放大器116a可以感测存储在行块115和117的存储器单元中的数据。位线感测放大器116a可以通过使用行块115的一些位线BL(实线)来感测存储在行块115中的数据，并且可以通过使用行块117中的位线BL来感测存储在行块117中的数据。由位线感测放大器116a锁存的数据通过局部数据线LIO被提供给局部感测放大器116b。由局部感测放大器116b锁存的数据可以依赖于开关118的操作被输出到偶全局数据线GIOe或奇全局数据线GIOo。
将描述行解码器120选择未放置在单元阵列110a的边缘处的内部行块113的情况。在这种情况下，行块113的字线WL被激活。形成在行块113中的一些位线(虚线)连接到位线感测放大器112a以向其提供数据。形成在行块113中的一些位线BL(实线)连接到位线感测放大器114a以向其提供数据。由全部位线感测放大器112a和位线感测放大器114a两者从连接到所选择的行块113中的激活的字线的存储器单元感测数据。感测的数据分别从位线感测放大器112a和114a输出到局部感测放大器112b和局部感测放大器114b。响应于不同的列选择信号CSL被激活，由位线感测放大器112a和114a锁存的数据可以基于位线感测放大器112a和114a的不同子组的顺序选择而被顺序地输出，例如，逐字地输出(例如，以64、32、16或8位的组)。局部感测放大器112b将数据输出到奇全局数据线GIOo，并且局部感测放大器114b将数据输出到偶全局数据线GIOe。也就是说，未放置在单元阵列110a的边缘处的行块的数据可以被提供给局部感测放大器物理连接到的偶全局数据线GIOe或奇全局数据线GIOo。
相比之下，当识别行块111和117之一或两者中的字线的行地址被输入到行解码器120时，由行解码器120选择放置在单元阵列110a的边缘处的边缘行块111和117。在该示例中，输入到行解码器120的行地址导致每个行块111和117中的字线WL被激活。形成在边缘行块111中的位线BL被连接到位线感测放大器112a。而且，形成在边缘行块117中的位线BL被连接到位线感测放大器116a。在这种情况下，存储在连接到所选择的边缘行块111中的激活的字线的存储器单元的行中的数据由位线感测放大器112a感测，并且感测的数据通过局部数据线LIO被提供给局部感测放大器112b。局部感测放大器112b可以将边缘行块111的数据输出到奇全局数据线GIOo。在这种情况下，边缘行块111的数据通过奇全局数据线GIOo被提供给输入/输出感测放大器150。
另外，存储在连接到所选择的边缘行块117的激活的字线的存储器单元的行中的数据由位线感测放大器116a感测，并且感测的数据通过局部数据线LIO被提供给局部感测放大器116b。这里，如果从局部感测放大器116b输出的数据要提供给奇全局数据线GIOo，则会发生与从局部感测放大器112b输出的数据的冲突。因此，可以控制开关118，使得从边缘行块117感测的数据被提供给偶全局数据线GIOe。开关118可以响应于选择信号SEL将边缘行块117的数据提供给偶全局数据线GIOe。因此，可以在全局数据线GIOo和GIOe上同时输出边缘行块111和边缘行块117的数据。另外，在全局数据线GIOo和GIOe上同时输出的这样的数据可以对应于由单个行地址识别的存储器单元，该单个行地址可以导致被边缘行块111和边缘行块117中的字线的行解码器120同时激活。
在选择边缘行块117时，开关118可以将局部感测放大器116b与偶全局数据线GIOe电连接。相比之下，在选择内部行块(例如除了边缘行块111和117之外的行块的任何选择)时，开关118可以将局部感测放大器116b与奇全局数据线GIOo电连接。即使形成偶数个行块，通过开关118避免了全局数据线GIO上的数据冲突。这里，可以响应于行地址和/或通过检测放置在单元阵列110a的边缘处的行块的激活来生成用于控制开关118的选择信号SEL。
图4A和图4B是示出图3的开关118的示例性结构的电路图。图4A和图4B的开关可以用于向存储器阵列110读取和写入数据。然而，在一些实现中，图4A的开关118a可以用于在边缘行块中写入数据，并且与图4B中的用于从边缘行块读取数据的开关118b一起使用。
参考图4A，开关118a可以包括偶开关118a_0和奇开关118a_1。偶开关118a_0响应于偶选择信号SEL0和SEL0_CONV，将对应于全局数据线GIOe的集合中的一个偶全局数据线GIOe的偶全局数据线对GIO0/GIO0B(例如，作为差分信号被提供)的数据提供给局部感测放大器(LSA)116b。除了偶开关118a_0之外，开关118a还可以包括用于将偶全局数据线对GIO2/GIO2B、GIO4/GIO4B等(对应于图3中的全局数据线GIOe的集合中的其他全局数据线GIOe)连接到局部感测放大器116b的偶开关118a_2、118a_4等。然而，为了便于描述在图4A中仅示出了一个偶开关118a_0。
当所选择的字线在边缘行块117中时，可以激活偶选择信号SEL0和SEL0_CONV之一。SEL0或SEL0_CONV中的哪一个被激活可取决于所选择的存储器单元是否应具有存储在其中的互补值(complementary value)。如果偶选择信号SEL0被激活并且偶选择信号SEL0_CONV被去激活，则NMOS晶体管N1和N2接通，并且NMOS晶体管N3和N4断开。在这种情况下，从全局数据线对GIO0/GIO0B提供的数据被传送到局部数据线对LIO0/LIO0B。相比之下，如果偶选择信号SEL0被去激活并且偶选择信号SEL0_CONV被激活，则NMOS晶体管N1和N2断开，并且NMOS晶体管N3和N4接通。在这种情况下，提供给全局数据线对GIO0/GIO0B的数据被反转并传送到局部数据线对LIO0/LIO0B。局部数据线对LIO0/LIO0B可以连接到局部感测放大器LSA3，以连接(例如，选择性地连接)到局部I/O线LIO之一和位线感测放大器块BLSA_BLK3中的对应位线感测放大器116a。局部I/O线LIO中的每一个可以是一对线，以便以差分信号的形式在位线感测放大器BLSA与局部感测放大器LSA(例如，112b、114b、116b)之间提供数据。替选地，局部感测放大器LSA(例如，112b、114b、116b)可以将来自全局IO线GIOe和GIOo的差分信号转换成单端(single ended)信号。
奇开关118a_1响应于奇选择信号SEL1和SEL1_CONV，将奇全局数据线对GIO1/GIO1B的数据(即，作为差分信号被提供)提供给局部感测放大器(LSA)116b。除了奇开关118a_1之外，开关118a还可以包括用于将奇全局数据线对GIO3/GIO3B、GIO5/GIO5B等连接到局部感测放大器116b的奇开关118a_3、118a_5等。然而，为了便于描述在图4A中仅示出了一个奇开关118a_1。这些全局数据线对中的每一个可以对应于图3中的全局数据线集合GIOo中的奇全局数据线。当激活的字线不是边缘行块117的一部分时(例如，当激活的字线是行块115的一部分时)，可以激活奇选择信号SEL1和SEL1_CONV之一。哪个奇选择信号SEL1或SEL1_CONV被激活可取决于所选择的存储器单元是否应具有存储在其中的互补值。
如果奇选择信号SEL1被激活并且奇选择信号SEL1_CONV被去激活，则NMOS晶体管N5和N6接通，使得从全局数据线对GIO1/GIO1B提供的数据被传送到局部数据线对LIO1/LIO1B，并且NMOS晶体管N7和N8断开。相比之下，如果奇选择信号SEL1_CONV被激活，则NMOS晶体管N5和N6断开，并且NMOS晶体管N7和N8接通。在这种情况下，提供给全局数据线对GIO1/GIO1B的数据被反转并传送到局部数据线对LIO1/LIO1B。
在数据写入操作中选择边缘行块的情况下，为了将局部感测放大器116b连接到偶全局数据线GIOe，每对偶选择信号SEL0/SEL0_CONV、SEL2/SEL2_CONV、SEL4/SEL4_CONV等中的一对被激活，并且奇选择信号SEL1/SEL1_CONV、SEL3/SEL3_CONV、SEL5/SEL5_CONV等被去激活。在这种情况下，奇开关118a_1、118a_3、118a_5等断开，因此奇全局数据线对GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B等与局部感测放大器116b被电断连(electricallyconnected)。相比之下，偶开关118a_0、118a_2、118a_4等接通，因此偶全局数据线对GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B等与局部感测放大器116b彼此电连接，并且可以在之间传递数据信号。
参考图4B，开关118b可以包括偶开关118b_0和奇开关118b_1。在读取操作中，如果局部使能信号LSA_SRC被激活，则NMOS晶体管N15和N20接通，因此开关118b被激活。在读取操作中，从局部感测放大器116b向全局数据线GIOe/GIOo提供数据就足够了。因此，不需要像写入操作那样取决于位线位置而分开选择信号。
偶开关118b_0响应于选择信号SEL0反转局部感测放大器(LSA)116b的局部数据线对LIO0/LIO0B的数据，并将反转的数据传送到全局数据线对GIO0/GIO0B。除了偶开关118b_0之外，开关118b还可以包括用于将局部数据线对LIO2/LIO2B、LIO4/LIO4B、LIO6/LIO6B等的数据的反转的版本传送到偶全局数据线对GIO2/GIO2B、GIO4/GIO4B、GIO6/GIO6B等的偶开关118b_2、118b_4、118b_6等。然而，为了便于描述在图4B中仅示出了一个偶开关118b_0。
如果边缘行块(例如，117)被选择，则可以激活局部使能信号LSA_SRC和偶选择信号SEL0，并且可以去激活奇选择信号SEL1。在这种情况下，偶开关118b_0的NMOS晶体管N11和N12接通，并且奇开关118b_1的NMOS晶体管N16和N17断开。因此，局部数据线对LIO0/LIO0B和奇全局数据线对GIO1/GIO1B电分离(electrically separated)。然而，由于NMOS晶体管N11和N12接通，所以根据局部数据线对LIO0/LIO0B的数据值开关(switch)NMOS晶体管N13和N14。如此，局部数据线对LIO0/LIO0B的数据值被反转并传送到偶全局数据线对GIO0/GIO0B。
相比之下，如果未放置在单元阵列110b的边缘处的行块(例如，115)被选择，则可以激活局部使能信号LSA_SRC和奇选择信号SEL1、SEL3、SEL5等，并且可以去激活偶选择信号SEL0、SEL2、SEL4等。在这种情况下，偶开关118b_0的NMOS晶体管N11和N12断开，并且奇开关118b_1的NMOS晶体管N16和N17接通。因此，局部数据线对LIO0/LIO0B和偶全局数据线对GIO0/GIO0B电分离。然而，由于NMOS晶体管N16和N17接通，所以根据局部数据线对LIO0/LIO0B的数据值开关NMOS晶体管N18和N19。如此，局部数据线对LIO0/LIO0B的数据值被反转并传送到奇全局数据线对GIO1/GIO1B。
在数据读取操作中选择边缘行块的情况下，为了将局部感测放大器116b连接到偶全局数据线GIOe，偶选择信号SEL0、SEL2、SEL4等被激活，并且奇选择信号SEL1、SEL3、SEL5等被去激活。在这种情况下，奇开关118b_1、118b_3、118b_5等断开，因此奇全局数据线对GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B等与局部感测放大器116b彼此电分离。相比之下，偶开关118b_0、118b_2、118b_4等接通，因此偶全局数据线对GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B等与局部感测放大器116b彼此电连接。
图5A和图5B是示出图3的开关的另一示例的电路图。图5A示出了用于在边缘行块中写入数据的开关118c的结构，并且图5B示出了用于从边缘行块读取数据的开关118d的结构。图5A和图5B示出了图4A和图4B的结构的简化电路。
参考图5A，开关118c可以包括偶开关118c_0和奇开关118c_1。偶开关118c_0响应于偶选择信号SEL0，将对应于一条偶全局数据线GIOe的偶全局数据线对GIO0/GIO0B的数据提供给局部感测放大器(LSA)116b。除了偶开关118c_0之外，开关118c还可以包括用于将偶全局数据线对GIO2/GIO2B、GIO4/GIO4B等连接到局部感测放大器116b的偶开关118c_2、118c_4等。然而，为了便于描述在图5A中仅示出了一个偶开关118c_0。
奇开关118c_1响应于奇选择信号SEL1将奇全局数据线对GIO1/GIO1B的数据提供给局部感测放大器(LSA)116b。除了奇开关118c_1之外，开关118c还可以包括用于将奇全局数据线对GIO3/GIO3B、GIO5/GIO5B等连接到局部感测放大器116b的奇开关118c_3、118c_5等。然而，为了便于描述在图5A中仅示出了一个奇开关118c_1。
如果奇选择信号SEL1被激活并且偶选择信号SEL0被去激活，则NMOS晶体管N3和N4接通，并且NMOS晶体管N5和N6断开。在这种情况下，从奇全局数据线对GIO1/GIO1B提供的数据被传送到局部数据线对LIO0/LIO0B。相比之下，如果奇选择信号SEL1被去激活并且偶选择信号SEL0被激活，则NMOS晶体管N3和N4断开，并且NMOS晶体管N5和N6接通。在这种情况下，从偶全局数据线对GIO0/GIO0B提供的数据被传送到局部数据线对LIO0/LIO0B。
在数据写入操作中选择边缘行块的情况下，为了将局部感测放大器116b连接到偶全局数据线GIOe，偶选择信号SEL0、SEL2、SEL4等被激活，并且奇选择信号SEL1、SEL3、SEL5等被去激活。在这种情况下，奇开关118c_1、118c_3、118c_5等断开，因此奇全局数据线对GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B等和局部感测放大器116b彼此电分离。相比之下，偶开关118c_0、118c_2、118c_4等接通，因此偶全局数据线对GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B等和局部感测放大器116b可以彼此电连接。
参考图5B，开关118d可以包括偶开关118d_0和奇开关118d_1。在读取操作中，如果局部使能信号LSA_SRC被激活，则NMOS晶体管N15接通，因此开关118d被激活。
偶开关118d_0响应于选择信号SEL0反转(invert)局部感测放大器(LSA)116b的局部数据线对LIO0/LIO0B的数据，并将反转的数据传送到偶全局数据线对GIO0/GIO0B。除了偶开关118d_0之外，开关118d还可以包括用于将局部数据线对LIO2/LIO2B、LIO4/LIO4B、LIO6/LIO6B等的数据的反转版本传送到偶全局数据线对GIO2/GIO2B、GIO4/GIO4B、GIO6/GIO6B等的偶开关118d_2、118d_4、118d_6等。然而，为了便于描述在图5B中仅示出了一个偶开关118d_0。
如果边缘行块(例如，117)被选择，则可以激活局部使能信号LSA_SRC和偶选择信号SEL0，并且可以去激活奇选择信号SEL1。在这种情况下，偶开关118d_0的NMOS晶体管N11和N12接通，并且奇开关118d_1的NMOS晶体管N16和N17断开。因此，局部数据线对LIO0/LIO0B和奇全局数据线对GIO1/GIO1B电分离。然而，由于NMOS晶体管N11和N12接通，所以根据局部数据线对LIO0/LIO0B的数据值开关NMOS晶体管N13和N14。如此，局部数据线对LIO0/LIO0B的数据值被反转并传送到偶全局数据线对GIO0/GIO0B。
相比之下，如果未放置在单元阵列110b的边缘处的行块(例如，115)被选择，则可以激活局部使能信号LSA_SRC和奇选择信号SEL1、SEL3、SEL5等，并且可以去激活偶选择信号SEL0、SEL2、SEL4等。在这种情况下，偶开关118d_0的NMOS晶体管N11和N12断开，并且奇开关118d_1的NMOS晶体管N16和N17接通。因此，局部数据线对LIO0/LIO0B和奇全局数据线对GIO0/GIO0B电分离。然而，由于NMOS晶体管N16和N17接通，所以根据局部数据线对LIO0/LIO0B的数据值开关NMOS晶体管N13和N14。如此，局部数据线对LIO0/LIO0B的数据值被反转并传送到奇全局数据线对GIO1/GIO1B。
在数据读取操作中选择边缘行块的情况下，为了将局部感测放大器116b连接到偶全局数据线GIOe，偶选择信号SEL0、SEL2、SEL4等被激活，并且奇选择信号SEL1、SEL3、SEL5等被去激活。在这种情况下，奇开关118d_1、118d_3、118d_5等断开，因此奇全局数据线对GIO1/GIO1B、GIO3/GIO3B、GIO5/GIO5B等和局部感测放大器116b彼此电分离。相比之下，偶开关118d_0、118d_2、118d_4等接通，因此偶全局数据线对GIO0/GIO0B、GIO2/GIO2B、GIO4/GIO4B等和局部感测放大器116b彼此电连接。
上面参考图4A、图4B、图5A和图5B描述了开关118的各种示例。然而，开关118的配置或功能不限于上述示例。可以很好地理解，当选择边缘行块117时，各种改变用于选择全局数据线GIOe和GIOo的开关118的配置。将理解，关于图4A、图4B、图5A和图5B描述的各种选择信号在图3中可以一般地表示为选择信号SEL，并且可以由行解码器120对行地址进行解码生成，更具体地，响应于行地址是否识别要在边缘行块117中激活的字线。
图6是示出根据本发明构思的实施例的选择全局数据线的方法的流程图。参考图6，本发明构思的开关118可以在选择边缘行块时以及在选择非边缘行块时，改变局部感测放大器LSA与全局数据线GIOe/GIOo之间的数据路径。
在操作S110中，可以由行解码器120接收行地址。替选地，可以将要通过行地址激活的行块的信息提供给开关118。
在操作S120中，确定要通过行地址激活的行块是边缘行块还是非边缘行块。如果确定要激活的行块是非边缘行块(否)，则过程进行到操作S140。相比之下，如果确定要激活的行块是边缘行块(是)，则过程进行到操作S130。在一些示例中，操作S120可以确定行地址是否对应于要在特定行块(例如存储器阵列的边缘行块之一)中激活的字线。
在操作S130中，开关118连接局部感测放大器116b和偶全局数据线GIOe。在作为读取操作的目标的字线被激活的情况下，开关118可以将从边缘行块117的存储器单元感测的、并且由局部感测放大器116b锁存的数据传送到偶全局数据线GIOe。在作为写入操作的目标的字线被激活的情况下，偶全局数据线GIOe和局部感测放大器116b可以通过开关118连接，使得输入到偶全局数据线GIOe的写入数据被提供给局部感测放大器116b。
在操作S140中，开关118连接局部感测放大器116b和奇全局数据线GIOo。在读取操作中，从边缘行块117的存储器单元感测的并且由局部感测放大器116b锁存的数据可以通过开关118提供给奇全局数据线GIOo。在写入操作中，奇全局数据线GIOo和局部感测放大器116b可以通过开关118连接，使得输入到奇全局数据线GIOo的写入数据被提供给局部感测放大器116b。
上面描述了一种数据路径选择方法，其中根据输入行地址是用于选择边缘行块的地址还是用于选择非边缘行块的地址来选择偶全局数据线GIOe或奇全局数据线GIOo。
图7是示出根据本发明构思的另一实施例的数据路径的配置的框图。参考图7，单元阵列110b包括将数据输出到边缘全局数据线GIO_Edge的局部感测放大器116b。DRAM设备100还包括复用器119，其取决于选择信号SEL将边缘全局数据线GIO_Edge连接到偶全局数据线GIOe或奇全局数据线GIOo。可以响应于由行解码器120接收的行地址生成选择信号SEL，例如作为由行解码器120对行地址中的全部或部分进行解码的结果。
如果非边缘行块115被行解码器120(参考图1)选择，则非边缘行块115的字线被激活。存储在所选择的非边缘行块115中的数据由位线感测放大器114a和位线感测放大器116a感测。感测的数据被输出到局部感测放大器114b和局部感测放大器116b。局部感测放大器114b可以将数据输出到偶全局数据线GIOe’，并且局部感测放大器116b可以将数据输出到奇全局数据线GIOo’。在这种情况下，复用器119可以将偶全局数据线GIOe’的数据输出到输出侧的偶全局数据线GIOe，并且可以将奇全局数据线GIOo’的数据输出到输出侧的奇全局数据线GIOo。
相比之下，如果边缘行块111和117被行解码器120选择，则边缘行块111的数据可以通过局部感测放大器112b被提供给奇全局数据线GIOo’。相比之下，边缘行块117的数据可以通过局部感测放大器116b被提供给边缘全局数据线GIO_Edge。在这种情况下，取决于选择信号SEL，复用器119可以将连接到局部感测放大器112b的奇全局数据线GIOo’连接到奇全局数据线GIOo，并且可以将连接到局部感测放大器116b的边缘全局数据线GIO_Edge连接到偶全局数据线GIOe。
在本发明构思的单元阵列110中形成用于提供边缘行块117的数据路径的附加边缘全局数据线GIO_Edge，并且数据路径可以由形成在外围电路区域中的复用器119调整。因此，在难以在单元阵列110中添加电路的情况下，可以通过形成在外围电路区域中的复用器119来切换数据路径。
图8是示出图7的单元阵列的详细结构的框图。参考图8，在输入/输出感测放大器150的输入侧提供复用器119，复用器119取决于选择信号SEL将边缘全局数据线GIO_Edge连接到偶全局数据线GIOe或奇全局数据线GIOo。
行块111、113、115和117中的每一个可以包括在多个字线WL和多个位线BL和BLB的交叉点处的多个存储器单元。示出了四个行块111、113、115和117来描述提供偶数个行块的情况。然而，本发明构思可以不限于此。也就是说，可以提供行块111、113、115和117，其数量是2或更大的偶数。行块111、113、115和117以及位线感测放大器112a、114a和116a与图3的那些基本相同。因此，这里将不重复行块111、113、115和117以及位线感测放大器112a、114a和116a的配置或功能。
如果非边缘行块113(例如，未放置在单元阵列110的边缘处的内部行块)被行解码器120选择，则非边缘行块113的字线WL可以被激活。形成在非边缘行块113中的一些位线BL(虚线)连接到位线感测放大器112a。非边缘行块(R_BLK2)113中的一些位线BL(实线)连接到位线感测放大器114a。存储在连接到所选择的非边缘行块113中的激活的字线的一行存储器单元中的数据由位线感测放大器112a和位线感测放大器114a感测。感测的数据被输出到局部感测放大器112b和局部感测放大器114b。局部感测放大器112b将数据输出到奇全局数据线GIOo’，并且局部感测放大器114b将数据输出到偶全局数据线GIOe’。在这种情况下，复用器119可以将奇全局数据线GIOo’和偶全局数据线GIOe’连接到与输入/输出感测放大器150连接的奇全局数据线GIOo和偶全局数据线GIOe。
相比之下，放置在单元阵列110的边缘处的边缘行块111和117可以被行解码器120选择。在这种情况下，边缘行块111和117的每一个中的字线WL可以被激活。形成在边缘行块111中的位线BL连接到位线感测放大器112a。而且，形成在边缘行块117中的位线连接到位线感测放大器116a。在这种情况下，连接到所选择的边缘行块111中的激活的字线的存储器单元的数据由位线感测放大器112a感测，并且感测的数据通过局部数据线LIO被提供给局部感测放大器112b。局部感测放大器112b将数据输出到奇全局数据线GIOo’。另外，连接到所选择的边缘行块117中激活的字线的存储器单元的数据由位线感测放大器116a中的一部分感测，并且感测的数据通过局部数据线LIO被提供给局部感测放大器116b。局部感测放大器116b将所选择的边缘行块117的数据输出到边缘全局数据线GIO_Edge。在这种情况下，复用器119可以连接边缘全局数据线GIO_Edge和偶全局数据线GIOe。因此，边缘行块111和117的数据被同时提供给输入/输出感测放大器150而没有冲突。
图9是示出根据本发明构思的实施例的便携式终端的框图。参考图9，根据本发明构思的实施例的便携式终端1000包括图像处理单元1100、无线收发器单元1200、音频处理单元1300、PMIC 1400、DRAM 1500、用户界面1600和控制器1700。
图像处理单元1100可以包括透镜1110、图像传感器1120、图像处理器1130和显示单元1140。无线收发器单元1200包括天线1210、收发器1220和调制器/解调器(调制解调器)1230。音频处理单元1300包括音频处理器1310、麦克风1320和扬声器1330。这里，DRAM 1500可以用作便携式终端1000的工作存储器。此外，DRAM 1500可以用作便携式终端1000的缓冲存储器。用户界面1600可以是用于接收用户输入信号的组件。
这里，DRAM 1500可以是关于其他实施例描述的DRAM，并且可以包括开放位线结构的位线感测放大器BLSA。而且，DRAM 1500可以包括图2的开关118和/或图7的复用器119，使得即使提供偶数个行块，边缘行块的数据也不会冲突。
图10是示出根据本发明构思的实施例的计算系统的框图。参考图10，计算系统2000包括处理器2100、输入/输出集线器2200、输入/输出控制器集线器2300、至少一个DRAM模块2400和图形卡2500。这里，计算系统2000可以是个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视(TV)、机顶盒、音乐播放器、便携式游戏机和导航系统中的任何一种。
处理器2100可以执行各种计算功能，例如特定计算或任务。例如，处理器2100可以是微处理器或中央处理单元(CPU)。处理器2100可以包括单个处理器核，或者可以包括多个处理器核(或多核)。例如，处理器2100可以包括多核，诸如双核、四核、六核等。此外，图10中示出了包括一个处理器2100的计算系统2000，但是计算系统2000可以包括多个处理器。此外，处理器2100还可以包括放置在处理器2100内部或外部的高速缓存存储器。
处理器2100可以包括控制DRAM模块2400的操作的存储器控制器2150。包括在处理器2100中的存储器控制器2150被称为“集成电路存储器控制器(IMC)”。存储器控制器2150与DRAM模块2400之间的存储器接口可以用包括多个信号线的一个通道或多个通道来实现。而且，一个或多个DRAM模块可以与每个通道连接。存储器控制器2150可以放置在输入/输出集线器2200内。包括存储器控制器2150的输入/输出集线器2200可以被称为“存储器控制器集线器(MCH)”。
DRAM模块2400可以包括存储从存储器控制器2150提供的数据的多个DRAM设备。每个DRAM设备可以用如关于其他实施例所描述的DRAM设备(例如图1的100)实现。
输入/输出集线器2200可以管理处理器2100与诸如图形卡2500的设备之间的数据传输。输入/输出集线器2200可以通过各种方式的接口连接到处理器2100。例如，输入/输出集线器2200和处理器2100可以通过各种标准的接口连接，例如前端总线(FSB)、系统总线、超传输、闪电数据传输(LDT)、快速路径互连(QPI)、公共系统接口(CSI)等。在图10中示出包括一个输入/输出集线器2200的计算系统2000，但是计算系统2000可以包括多个输入/输出集线器。
输入/输出集线器2200可以提供与设备的各种接口。例如，输入/输出集线器2200可以提供加速图形端口(AGP)接口、外围组件高速接口(PCIe)、通信流式架构(CSA)接口等。
图形卡2500可以通过AGP或PCIe与输入/输出集线器2200连接。图形卡2500可以控制用于显示图像的显示设备(未示出)。图形卡2500可以包括用于处理图像数据的内部处理器和内部半导体存储器设备。根据实施例，输入/输出集线器2200可以包括放置在输入/输出集线器2200外部的图形卡2500，或者可以包括图形卡而不是图形卡2500。包括在输入/输出集线器2200中的图形设备可以被称为“集成图形”。而且，包括存储器控制器和图形设备的输入/输出集线器2200可以被称为“图形和存储器控制器集线器(GMCH)”。
输入/输出控制器集线器2300可以执行数据缓冲和接口仲裁，以允许各种系统接口有效地操作。输入/输出控制器集线器2300可以通过内部总线与输入/输出集线器2200连接。例如，输入/输出集线器2200和输入/输出控制器集线器2300可以通过直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等连接。
输入/输出控制器集线器2300可以提供与外围设备的各种接口。例如，输入/输出控制器集线器2300可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
根据实施例，处理器2100、输入/输出集线器2200和输入/输出控制器集线器2300可以用单独的芯片集或集成电路来实现，或者处理器2100、输入/输出集线器2200和输入/输出控制器集线器2300中的两个或更多个可以用一个芯片集来实现。
根据本发明构思的实施例，可以提供具有数据输入/输出结构的半导体存储器设备，其中即使提供偶数个行块也不会发生数据冲突。这可以改善各种设计，可以有效地使用半导体存储器的单元阵列和芯片区域。
尽管已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员而言将明白在不脱离如所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种半导体存储器设备，包括：
单元阵列，包括第一行块和第二行块；
位线感测放大器块，被配置为感测存储在第一行块和第二行块中的所选择的行块中的数据，所述位线感测放大器块包括多个位线感测放大器；
局部感测放大器，被配置为锁存从位线感测放大器块传送的感测的数据；以及
开关，被配置为响应于选择信号将局部感测放大器连接到第一全局数据线和第二全局数据线中的所选择的全局数据线，
其中，第二行块位于单元阵列的第一边缘处，并且
其中，当第一行块被激活时，开关将局部感测放大器与第一全局数据线连接，并且当第二行块被激活时，开关将局部感测放大器与第二全局数据线连接。
2.如权利要求1所述的半导体存储器设备，其中，所述位线感测放大器中的每一个连接到布置在第一行块中的对应的位线和布置在第二行块中的对应的位线。
3.如权利要求1所述的半导体存储器设备，还包括：
与第二行块同时激活的第三行块；
第二位线感测放大器块，被配置为感测存储在第三行块中的第二数据，所述第二位线感测放大器块包括多个第二位线感测放大器；以及
第二局部感测放大器，被配置为将从第二位线感测放大器块传送的第二数据输出到第一全局数据线。
4.如权利要求3所述的半导体存储器设备，其中，所述第三行块位于与所述单元阵列的第一边缘相对的所述单元阵列的第二边缘处。
5.如权利要求1所述的半导体存储器设备，其中，所述选择信号是响应于第二行块的字线的激活而生成的，使得开关与局部感测放大器和第二全局数据线连接。
6.如权利要求1所述的半导体存储器设备，还包括：
行解码器，被配置为响应于所接收的行地址生成选择信号。
7.如权利要求1所述的半导体存储器设备，
其中，所述单元阵列由通过位线感测放大器块彼此分开的多个行块形成，
其中，所述行块的数量是偶数。
8.如权利要求1所述的半导体存储器设备，其中，所述位线感测放大器块的多个位线感测放大器中的每一个连接到两条位线，以形成开放位线结构。
9.一种半导体存储器设备，其包括第一全局数据线和第二全局数据线，该半导体存储器设备包括：
第一边缘行块，形成单元阵列的一端；
第二边缘行块，形成单元阵列的相对端；
第一内部行块，设置在第一边缘行块与第二边缘行块之间；
第一局部感测放大器，被配置为将从第一边缘行块感测的第一数据输出到第一全局数据线；
第二局部感测放大器，被配置为将从第二边缘行块感测的第二数据输出到边缘全局数据线；
第三局部感测放大器，被配置为将从第一内部行块感测的第三数据输出到第二全局数据线；以及
复用器，被配置为响应于选择信号而选择性地将第一全局数据线、第二全局数据线和边缘全局数据线中的两个与输入/输出感测放大器连接。
10.如权利要求9所述的半导体存储器设备，还包括：
行解码器，被配置为响应于行地址生成选择信号。
11.如权利要求9所述的半导体存储器设备，其中，所述复用器被配置为响应于对所述第一内部行块的选择而将第一全局数据线和第二全局数据线与输入/输出感测放大器连接。
12.如权利要求9所述的半导体存储器设备，其中，所述复用器被配置为响应于第一边缘行块或第二边缘行块被选择而将第一全局数据线和边缘全局数据线与输入/输出感测放大器连接。
13.如权利要求9所述的半导体存储器设备，还包括：
行解码器，被配置为同时选择第一边缘行块和第二边缘行块。
14.如权利要求9所述的半导体存储器设备，还包括：
第一位线感测放大器，被配置为感测第一边缘行块并将从第一边缘行块感测的结果作为第一数据提供给第一局部感测放大器；以及
第二位线感测放大器，被配置为感测第二边缘行块并将从第二边缘行块感测的结果作为第二数据提供给第二局部感测放大器，
其中，第一位线感测放大器和第二位线感测放大器各自连接到开放位线结构中的两个对应的位线。
15.如权利要求9所述的半导体存储器设备，其中，所述复用器被形成在单元阵列的外围区域中。
16.一种半导体存储器设备的数据路径配置方法，包括：
接收用于选择包括在单元阵列中的多个行块中的至少一个的地址；
确定地址是否对应于单元阵列的多个行块中的边缘行块；以及
取决于确定结果将对应于所选择的至少一个行块的局部感测放大器连接到偶全局数据线或奇全局数据线。
17.如权利要求16所述的数据路径配置方法，
其中，边缘行块对应于放置在单元阵列的相对侧的第一边缘行块和第二边缘行块中的至少一个，以及
其中，选择第一边缘行块和第二边缘行块。
18.如权利要求17所述的数据路径配置方法，
其中，所述连接局部感测放大器包括将存取第一边缘行块的第一局部感测放大器连接到偶全局数据线，以及将存取第二边缘行块的第二局部感测放大器连接到奇全局数据线。
19.如权利要求16所述的数据路径配置方法，其中，包括在单元阵列中的位线感测放大器连接到具有开放位线结构的位线。
20.如权利要求16所述的数据路径配置方法，
其中，所述单元阵列由通过位线感测放大器块彼此分开的多个行块形成，
其中，所述行块的数量是偶数。
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