CN105814636B - 用于识别存储于存储器单元阵列中的极值的设备及方法 - Google Patents

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Abstract

本发明包含与使用感测电路识别极值相关的设备及方法。实例方法可包含确定在存储器阵列中存储为向量的N个数据值的集合的极值的位置。确定所述极值的所述位置的操作的数目可相对于值N保持恒定。所述方法可包含基于所述极值的所述经确定的位置通过读取耦合到所述感测线的存储器单元而确定所述极值。

Description

用于识别存储于存储器单元阵列中的极值的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定地说，涉及与识别存储于存储器单元阵列中的极值有关的设备及方法。
背景技术
存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等等)，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)。非易失性存储器可通过在不供电时保留存储的数据而提供持久数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变式存储器(例如，相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM))。
电子系统常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将所执行的指令的结果存储到适当位置。处理器可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块(在本文中称为功能单元电路(FUC))，其可用来通过执行逻辑运算(例如，对数据(例如，一或多个操作数)的AND、OR、NOT、NAND、NOR及XOR运算)执行指令。例如，FUC可用来执行算术运算，例如对操作数的加、减、乘及/或除。
提供指令以供FUC执行可涉及电子系统中的数个组件。可(例如)通过处理资源(例如控制器及/或主机处理器)产生指令。数据(例如，将对其执行指令的操作数)可存储于FUC可存取的存储器阵列中。在FUC开始对数据执行指令之前，指令及/或数据可从存储器阵列检索且定序及/或缓冲。此外，由于可通过FUC按一或多个时钟循环执行不同类型的操作，还可定序及/或缓冲指令及/或数据的中间结果。
执行指令(例如，作为程序执行的部分)可涉及执行操作(例如比较操作)，且结果可提供(例如，报告)到处理资源(例如，作为算法的执行流程)。比较操作可包含识别N个数据值的集合的极值(例如，最大值及/或最小值)。归因于每一元素与至少另一个值的比较来确定哪个较大及/或较小，比较操作的数目可为O(N)个操作。
附图说明
图1是根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图2说明根据本发明的数个实施例的耦合到感测电路的存储器阵列的部分的示意图。
图3说明根据本发明的数个实施例的耦合到感测电路的存储器阵列的部分的示意图。
图4说明根据本发明的数个实施例的用于识别极值的方法的实例。
图5说明根据本发明的数个实施例的用于识别极值的方法的实例。
具体实施方式
本发明包含与识别存储于存储器阵列中的极值(例如，最大值或最小值)相关的设备及方法。实例方法可包含确定存储器阵列中存储为向量(例如，位向量)的N个数据值的集合的极值的位置。极值的位置的确定可包含相对于N的值保持恒定的数个操作。例如，用于确定存储器阵列中存储为向量的十个数据值的极值的操作数目可与用于确定所述存储器阵列中存储为向量的一百个数据值的极值的操作数目相同。方法可包含通过读取耦合到感测线的存储极值的存储器单元而确定极值的值。
本发明的数个实施例可提供益处，例如确定极值(例如，最大值及/或最小值)的位置及确定极值。例如，数个实施例可提供确定存储器阵列中哪个感测线耦合到存储极值的存储器单元，其中每一感测线耦合到存储代表十进制(10)数值的位向量的相应多个存储器单元。耦合到存储最高有效数据(例如，位数据)的存储器单元的存取线是指耦合到存储最高索引的位向量的数据值的存储器单元的存取线。例如，位向量01可代表数值十进制(10)值“1”，同时位向量11可代表数值十进制(10)值3。在这两种情况(即，位向量01及11)中，二进制数据值“1”存储于对应于最高索引的位向量的存储器单元中。在定位极值(例如，最大值)时，可确定耦合到存储目标数据值的存储器单元的最高索引存取线。最大值及/或最小值的此识别可与执行数个逻辑运算(例如，AND、NOT、NOR、NAND、XOR等等)相关联。然而，实施例不限于此类实例。
可通过相对于数个存取线的数据累加(例如，见图3所讨论的累加器)执行数个逻辑运算。例如，可执行确定目标数据值(例如，当确定最大值时，目标数据值为二进制1；及/或当确定最小值时，目标数据值为二进制0)是否存储于耦合到存取线的存储器单元中。例如，如果由存储于耦合到图2中的感测线205-2的存储器单元中的位向量0011代表十进制(10)数值，且目标数据值是“1”，那么对应于耦合到存储目标数据值的存储器单元的位向量的最高索引存取线将是存取线204-3(由于其耦合到存储器单元203-10，存储器单元203-10存储位向量中的第一个“1”)。
在本发明的下列详细描述中，参照形成本发明的部分的附图，且其中通过说明的方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且将理解在不脱离本发明的范围的情况下，可利用其它实施例及可做出过程修改、电修改及/或结构修改。如在本文中所使用，指示符“N”、“P”、“R”等等(尤其相对于图式中的参考数字)可指示可包含如此指示的数个特定特征。如在本文中所使用，“数个”特定事物可指一或多个此类事物(例如，数个存储器阵列可指一或多个存储器阵列)。
图在本文中遵循编号惯例，其中第一个数字(或前几个数字)对应于图式编号，且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。例如，130可指图1中的参考元件“30”，且类似元件可在图2中称为230。将了解，在本文的各种实施例中展示的元件可经添加、交换及/或消除以提供本发明的数个额外实施例。另外，将了解，在图中所提供的元件的比例及相对尺度意在说明本发明的特定实施例，且不应以限制意义理解。
图1是根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如在本文中所使用，存储器装置120、存储器阵列130及/或感测电路150还可单独被视为“设备”。
系统100包含耦合到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统(例如个人膝上型计算机、台式计算机、数码相机、移动电话或存储卡读卡器，此外尚有各种其它类型的主机)。主机110可包含系统主板及/或底板，且可包含数个处理资源(例如，一或多个处理器、微处理器或一些其它类型的控制电路)。系统100可包含单独集成电路或主机110与存储器装置120两者可在相同集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其部分。虽然在图1中展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但是本发明的实施例可在非冯·诺依曼架构中(例如，图灵(Turing)机)实施，所述架构可不包含经常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等等)。
为了清晰起见，系统100已经简化以主要关注与本发明具有特定关联的特征。存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置于由存取线(在本文中称为行线、字线或选择线)耦合的行及由感测线(在本文中称为位线、数字线或数据线)耦合的列中的存储器单元。虽然在图1中展示单一阵列130，但是实施例并非如此限制。例如，存储器装置120可包含数个阵列130(例如，数个DRAM单元库(banks of DRAM cells))。结合图2及3描述实例DRAM阵列。
存储器装置120包含地址电路142来锁存在I/O总线156(例如，数据总线)上通过I/O电路144所提供的地址信号。地址信号由行解码器146及列解码器152接收且解码以存取存储器阵列130。可通过使用感测电路150来感测在感测线上的电压/或电流改变而从存储器阵列130读取数据。感测电路150可读取且锁存来自存储器阵列130的一页(例如，行)数据。I/O电路144可用来在I/O总线156上与主机110进行双向数据通信。写入电路148用于将数据写入存储器阵列130。
控制电路140解码从主机110通过控制总线154提供的信号。这些信号可包含用来控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、序列发生器或某种其它类型的控制器(例如，裸片上控制器)。
在下文中结合图2、3及4进一步描述感测电路150的实例。例如，在数个实施例中，感测电路150可包括数个感测放大器(例如，在图2中展示的感测放大器206-1、……、206-U或在图3中展示的感测放大器306)及数个累加器(例如，图2中展示的累加器231-1到231-X及图3中展示的累加器331)。如图3中说明，累加器可包括交叉耦合的晶体管，所述晶体管可充当数据锁存器且可耦合到用于执行数个逻辑运算(例如，AND、NOT、NOR、NAND、XOR等等)的其它感测电路。在数个实施例中，感测电路(例如，150)可用来使用存储于阵列130中的数据作为输入而执行AND运算且将逻辑运算的结果回存到阵列130中，而不经由感测线地址存取传送(例如，不发射列解码信号)。如此，可在阵列130内使用感测电路150执行各种计算功能，而非通过感测电路外部的处理资源(例如，通过与主机110及/或其它处理电路(例如定位于装置120上(例如，在控制电路140或别处上)的ALU电路)相关联的处理器)而执行各种计算功能。在各种先前方法中，与操作数相关联的数据(例如)将经由感测电路从存储器读取且经由局部I/O线提供到外部ALU电路。外部ALU电路将使用操作数来执行计算功能，且经由局部I/O线将结果传送回到阵列。相比之下，在本发明的数个实施例中，感测电路(例如，150)可经配置以对存储于存储器(例如，阵列130)中的数据执行逻辑运算，且将结果存储到存储器，而不启用耦合到感测电路的单独局部I/O线。例如，局部I/O可行进离开阵列130的芯片边界到芯片的其它部分或在集成电路中到除阵列外的组件。
图2说明根据本发明的数个实施例的耦合到感测电路的存储器阵列201的部分的示意图。存储器阵列201的存储器单元(大体称为存储器单元203)经布置于耦合到存取线(例如，字线)204-1、204-2、204-3、204-4及204-5的行及耦合到感测线(例如，数字线)205-1、205-2、205-3、205-4、205-S的列中。例如，存取线204-1包含单元203-1、203-2、203-3、203-4……203-T。存储器阵列201不限于特定数目个存取线及/或感测线。虽然未说明，但是存储器单元的每一列可与一对对应互补感测线相关联。
存储器单元的每一列可耦合到感测放大器206-1、206-2、206-3、206-4、……、206-U。感测放大器206-1到206-U经由晶体管208-1、208-2、208-3、208-4、……、208-V耦合到输入/输出线266(I/O，例如，局部I/O)。存储器单元的每一列可耦合到累加器231-1、231-2、231-3、231-4、……、231-X。列解码线210-1到210-W耦合到晶体管208-1、208-2、208-3、208-4、……、208-V的栅极，且可经选择性地激活以将由相应感测放大器206-1到206-U感测的数据传送到次级感测放大器212。
存储于阵列的每一存储器单元中的数据值(例如，二进制值)可经布置使得位向量垂直存储于阵列中。例如，如果耦合到感测线205-1的存储器单元将存储代表十进制(10)数值“1”的位向量，那么存储于存储器单元203-1、203-5、203-9及203-13中的二进制数据值分别可为“0”、“0”、“0”及“1”(如图2中展示为实例)。作为进一步实例，存储器单元203-2、203-6、203-10及203-14可存储数据值(例如，分别存储于耦合到感测线205-2的每一递减存储器单元中的二进制数据值“0”、“0”、“1”及“1”)以存储代表十进制(10)数值(例如，十进制(10)值)3。继续图2中展示的实例，耦合到感测线205-3的存储器单元可存储代表十进制(10)数值2的位向量(例如，二进制数据值“0”、“0”、“1”及“0”可分别存储于存储器单元203-3、203-7、203-11及203-15中)且耦合到感测线205-4的存储器单元可存储代表十进制(10)数值1的位向量(例如，存储于相应存储器单元203-4、203-8、203-12及203-16中的位向量0001)。
如下文进一步描述，本发明的实施例可用于确定感测线群组中哪个(些)特定感测线包含存储代表极值的位向量的单元。例如，在图2中展示的实例中，如由存储于相应单元203-2、203-6、203-10及203-14中的位向量0011代表，在存储于耦合到感测线205-1、205-2、205-3及205-4的单元中的位向量中的最大十进制值是3。与感测线205-1相关联的位向量的十进制值是1(例如，0001)，与感测线205-3相关联的位向量的十进制值是2(例如，0010)，且与感测线205-4相关联的位向量的十进制值是1(例如，0001)。在图2中展示的实例中，存取线204-1(行4)代表与存储的位向量相关联的最高索引(例如，最高有效位位置，例如在此实例中的23)的存取线，且存取线204-4(行1)代表与存储的位向量相关联的最低索引(例如，最低有效位位置，例如在此实例中的20)的存取线。本发明的实施例可用于确定存储的极值的位置。即，感测线群组中的哪个感测线包括存储最大数据值(例如在此实例中的感测线205-2)以及实际极值(例如，在此实例中的十进制值3)的单元。
下面展示与识别存储于阵列中的存储器单元中的极值相关联的伪码的实例。例如，与识别最大值相关联的伪码的实例包含：
与识别最小值相关联的实例伪码包含：
如上文展示的伪码中说明，识别极值可包含清除耦合到感测线205-1到205-S的累加器(例如，累加器231-1到231-X)的起始操作。清除累加器可包含在累加器中存储已知数据值(例如，“1”或“0”)。在一些实施例中，清除累加器可包含将存储于耦合到特定存取线的存储器单元中的已知数据值读入累加器中。例如，耦合到特定存取线的存储器单元可存储二进制值“1”，且二进制“1”可经读入到每一累加器，使得所有累加器存储二进制“1”。以此方式，累加器可经设置为已知数据值以使先前已存储于累加器中的数据值零化(zeroout)。如上文的实例伪码中指示，累加器还可经操作以与识别极值相关联而反转存储于其中的数据值(例如，二进制“0”可经反转为二进制“1”，且反之亦然)。将结合图3进一步描述累加器(例如，231-1到231-X)的操作。
如由上文展示的实例伪码中的“WriteRow(目的地)”指示，存储于累加器中(例如，在清除及/或反转后)的数据值可经写入到耦合到特定存取线(例如，目的地存取线，例如存取线204-5)的存储器单元。例如，可激活对应于“目的地行”的存取线(例如，204-5)，且存储于累加器231-1到231-X中的数据值可经驱动到对应感测线且经写入到耦合到目的地行(例如，行0)的对应存储器单元。因此，耦合到目的地行的单元可存储已知数据值(例如，“1”或“0”)，其可接着如在下文中进一步描述用作与识别极值相关联的起始位掩码。
在数个实施例中，识别极值可包含确定具有存储目标数据值(例如，二进制“1”)的一或多个单元的拥有最高相关索引的存取线。例如，可确定具有最高相关索引的存取线(例如，204-1)(例如，最高有效存取线)是否包含存储目标数据值的单元。(例如)可通过将存储于耦合到最高有效存取线204-1的存储器单元中的数据值读入到累加器231-1到231-X中(例如，如在上文的伪码中展示为“ReadRow(src[bit])”)而确定最高有效存取线是否包含存储目标数据值的存储器单元。可执行“OR”运算来确定一或多个累加器是否存储目标数据值(例如，如由在上文的伪码中展示的“if(AccumulatorBlockOr)”指示)。
实例“OR”运算(其可在本文中称为“BlockOR”运算或“AccumulatorBlockOr”)可包含确定目标数据值(例如，“1”)是否存储于耦合到特定存取线(例如，204-1)的一或多个存储器单元中。执行BlockOR运算可包含将耦合到次级感测放大器212的局部I/O线266充电(例如，预充电)到特定电压。I/O线266可经预充电(例如，经由控制电路(例如在图1中展示的控制电路140)及/或感测电路(例如在图1中展示的电路150))到电压，例如供应电压(例如，Vcc)或接地电压(例如，0V)。
BlockOR运算可包含使用感测放大器(例如，206-1到206-U)来感测(例如，读取)耦合到所选择存取线的单元。感测放大器可放大对应于特定数据值(例如，“1”或“0”)的差分电压信号(例如，在图3中展示的互补感测线(例如305-1及305-2)之间)。例如，供应电压(例如，Vcc)可对应于逻辑1且接地电压可对应于逻辑0。经感测的数据值可存储于对应累加器中(例如，231-1到231-X)。
为了执行BlockOR运算，耦合到所选择单元的列解码线(例如，210-1到210-W)可并行激活(例如，使得相应晶体管208-1到208-V接通)以将对应感测线上的电压传送到局部I/O线266。感测电路(例如，SSA 212)可感测局部I/O线266的预充电电压是否响应于列解码线的激活而改变(例如，改变超过阈值量)。
例如，如果I/O线266经预充电到Vcc且耦合到所选择存取线的一或多个所选择单元存储逻辑0(例如，0V)，那么SSA 212可感测I/O线266上的电压的下拉(例如，降低)。替代地，如果I/O线266经预充电到接地电压且耦合到所选择存取线的一或多个所选择单元存储逻辑1(例如，Vcc)，那么SSA 212可感测I/O线266上的电压的上拉(例如，增大)。确定耦合到所选择存取线的一或多个所选择单元是否存储特定数据值有效地执行逻辑“OR”运算。以此方式，作为BlockOR运算的部分，对应于由感测放大器206-1到206-U感测及/或存储于累加器231-1到231-X中的数据的电压可并行传送到局部I/O线266且由SSA 212感测。本发明的实施例不限于局部I/O线266的特定预充电电压及/或不限于对应于逻辑1或逻辑0的特定电压值。
应注意，可对存储于累加器中的数据值或存储于感测放大器中的数据值执行BlockOR运算。例如，如图3中展示，感测电路包含通路晶体管307-1及307-2，所述晶体管可经关断以将交叉耦合的晶体管对308-1/308-2及309-1/309-2与互补感测线305-1/305-2解耦。因而，在数个实施例中，由感测放大器206-1到206-U感测的数据值可经传送到SSA 212，而不必首先存储于累加器231-1到231-X中。实施例不限于上文所描述的特定BlockOR运算。
在图2中展示的实例中，对存储于耦合到最高有效存取线204-1的单元203-1、203-2、203-3及203-4中的数据执行的BlockOR运算将导致确定任何单元均未存储目标数据值(例如，“1”)。因而，SSA 212可存储“0”，其可指示BlockOR的结果。BlockOR的结果可从SSA212传送到其它感测电路及/或控制电路(例如，图1中展示的控制电路140)。因为耦合到最高有效存取线204-1的任何单元均未存储目标数据值，所以“if(AccumulatorBlockOR)”循环中展示的“WriteRow(destination)”未出现，且对存储于耦合到下一个最高有效存取线204-2的单元203-5、203-6、203-7及203-8中的数据执行BlockOR。例如，由耦合到存取线204-2的单元存储的数据经读入到累加器231-1到231-4中，且经由激活列解码线210-1到210-4将对应电压提供到局部I/O线266。因为耦合到存取线204-2的任何单元均未存储“1”，所以SSA 212不会感测I/O线266上的电压改变的阈值量，且SSA 212可再次存储“0”，指示BlockOR运算的结果。因为耦合到存取线204-2的任何单元均未存储目标数据值，所以对耦合到下一个最高有效存取线204-3的单元203-9、203-10、203-11及203-12执行BlockOR。在此实例中，单元203-10及203-11存储目标数据值(例如，逻辑“1”)。因而，SSA将检测局部I/O线266的预充电电压的改变作为BlockOR运算的部分，指示一或多个单元存储目标数据值。因此，SSA 212可存储“1”，其可指示BlockOR的结果(例如，一或多个单元经确定存储逻辑“1”)。结果指示存取线204-3是具有耦合到其的一或多个单元以存储目标数据值的最高索引存取线。
根据上文展示的实例伪码，存储于存取线204-3的单元203-9、203-10、203-11及203-12中的数据值经写入到目的地行204-5的对应单元(例如，作为在第一“if”子句中的“WriteRow(destination)”步骤的部分)。因而，存储于单元203-9、203-10、203-11及203-12中的数据值(其经读入到相应累加器231-1、231-2、231-3及231-4中)经写入到目的地行204-5的单元203-17、203-18、203-19及203-20。因此，在退出在上文的伪码中展示的“forall bits in length”循环后，单元203-17、203-18、203-19及203-20分别存储“0”、“1”、“1”及“0”，且所述数据值可充当上文的伪码中指示的“forall remaining bits inlength”循环的位掩码。
在数个实施例中，识别极值可包含执行与确定来自数个感测线中的哪个感测线包括耦合到其以存储极值的单元相关联的数个AND运算。例如，可使用上文的伪码中展示的“forall remaining bits in length”循环。如在下文描述，且如上文的伪码中所指示，可基于下一个最高有效存取线执行数个AND运算及BlockOR运算。在逐存取线地执行操作的过程期间，存储于目的地行的单元中的数据值可充当后续存取线的位掩码。指示一或多个感测线中的哪一者包含耦合到其以存储极值的单元的结果可存储于目的地行(例如，204-5)的单元中，使得在对最低有效存取线执行上述过程后，可读取目的地行(例如，204-5)(例如，见上文的伪码中的“ReadRow(destination)”)以确定(在其相应单元中)存储极值的(若干)感测线。
作为实例，可通过使用对应累加器231-1到231-4而对存储于目的地行204-5中的数据值(对应于存储于耦合到存储最高有效位数据的存取线的存储器单元203-9到203-12中的数据)及存储于耦合到存储下一个最高有效位数据的存取线的存储器单元(例如，耦合到存取线204-4的存储器单元)中的数据值执行AND运算(例如，上文的伪码中展示的“ANDRow(src[bit])”)。AND运算的结果可存储于对应累加器中。将在下文中结合图3描述执行AND运算的(若干)累加器的操作的进一步讨论。
在上述实例中，存储于目的地行204-5的相应存储器单元203-17、203-18、203-19及203-20中且充当位掩码的二进制数据值“0”、“1”、“1”及“0”可与存储于耦合到存取线204-4的对应相应存储器单元203-13、203-14、203-15及203-16中的数据值“1”、“1”、“0”及“1”进行AND运算。AND运算的结果可存储于对应累加器231-1到231-4中。在此实例中，AND运算导致累加器231-1存储“0”(例如，对存储于单元203-17中的二进制值“0”与存储于单元203-13中的二进制值“1”进行AND运算的结果)。AND运算还导致累加器231-2存储“1”(例如，对存储于单元203-18中的二进制值“1”与存储于单元203-14中的二进制值“1”进行AND运算的结果)，累加器231-3存储“0”(例如，对存储于单元203-19中的二进制值“1”与存储于单元203-15中的二进制值“0”进行AND运算的结果)及累加器231-4存储“0”(例如，对存储于单元203-20中的二进制值“0”与存储于单元203-16中的二进制值“1”进行AND运算的结果)。换句话说，AND运算的输出可为二进制值“0”、“1”、“0”及“0”，所述二进制值可分别存储于累加器231-1、231-2、231-3及231-4中。
如上文的伪码中展示的第二“if”语句(例如，“if(AccumulatorBlockOr)”)指示，可对存储于累加器中的经“AND运算”的数据执行BlockOR运算。BlockOR运算可用于确定在特定存取线的单元及位掩码的单元(例如，目的地行的单元)所执行的AND运算的一或多个输出值是否包含目标值(例如，“1”)。如果经AND运算的值的BlockOR结果是二进制“1”(例如，目的地行的一或多个单元存储“1”且与其的AND运算的单元也存储“1”)，那么AND运算的结果(其存储于对应累加器中)经写入到目的地行的单元(例如，“WriteRow(destination)”)。存储于目的地行的单元中的数据值接着充当下一个后续较低有效存取线的位掩码，或其指示(经由存储的值“1”)哪个(哪些)感测线存储对应存储的位向量的极值。如果经AND运算的值的BlockOR结果是二进制“0”(例如，与目的地行的单元AND运算的任何单元均未存储“1”且均未匹配存储于目的地行的单元中的“1”)，那么AND运算的结果(其存储于对应累加器中)不写入到目的地行的单元(例如，存储于目的地行的单元中的位掩码保持不变)。存储于目的地行的单元中的不变数据值仍充当下一个后续较低有效存取线的位掩码，或其指示(经由存储的值“1”)哪个(哪些)感测线存储经存储于相应感测线的单元中的对应位向量的极值。由于上述过程基于下一个较低有效存取线而继续进行，存储于目的地行的单元中的二进制“1”的数目减少直到在过程的结尾处，仍存储“1”的目的地行的单元(例如，位掩码)指示哪个(哪些)感测线存储极值。
参照图2中展示的实例，对与所选择的存取线204-4的单元203-13、203-14、203-15及203-15中存储的值进行AND运算的存储于累加器231-1、231-2、231-3及231-4中的数据值(例如，存储于目的地行204-5的单元203-17、203-18、203-19及203-20中的位掩码值)执行的BlockOr的结果是二进制“1”。即，在AND运算后，累加器231-1、231-2、231-3及231-4分别存储数据值“0”、“1”、“0”及“0”。因而，因为一或多个经AND运算的数据值是“1”，所以BlockOr的结果是“1”。因为BlockOr导致“1”，所以当前存储于累加器中的数据值经写入到对应目的地行单元，使得目的地行204-5的单元203-17、203-18、203-19及203-20分别存储数据值“0”、“1”、“0”及“0”。此外，因为存取线204-4是最低有效存取线，所以存储于目的地行204-5的单元中的数据值现指示具有存储极值(例如，此实例中的最大值)的单元的感测线。
在数个实施例中，可识别极值。例如，在上述过程完成后，存储于目的地行的单元中的数据值(例如，位掩码)可经读取且可经报告到控制电路(例如，图1中展示的控制电路140)。在此实例中，目标值“1”将存储于单元203-18中，而单元203-17、203-19及203-20的数据值将存储“0”。因而，确定感测线205-2是来自感测线群组(例如，105-1到205-4)中包含存储对应于极值(例如，二进制值“0011”或十进制值“3”)的位向量的单元的感测线。可(例如)通过读取耦合到经确定以包含存储极值的单元的(若干)感测线的存储器单元而识别存储为位向量的数据值。在此实例中，单元203-2、203-6、203-10及203-14可经读取且存储于其中的数据值可经报告到控制电路(例如)以识别存储于所述单元中的位向量的值。上述参考操作不限于确定最大值，且可确定数个极值。例如，在上文中说明与确定最小值相关联的实例伪码。
确定在阵列中存储为向量的数据集合中的最小值可以与上文中结合确定最大值所描述相似的方式完成。然而，在确定最小值时，二进制“0”可用作目标值。因而，相对于二进制“1”，执行如上文所描述的BlockOr及/或AND运算可包含确定一或多个单元存储二进制“0”。在数个实施例中，累加器可经操作以反转存储于其中的数据值。即，在累加器中的存储的值“1”可经反转为“0”且在累加器中的存储的值“0”可经反转为“1”。下文将结合图3进一步描述反转运算。
作为一个实例，假定作为识别存储为向量的数个数据值中的最小数据值的部分，希望确定耦合到特定存取线的四个单元中的一或多者是否存储二进制“0”(例如，作为上文的伪码中展示“forall bits in length”的循环的部分)。还假定耦合到第一感测线的单元存储数据值“1”，耦合到第二感测线的单元存储数据值“1”，耦合到第三感测线的单元存储数据值“0”，且耦合到第四感测线的单元存储数据值“1”。为了确定所述单元中的一或多者是否存储“1”，数据可经读取到四个对应累加器中且如上文描述可执行BlockOr运算。然而，为了确定所述单元中的一或多者是否存储“0”，读入累加器中的数据可经反转使得耦合到第一感测线的累加器存储“0”，耦合到第二感测线的累加器存储“0”，耦合到第三感测线的累加器存储“1”，且耦合到第四感测线的累加器存储“0”。即，对从特定存取线的单元读入到累加器的数据值的反转执行BlockOr运算。本质上，相对于确定一或多个特定存储是否存储二进制“1”，反转存储于累加器中的数据值作为执行上述伪码的部分提供用于确定一或多个特定存储是否存储二进制“0”的方式。因此，用于确定最大存储位向量值的类似方法可用于确定最小存储位向量值。
图3说明根据本发明的数个实施例的耦合到感测电路的存储器阵列330的部分的示意图。在此实例中，存储器阵列330是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，每一存储器单元是由存取装置302(例如，晶体管)及存储元件303(例如，电容器)组成。然而，实施例不限于此实例且可包含其它存储元件阵列类型，例如，具有PCRAM存储器单元的交叉点阵列，等等。阵列330的单元经布置于由字线304-0(Row0)、304-1(Row1)、304-2(Row2)、304-3(Row3)、……、304-N(RowN)耦合的行及由感测线(例如，数字线)305-1(D)及305-2(D_)耦合的列中。在此实例中，单元的每一列是与一对互补感测线305-1(D)及305-2(D_)相关联。
在数个实施例中，累加器(例如，331)可包括与感测放大器(例如，306)的晶体管及/或阵列(例如，330)的存储器单元有节距地形成的数个晶体管，其可与特定特征大小(例如，4F2、6F2等等)相符。如下文中进一步描述，结合感测放大器306，累加器331可操作以使用来自阵列330数据作为输入执行各种运算操作且将结果回存到阵列330，而不必经由感测线地址存取传送数据(例如，不必发射列解码信号)使得数据从阵列及感测电路经由局部I/O线(例如，图2的266-1)传送到外部电路。
在图3中说明的实例中，对应于累加器331的电路包括耦合到感测线D及D_中的每一者的五个晶体管；然而，实施例不限于此实例。晶体管307-1及307-2具有分别耦合到感测线D及D_的第一源极/漏极区域及耦合到交叉耦合的锁存器的第二源极/漏极区域(例如，耦合到一对交叉耦合的晶体管的栅极)(例如交叉耦合的NMOS晶体管308-1及308-2及交叉耦合的PMOS晶体管309-1及309-2)。如本文中进一步描述，包括晶体管308-1、308-2、309-1及309-2的交叉耦合的锁存器可称为辅助锁存器(对应于感测放大器306的交叉耦合的锁存器可在本文中称为主锁存器)。
晶体管307-1及307-2可称为通路晶体管，其可经由相应信号311-1(Passd)及311-2(Passdb)启用以将在相应感测线D及D_上的电压或电流传送到包括晶体管308-1、308-2、309-1及309-2的交叉耦合的锁存器的输入(例如，辅助锁存器的输入)。在此实例中，晶体管307-1的第二源极/漏极区域耦合到晶体管308-1及309-1的第一源极/漏极区域以及耦合到晶体管308-2及309-2的栅极。类似地，晶体管307-2的第二源极/漏极区域耦合到晶体管308-2及309-2的第一源极/漏极区域以及耦合到晶体管308-1及309-1的栅极。
晶体管308-1及308-2的第二源极/漏极区域经共同耦合到负控制信号312-1(Accumb)。晶体管309-1及309-2的第二源极/漏极区域经共同耦合到正控制信号312-2(Accum)。Accum信号312-2可为供应电压(例如，Vcc)且Accumb信号可为参考电压(例如，接地)。启用信号312-1及312-2激活包括对应于辅助锁存器的晶体管308-1、308-2、309-1及309-2的交叉耦合的锁存器。所激活的感测放大器对操作以放大共同节点317-1与共同节点317-2之间的差分电压，使得节点317-1经驱动到Accum信号电压及Accumb信号电压中的一者(例如，Vcc及接地中的一者)，且节点317-2经驱动到Accum信号电压及Accumb信号电压的中另一者。如下文中进一步描述，信号312-1及312-2标记为“Accum”及“Accumb”，因为辅助锁存器可充当累加器，同时用来执行逻辑运算(例如，AND运算)。在数个实施例中，累加器包括形成辅助锁存器的交叉耦合的晶体管308-1、308-2、309-1及309-2以及通路晶体管307-1及308-2。
在此实例中，累加器331还包含具有耦合到相应数字线D及D_的第一源极/漏极区域的反转晶体管314-1及314-2。晶体管314-1及314-2的第二源极/漏极区域分别耦合到晶体管316-1及316-2的第一源极/漏极区域。晶体管316-1及316-2的第二源极/漏极区域可耦合到接地。晶体管314-1及314-2的栅极耦合到信号313(InvD)。晶体管316-1的栅极耦合到共同节点317-1，晶体管308-2的栅极、晶体管309-2的栅极及晶体管308-1的第一源极/漏极区域也耦合到共同节点317-1。以互补方式，晶体管316-2的栅极耦合到共同节点317-2，晶体管308-1的栅极、晶体管309-1的栅极及晶体管308-2的第一源极/漏极区域还耦合到共同节点317-2。如此，可通过启用信号InvD而执行反转运算，信号InvD反转存储于辅助锁存器中的数据值且驱动反转值到感测线305-1及305-2上。
在数个实施例中，且如上文中结合图2所指示，累加器可用于执行与识别极值相关联的AND运算。例如，可由对应感测放大器306感测在特定单元中存储的数据值。可通过激活Passd(311-1)及Passdb(311-2)信号以及Accumb(312-1)及Accum(312-2)信号将数据值传送到累加器331的数据锁存器。为了对存储于累加器中的数据值与存储于耦合到相同感测线的不同特定单元中的数据值进行AND运算，可激活耦合所述不同特定单元的存取线。可激活(例如，启动)感测放大器306，其放大感测线305-1及305-2上的差分信号。只激活Passd(311-1)(例如，同时将Passdb(311-2)维持于未激活状态)导致累加对应于感测线305-1上的电压信号的数据值(例如，对应于逻辑“1”的Vcc及对应于逻辑“0”的接地)。Accumb及Accum信号在AND运算期间保持激活。
因此，如果存储于不同特定单元中(且由感测放大器306感测)的数据值是逻辑“0”，那么存储于累加器的辅助锁存器中的值断言为低(例如，接地电压，例如0V)，使得其存储逻辑“0”。然而，如果存储于不同特定单元中(且由感测放大器306感测)的值并非逻辑“0”，那么累加器的辅助锁存器保留其先前值。因此，累加器只将在其先前存储逻辑“1”且不同特定单元还存储逻辑“1”时才存储逻辑“1”。因此，累加器331经操作以执行逻辑AND运算。如上文提及，反转信号313可经激活以反转由累加器331所存储的数据值，所述数据值可用于(例如)识别最小数据值，如上文所描述。
图4说明根据本发明的数个实施例的用于识别极值的方法的实例。在框470处，方法包含确定在存储器阵列中存储为向量的N集合的极值的位置。确定极值的位置可包含相对于N的值保持恒定的数个操作。即，确定极值的位置的操作的数目可随N的值增大及/或减小而保持恒定。所述N集合可在存储器阵列中存储为位向量。每一位向量可代表十进制(10)数。例如，四个存储器单元(例如，图2中的存储器单元203-2、203-6、203-10及203-14)的位向量可在四个存储器单元中的每一者中存储代表十进制(10)数值(例如，数值3)的二进制值(例如，分别为二进制值“0”、“0”、“1”及“1”)。
确定极值的操作的数目可相对于用于在向量(例如，位向量)中编码数值(例如，十进制(10)数值)的行线的数目而改变。例如，垂直存储于耦合到感测线的10个存储器单元(对应于代表十进制(10)数值的10个二进制值)的十进制(10)数值可采取与垂直存储于100个存储器单元中的十进制(10)数值不同数目的操作(例如，较少操作)来确定极值。确定极值的操作的数目可包含确定目标数据值是否存储于存储器单元中。在一个实例中，当确定最大值的位置时目标数据值可包含二进制值“1”。在一个实例中，当确定最小值时目标数据值可包含二进制值“0”。然而，当代表极值时实施例不限于特定目标二进制值。
在框472处，方法可包含基于极值的所确定的位置通过读取耦合到感测线的存储器单元来确定极值。例如，在图2中，可确定存储器单元203-14以从AND运算(例如，执行存储器单元203-14中的二进制值“1”与存储器单元230-10中的二进制值“1”的AND运算)指示最大值的目标数据值(例如，二进制值“1”)。所述指示可为基于执行操作时确定耦合到其它感测线的存储器单元不包含目标数据值的数个操作。
图5说明根据本发明的数个实施例的用于识别极值的方法的实例。极值可包含最大值或最小值。当确定最大值时，目标数据值可包含二进制1。当确定最小值时，目标数据值可包含二进制0。存储器单元群组可包含耦合到存储器单元阵列的特定存取线(例如，行)的数个单元。向量可存储于耦合到存储器单元阵列的相应感测线(例如，列)的单元中，及在行中的每一存储器单元可耦合到多个感测线的相应感测线。可确定多个极值。例如，如果存在在耦合到其的单元中存储相同极值位向量值的多个感测线，那么可确定及定位多个极值。可执行确定耦合到存储目标数据值的存储器单元群组中的存储器单元的多个感测线的确定。
在框574处，方法可包含使用耦合到存储器单元的感测电路感测存储于耦合到特定存取线的存储器单元群组中的数据。感测可包含读取存储器单元阵列的一行存储器单元。方法可包含读取存储于耦合到感测线的存储器单元中的数据以确定极值。存储于存储器单元群组(例如，图2中的存储器单元203-9到203-12(“Row 2”))中的经感测的数据可存储于耦合到目的地存取线(例如，在图2中的存取线204-5(“Row 0”))的存储器单元群组中。方法可包含在感测存储于耦合到特定存取线的存储器单元群组中的数据前，在耦合到目的地存取线的存储器单元群组中存储位掩码。位掩码可包含存储于耦合到特定存取线的存储器单元群组中的数据。
方法可包含在感测存储于耦合到特定存取线的存储器单元群组中的数据前，反转在存储于与存储器单元群组相关联的数个累加器中的数据值。方法可包含反转存储于数个累加器中的默认数据值前，通过存储默认数据值来清除先前存储于数个累加器中的数据值。方法可包含在感测存储于耦合到特定存取线的存储器单元群组中的数据后及在使用感测电路执行操作以确定经感测的数据是否包含目标数据值前，执行存储于数个累加器中的数据值(对应于存储于耦合到其值存储于数个累加器中的特定存取线的存储器单元群组中的数据)的第二反转。方法可包含在比较存储于耦合到目的地存取线的存储器单元群组中的数据与存储于耦合到另一存取线的存储器单元群组中的数据以提供输出数据前，反转存储于对应于向量的下一个较低索引的另一存取线中的数据。
在框576处，方法可包含使用感测电路来执行操作以确定经感测的数据是否包含目标数据值。使用感测电路来执行操作以确定经感测的数据是否包含目标数据值可包含：使用如上文描述的感测电路的累加器执行BlockOR运算。使用感测电路的累加器执行BlockOR运算可包含：将I/O线充电到对应于目标数据值的电平。BlockOR运算可包含将来自多个感测放大器的经感测数据传送到I/O线。BlockOR运算可包含：确定I/O线的电平是否响应于传送经感测的数据而改变。确定I/O线的电平是否改变可包含：使用次级感测放大器检测电平是否改变至少阈值量。改变阈值量的电平可指示经感测的数据存储目标数据值。
在框578处，方法可包含如果经感测的数据包含目标数据值，那么确定耦合到存储目标数据值的存储器单元群组中的存储器单元的感测线的位置。确定可包含：比较存储于耦合到目的地存取线(例如，图2中的存取线204-5)的存储器单元群组中的数据与存储于耦合到另一存取线(例如，图2的存取线204-4(“Row 1”))的存储器单元群组中的数据(例如，执行AND运算)以提供输出数据。另一存取线可对应于比特定存取线较低的向量的索引(例如，耦合到存取线204-4的存储器单元存储比耦合到存取线204-3的存储器单元较低的向量的索引)。
可从比较使用感测电路来对输出数据执行操作(例如，BlockOR运算)，以确定输出数据是否包含目标数据值(例如，二进制值“1”)。如果输出数据包含目标数据值，那么可做出确定以确定耦合到经耦合到存储目标数据值的另一存取线的存储器单元群组中的存储器单元的感测线的位置。确定耦合到经耦合到存储目标数据值的特定存取线的存储器单元群组中的存储器单元的感测线的位置可包含：比较存储于耦合到目的地存取线的存储器单元群组中的数据与存储于耦合到下一个最高有效存取线的存储器单元群组中的数据以提供额外输出数据。下一个最高有效存取线可对应于比另一存取线较低的向量的索引。确定存储目标数据值的感测线的位置可包含：使用感测电路来执行操作以确定额外输出数据是否包含目标数据值(例如，额外BlockOR运算)。如果额外输出数据包含目标数据值，那么可执行耦合到经耦合到存储目标数据值的下一个最高有效存取线的存储器单元群组中的存储器单元的感测线的位置的确定。
比较最高有效存取线存储数据值与下一个最高有效存取线存储数据值可包含：对于对应于低于最高有效存取线的向量的索引的每一存取线，重复比较及额外输出数据是否包含目标数据值的确定；及如果相应输出数据包含目标数据值，那么确定耦合到经耦合到存储目标数据值的相应存取线的存储器单元群组中的存储器单元的感测线的位置。
如果感测数据不包含目标数据值，那么方法可包含使用耦合到存储器单元阵列的感测电路来感测存储于耦合到另一存取线的存储器单元群组中的数据。另一存取线可对应于比特定存取线较低的向量的索引。如果感测数据不包含目标数据值，那么方法可包含使用感测电路执行操作以确定从耦合到另一存取线的存储器单元群组感测的数据是否包含目标数据值(例如，对耦合到下一个最高有效存取线的存储器单元执行BlockOR运算)。如果从耦合到另一存取线的存储器单元群组感测的数据包含目标数据值，那么方法可包含确定耦合到经耦合到存储目标数据值的另一存取线的存储器单元群组中的存储器单元的感测线的位置。
虽然本文已说明及描述特定实施例，但是所属领域的一般技术人员将明白旨在实现相同结果的布置可替换所展示的特定实施例。本发明旨在涵盖本发明的一或多个实施例的调适或变型。将理解，以上描述以说明性方式而非限制性方式进行。在审阅以上描述后，所属领域的技术人员将明白上述实施例的组合及本文并未特别描述的其它实施例。本发明的一或多个实施例的范围包含使用上述结构及方法的其它应用。因此，应参照所附权利要求书以及此权利要求书所拥有的等效物的全范围来确定本发明的一或多个实施例的范围。
在前述具体实施方式中，为了简化本揭示内容的目的，在单一实施例中将一些特征组合在一起。本发明的方法不被视为反映本发明的所揭示实施例必须使用比每一权利要求中所清晰叙述更多的特征的意图。而是，如下列权利要求书所反映，本发明标的物在于少于单一揭示的实施例的所有特征。因此，所附权利要求书经并入到具体实施方式中，其中每一权利要求独立作为单独实施例。

Claims (20)

1.一种用于识别极值的方法，其包括：
确定在存储器阵列(130、330)中存储为向量的N个数据值的集合的极值的位置，其包括：
确定耦合到所述存储器阵列(130、330)的多个存取线中的特定存取线的多个存储器单元中的一者或多者是否存储目标数据值；及
响应于确定耦合到所述特定存取线的所述多个存储器单元中的一者或多者存储所述目标数据值，将存储在耦合到所述特定存取线的所述多个存储器单元中的数据与存储在耦合到所述存储器阵列(130、330)的所述多个存取线中的另一存取线的多个存储器单元中的数据累加以确定耦合到所述存储器阵列(130、330)中存储所述目标数据值的存储器单元的感测线的位置，其中所述另一存取线对应于低于所述特定存取线的所述多个存取线的较低索引；
其中确定所述极值的所述位置的操作的数目相对于N的值保持恒定(470)。
2.根据权利要求1所述的方法，其中确定所述极值的位置的操作的所述数目相对于所述向量的长度而改变。
3.根据权利要求1所述的方法，其中所述存储器阵列(130、330)中的所述向量是位向量，其中每一位向量表示相应数值。
4.根据权利要求1所述的方法，其中，所述累加包括执行逻辑AND运算。
5.根据权利要求1到4中任一权利要求所述的方法，其中N个数据值的所述集合的每一数据值存储在耦合到N个感测线(205、305)的集合的相应感测线(205)的相应多个存储器单元(203)中。
6.一种存储器装置，其包括：
存储器单元阵列(130、330)；
控制器(140)，其耦合到所述阵列且经配置以使：
感测电路(150)：
感测耦合到第一存取线(204-1)的第一数目个存储器单元以确定所述第一数目个存储器单元(203-1、203-2、203-3、203-4、203-T)中的一或多者是否存储目标数据值，其中所述第一存取线对应于存储于所述阵列中的数个位向量的最高索引；及
感测耦合到对应于所述数个存取线的较低索引的第二存取线(204-2)的第二数目个存储器单元(203-5、203-6、203-7、203-8)；
响应于所述目标数据值经存储于所述第一数目个存储器单元中的一或多个存储器单元中的确定，比较存储于所述第一数目个存储器单元中的所述数据与存储于所述第二数目个存储器单元中的所述数据；及
响应于所述比较的结果指示所述第一数目个存储器单元中的一或多个存储器单元存储所述目标数据值且耦合到与也存储所述目标数据值的所述第二数目个存储器单元中的存储器单元相同的感测线，将所述比较的所述结果存储于所述存储器单元阵列中。
7.一种用于识别在存储器单元阵列(130、330)中存储为向量的数据集合中的极值的方法，所述方法包括：
使用耦合到所述存储器单元阵列的感测电路(150)来感测存储于耦合到特定存取线(204-1)的所述存储器单元的群组中的数据；
使用所述感测电路(150)执行操作以确定所述经感测数据是否包含目标数据值；及
如果所述经感测数据包含所述目标数据值，那么确定耦合到所述存储器单元群组中存储所述目标数据值的存储器单元(203)的感测线(205)的位置。
8.根据权利要求7所述的方法，其中使用所述感测电路(150)执行操作以确定所述经感测数据是否包含目标数据值包括使用所述感测电路执行BlockOR运算。
9.根据权利要求8所述的方法，其中使用所述感测电路(150)的累加器(231、331)执行BlockOr运算包括：
将I/O线(266、366)充电到对应于所述目标数据值的电平；
将所述经感测数据从多个感测放大器(206、306)传送到所述I/O线；及
确定所述I/O线的所述电平是否响应于传送所述经感测数据而改变。
10.根据权利要求9所述的方法，其中确定所述I/O线(266、366)的所述电平是否响应于传送所述经感测数据而改变包括使用次级感测放大器(212)检测所述电平是否改变至少阈值量，其中所述I/O线的所述电平改变超过所述阈值量指示所述经感测数据存储所述目标数据值。
11.根据权利要求7到10中任一权利要求所述的方法，其进一步包括如果所述经感测数据不包含所述目标数据值，那么：
使用耦合到所述存储器单元阵列(130、330)的所述感测电路(150)感测存储于耦合到另一存取线(204-2)的所述存储器单元(203)的群组中的数据，其中所述另一存取线(204-2)对应于低于所述特定存取线(204-1)的所述向量的索引；
使用所述感测电路(150)执行操作以确定从耦合到所述另一存取线的所述存储器单元(203-5、203-6、203-7、203-8)的群组感测的所述数据是否包含所述目标数据值；及
如果从耦合到所述另一存取线的所述存储器单元群组感测的所述数据包含所述目标数据值，那么确定耦合到经耦合到所述另一存取线的所述存储器单元群组中存储所述目标数据值的存储器单元的感测线(205)的位置。
12.一种存储器装置，其包括：
存储器单元阵列(130、330)，其将数值存储为沿感测线(205)的位向量；及
控制电路(140)，其耦合到所述阵列且经配置以控制：
使用耦合到所述存储器单元阵列的感测电路(150)感测存储于耦合到特定存取线(204-1)的所述存储器单元(203-1、203-2、203-3、203-4、203-T)的群组中的数据；
使用所述感测电路(150)执行操作以确定所述经感测的数据是否包含目标数据值；及
响应于所述经感测数据包含所述目标数据值，确定耦合到所述存储器单元群组中存储所述目标数据值的存储器单元(203)的感测线(205)的位置。
13.根据权利要求12所述的存储器装置，其中所述控制电路(140)经进一步配置以控制使用所述感测电路(150)执行BlockOR运算以确定所述经感测数据是否包含目标数据值。
14.根据权利要求13所述的存储器装置，其中所述控制电路(140)经进一步配置以通过以下项控制使用所述感测电路(150)的累加器(231、331)执行BlockOr运算：
将I/O线(266、366)充电到对应于所述目标数据值的电平；
将所述经感测数据从多个累加器传送到所述I/O线；及
确定所述I/O线的所述电平是否响应于传送所述经感测数据而改变。
15.根据权利要求12到14中任一权利要求所述的存储器装置，其中所述存储器单元(203)群组包括所述存储器单元阵列(130、330)的行(204、304)，其中所述向量中的每一者存储于所述存储器单元阵列的相应列中，且其中所述行中的每一存储器单元耦合到多个感测线(205)的相应感测线。
16.一种存储器装置，其包括：
存储器单元阵列(130、330)，其将数值存储为沿感测线(205)的位向量；
控制电路(140)，其耦合到所述阵列且经配置以使：
确定耦合到第一存取线(204-1)的第一数目个存储器单元(203-1、203-2、203-3、203-4)是否存储数据值；
使用AND运算比较存储最高有效位数据且耦合到所述第一存取线的所述第一数目个存储器单元中的每一者的值与存储第二最高有效位数据且耦合到第二存取线(204-2)的第二数目个存储器单元(203-5、203-6、203-7、203-8)中的每一者中的对应值；
将从所述AND运算获得的值写入为所述阵列中的位掩码；
重复使用存储下一个最高有效数据值且耦合到第一对应存取线(204)的数个存储器单元(203)与存储前一个最高有效数据值且耦合到第二对应存取线(204)的存储器单元的数次AND运算进行多次比较直到没有存储器单元耦合到存储所述数据值的所述存取线中的任一者；
基于所述比较确定所述阵列中耦合到感测线(205)的哪些存储器单元存储极值；及
通过读取耦合到所述对应感测线的所述经确定存储器单元识别所述阵列的所述极值；及
感测电路(150)，其耦合到所述阵列且经配置以：
感测存储耦合到所述第一对应存取线(204-1)的最高有效数据值的所述数个存储器单元(203)、存储耦合到所述第二对应存取线(204-2)的第二最高有效数据值的所述数个存储器单元及存储随后降低有效性的数据值且耦合到额外对应存取线(204)的数个存储器单元(203)。
17.根据权利要求16所述的存储器装置，其中所述第一数目个存储器单元(203-1、203-2、203-3、203-4)是否包含所述数据值的所述确定是通过以下项执行：
控制电路(140)，其耦合到所述存储器阵列且经配置以使所述存储器阵列的输入/输出IO线(266、366)充电到某个电压；及
感测电路(150)，其耦合到所述存储器阵列且包括：
耦合到相应对互补感测线(205)的数个初级感测放大器(206)；
耦合到所述数个初级感测放大器(206)的数个累加器(231、331)；及
次级感测放大器(212)，其耦合到所述IO线(266、366)且经配置以感测所述IO线的所述电压是否响应于所述阵列的所选择解码线(210)的激活而改变以确定存储在所述阵列中的数据是否包含所述数据值。
18.一种存储器装置，其包括：
存储器单元阵列(130、330)，其存储沿感测线(205)的对应于数值的N个位向量；
感测电路(150)，其耦合到所述阵列且经配置以：
感测耦合到存储最高有效位数据的存取线(204-1)的第一数目个存储器单元(203-1、203-2、203-3、203-4)以确定是否存在与所述第一数个存储器单元中的存储器单元中的极值相关联的数据值；
感测耦合到存储第二最高有效位数据的第二存取线(204-2)的第二数目个存储器单元(203-5、203-6、203-7、203-8)；
比较存储在所述第一数目个存储器单元中的数据值与存储在所述对应第二数目个存储器单元中的数据值；
控制电路(140)，其耦合到所述阵列且经配置以控制：
重复所述感测及耦合到前一个最高有效存取线(204)的存储器单元与耦合到下一个最高有效存取线(204)的存储器单元(203)的比较直到耦合到存储对应于所述位向量的最低有效位数据的存储器单元的特定存取线(204)被感测为止；
基于存储于耦合到所述目的地存取线的单元中的位掩码确定哪些感测线(205)耦合到存储极值的存储器单元；及
通过基于存储于耦合到所述目的地存取线的存储器单元中的所述位掩码读取耦合到感测线的存储器单元来识别极值。
19.根据权利要求18所述的存储器装置，其中到达耦合到存储所述最低有效位数据的存储器单元(203)的所述特定存取线(204)的重复的次数与所述位向量的位长度相关联。
20.一种存储器装置，其包括：
存储N个位向量的存储器单元阵列(130、330)；
控制电路(140)，其耦合到所述阵列且经配置以控制：
感测耦合到存储最高有效位数据的存取线(204)的第一数目个存储器单元(203)以确定是否存在与所述第一数个存储器单元中的存储器单元(203)中的极值相关联的数据值，其中所述确定包含：
将所述阵列的局部输入/输出LIO线(266、366)预充电到预充电电压；及
选择性地激活所述第一数目个存储器单元(203)；及
确定所述LIO线(266、366)的所述预充电电压是否响应于所述选择性地激活的第一数目个存储器单元(203)的激活而改变；
感测耦合到存储第二最高有效位数据的第二存取线(204)的第二数目个存储器单元(203)；
比较存储于所述第一数目个存储器单元(203)中的数据值与存储于所述对应第二数目个存储器单元(203)中的数据值；
重复所述感测及耦合到前一个最高有效存取线(204)的存储器单元(203)与耦合到下一个最高有效存取线(204)的存储器单元(203)的所述比较直到到达耦合到存储最低有效位数据的存储器单元的存取线(204)为止；
基于存储于目的地行中的位掩码确定哪一个感测线(205)耦合到存储极值的存储器单元(203)；
通过基于存储于所述目的地行中的所述位掩码读取耦合到感测线(205)的存储器单元(203)来识别极值。
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